JPS6245175A - 横方向ｍｏｓ型ｆｅｔ素子 - Google Patents
横方向ｍｏｓ型ｆｅｔ素子Info
- Publication number
- JPS6245175A JPS6245175A JP18400485A JP18400485A JPS6245175A JP S6245175 A JPS6245175 A JP S6245175A JP 18400485 A JP18400485 A JP 18400485A JP 18400485 A JP18400485 A JP 18400485A JP S6245175 A JPS6245175 A JP S6245175A
- Authority
- JP
- Japan
- Prior art keywords
- source
- drain
- gate
- layer
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、横方向ＭＯＳ型ＦＥＴ索子に関するもので、
特に高耐圧（例えば１００Ｖ以上）、高周波〈例えばＵ
ＨＦ帯以上の周波数）で動作覆る電力増幅用横方向Ｍ
ＯＳ型ＦＥＴに使用される。
特に高耐圧（例えば１００Ｖ以上）、高周波〈例えばＵ
ＨＦ帯以上の周波数）で動作覆る電力増幅用横方向Ｍ
ＯＳ型ＦＥＴに使用される。
［発明の技術的背懐とその問題点］
ＭＯＳＦＥＴは多数キャリアが主動作に関与する装置で
あるため、バイポーラトランジスタのような少数キャリ
アの蓄積による時間涯れの問題も無く、又電流の温度係
数が負で、温度上界による熱暴走の問題も存在しない。
あるため、バイポーラトランジスタのような少数キャリ
アの蓄積による時間涯れの問題も無く、又電流の温度係
数が負で、温度上界による熱暴走の問題も存在しない。
更にＭＯＳ ＦＥＴは電圧制ｍ装置であるから、僅
かな入力電力で大電流の制御が可能である。 近年同一
の拡散孔から２回の不純物拡散を行ない、実効的なチャ
ネル長がこの二重拡散の差で決められる０ＭＯＳＦＥＴ
が開発され、これによりチャネル長は大幅に短縮され、
高周波領域でも高い利得が得られるようになった。 他
方、耐圧を増加する名神の改良が行われ高耐圧高周波用
の電力用横方向ＭＯＳ型ＦＥＴが出現している。
かな入力電力で大電流の制御が可能である。 近年同一
の拡散孔から２回の不純物拡散を行ない、実効的なチャ
ネル長がこの二重拡散の差で決められる０ＭＯＳＦＥＴ
が開発され、これによりチャネル長は大幅に短縮され、
高周波領域でも高い利得が得られるようになった。 他
方、耐圧を増加する名神の改良が行われ高耐圧高周波用
の電力用横方向ＭＯＳ型ＦＥＴが出現している。
このような横方向ＭＯＳ型Ｆ Ｅ Ｔの公知例の１ツヲ
文献［ＩＥＥＥ、１９８０年、 Ｖｏｌ、Ｅ Ｄ−２７
゜Ｎｏ２． Ｐ ３２２〜３３０．著者Ｅ、ＦＯＲＧ
（シグネティクス社）他、 ｐｏｗｅｒ ＤＭＯＳｆ
ｏｒ トｉｉｇｈ−Ｆｒｅｑｕｅｎｃｙａｎｄ ３ｗ
ｒｔｃｈ＋ｎｇ Ａｐｐｌｉｃａｔｉｎｓ］より引用
し、第３図に示す。 以下同図を参照し、ＤＭＯＳＦＥ
Ｔについて説明する。 低濃度のＰ−型シリコン基板１
の表面に気相成長によりＮ−型エピタキシャル層を積層
し、このエピタキシャル層に横方向にＤＭＯＳＦＥＴを
形成する。
文献［ＩＥＥＥ、１９８０年、 Ｖｏｌ、Ｅ Ｄ−２７
゜Ｎｏ２． Ｐ ３２２〜３３０．著者Ｅ、ＦＯＲＧ
（シグネティクス社）他、 ｐｏｗｅｒ ＤＭＯＳｆ
ｏｒ トｉｉｇｈ−Ｆｒｅｑｕｅｎｃｙａｎｄ ３ｗ
ｒｔｃｈ＋ｎｇ Ａｐｐｌｉｃａｔｉｎｓ］より引用
し、第３図に示す。 以下同図を参照し、ＤＭＯＳＦＥ
Ｔについて説明する。 低濃度のＰ−型シリコン基板１
の表面に気相成長によりＮ−型エピタキシャル層を積層
し、このエピタキシャル層に横方向にＤＭＯＳＦＥＴを
形成する。
即らソース電極２に接する高濃度のＮ＋型のソース３と
、ドレイン電Ｊ４４に接する高濃度のＮ“型のトレイン
５と、ソース３とドレイン５とに挾まれ且つソース３に
接しその端部にチャネル領Ｍ６を持つＰ型のプ１７ネル
ベース層７と、ドレイン５をつつみチャネル領！１ｉｔ
６に向って延在するエピタキシャル層の一部分である低
ｆｉａ１σのＮ−型層８とが形成され、更にチャネル領
域６とＮ−型層８の一部分とは、ゲート酸化膜９を介し
てゲート電極１０と対向しＭＯＳ型ＦＥＴを構成してい
る。
、ドレイン電Ｊ４４に接する高濃度のＮ“型のトレイン
５と、ソース３とドレイン５とに挾まれ且つソース３に
接しその端部にチャネル領Ｍ６を持つＰ型のプ１７ネル
ベース層７と、ドレイン５をつつみチャネル領！１ｉｔ
６に向って延在するエピタキシャル層の一部分である低
ｆｉａ１σのＮ−型層８とが形成され、更にチャネル領
域６とＮ−型層８の一部分とは、ゲート酸化膜９を介し
てゲート電極１０と対向しＭＯＳ型ＦＥＴを構成してい
る。
チャネルベース層７とソース３とは、モリブデンからな
るゲート電極１０を共通の不純物導入用マスクとして使
用する周知の二重拡散によって形成され、チャネル領域
６の長さはチャネルベース層７とソース３との横方向の
拡散長の差として決定され、チャネル長は１μｍである
。
るゲート電極１０を共通の不純物導入用マスクとして使
用する周知の二重拡散によって形成され、チャネル領域
６の長さはチャネルベース層７とソース３との横方向の
拡散長の差として決定され、チャネル長は１μｍである
。
このＤ Ｍ ＯＳ Ｆ Ｅ Ｔ ハ高耐ＩＩ （１２
０Ｖ ） チー７−ヤネル良（約１μｌｌ１）が短くな
っているが、ゲート電極１０が非常に長いため、電極下
の低ｌ１度のＮ−型層８の領域がオン抵抗と容量とを増
大さじ、相互フンダクタンスｉを小さくし、トランジシ
ョン周波数ｆｒ （約１．１ＧＨ２）を下げている。
０Ｖ ） チー７−ヤネル良（約１μｌｌ１）が短くな
っているが、ゲート電極１０が非常に長いため、電極下
の低ｌ１度のＮ−型層８の領域がオン抵抗と容量とを増
大さじ、相互フンダクタンスｉを小さくし、トランジシ
ョン周波数ｆｒ （約１．１ＧＨ２）を下げている。
又チップサイズも大きくなり集積度も上がらない。
次に高周波電力用横方向ＭＯＳ型ＦＥＴの第２の公知例
を文献［電子通信学会、 ＥＤ８１−５． Ｐ３３〜４
０． 著ｆｉｊキ上（Ｎ ＨＫ ） 国都（日立）他、
Ｖ＋−＋Ｆ ？ｉ）電力増幅用パワーＭ ＯＳ Ｆ
Ｅ ’ｒ ］より引用し、第４図にその斜視図を示す。
を文献［電子通信学会、 ＥＤ８１−５． Ｐ３３〜４
０． 著ｆｉｊキ上（Ｎ ＨＫ ） 国都（日立）他、
Ｖ＋−＋Ｆ ？ｉ）電力増幅用パワーＭ ＯＳ Ｆ
Ｅ ’ｒ ］より引用し、第４図にその斜視図を示す。
なお以下の図面において同一符号は同一部分若しくは
相当部分をあられす。 Ｐ型層１ａ及び高濃度のＰ＋型
層１ｂからなる半導体基板１の表面層に横方向にＭＯＳ
ＦＥＴは形成される。 ドレイン５はＮ−ＷＥ Ｌ
Ｌ内に形成される。 Ｎ−ＷＥＬＬの一部分から基板
１の表面に沿って延在するドレイン側オフレットゲート
の低濃度のＮ−型層１１が設けられる。 チャネル領域
６はソース３とＮ−型層１１とに挾まれて形成される。
相当部分をあられす。 Ｐ型層１ａ及び高濃度のＰ＋型
層１ｂからなる半導体基板１の表面層に横方向にＭＯＳ
ＦＥＴは形成される。 ドレイン５はＮ−ＷＥ Ｌ
Ｌ内に形成される。 Ｎ−ＷＥＬＬの一部分から基板
１の表面に沿って延在するドレイン側オフレットゲート
の低濃度のＮ−型層１１が設けられる。 チャネル領域
６はソース３とＮ−型層１１とに挾まれて形成される。
チャネル領域６はゲート酸化膜９を介してゲート電極
１０と対向している。 ソース電極２の端部は横方向に
延長され、層間絶縁膜１２を介してゲートＴｉ極１０と
オフレットゲートのＮ−型層１１の一部分とを覆うフィ
ールドプレート１３を形成する。 １４は裏面電極であ
る。
１０と対向している。 ソース電極２の端部は横方向に
延長され、層間絶縁膜１２を介してゲートＴｉ極１０と
オフレットゲートのＮ−型層１１の一部分とを覆うフィ
ールドプレート１３を形成する。 １４は裏面電極であ
る。
この横方向ＭＯＳ型ＦＥＴは、高耐圧で高出力であるが
、ゲート電極１０の長さ １μｍ、チャネル長約６μｍ
とＵ ＨＦ帯で動作するには艮すぎるので、トランジシ
ョン周波数「工も３００Ｍ ＩＩ Ｚと低くなっている
。 もしこの構造のままチャネル長を短くすれば、ドレ
インとソース間のパンデスルーに対する耐圧が低下する
ものと思われる。
、ゲート電極１０の長さ １μｍ、チャネル長約６μｍ
とＵ ＨＦ帯で動作するには艮すぎるので、トランジシ
ョン周波数「工も３００Ｍ ＩＩ Ｚと低くなっている
。 もしこの構造のままチャネル長を短くすれば、ドレ
インとソース間のパンデスルーに対する耐圧が低下する
ものと思われる。
またドレイン側オフセットゲートのＮ−型層１１が１１
μｍと長いためチップサイズが大きく集積度が上がらな
い。
μｍと長いためチップサイズが大きく集積度が上がらな
い。
［発明の目的］
本発明は、高周波例えばＵ ｌ−Ｉ Ｆ帯以上で動作し
、高耐圧化された例えばドレイン耐圧が１００ｖ以上あ
り、且つチップサイズの小さな電力増幅用横方向ＭＯＳ
型ＦＥＴ素子を提供することを目的とする。
、高耐圧化された例えばドレイン耐圧が１００ｖ以上あ
り、且つチップサイズの小さな電力増幅用横方向ＭＯＳ
型ＦＥＴ素子を提供することを目的とする。
［発明の概要］
本発明は、−導電型（例えばＰ型）半導体基板の１つの
主面側に形成される横方向ＭＯＳ型ＦＥ下素子にＪ３い
て、（１）ソース（例えばＮ１型〉の一部分からり板主
面に冶ってチャネル領域、丈で延在するソース側オフセ
ットゲートの高濃度反対導電型層（例えばＮ＋型）と、
（２）前記ソース側、４７ｔ？ツトゲートの高濃度反対
導電型庖の基板内の部分を覆い且つ基板主面に露出する
端部がチャネル領域となる高濃度一導電型（例えばＰ４
型）のチャネルベース層と、（３）ドレイン（例えばＮ
＋型）の一部分から基板１面に沿ってチャネル領域に向
って延在するドレイン側オフセットグー１〜の低濃度反
対導電型層（例えばＮ−型）と、（４）ソース電極から
延在し、前記ソース側オフセットゲートの高濃度反対導
電型層とゲーＩ−電極とボＩ記ドレイン側Ａ７ｔ７ツト
グートの低濃度反対導電型層の一部とを絶縁膜を介して
覆うソースフィールドプレートとを具備することを特徴
とりる横方向ＭＯＳ型ＦＥＴ素子である。
主面側に形成される横方向ＭＯＳ型ＦＥ下素子にＪ３い
て、（１）ソース（例えばＮ１型〉の一部分からり板主
面に冶ってチャネル領域、丈で延在するソース側オフセ
ットゲートの高濃度反対導電型層（例えばＮ＋型）と、
（２）前記ソース側、４７ｔ？ツトゲートの高濃度反対
導電型庖の基板内の部分を覆い且つ基板主面に露出する
端部がチャネル領域となる高濃度一導電型（例えばＰ４
型）のチャネルベース層と、（３）ドレイン（例えばＮ
＋型）の一部分から基板１面に沿ってチャネル領域に向
って延在するドレイン側オフセットグー１〜の低濃度反
対導電型層（例えばＮ−型）と、（４）ソース電極から
延在し、前記ソース側オフセットゲートの高濃度反対導
電型層とゲーＩ−電極とボＩ記ドレイン側Ａ７ｔ７ツト
グートの低濃度反対導電型層の一部とを絶縁膜を介して
覆うソースフィールドプレートとを具備することを特徴
とりる横方向ＭＯＳ型ＦＥＴ素子である。
前記〈１）項のソース側オフセットゲー［・の高濃度反
対導電型層と前記（２）項のチャネルベース層とは同一
の不純物導入マスクを使用する二重拡散により形成され
、チャネル領域の長さくよこれら２層の横方向拡散長の
差で決定され、短いチ↑７ネル長が得られる。 チャネ
ルベース層の不純物濃度は、チャネル長（ゲート電極長
）を短くしたときに起きるソースドレイン間のパンデス
ルーを防ぐのに必要な高い濃度とづる。 チャネル領域
を挾むソース側及びドレイン側の基板主面をオフセット
ゲート構造とし、これにより入出力各端等の寄生容量を
減少することができる。 また前記？３３層のチャネル
ベース層に前記（４〉項のソースフィールドプレートを
付加することにより、耐圧を維持したまま前記（３）項
のトレイン側Ａフレットゲートの低濃度反対導電型層の
長さを短縮できる。 以上の構成により高耐圧高周波化
された横方向ＭＯＳ型ＦＥＴ素子が得られる。
対導電型層と前記（２）項のチャネルベース層とは同一
の不純物導入マスクを使用する二重拡散により形成され
、チャネル領域の長さくよこれら２層の横方向拡散長の
差で決定され、短いチ↑７ネル長が得られる。 チャネ
ルベース層の不純物濃度は、チャネル長（ゲート電極長
）を短くしたときに起きるソースドレイン間のパンデス
ルーを防ぐのに必要な高い濃度とづる。 チャネル領域
を挾むソース側及びドレイン側の基板主面をオフセット
ゲート構造とし、これにより入出力各端等の寄生容量を
減少することができる。 また前記？３３層のチャネル
ベース層に前記（４〉項のソースフィールドプレートを
付加することにより、耐圧を維持したまま前記（３）項
のトレイン側Ａフレットゲートの低濃度反対導電型層の
長さを短縮できる。 以上の構成により高耐圧高周波化
された横方向ＭＯＳ型ＦＥＴ素子が得られる。
［発明の実施例］
ＭＯＳ型ＦＥＴを高周波、高耐圧、高電力利得及び高電
力で動作させるためには、チャネル長を短くすること、
ｂ ＝ （Ｊｍ ／ ２πＣ１゜により決定される［・
ランジション周波数［Ｔを上げること、即ち相互コンダ
クタンス九を大きくし、入力容ｈｌｃ：ｎを小さくし、
オン抵抗を小さくすることが必要である。 一般にＵ
）−Ｉ Ｆ帯以上の周波数での動作を望むとき、チｊｔ
ネル良を２μｍとすることが目安とされている。 然し
チャネル長が短いと、ソース、ドレイン間のパンチスル
ーを起こし耐圧が低下することが知られている。
力で動作させるためには、チャネル長を短くすること、
ｂ ＝ （Ｊｍ ／ ２πＣ１゜により決定される［・
ランジション周波数［Ｔを上げること、即ち相互コンダ
クタンス九を大きくし、入力容ｈｌｃ：ｎを小さくし、
オン抵抗を小さくすることが必要である。 一般にＵ
）−Ｉ Ｆ帯以上の周波数での動作を望むとき、チｊｔ
ネル良を２μｍとすることが目安とされている。 然し
チャネル長が短いと、ソース、ドレイン間のパンチスル
ーを起こし耐圧が低下することが知られている。
以下本発明の実施例にもとづき上記問題の改善について
説明する。 第１図は、本発明の横方向ＭＯＳ型ＦＥＴ
素子の断面図である。 （ａ ）濃度例えば１．ＯＸ
１０１５ｃＩ１１−’のＰ−型以板５１の主面上のソ
ース電極５２に接する高ｆＡ度のＮ＋＋ソース５３（例
えば濃度１ｘ １０” ｃｎｒ３、深さ４μｌ１ｌ）と
、（ｂ）前記主面上のドレイン’［ｉ５４に接する高濃
度のＮ＋型トドレイン５５例えば濃度１×１０” ｃｍ
−３、深さ４μｍ）と、（Ｃ）ドレイン５５とソース５
３に挾まれる工５板５１の表面層部分に形成され且つゲ
ート酸化膜５９（厚さ例えば１０００人）を介してゲー
ト電極６０（例えばＭｏ３ｉ２からなり長さ２μｍ）と
対向するチャネル領域５６と、（ｄ ）ソース５３の一
部分から前記主面に沿ってヂレネル領ｔｆｉ５６まで延
在するソース側オフレットゲートの高濃度Ｎ＋型層６１
（例えば濃度ＩＸ １０” Ｃｍ−’、深さ０．５μｌ
ｌｌ ）と、（ｅ ）前記オフセットゲートのＮ１型層
６１の基板内の部分を覆い且つ前記主面に露出する端部
が（ＧｏＩｎのチャネル領域５６となる高濃度のＰ＋型
ヂャネルベース層５７（例えば濃度ＩＸ １０” ＣＩ
Ｆ’、主面７’）１ラノｉ；ｊ １．５μｍ ） ト
、（ｒ）ドレイン５５の一部分から前記主面に沿ってヂ
Ｐネル領域５６に向って延在するトレイン側オフセット
ゲートの低濃度のＮ−型層５８（例えば濃度１．５Ｘ
１０” Ｃｍ−’、横方向の長さ１３＝１０μｍ、深さ
０．８μｍ ）と、（（＋ ）ソース電極（例えばＡ
Ｉ）５２から延在し、ソース側オフセットゲートのＮ＋
＋層６１、ゲート電極６０及びドレイン側オフセットゲ
ートのＮ−型層５８の一部までを層間絶縁膜６２（例え
ばＳｉｎ、！膜、厚さ４０００Ｘ ）を介して覆うソー
スフィールドプレート６３等により本発明の横方向ＭＯ
Ｓ型ＦＥＴ素子は構成される。 この場合、チャネル領
域５６の長さし、は約１μｍである。
説明する。 第１図は、本発明の横方向ＭＯＳ型ＦＥＴ
素子の断面図である。 （ａ ）濃度例えば１．ＯＸ
１０１５ｃＩ１１−’のＰ−型以板５１の主面上のソ
ース電極５２に接する高ｆＡ度のＮ＋＋ソース５３（例
えば濃度１ｘ １０” ｃｎｒ３、深さ４μｌ１ｌ）と
、（ｂ）前記主面上のドレイン’［ｉ５４に接する高濃
度のＮ＋型トドレイン５５例えば濃度１×１０” ｃｍ
−３、深さ４μｍ）と、（Ｃ）ドレイン５５とソース５
３に挾まれる工５板５１の表面層部分に形成され且つゲ
ート酸化膜５９（厚さ例えば１０００人）を介してゲー
ト電極６０（例えばＭｏ３ｉ２からなり長さ２μｍ）と
対向するチャネル領域５６と、（ｄ ）ソース５３の一
部分から前記主面に沿ってヂレネル領ｔｆｉ５６まで延
在するソース側オフレットゲートの高濃度Ｎ＋型層６１
（例えば濃度ＩＸ １０” Ｃｍ−’、深さ０．５μｌ
ｌｌ ）と、（ｅ ）前記オフセットゲートのＮ１型層
６１の基板内の部分を覆い且つ前記主面に露出する端部
が（ＧｏＩｎのチャネル領域５６となる高濃度のＰ＋型
ヂャネルベース層５７（例えば濃度ＩＸ １０” ＣＩ
Ｆ’、主面７’）１ラノｉ；ｊ １．５μｍ ） ト
、（ｒ）ドレイン５５の一部分から前記主面に沿ってヂ
Ｐネル領域５６に向って延在するトレイン側オフセット
ゲートの低濃度のＮ−型層５８（例えば濃度１．５Ｘ
１０” Ｃｍ−’、横方向の長さ１３＝１０μｍ、深さ
０．８μｍ ）と、（（＋ ）ソース電極（例えばＡ
Ｉ）５２から延在し、ソース側オフセットゲートのＮ＋
＋層６１、ゲート電極６０及びドレイン側オフセットゲ
ートのＮ−型層５８の一部までを層間絶縁膜６２（例え
ばＳｉｎ、！膜、厚さ４０００Ｘ ）を介して覆うソー
スフィールドプレート６３等により本発明の横方向ＭＯ
Ｓ型ＦＥＴ素子は構成される。 この場合、チャネル領
域５６の長さし、は約１μｍである。
チャネル領ｂＡ５６とＮ−型層５８との間にＰ−型層が
介在し第２のチャネル領域を形成するが、この長さＬ２
はできるだけ短いことが望ましい。
介在し第２のチャネル領域を形成するが、この長さＬ２
はできるだけ短いことが望ましい。
チャネル領域５６と介在するＰ−型の第２のチャネル領
域とは不純物密瓜に大きな差がありＬ２も小さいので、
しきい値電１．ｔ ’！；の特性は、実質的にはチャネ
ル領域５６の長さし、とその不純物密度分布により決定
され、第２のチャネル領域を無視することができる。
従って実質的なチャネル長は、Ｐ＋型ヂ１１ネルベース
層５７とソース側オフセットゲートのＮ＋型層６１との
横方向の拡散長の差で決定されト分短くすることができ
る。 またソース側オフセットゲートのＮ＋型層６１を
つつんで高ｍ度のＰ１型チャネルベース層５７が存在す
るので、チャネル長を短くしてもドレイン・ソース間の
パンデスルーは防止され、またこれによりドレイン側オ
フセットゲートの低濃度Ｎ−型層５８の艮ざＬ３をソー
スフィールドプレート６３のみを設けた場合に比し大幅
に短縮できる。
域とは不純物密瓜に大きな差がありＬ２も小さいので、
しきい値電１．ｔ ’！；の特性は、実質的にはチャネ
ル領域５６の長さし、とその不純物密度分布により決定
され、第２のチャネル領域を無視することができる。
従って実質的なチャネル長は、Ｐ＋型ヂ１１ネルベース
層５７とソース側オフセットゲートのＮ＋型層６１との
横方向の拡散長の差で決定されト分短くすることができ
る。 またソース側オフセットゲートのＮ＋型層６１を
つつんで高ｍ度のＰ１型チャネルベース層５７が存在す
るので、チャネル長を短くしてもドレイン・ソース間の
パンデスルーは防止され、またこれによりドレイン側オ
フセットゲートの低濃度Ｎ−型層５８の艮ざＬ３をソー
スフィールドプレート６３のみを設けた場合に比し大幅
に短縮できる。
他方ドレインおよびソースはオフレットゲート構造とし
、入力容ａｔＣ：、或いはドレイン・グー１〜間の帰還
容量等の奇生容品を極力減少し、チャネル長の短縮とあ
いまって １丁を増大することができる。 なおこの実
施例のＦ［Ｆ素子ではｆＴは約３ＧＨ２、トレイン耐圧
は１２０ ［Ｖ ］以上である。
、入力容ａｔＣ：、或いはドレイン・グー１〜間の帰還
容量等の奇生容品を極力減少し、チャネル長の短縮とあ
いまって １丁を増大することができる。 なおこの実
施例のＦ［Ｆ素子ではｆＴは約３ＧＨ２、トレイン耐圧
は１２０ ［Ｖ ］以上である。
次に上記のＭＯＳ型ＦＥＴ索子の製造工程の概要につい
て第２図（Ａ）’：；いしくＥ）を参照して説明する。
て第２図（Ａ）’：；いしくＥ）を参照して説明する。
第２図（Ａ）に示ザようにＰ型基板５１にソース５３
、ドレイン５５及びゲート酸化膜５つを形成−４る。
次に同図（Ｂ）に示すようにゲート電極６０ （ＭＯＳ
ｉ ２長さ２μｍ）を所定の位置に形成する。次に同図
（Ｃ）に示ずようにドレイン側のレジスト膜６４及びグ
ー１−電極６０をマスクとしてイオン打も込みにて不純
物を導入少、熱処理してＰ＋型チャネルベース層５７及
びオフセラ１〜ゲートのＮ＋型層６１を形成する。
、ドレイン５５及びゲート酸化膜５つを形成−４る。
次に同図（Ｂ）に示すようにゲート電極６０ （ＭＯＳ
ｉ ２長さ２μｍ）を所定の位置に形成する。次に同図
（Ｃ）に示ずようにドレイン側のレジスト膜６４及びグ
ー１−電極６０をマスクとしてイオン打も込みにて不純
物を導入少、熱処理してＰ＋型チャネルベース層５７及
びオフセラ１〜ゲートのＮ＋型層６１を形成する。
次に同図（Ｄ）に示すようにゲートｍＫ６０をマスクと
しイオン打ら込みにより不純物を導入しドレイン側オフ
セツ１〜ゲートの低濃度Ｎ−型層５８を形成づ−る。
次に同図（１三）に示すようにＣＶＤ法により酸化シリ
コン膜６２を被４後ドレイン及びソースのコンタクトホ
ールを間口し、ソース電極５２及びドレイン電極５４を
形成する。
しイオン打ら込みにより不純物を導入しドレイン側オフ
セツ１〜ゲートの低濃度Ｎ−型層５８を形成づ−る。
次に同図（１三）に示すようにＣＶＤ法により酸化シリ
コン膜６２を被４後ドレイン及びソースのコンタクトホ
ールを間口し、ソース電極５２及びドレイン電極５４を
形成する。
［発明の効果］
本発明の横方向ＭＯＳ型ＦＥＴ索子においては、従来量
ザぎたゲート電極長及びチャネル長を１／３或いは１１
５に短縮でき、これによりｇ□を大ぎくでき、寄生容量
も小さくなり、トランジション周波数１丁は向上し、高
周波動作が可能となった。 他方ヂ１１ネル長及びドレ
イン側オフレットゲートが短くなったときに起こるソー
ス・ドレイン間のパンチスルーによる耐Ｊ［低下は、高
濃度のチ１ｒネルベース層があるため防止できる。 ま
たチャネル艮及びドレイン側オフレットゲートを短くし
たので、従来のチップの大ぎさの１／２で高周波高耐圧
で動作する横方向ＭＯＳ型ＦＥＴを提供することができ
る。
ザぎたゲート電極長及びチャネル長を１／３或いは１１
５に短縮でき、これによりｇ□を大ぎくでき、寄生容量
も小さくなり、トランジション周波数１丁は向上し、高
周波動作が可能となった。 他方ヂ１１ネル長及びドレ
イン側オフレットゲートが短くなったときに起こるソー
ス・ドレイン間のパンチスルーによる耐Ｊ［低下は、高
濃度のチ１ｒネルベース層があるため防止できる。 ま
たチャネル艮及びドレイン側オフレットゲートを短くし
たので、従来のチップの大ぎさの１／２で高周波高耐圧
で動作する横方向ＭＯＳ型ＦＥＴを提供することができ
る。
第１図は本発明の横方向ＭＯＳ型ＦＥＴ素子の断面図、
第２図（Δ）ないしくＥ）は本発明の第１図のＦＥＴ素
子の装造工程を示す断面図、第３図は従来の横方向ＭＯ
Ｓ型ＦＥＴ素子の断面図、第４図は従来の他の横方向〜
１０８型ＦＥＴ素子の斜視図である。 １．５１・・・−導電型（Ｐ）半導体１．！板、 ２゜
５２・・・ソース電極、 ３，５３・・・ソース、 ４
゜５４・・・ドレイン電極、 ５，５５・・・ドレイン
、６．５６・・・チャネル領域、 ９，５つ・・・ゲー
ト酸化膜、 １０．６０・・・グー１へ電極、 ５７・
・・高ｉＲ度のＰ＋型チ↑７ネルベース層、 ５８・・
・ドレイン側オフセッ１へゲートの低濃度Ｎ−型層、
６１・・・ソース側オフセッｊ〜ゲートの高濃度Ｎ＋型
層、６２・・・絶縁膜、 １３．６３ ・・・ソース
フィールドプレート。 ５１−１１電型（Ｐ）牛嗜体幕板 第１図 ぺ〕−噂ｔｔｎ鵠根
第２図（Δ）ないしくＥ）は本発明の第１図のＦＥＴ素
子の装造工程を示す断面図、第３図は従来の横方向ＭＯ
Ｓ型ＦＥＴ素子の断面図、第４図は従来の他の横方向〜
１０８型ＦＥＴ素子の斜視図である。 １．５１・・・−導電型（Ｐ）半導体１．！板、 ２゜
５２・・・ソース電極、 ３，５３・・・ソース、 ４
゜５４・・・ドレイン電極、 ５，５５・・・ドレイン
、６．５６・・・チャネル領域、 ９，５つ・・・ゲー
ト酸化膜、 １０．６０・・・グー１へ電極、 ５７・
・・高ｉＲ度のＰ＋型チ↑７ネルベース層、 ５８・・
・ドレイン側オフセッ１へゲートの低濃度Ｎ−型層、
６１・・・ソース側オフセッｊ〜ゲートの高濃度Ｎ＋型
層、６２・・・絶縁膜、 １３．６３ ・・・ソース
フィールドプレート。 ５１−１１電型（Ｐ）牛嗜体幕板 第１図 ぺ〕−噂ｔｔｎ鵠根
Claims (1)
- 【特許請求の範囲】 １、一導電型半導体基板の１つの主面上のソース電極に
接する高濃度反対導電型のソースと、前記主面上のドレ
イン電極に接する高濃度反対導電型のドレインと、前記
ソースと前記ドレインに挾まれる前記基板の表面層部分
に形成され且つゲート酸化膜を介してゲート電極と対向
するチャネル領域とを有する横方向 ＭＯＳ型ＦＥＴ素子において、 （１）前記ソースの一部分から前記主面に 沿って前記チャネル領域まで延在するソース側オフセッ
トゲートの高濃度反対導電型層と、（２）前記ソース側
オフセットゲートの高 濃度反対導電型層の基板内の部分を覆い且つ前記主面に
露出する端部が前記チャネル領域となる高濃度一導電型
のチャネルベース層と、（３）前記ドレインの一部分か
ら前記主面 に沿つて前記チャネル領域に向って延在するドレイン側
オフセットゲートの低濃度反対導電型層と、 （４）前記ソース電極から延在し、前記ソ ース側オフセットゲートの高濃度反対導電型層と前記ゲ
ート電極と前記ドレイン側オフセットゲートの低濃度反
対導電型層の一部とを絶縁膜を介して覆うソースフィー
ルドプレートと を具備することを特徴とする横方向ＭＯＳ型ＦＥＴ素子
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18400485A JPS6245175A (ja) | 1985-08-23 | 1985-08-23 | 横方向ｍｏｓ型ｆｅｔ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18400485A JPS6245175A (ja) | 1985-08-23 | 1985-08-23 | 横方向ｍｏｓ型ｆｅｔ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6245175A true JPS6245175A (ja) | 1987-02-27 |
Family
ID=16145636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18400485A Pending JPS6245175A (ja) | 1985-08-23 | 1985-08-23 | 横方向ｍｏｓ型ｆｅｔ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6245175A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04127537A (ja) * | 1990-09-19 | 1992-04-28 | Nec Corp | Ｍｏｓｆｅｔの製造方法 |
| US5374843A (en) * | 1991-05-06 | 1994-12-20 | Silinconix, Inc. | Lightly-doped drain MOSFET with improved breakdown characteristics |
| US5386136A (en) * | 1991-05-06 | 1995-01-31 | Siliconix Incorporated | Lightly-doped drain MOSFET with improved breakdown characteristics |
-
1985
- 1985-08-23 JP JP18400485A patent/JPS6245175A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04127537A (ja) * | 1990-09-19 | 1992-04-28 | Nec Corp | Ｍｏｓｆｅｔの製造方法 |
| US5374843A (en) * | 1991-05-06 | 1994-12-20 | Silinconix, Inc. | Lightly-doped drain MOSFET with improved breakdown characteristics |
| US5386136A (en) * | 1991-05-06 | 1995-01-31 | Siliconix Incorporated | Lightly-doped drain MOSFET with improved breakdown characteristics |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5675172A (en) | Metal-insulator-semiconductor device having reduced threshold voltage and high mobility for high speed/low-voltage operation | |
| US6518138B2 (en) | Method of forming Self-aligned lateral DMOS with spacer drift region | |
| JP2771172B2 (ja) | 縦型電界効果トランジスタ | |
| US4329186A (en) | Simultaneously forming fully implanted DMOS together with enhancement and depletion mode MOSFET devices | |
| US20080164537A1 (en) | Integrated complementary low voltage rf-ldmos | |
| US7589007B2 (en) | MESFETs integrated with MOSFETs on common substrate and methods of forming the same | |
| JPH08181314A (ja) | 低閾値電圧ｍｏｓトランジスタおよびその製造方法 | |
| US4814851A (en) | High transconductance complementary (Al,Ga)As/gas heterostructure insulated gate field-effect transistor | |
| US6664596B2 (en) | Stacked LDD high frequency LDMOSFET | |
| US20050003595A1 (en) | Field effect transistor having source and/or drain forming Schottky or Schottky-like contact with strained semiconductor substrate | |
| EP0115652B1 (en) | Insulated gate field effect transistor and method of manufacturing the same | |
| EP0718892A2 (en) | Semiconductor device including insulated gate bipolar transistor and method of fabricating the same | |
| JPS59193066A (ja) | Ｍｏｓ型半導体装置 | |
| JP2002530873A (ja) | オフセット・ドレイン型フェルミ閾値電界効果トランジスタ | |
| US6867476B2 (en) | Vertical double diffused MOSFET and method of fabricating the same | |
| JP2001308321A (ja) | 半導体装置とその製造方法 | |
| US7713821B2 (en) | Thin silicon-on-insulator high voltage auxiliary gated transistor | |
| JPH0237777A (ja) | 縦型電界効果トランジスタ | |
| JPH10209174A (ja) | 接合型電界効果トランジスタ | |
| JPS6245175A (ja) | 横方向ｍｏｓ型ｆｅｔ素子 | |
| JPS60247974A (ja) | 半導体装置 | |
| JPH09232565A (ja) | 半導体装置 | |
| JPH06169089A (ja) | 縦型ｍｏｓｆｅｔの製造方法 | |
| JPH01264265A (ja) | 半導体装置およびその製造方法 | |
| JPS61177776A (ja) | 半導体装置 |