JPH08181314A - 低閾値電圧ｍｏｓトランジスタおよびその製造方法 - Google Patents

低閾値電圧ｍｏｓトランジスタおよびその製造方法

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JPH08181314A
JPH08181314A JP7227048A JP22704895A JPH08181314A JP H08181314 A JPH08181314 A JP H08181314A JP 7227048 A JP7227048 A JP 7227048A JP 22704895 A JP22704895 A JP 22704895A JP H08181314 A JPH08181314 A JP H08181314A
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mos
threshold voltage
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James B Burr
ジェームス・ビー．・ブアー
Michael P Brassington
マイケル・ピー．・ブラッシントン
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Abstract

(57)【要約】 【課題】 耐パンチスルー性のある高性能なＭＯＳトラ
ンジスタデバイスを提供する。 【解決手段】 低閾値電圧ＭＯＳデバイスは、埋込電極
を有しており、また、先端領域とプラグ領域とをそれぞ
れ有するソース領域およびドレイン領域を備えている。
埋込電極は、プラグ領域の底部より上にある底部境界を
有している。埋込電極は、デバイスのバルク領域と同じ
導電タイプ（ドーパント濃度はより高い）を有してお
り、もちろん、デバイスのソース領域やドレイン領域と
は反対の導電タイプを有している。埋込電極の正確なド
ーパント濃度とその位置は、ＭＯＳデバイスにおいてパ
ンチスルーを回避できるように設定される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、高性能トランジ
スタデバイスおよびその製造方法に関し、特に、チャン
ネル領域の下に設けられた高ドーパント濃度の埋込領域
を有する低閾値電圧・高性能ＭＯＳトランジスタおよび
その製造方法に関する。
【０００２】
【従来の技術】ＭＯＳ技術の進歩に伴って、デバイスサ
イズとともにその電源電圧（供給電圧）Ｖddが低下して
きている。例えば、２μｍ程度のチャンネル領域幅を有
するＣＭＯＳトランジスタは５ボルトの電源電圧が供給
されるのに対して、０．５μｍ程度のチャンネル領域幅
を有するトランジスタには３．３ボルトの電源電圧が供
給される。チャンネル領域幅が０．３５μｍや０．２５
μｍに低下すると、電源電圧は２．５ボルトや１．８ボ
ルトにそれぞれ低下する。多くの場合において、一定の
デバイスサイズに対しては、より低い電源電圧を供給す
るようにすることが好ましいであろう。これは、より低
い電源電圧を要求するデバイスは、一般に電力消費が低
いからであり、このような特徴は、大量のエネルギを消
費するシステムや、バッテリなどのような限られた電源
に依存するシステムにおいて特に好ましいからである。
しかし、低い電源電圧Ｖddがデバイス性能に与える影響
についてはいくつかの懸念があった。
【０００３】
【発明が解決しようとする課題】従来のＭＯＳデバイス
で構成された回路では、最大周波数ｆmax と電源電圧お
よび閾値電圧との関係は、コンポーネントデバイスの長
チャンネル効果と短チャンネル効果によって支配されて
いた。期待されるように、より長いチャンネルを有する
デバイスに対しては長チャンネル効果が支配的であり、
より短いチャンネルを有するデバイスに対しては短チャ
ンネル効果が支配的である。ほとんどのデバイスはこれ
らの両方の特性を示し、１〜２μｍの間のチャンネル長
を有するデバイスは２つの特性をほぼ同程度に示す。真
に長チャンネルのデバイスで構成されている回路の最大
周波数は、次の数式１で与えられる。
【０００４】
【数１】
【０００５】一方、真に短チャンネルのデバイスで構成
されている回路の最大周波数は、次の数式２で与えられ
る。
【０００６】
【数２】
【０００７】これらの数式から、真に長チャンネルのデ
バイスで構成された回路の性能（周波数）は、電源電圧
の絶対値に依存していることは明らかである。従って、
そのような回路内のデバイスに対する電源電圧を低下さ
せると、その性能もまた低下してしまう。しかし、真に
短チャンネルのデバイスで構成された回路においては、
性能は閾値電圧と電源電圧との比（Ｖt ／Ｖdd）によっ
て支配される。このことは、このような回路において
は、その比（Ｖt ／Ｖdd）が一定に保たれている限り、
性能すなわちｆmax の低下なしに、デバイスへの電源電
圧を低下させることができることを示している。多くの
デバイスにおいて、この関係はほぼ成立しており、電源
電圧とともに飽和電圧が低下するようなデバイスにおい
ては正確に当てはまる。
【０００８】上述の理由によって、低閾値電圧Ｖt の短
チャンネルデバイスは有望であるように思われるが、こ
のようなデバイスでは特別な問題が観察されている。第
１の問題は、閾値電圧Ｖt が低下すると、トランジスタ
の漏れ電流（トランジスタのオフ状態時にチャンネル領
域を横切って流れる電流）が増加することである。デバ
イスがしばしばスイッチングされるような場合（例えば
マイクロプロセッサ）においては、これは問題ではな
い。しかし、デバイスが通常は不動作状態にあるような
場合（例えばメモリデバイス）においては、漏れ電流は
デバイスを極めてエネルギ効率の低いものとしていま
う。漏れ電流が重要な問題となるか否かに係わらず、低
閾値電圧を有する極短チャンネルデバイスには他の問題
も観察されている。特に、ソース領域とドレイン領域と
の間の距離が過度に小さくなると、チャンネル領域内に
おいてソースとドレインとに隣接する空乏領域同士がオ
ーバーラップしてパンチスルーを引き起こす可能性があ
る。このパンチスルーが起きると、トランジスタがオフ
状態であっても（すなわちゲート電圧が閾値電圧を超え
ていない場合にも）空乏層によって形成されたパスを通
って電流が流れてしまう。
【０００９】高閾値電圧のデバイスにおいては、「埋込
電極」や「接地プレーン（グラウンドプレーン）」を採
用することによってチャンネル領域における空乏層の成
長を抑制することができ、この結果、パンチスルーを防
止できることが知られている。このようなデバイスは、
Ｒ．Ｈ．ヤン等（R.H.Yan et al.）による文献「高性能
０．１μｍ室温Ｓi ＭＯＳＦＥＴ」（"High Performanc
e 0.1μｍ Room Temperature Si MOSFETs"），１９９２
年ＶＬＳＩシンポジウム・テクニカルペーパ・ダイジェ
スト（1992 Symposium on VLSI Technology Digest of
Technical Papers），８６〜８７頁に記載されている。
要約すれば、埋込電極はチャンネル領域の下部に広がる
比較的高ドーパント濃度の領域であり、デバイスのバル
ク領域やウェル領域と同じ導電タイプ（導電型）を有し
ている。不運なことには、この文献からはそのような埋
込電極の低閾値デバイスへの適用が有益であるか否かが
不明であり、もし有益であるとしても、埋込電極をその
ようなデバイスに最適に組み入れるのにはどうすればよ
いかが不明である。
【００１０】ここで必要とされているのは、閾値電圧が
低く耐パンチスルー性のある高性能な短チャンネルトラ
ンジスタデバイスである。
【００１１】
【課題を解決するための手段およびその作用・効果】こ
の発明は、チャンネル領域の下に位置する埋込領域を有
する低閾値電圧ＭＯＳデバイスを提供するものである。
ここで、「チャンネル領域」という用語は、ソースとド
レインとの間の電気的に活性な領域全体を意味するもの
であり、ゲート電圧が閾値電圧Ｖt を超えた時に形成さ
れる反転層のみを意味するものではない。埋込領域は、
（より高いドーパント濃度を有してはいるが）デバイス
のバルク領域と同じ導電型を有しており、もちろん、デ
バイスのソースおよびドレインとは反対の導電型を有し
ている。埋込領域の機能は、（１）チャンネル領域内に
おいてソース領域とドレイン領域に隣接する空乏層の成
長を制限することによってパンチスルーを防止するこ
と、および、（２）製造工程と温度の変動を補償するた
めに閾値電圧の調整能力を改善すること、にある。
【００１２】本発明の１つの態様では、埋込領域は「埋
込電極」の形を取る。このデバイスは、（１）半導体基
板の上表面から下方に広がる第１導電型のバルク領域
と、（２）前記半導体基板表面から前記バルク領域内に
向けて所定の距離だけ広がる第２導電型のソース領域お
よびドレイン領域と、（３）前記ソース領域とドレイン
領域との間に位置するチャンネル領域と、（４）前記バ
ルク領域内に形成され、前記所定の距離で規定される位
置以上の位置にある上部境界を有するとともに、前記バ
ルク領域の平均ドーパント濃度よりも大きなドーパント
濃度を有する第１導電型の埋込電極と、（５）前記チャ
ンネル領域の上に配置されたゲートと、を有することを
特徴としている。
【００１３】本発明の他の態様では、類似のＭＯＳ構造
が採用されるが、埋込電極ではなく、パンチスルーを防
止するために前記第１導電型の「リトログレードウェ
ル」を有している。リトログレードウェル領域は、半導
体基板の上表面から下方に広がっており、ドーパント濃
度がウェル領域の底部に近いほど高くなるような勾配の
あるドーパント濃度プロファイルを有している。
【００１４】埋込領域におけるドーパント濃度（すなわ
ち埋込電極またはリトログレードウェルの底部における
ドーパントの濃度）は、そのＭＯＳデバイスにおけるパ
ンチスルーの可能性を低減するために十分高くすべきで
ある。望ましい実施例においては、埋込電極（またはリ
トログレードウェルの底部領域）におけるドーパント濃
度はバルク領域（またはウェル領域）の平均ドーパント
濃度の約１０倍〜約１００倍大きい。０．３５μｍ技術
（すなわち、ゲートのポリ長さが約０．３５μｍでゲー
ト酸化物の厚みが約６５オングストローム）では、埋込
領域のドーパント濃度は少なくとも１×１０16原子／ｃ
ｍ3 であり、さらに好ましくは約１×１０16〜約１×１
０18原子／ｃｍ3 の間にある。
【００１５】このデバイスは、さらに、「オン電流」と
「オフ電流」との比（＝オン電流／オフ電流）が約１０
5 以下であるように構成される。オン電流とは、そのデ
バイスがオン状態の時に、すなわち、チャンネル領域に
強い反転が起こっている時（Ｖds＝Ｖdd＝Ｖgs）に、ソ
ースとドレインの間を流れる電流である。オフ電流と
は、そのデバイスがオフ状態の時（Ｖds＝Ｖdd；Ｖgs＝
０）に、ソースとドレインの間を流れる電流である。オ
フ電流は、「漏れ電流」と同意語である。オン電流とオ
フ電流との比がこのように低いデバイスは、閾値電圧が
低い（例えば、約±１５０ｍＶの範囲にある）。このよ
うな低閾値電圧は、この分野における周知の様々な技術
によっても達成可能である。このような１つの技術で
は、チャンネル領域のドーパント濃度が比較的低レベル
に維持される。例えば、０．３５μｍ技術では、チャン
ネル領域のドーパント濃度は、一般に約１×１０16原子
／ｃｍ3 以下に抑えるべきであり、好ましくは、約１×
１０14〜約１×１０16原子／ｃｍ3 の範囲にすべきであ
る。しかし、チャンネル領域に逆ドーパントを加えるこ
とによってさらに閾値電圧を低下させることが好ましい
場合もある。
【００１６】また、例えばバックバイアシング能力（逆
バイアス能力）を与えることによって、ゲート閾値電圧
を調整可能なデバイスとすることが一般に好ましい。こ
れによって、閾値電圧Ｖt を約１００ミリボルト程度変
化させるような製造工程や環境（例えば温度）の不可避
的な変動を補償するために、閾値電圧の絶対値を調整で
きるようにすることができる。
【００１７】さらに、ソース領域とドレイン領域におけ
るドーパント濃度を、デバイス内における直列抵抗が低
くなるように、比較的高く設定することが好ましい。デ
バイスのソースおよび／またはドレインに先端領域
（「突端領域」、「突端部」、「突起部」等とも呼ぶ）
を設けた場合には、それらのドーパント濃度は例えば約
４×１０19〜約８×１０19原子／ｃｍ3 が好ましい。
【００１８】本発明の他の態様は、ＭＯＳトランジスタ
を製造する方法である。この方法は、（１）第１導電型
の埋込領域を有する第１導電型のバルク領域を、前記埋
込領域の平均ドーパント濃度が、前記バルク領域内の前
記埋込領域以外の平均ドーパント濃度よりも約１０倍以
上高く形成する工程と、（２）前記埋込領域の上に配置
されたチャンネル領域によって分離された第２導電型の
ソース領域とドレイン領域とを形成する工程と、（３）
前記チャンネル領域の上にゲートを形成する工程と、を
備え、前記ＭＯＳトランジスタが低閾値電圧（例えばオ
ン電流とオフ電流との比が約１０5 以下）を有するよう
なチャンネル領域の形成条件を採用する。
【００１９】低閾値電圧を有するデバイスを生成するた
めに、この製造工程は、（第１導電型の）チャンネル領
域における「正味（ネット）」のドーパント濃度を約１
×１０16原子／ｃｍ3 以下のレベルに保つべきである。
ここで正味の濃度とは、第１導電型のドーパント原子の
濃度から第２導電型のドーパント原子の濃度を差し引い
た値を意味する。チャンネル領域内に第２導電型のドー
パントがほとんど無く、正味の濃度が全濃度に等しいこ
とが好ましい。
【００２０】バルク領域形成工程では、バルク領域内に
埋込電極を形成してもよく、あるいは、リトログレード
ウェルを形成してもよい。埋込電極が形成される場合に
は、約５×１０12〜約１×１０13原子／ｃｍ2 の打込量
（ドーズ）で約８０〜約１２０ｋｅＶのエネルギにおい
て、埋込電極を独立した工程で形成することが好まし
い。また、バルク領域形成工程は、ウェル領域内に埋込
電極を形成するために十分なエネルギと打込量において
実行される少なくとも３回の注入工程を含む場合もあ
る。
【００２１】本発明の上述した、あるいは他の利点は、
添付の図面とともに以下に示す本発明の詳細な説明を読
むことによって当業者に明らかになる。
【００２２】
【発明の実施の形態】以下、発明の実施の形態を実施例
に基づき説明する。以下の実施例では、種々のドーパン
ト濃度（「添加不純物濃度」または単に「不純物濃度」
とも呼ぶ）が特定されているが、これらの濃度は約０．
３５μｍのチャンネル領域長さ（有効チャンネル長さは
約０．２５μｍに相当する）を有し、ゲート酸化物の厚
みが約６５オングストロームのデバイスに最も適した値
である。デバイスにおけるドーパント濃度は、一般に、
デバイスサイズとは逆の方向に変化することを理解すべ
きであり、デバイスサイズが小さくなるとドーパント濃
度は増大する。これは、（１）パンチスルーを防止する
ためには、ソース領域とドレイン領域に隣接する空乏領
域のサイズがチャンネル領域幅の増減に伴って増減しな
ければならないこと、および、（２）空乏領域を縮小す
るためには、ドーパント濃度を増大させなければならな
いこと、という理由による。
【００２３】本発明は、０．３５μｍ技術に限定されな
いので、以下に説明されている濃度は単に例示に過ぎな
い。より小さなデバイス（約０．３５μｍ以下のデバイ
ス）においては、空乏領域サイズを減少させるために
は、以下に説明する濃度を増加させる必要があるであろ
う。
【００２４】図１は、低閾値電圧と改善された性能とを
有する本発明によるＭＯＳＦＥＴ３０の側断面図であ
る。図１に示されているトランジスタ３０は、ＮＦＥＴ
（「ＮＭＯＳ」とも呼ぶ）である。すなわち、このトラ
ンジスタ３０は、ｎ型のソースおよびドレインを有し、
ｐ型のウェルを有している。図示されていないが、トラ
ンジスタ３０は、ｐ型のソースおよびドレインを有し、
ｎ型のウェルを有するＰＦＥＴ（ＰＭＯＳ）として構成
することも可能である。
【００２５】トランジスタ３０は、半導体基板３２の表
面から下方のバルクに広がる低ドープウェル領域３４を
有している。バルク半導体は低濃度にドープされていて
もよく、こうすれば分離されたウェル領域の必要性は無
くなる。ウェル領域（ソース、ドレイン、埋込電極領域
を除く）は、約１×１０14〜約５×１０16原子／ｃｍ3
の範囲の平均ドーパント濃度を有することが好ましい。
図示されているように、ウェル領域３４内には、先端領
域３６Ａが付加された高ドープｎ型ソース「プラグ」領
域３６と、これに対応して、先端領域３８Ａが付加され
た高ドープドレイン「プラグ」領域３８とが形成されて
いる。ソースプラグ領域３６とドレインプラグ領域３８
のドーパント濃度は、約１×１０20〜約２×１０20原子
／ｃｍ3の間の値が好ましい。先端領域のドーパント濃
度は、約４×１０19〜約８×１０19原子／ｃｍ3 の範囲
の値である。場合によっては、ソースまたはドレインを
先端領域を有さない形状に形成してもよく、その場合に
はそのソースまたはドレインのプラグ部（先端でない部
分）をチャンネル領域まで伸ばすようにする。このよう
なデバイスでは、そのソースまたはドレインの抵抗がよ
り低くなる。
【００２６】約１×１０16原子／ｃｍ3 以下の（好まし
くは約１×１０14〜約１×１０16原子／ｃｍ3 の範囲
の、更に好ましくは約１×１０15原子／ｃｍ3 の）濃度
の比較的低いドーパント濃度を有するチャンネル領域４
４は、ソース先端領域３６Ａとドレイン先端領域３８Ａ
との間に広がっている。このようにチャンネル領域のド
ーパント濃度を低くすることによって、デバイスの閾値
電圧を０ボルトに近い値（正負どちらでもよい）に設定
することができる。本発明による好ましい短チャンネル
デバイスにおいては、ソース領域とドレイン領域は、そ
れらの先端領域の内部境界同士が約２μｍ以上離れない
ように形成され、さらに好ましくは、その距離が約０．
５μｍ以下の範囲になるように形成される。前述したよ
うに、ここで記載したドーパント濃度は、約０．３５μ
ｍデバイスに最も適したものである。本発明のデバイス
構造の多くの利点は、よりチャンネル長の長いデバイス
にも同様に適用できることを記憶すべきである。
【００２７】ゲート酸化物層４０は、ｐ型ウェル３４の
表面上にチャンネル領域４４の上を覆うように形成され
ている。好ましい実施例（０．３５μｍデバイス）にお
いては、ゲート酸化物層４０は、約６５オングストロー
ムの厚さを有する。ｎ型ゲート層４２は、図示するよう
に、酸化物層４０の上に形成される。本発明による低閾
値電圧デバイスにおいては、一般に、ゲート層４２は、
ＮＦＥＴではｎ型であり、ＰＦＥＴではｐ型である。高
閾値電圧のＰＦＥＴでは、反対に、ゲート層は通常ｎ型
に形成される。
【００２８】図示しないが、ソース領域とドレイン領域
とゲート領域にはそれぞれの接続配線（「接続部」ある
いは「コンタクト」とも呼ぶ）がなされている。さら
に、ウェル領域３４にも独立した電気的接続配線（図示
せず）を設けて、ソース領域とウェル領域との間のポテ
ンシャルを外部回路によって制御できるようにしてもよ
い。このような構成は、以下に説明するように、バック
バイアシンング（「バックバイアス」または「逆バイア
ス」とも呼ぶ）によって閾値電圧を制御する能力を与え
るものである。このような能力を有するデバイスでは、
ウェルは、ウェルのポテンシャルが一様になるように、
その底面に沿って比較的低抵抗のパスを形成するように
設計される。例えば、ウェルの底面に沿ってドーパント
濃度が高く設定される。さらに、低ドープウェル領域と
ウェルの電気的接続配線との間のオーミックコンタクト
を良くするために、高ドープ領域（ＮＦＥＴではｐ型、
ＰＦＥＴではｎ型）をウェル接続配線に隣接して設ける
ことが必要な場合もある。このような種々のデバイス接
続配線は、酸化物やガラスや他の絶縁層（「パッシベー
ション層」と呼ばれる）によって、互いに電気的に分離
されるとともに、ゲート４２からも電気的に分離され
る。
【００２９】ウェル３４内には、埋込電極領域４６が、
チャンネル領域４４の下において、ソースプラグ領域３
６とドレインプラグ領域３８の対向する側面の間に広が
るように形成されている。特に、この埋込電極領域は、
ソース先端領域３６Ａとドレイン先端領域３８Ａよりも
低い位置に配置されている。埋込電極領域４６は、その
周囲にあるウェル３４のｐ- 領域よりもいくぶん高いｐ
型濃度を有している。埋込領域４６のドーパント濃度は
少なくとも約１×１０16原子／ｃｍ3 であることが好ま
しく、約１×１０16〜約１×１０18原子／ｃｍ3 の範囲
の値がさらに好ましい。これらの範囲は、ＮＦＥＴにも
ＰＦＥＴにも適用される。特定の好ましい実施例におい
ては、ウェル領域と埋込領域の濃度プロファイルは、ゲ
ート酸化物４０とチャンネル領域４４との間の境界にお
いて約１×１０15原子／ｃｍ3 、ゲート−バルク空乏領
域のエッジ（ゲート酸化物から約０．１５μｍ）で約５
×１０16原子／ｃｍ3 、ソース−ドレイン接合よりも浅
い部分（ゲート酸化物から約０．２５μｍ）において約
１×１０15原子／ｃｍ3 の値を取り、接合容量を最小に
している。ＰＦＥＴデバイスにおいては、もちろん、埋
込電極領域は同様な濃度プロファイルを有するｎ型ドー
パントの領域である。
【００３０】埋込電極を有する高閾値電圧（Ｖt ）デバ
イスは、R.H.Yan 等による文献「高性能０．１μｍ室温
Ｓi ＭＯＳＦＥＴ」，１９９２年ＶＬＳＩシンポジウム
・テクニカルペーパダイジェスト，８６〜８７頁に記載
されている。この文献においては、埋込電極（あるいは
「接地プレーン」とも呼ばれる）の概念は、従来の高Ｖ
t ＣＭＯＳトランジスタに関して記述されている。その
著者らは、チャンネル領域のドーパント濃度を低減する
ことによって、高Ｖt デバイスにおける荷電キャリア移
動度を改善しつつ、パンチスルーに対する保護性を維持
しようとしていた。チャンネル領域のドーパント濃度を
低減することによって、この文献の著者らはチャンネル
領域表面の下に比較的高ドーパント濃度の領域（接地プ
レーン）を有するデバイスを作成した。
【００３１】本発明の他の実施例としては、上述した埋
込電極の代わりにリトログレードウェルが使用される。
この実施例においては、ウェル領域３４は、半導体の上
表面から基板３２のボディの内部に向けて、チャンネル
領域の下方に達するまでの範囲においてウェル内のドー
パント濃度が徐々に増加するような勾配のあるドーパン
ト濃度プロファイルを有している。従って、ドーパント
の濃度は、チャンネル領域で最も低く、ウェルの底部近
傍の位置において最も高くなる。例えば、リトログレー
ドウェルを採用したデバイスは、チャンネル領域／ゲー
ト酸化物境界において１×１０16原子／ｃｍ3 のドーパ
ント濃度を有し、下部に行くほどドーパント濃度が高く
なって、ゲート酸化物から約０．３μｍの深さにおいて
最大値の約１×１０17原子／ｃｍ3 の濃度を有する。さ
らに深い位置では、ドーパント濃度は、急速に１×１０
16原子／ｃｍ3 に戻る。一般に、リトログレードウェル
を有するデバイスは、その濃度プロファイルが急激に変
化していないので、埋込電極を有する同種のデバイスほ
どの高性能を有していない。しかし、このようなデバイ
スは、埋込電極領域を形成するための独立した工程が不
要なので、製造コストがより低いのが普通である。
【００３２】図１に示す実施例および他の実施例は、デ
バイスがモノリシックシリコン基板に形成される従来の
ＭＯＳ構造でなく、「ＳＯＩ」（シリコンオンインシュ
レータ）構造を取ることも可能である。ＳＯＩ構造は、
バルクシリコンのベース層と、その上に形成されたバル
ク二酸化シリコン層とを含んでいる。さらに、その二酸
化シリコン層の上に、薄い、部分的に欠乏したエピタキ
シャルシリコン層（通常は１０００〜２０００オングス
トロームの範囲）が設けられて、デバイス要素（ソー
ス、ドレイン、チャンネル領域、および埋込電極構造）
が形成される。
【００３３】上述したように、一般には、チャンネル領
域における閾値電圧が極めて低くなるようにデバイスを
設計することが好ましい。これは、しばしば、単にチャ
ンネル領域内におけるドーパント濃度を低く抑えること
によって達成される。しかし、場合によっては、製造工
程を追加しなくてはならないこともある。これは、集積
回路のポリシリコン層が、（単にドープされたポリ層を
形成するのとは異なり）イオン注入によってドープされ
る場合にしばしば必要となる。イオン注入によってドー
プされたポリ層（近年ではよく使用される）は、イオン
注入されていないポリ層とは異なる仕事関数を有するこ
とがあり、この結果、閾値電圧がより高くなる。この効
果を打ち消すために、チャンネル領域を、（ＮＦＥＴで
は）ｎ型ドーパントで逆ドープするようにしてもよい。
チャンネル領域における逆ドーパント濃度は、約１×１
０16〜約１×１０17の範囲が好ましい（打込量７×１０
11イオン／ｃｍ2 の逆ドーパントは、ドーパントがすべ
てチャンネル領域に留まっているものと仮定すれば、通
常の条件では、６５オングストロームの酸化物の場合
に、閾値電圧Ｖt を約２００ｍＶシフトさせる）。
【００３４】理論によって制限されるものではないが、
以下のような議論は、埋込電極（またはリトログレード
ウェル）がどのようにして短チャンネルで低閾値電圧Ｖ
t のデバイスを適切に機能させるのかを説明する。上述
したように、チャンネル領域の低いドーパント濃度（ま
たは逆ドーパント濃度、または、その両方の濃度）は、
ＣＭＯＳトランジスタにおいて低い閾値電圧Ｖt を達成
し、低い電源電圧Ｖddの使用を許容するために必要であ
る。このような低チャンネル領域濃度は、チャンネル領
域における荷電キャリアの移動度を増加させるが、同時
にパンチスルーの可能性も増加させる。上述したよう
に、チャンネル領域の内部に広がっていくソースとドレ
インの空乏層は、ドーパント濃度が低くなるほどそのサ
イズが増大する。上述したように、パンチスルーは、デ
バイスのオフ時であっても、ソースとドレインの空乏層
同士がオーバーラップして荷電キャリアがソースからド
レインに流れることを許容する状態である。
【００３５】埋込電極領域４６は、パンチスルーの可能
性を低減しつつ、チャンネル領域における低ドーパント
濃度の存在を許容するという利点がある。ソース領域と
ドレイン領域に隣接する空乏領域は、通常は、垂直方向
の電界強度の低いゲート下方のバルクウェル領域３４内
で形成し始める。より高いドーパント濃度を有する埋込
電極をチャンネル領域の下に設けることによって、空乏
領域の成長が直ちに低下する。ソースとドレインの空乏
領域は、チャンネル領域４４を横切って広がることがで
きないので、トランジスタがオンに（すなわちＶg がＶ
t 以上に）切換えられない限り、荷電キャリアがチャン
ネル領域を横切って流れることがない。埋込電極は、こ
のようにしてパンチスルーを防止する。また、チャンネ
ル領域４４には、低ドーパント濃度の領域がまだ残って
いるので、シリコン／酸化物境界に隣接する低い垂直電
界の利点と、荷電キャリアの高い移動度の利点とは低下
しない。
【００３６】埋込電極には、さらに、バックバイアスに
よってデバイスの閾値電圧を効率よく調整できるように
しているという機能もある。以下に詳述するように、閾
値電圧Ｖt をわずかにシフトさせる不可避的な環境上お
よび製造工程上の変動に対処するためには、低閾値電圧
デバイスは、閾値電圧Ｖt のある程度の範囲に亘って調
整可能でなければならない。十分な調整可能性を低閾値
電圧デバイスで実現することは、それらのチャンネル領
域とバルク領域におけるドーパント濃度が低いために、
通常はかなり困難である。これらの低濃度領域は、適切
な極性のバイアスが半導体バルクに印加された時に（こ
れは、通常、バックバイアスによってデバイスを調整す
るために行なわれる）、デバイスの空乏領域を急速に下
方側に向けてバルク領域内に成長させる。この時、バル
クに広がる空乏領域がバルク領域のポテンシャル（これ
は閾値電圧を調整するのに必要である）をマスクするの
で、デバイスを効率的にバックバイアスすることはでき
ない。埋込電極は、バイアス電圧がバックバイアスに関
連して基板バルクに印加された時に、空乏領域の下向き
の成長を効率的にブロックすることによって、この困難
性を解決している。
【００３７】上述したように、本発明のデバイスは、極
めて低い閾値電圧を有している。一般に、本発明による
デバイスのような低閾値電圧デバイスは比較的大きな漏
れ電流を有しているので、過去においては、設計者は比
較的高い閾値電圧を有するデバイスを設計していた。従
って、従来のデバイスは、オン電流とオフ電流の比（＝
オン電流／オフ電流。これは漏れ電流の評価指標とな
る）が少なくとも約１０6 になるように、また典型的に
は１０7 〜１０8 の範囲になるように設計していた。こ
のような高い比の値は、ＲＡＭセルのように、比較的非
活動的な回路には適当であったかもしれない。しかし、
典型的にはマイクロプロセッサに用いられるような、よ
り活動的な回路においては、漏れ電流に関する懸念は少
なく、この場合には閾値電圧をかなり低下させることが
できる。本発明は、主に、このような低閾値電圧デバイ
スに関するものである。従って、本発明のデバイスは、
オン電流とオフ電流の比が約１０5 以下であること、よ
り典型的な場合には約１０2〜１０3 の範囲にあるこ
と、に特徴がある。高度に活動的なデバイスに対して
は、オン電流とオフ電流の比は１０程度にまで低くする
ことが好ましい場合がある。閾値電圧Ｖt の絶対値に関
しては、本発明のＭＯＳデバイスは、約−１５０〜約＋
１５０ミリボルトの範囲にあることが好ましい。しか
し、この範囲は本発明を実現する上では重要なものでは
ない。
【００３８】図２は、Ｖds（ドレイン−ソース電圧）一
定の条件下において動作する異なるデバイスに対するlo
g Ｉds（チャンネル電流の対数）とＶgs（ゲート電圧）
との関係を示すグラフである。各曲線は、チャンネル領
域のドーパント濃度が互いに異なるデバイスに関するも
のであり、より低いゲート電圧（より負のゲート電圧）
においてサブ・スレッショルド領域を有している曲線
は、本発明による低チャンネル領域ドーパント濃度を有
するデバイスに関するものである。本発明によるデバイ
スに関する曲線６６において、閾値電圧Ｖt は、サブ・
スレッショルド領域６４と遷移領域６０との境界におけ
る値である。強い反転領域６２は、遷移領域６０を越え
たところに存在し、Ｖgsの増加とともに直線的に増加す
る電流特性によって特徴づけられる。他のデバイス変数
が同一であるとすれば、曲線７０と曲線６８は、曲線６
６のデバイスに比べてより低いチャンネル領域ドーパン
ト濃度を有するデバイスと、より高いチャンネル領域ド
ーパント濃度を有するデバイスとにそれぞれ関するもの
である。サブ・スレッショルドにおけるＶg とＩの勾配
は、一般に次の数式３によって与えられる。
【００３９】
【数３】
【００４０】ここでＭs はサブ・スレッショルド勾配、
ｎは理想状態では１、ＶT はｋＴ／ｑで定義される熱起
電力である。従って、電流の対数ｌｎＩをゲート電圧Ｖ
g に対してプロットしたグラフのサブスレッショルド勾
配（＝１／Ｍs ）は、温度の低下に伴ってより急峻にな
る。
【００４１】上述したように、デバイスの閾値電圧は、
本発明の好ましい実施例の場合にはほぼ０に近い値にな
る。製造工程の変動に起因して、チャンネル領域におけ
る正確なドーパント濃度はデバイス毎にわずかに変化し
うる。これらの変動はわずかではあるが、デバイスの閾
値電圧を数１０から数１００ミリボルト（本発明の好ま
しい動作の範囲外に至るまで）シフトさせ得るものであ
る。さらに、動作温度の変動のような環境ファクタも閾
値電圧をシフトさせる。従って、本発明のもののような
低閾値電圧デバイスにおいて、閾値電圧を調整するメカ
ニズムを備えておくことが好ましい。上述したように、
これは、バックバイアシング（すなわちデバイスのウェ
ルとソースとの間のポテンシャルを制御すること）を用
いることによって達成できる。ジェイムズ・Ｂ・バー
（James B. Burr ）による文献「スタンフォード超低電
力ＣＭＯＳ」（Stanford Ultra Low Power CMOS ）、シ
ンポジウムレコード、ホットチップスＶ、7.4.1 〜7.4.
12頁、スタンフォード、カリフォルニア、１９９３年
（Symposium Record，Hot Chips V，pp.7.4.1-7.4.12，
Stanford，CA 1993 ）を参照すること。
【００４２】バックバイアシングは、トランジスタのソ
ース領域とウェル領域との間のポテンシャル差を制御す
ることによって達成される。典型的には、このポテンシ
ャルは、ソース領域とウェル領域とに対する分離された
オーミックコンタクトを介して、これらの２つの領域の
ポテンシャルを独立して制御するために必要な回路を用
いて制御される。ポテンシャル差が増大すると、閾値電
圧の値は増加する。一般に、閾値電圧を比較的小さな値
だけ調整するために、比較的大きなバックバイアス電圧
が要求される。好ましい実施例においては、デバイス
は、バルクに印加される１ボルトのバックバイアスが、
約５０〜約３００ミリボルト（好ましくは約７５〜約２
００ミリボルト、さらに好ましくは約１００ミリボル
ト）の閾値電圧のシフトを生ずるように設計される。
【００４３】バックバイアスは、種々の自動化技術を使
用して実現することができる。このような１つの方法で
は、フィードバックアンプを設けて、ウェル内のテスト
デバイスのドレイン電流が参照電流に一致するように、
ウェルのバイアス電圧を調整する。調整回路は、オフ電
流（１ナノアンペア／マイクロメータ〜１マイクロアン
ペア／マイクロメータの範囲）、または、オン電流（１
００マイクロアンペア／マイクロメータの範囲）、ある
いは、オフ電流とオン電流の両者の関数の値に適合する
ように設計される。このような調整回路は、いくつかの
テストデバイスから電流をサンプリングして、平均オン
電流と平均オフ電流とを得ることができる。このような
ウェル調整回路の消費電力は典型的には極めて小さく１
マイクロワットのオーダーであり、その面積も小さく典
型的には１００００平方マイクロメータであって、１つ
の集積回路チップ中に数百、数千個の回路を設けても面
積や消費電力に大きな影響が無く、局所的な小さな範囲
にあるトランジスタに対して緊密に制御された動作環境
を与えることによって、それらの低電圧特性を実質的に
改善する。
【００４４】図３は、フローティングゲートによって調
整可能な低閾値電圧を有する本発明の他の実施例として
の短チャンネルＭＯＳＦＥＴトランジスタ３０’を示し
ている。図１の実施例と同様に、図３のトランジスタ３
０’は、ウェル領域３４’と、ソース領域３６’と、ド
レイン領域３８’とを含んでいる。このトランジスタ３
０’は、さらに、比較的低ドープのバルクウェル３４’
内においてソースとドレインとの間に広がる比較的高ド
ーパント濃度の埋込電極４６’を有している。ＭＯＳＦ
ＥＴ３０’は、フローティングゲート構造５２内に２つ
のゲート層を含んでいる。第１のゲート層５４は酸化物
層４０’の上に堆積されており、第２のゲート層５６は
第１のゲート層５４の上方において絶縁層の上に堆積さ
れている。当技術分野において知られているように、一
定の電圧（およびこれと関連する電荷）が第１のゲート
５４に印加されて、この結果、ゲート５６の閾値電圧を
制御する。従って、フローティングゲート構造５２を使
用することによって、トランジスタ３０’の閾値電圧Ｖ
t を、バックバイアスを用いる方法と同様に、電気的に
制御可能である。
【００４５】図４ないし図６は、本発明によるＭＯＳデ
バイス（この例では、ＮＦＥＴ）の主要な製造工程を示
す図である。なお、この製造工程については本発明のス
コープ内において種々の変形が可能であることを理解す
べきである。例えば、この製造工程は、ＮＦＥＴに関し
て記載されているが、ドーパントの導電タイプを逆にす
れば、ＰＦＥＴにも同様に適用することが可能である。
さらに、以下で説明する条件は、０．３５μｍ近辺のサ
イズのデバイスに適したものであることを理解すべきで
ある。当技術分野において知られているように、製造条
件は、これ以外のサイズのデバイスに対しては幾分修正
する必要があるであろう。
【００４６】図４（Ａ）において、シリコンや他の適切
な半導体物質の基板１１１に、フォトレジストや他の適
切なマスク物質で形成され、基板１１１の選択された部
分（ｐウェル部分）を露出させたイオン注入マスク１１
５が設けられている。
【００４７】図４（Ｂ１）〜（Ｂ３）においては、ｐ型
イオンが基板に注入されて、基板１１１の非マスク領域
（ｐウェル部）に侵入する。図４（Ｂ１）〜（Ｂ３）に
は、この工程に対する３つの選択枝が示されている。図
４（Ｂ１）は、標準的な工程である。この場合には、ｐ
型ドーパントが低ドープウェル領域１１６を形成するの
に十分な打込量とエネルギとで注入される。例えば、こ
のイオン注入は、打込量が１×１０12〜５×１０12原子
／ｃｍ2 、エネルギが１５０〜１８０ｋｅＶにおいて行
なわれる。引き続いて、ウェル領域１１６内にわたるｐ
型ドーパント濃度が滑らかになり、比較的一様な極低ｐ
型ドープレベルとなるように、十分な温度と時間で拡散
アニールが行なわれる。
【００４８】図４（Ｂ２）は、本発明の一実施例におけ
るリトログレードウェルを形成する際に使用されるｐウ
ェル注入工程を示している。このイオン注入は、極低ド
ープ領域１１８がウェル領域の頂部付近に形成されると
ともに、領域１１８よりやや多くドープされた低ドープ
領域１１７がウェル領域の底部付近に形成されるような
打込量とエネルギにおいて行なわれる。例えば、ボロン
が約１×１０12〜約５×１０12原子／ｃｍ2 の範囲の打
込量で、約１８０〜約２５０ｋｅＶ範囲のエネルギにお
いて注入される。こうして得られたウェル領域ドーパン
ト濃度プロファイルは、基板の表面からウェルの低い領
域に向かってドーパント濃度が増加するプロファイルで
あり、これは、リトログレードウェルを定義付ける特徴
である。典型的には、ウェル注入の後で、勾配のあるド
ーパント濃度プロファイルをほぼそのまま保つように、
極めて限定された１回の拡散アニールが実行される。
【００４９】図４（Ｂ３）は、本発明の実施例におい
て、ウェル領域内に埋込電極を形成するために実行され
る２段階ウェル注入の第１の工程を示している。まず始
めに、極低ドープウェル領域１１９を形成するのに十分
な打込量とエネルギとでｐ型ドーパントが注入される。
例えば、ボロンを、エネルギが約１５０〜約１８０ｋｅ
Ｖで、打込量が約１×１０12〜約５×１０12原子／ｃｍ
2 の範囲の値で注入する。これに引き続く拡散アニール
は、ウェル領域１１９にわたるｐ型ドーパント濃度を滑
らかにして、全体に低ｐ型ドープレベルとなるように、
十分な温度と時間において実行される。例えば、このア
ニールは、約９５０〜約１０５０℃の範囲で約１〜約３
時間実行される。次に、図４（Ｃ）に示すように、ウェ
ル領域１１９内において２つの極低ドープ領域（ｐ- 領
域）の間に挟まれた低ドープ埋込領域１２６を形成する
のに十分なエネルギと打込量とにおいて、第２のｐ型ド
ーパント注入が実行される。例えば、このような埋込電
極は、約５×１０12〜１×１０13原子／ｃｍ2 の打込量
で、約８０〜約１２０ｋｅＶの範囲のエネルギでボロン
を注入することによって形成できる。
【００５０】ウェル形成の条件は、ｐ型ウェル領域が基
板表面において（すなわちチャンネル領域において）、
約１×１０14〜約１×１０16原子／ｃｍ3 の範囲のドー
パント濃度を有するように選択されるべきである。多く
のシステムにおいては、明確なｐ型ウェルが存在しない
ということに注意すべきである。むしろ、デバイスを作
成するために用いられるシリコンウェハは、特定のドー
パント濃度において成長する。あるいは、エピタキシャ
ルプロセスにおいては、所望のバルク濃度を有するシリ
コン層が高ドープ基板の上に形成される。
【００５１】上記の標準プロセスと、リトログレードウ
ェルプロセスは、埋込電極を設けるための第２の注入工
程を含まないということに注意すべきである。従って、
プロセス効率の点からは、リトログレードウェルを有す
るデバイスは埋込電極を有する類似のデバイスよりも好
ましいかもしれない。しかし、多数回の注入を行うこと
によって、埋込電極の上端部におけるドーパント濃度勾
配はより急激になり、従って、以下に説明するようにデ
バイス性能がより改善されることになる。
【００５２】好ましい他の実施例においては、埋込電極
はそれぞれ注意深く設定された条件下で実行される３つ
の独立した注入工程によって形成される。図７は、これ
らの３つの注入工程における概略のドーパント濃度プロ
ファイルと、３つの注入工程によって形成されるウェル
領域の全体的なドーパント濃度プロファイルを示してい
る。具体的には、第１のボロン注入は、約１０〜約３０
ｋｅＶの範囲のエネルギで約５×１０11〜約５×１０12
原子／ｃｍ2 の打込量で行われ、図７に示す曲線１４５
で近似されるようなドーパント濃度プロファイルを生成
する。次のボロン注入は、約８０〜約１２０ｋｅＶの範
囲のエネルギで約５×１０12〜約１×１０13原子／ｃｍ
2 の打込量で行われ、図７に示す曲線１４７で近似され
るようなドーパント濃度プロファイルを生成する。この
曲線は、この実施例によって生成される埋込電極に相当
する。最後に、第３のボロン注入が、約１８０〜約２５
０ｋｅＶの範囲のエネルギで約１×１０12〜約５×１０
12原子／ｃｍ2 の打込量で行われ、曲線１４９で近似さ
れるようなドーパント濃度プロファイルを生成する。こ
れらの３回の注入によって、所望の濃度プロファイル１
５１が形成される。
【００５３】上述の種々のプロセスは、ｐ型ウェル領域
にそれぞれ異なるドーパント濃度プロファイルを生成す
るが、製造工程に関する以下の議論では、参照符号１２
１（図４（Ｄ））で示されるｐ型ウェル領域について説
明する。この参照符号１２１は、埋込電極とリトログレ
ードウェルの両方の構造を意味することに注意すべきで
ある。
【００５４】図４（Ｄ）に示される構造を得るために、
マスク１１５が除去されて、基板１１１を覆うパッド酸
化物１２０（シリコン酸化物）を約７００〜約１３００
℃の範囲の温度で約３０〜８０ナノメータの範囲の厚さ
になるように成長させる。次に、シリコン窒化物１２２
の層が、典型的には低圧気相成長法（ＬＰＣＶＤ）によ
って、パッド酸化物１２０の上に約０．１〜約０．２μ
ｍの範囲の厚みに堆積される。その後、レジストマスク
１２４が、活性領域（すなわち活性トランジスタが形成
されるべき領域）を保護するために設けられる。
【００５５】図５（Ｅ）に示される構造は、次のように
形成される。ドライエッチ（典型的には、反応イオンエ
ッチング（ＲＩＥ））が、露出した窒化物層と酸化物層
とに行なわれて、それらの領域にベアシリコン表面を形
成する。この時点で、チャンネルストップ注入をオプシ
ョンとして行なっても良く、この工程は、好ましくは、
ボロンを約２０〜約３０ｋｅＶの範囲のエネルギで５×
１０12〜１×１０13原子／ｃｍ2 の打込量で注入するこ
とによって行なわれる。本願発明による低電圧システム
に対しては、さらに低い注入エネルギが適当であるかも
しれない。この代わりに、トレンチ絶縁を採用して個々
のデバイスを絶縁するようにしてもよい。
【００５６】次に、レジストマスクが除去されて、厚い
フィールド酸化物１２９（二酸化シリコン）を約７００
〜約１３００℃の温度範囲で約０．２〜約０．５μｍの
範囲の厚さにまで成長させて図５（Ｅ）に示す構造を形
成する。この後、この構造は、選択的にエッチング（典
型的にはオルトリン酸によるウェットエッチング）がな
されて窒化物層１２２が除去される。次に、計時ウェッ
トエッチが行なわれてパッド酸化物１２０が除去され、
活性デバイス領域にシリコン基板を露出させる。これに
よって、図５（Ｆ）に示す構造が得られる。
【００５７】他の実施例としては、製造工程のこの時点
まで埋込電極の形成を延期するようにしてもよい。この
実施例によれば、イオン注入工程が、図４（Ｂ３）およ
び図４（Ｃ）で説明したのと同様な打込量およびエネル
ギで行なわれる。上述した実施例との唯一の相違は、基
板表面にわたる埋込電極イオン注入の全体範囲が極めて
限られている点にある。フィールド酸化物は、基板の活
性領域以外のすべてを効率よくマスクしているので、埋
込電極はこれらの活性領域に限定される。このアプロー
チは、２つの利点を有している。第１の利点は、埋込電
極がずっと小さな面積を占めるだけであるという点であ
る。すなわち、埋込電極は、ウェル領域の全体（これは
しばしば複数のデバイスに及んでいる）ではなく、デバ
イス活性領域に限られる。これは、デバイスの側壁容量
を低減する。第２の利点は、埋込電極イオン注入が製造
工程の後の方で実行されるので、埋込電極が高温処理を
あまり受けることがなく、このため、埋込電極が上方接
合面（すなわちチャンネル領域に最も近い接合）におい
て、より急峻なドーパント濃度プロファイルを有してい
るという点である。これは、チャンネル領域の垂直方向
の電界を減少させることによってデバイスの性能を向上
させる。
【００５８】ベアシリコン基板が露出すると、薄いゲー
ト酸化物１２３をそのシリコン表面の上に約８００〜約
９５０℃の温度範囲で、約５〜約１５ナノメートルの範
囲の厚さにまで成長させる。典型的には、このゲート酸
化物は、二酸化シリコンの単一層であるが、シリコン窒
化物を含む多層構造であってもよい。（技術的には、こ
のような多層構造は「ゲート誘電体」または「ゲート絶
縁体」と呼ばれるであろう。）このゲート酸化物または
ゲート絶縁体が形成されると、ポリシリコンのゲート層
がその表面上に約１００〜約３００ナノメートルの厚み
で堆積される。この層の上に、トランジスタのゲート領
域を保護するためにレジストマスクが形成される。そし
て、露出したポリシリコンが選択的にエッチングされ
て、レジストマスクが除去され、図５（Ｇ）に示す構造
が得られる。
【００５９】次に、約１０13〜約１０14原子／ｃｍ2 の
イオン打込量で約２０〜６０ｋｅＶの範囲のイオン運動
エネルギにおいて、リン（Ｐ）、ヒソ（Ａｓ）、アンチ
モン（Ｓｂ）、または、スズ（Ｓｎ）から選ばれたイオ
ンによって、ｎ型イオン注入が行なわる。このイオン注
入は、基板の複数のＮＭＯＳ領域に亘って実行され、装
置のｐウェル部分に浸透して、図６（Ｈ）に示すよう
に、ｐウェル１２１内において、ｐ型チャンネル領域１
３３の左右の側面に配置された２つのｎ型ドープ層１３
１Ａ，１３１Ｂをそれぞれ形成する。このイオン注入
は、チャンネル領域の端部に伸びるソースとドレインの
「先端」領域を形成するために行なわれる。これらの先
端領域と、隣接するチャンネル領域との間の接合は、急
峻なドーパント濃度勾配を有している。従って、この後
の工程は、これらの先端領域におけるドーパントの拡散
を最小限にするような条件下で実施されるべきである。
これには、可能な限りにおいて、その後の加熱工程を比
較的低温で比較的短時間で行なうことが要求される。
【００６０】先端領域が形成された後に、図６（Ｉ）に
示すソースとドレインの「プラグ」領域１３７Ａ，１３
８Ｂが、オプションとして次のように形成される。ま
ず、デバイスの上にブランケット酸化物絶縁層が堆積さ
れる。この層のほとんどは選択的にエッチングされて除
去され、図６（Ｉ）に示すように、ポリシリコンゲート
１２５の左右の側面に配置された０．１〜０．２μｍの
幅の側壁絶縁スペーサ１３５が残される。この後、ｎ+
イオン注入（１×１０15〜５×１０15原子／ｃｍ2 のイ
オン打込量で５０〜１００ｋｅＶの範囲のイオン運動エ
ネルギにおいて、ヒソイオン、アンチモンイオン、また
は、スズイオンを用いて）が基板上に亘って行なわれ、
その構造のｐウェル部分に侵入する。この結果、ｎ型に
高濃度ドープされたドレイン層１３７Ａとソース層１３
７Ｂとが形成される。その後、アニール工程が行なわれ
る。このアニール工程は、先端領域イオン注入とプラグ
領域イオン注入に対して行なわれる唯一のアニール工程
であることが好ましい。従って、先端領域１３１Ａ，１
３１Ｂは、チャンネル領域の近傍において急峻な濃度勾
配を保持することになる。
【００６１】短チャンネルデバイス（約０．１μｍ未満
のチャンネル長さのもの）に対しては、ソース領域とド
レイン領域の先端領域イオン注入工程とプラグ領域イオ
ン注入工程は、逆にすることも可能である。この方法で
は、側壁スペーサ１３５はソースのドレインのためのあ
らゆるイオン注入工程の前に形成される。そして、ソー
ス／ドレインのプラグ領域イオン注入が、上述の条件下
で実行される。この後、スペーサが除去されて、先端領
域イオン注入が実行され、図６（Ｉ）に示すようなプロ
ファイルを有するソース領域とドレイン領域が形成され
る。このアプローチの利点は、製造工程の後の方で先端
領域を形成するので、先端領域／チャンネル領域接合に
おける急峻なドーパント濃度勾配を保存し易いという点
にある。
【００６２】さらに他の実施例においては、先端領域に
加えて、ソース領域とドレイン領域がシリコン基板表面
の上方にまで伸びるような構造を有していても良い。こ
のような構造は、典型的には、比較的低抵抗のシリサイ
ドで形成される。この場合には、プラグ領域イオン注入
は実行されない。従って、ソース領域とドレイン領域の
全体的な抵抗は、シリコン基板にプラグ領域を設けるこ
となしに、比較的低いレベルに保たれる。
【００６３】ソース領域とドレイン領域とが形成される
と、図６（Ｊ）に示すように、デバイスの上にわたって
絶縁層１４１が形成される。そして、開口（開孔）１４
３Ａ，１４３Ｂ，１４３Ｃが選択的エッチングによって
酸化物層１４１に形成され、例えばアルミ、タングステ
ン、チタン等の金属または他の導電性物質によって充填
されて、ドレイン１３１Ａとゲート１２５とソース１３
１Ｂに対する電気的接続が形成される。
【００６４】図４（Ａ）ないし図６（Ｊ）に記載された
製造工程は、チャンネル領域に高ドーパント濃度を有
し、従って高閾値電圧を有するデバイスを生成するタイ
プのチャンネル領域イオン注入を含んでいないことに注
意すべきである。実際、チャンネル領域におけるドーパ
ント濃度は、約１×１０16原子／ｃｍ3 未満のレベルに
保たれているのが好ましく、約１×１０14〜約１×１０
16原子／ｃｍ3 の範囲にあることがさらに好ましい。も
っとも好ましいチャンネル領域ドーパント濃度は、約１
×１０15原子／ｃｍ3 であり、これは、従来の０．３５
μｍ高閾値電圧デバイスにおける濃度である１〜５×１
０17原子／ｃｍ3 よりもかなり低い。もちろん、より高
いドーパント濃度を有するデバイスにおいても、特定の
導電タイプのドーパント原子の「正味」の濃度が低レベ
ルに抑えられている限り、閾値電圧をゼロ近くに保つこ
とは可能である。この条件は、例えば、反対の導電タイ
プのチャンネル領域イオン注入を２回以上実行して、イ
オン注入の効果を互いに相殺するようにすることによっ
て達成することができる。もちろん、一般には、イオン
注入は半導体の格子条件を劣化させるので、このような
チャンネル領域における相殺するイオン注入を行うこと
なく、低閾値電圧デバイスを製造する方が好ましい。
【００６５】上述したように、埋込電極の目的の１つ
は、チャンネル領域を低ドーパント濃度とし、ゲート−
バルク空乏領域の端部においてより高ドーパント濃度を
達成することにある。理想的には、これは、ステップ接
合（段階接合）となる。しかしながら、イオン注入と熱
アニールサイクル（製造工程の後におけるもの）での制
約は、段階接合を不鮮明にしてしまう傾向にある。この
問題は、すべてのイオン注入（ウェル注入、埋込電極注
入、ソース／ドレイン注入等を含む）の後に１回のみの
アニール工程を行うことによって部分的に緩和すること
ができる。さらに、埋込電極のドーパントとして、移動
度が比較的低いもの（すなわちシリコン基板における拡
散係数が比較的小さいもの）を選択することによって改
善できる。他のアプローチとしては、高ドープバルク基
板の上に、低ドープシリコン・エピタキシャル層を成長
させる方法がある。このエピタキシャル空乏領域は、き
わめて急峻な接合を有するので、イオン注入によって生
成できるものに比べて理想的なステッププロファイルに
ずっと近いものとなる。
【００６６】ＣＭＯＳデバイスは、異なる温度では動作
が異なることが知られている。デバイスが冷却される
と、チャンネル領域における荷電キャリアの移動度が増
大する。また、閾値電圧も増加する。もっとも重要なこ
とは、閾値電圧が一定の場合には、荷電キャリアの移動
度の増加とデバイスの臨界電圧の低下とに起因して、そ
のトランジスタの性能が向上することである。これは、
長チャンネルデバイスにも短チャンネルデバイスにも一
般的に当てはまる。従って、より低い温度では、従来の
ほとんどのデバイスは性能が向上することが期待され
る。
【００６７】図８は、長チャンネル低閾値電圧トランジ
スタデバイスの室温（約３００Ｋ）でのＩds／ｖdd（コ
ンダクタンス）対Ｖdd（電源電圧）のグラフ１６０を示
している。コンダクタンスの軸は、電源電圧に対するデ
バイス性能のラフな等価値である。一群の曲線１６２
は、トランジスタに適用されるバックバイアスが異なる
複数の場合を表しており、最も左端の曲線はバックバイ
アスの無い状態を示している。曲線１６２は、より高い
電源電圧において平坦になる傾向があり、これは、デバ
イスにおける飽和度を示している。この現象は、移動度
がより大きくなり、従って飽和電圧が低下するという、
低閾値電圧の直接的な結果である。
【００６８】図９は、図８と同じ長チャンネル低閾値電
圧トランジスタデバイスについての６５Ｋという低温で
の動作を示すグラフ１６４を示している。一群の曲線１
６６は、図８と同様に、バックバイアスが異なる複数の
場合を示している。冷却されたトランジスタは、より高
度に飽和しており、より低い電源電圧において、冷却さ
れたデバイスから改善された性能を得ることができるこ
とを示している。このトランジスタの性能は、電源電圧
が１ボルト以上ではあまり大幅には改善されず、従っ
て、性能の損失なしに、より低い電源電圧を使用できる
ことが強調されている。
【００６９】デバイスが冷却されると、チャンネル領域
における荷電キャリアの移動度が増加する。また、閾値
電圧も同時に増加する。もっとも重要なことは、閾値電
圧が一定の場合には、荷電キャリアの移動度の増加とデ
バイスの臨界電圧の低下とに起因して、そのトランジス
タの性能（周波数）が向上することである。従って、本
願発明のトランジスタデバイスを使用することによっ
て、より低温においてより高い性能を達成できる。これ
は、長チャンネルデバイスにも短チャンネルデバイスに
も一般的に当てはまる。実際に、図８の長チャンネルデ
バイスに比べて、短チャンネルデバイスの方が、より大
きな飽和度が得られる。一次近似では、飽和電圧は実効
チャンネル長ｌeff に比例するので、実効チャンネル長
ｌeff が半分になれば電源電圧Ｖddを半分にできる。図
９は、２ボルト（ｌeff は１．２μｍに等しい）以上で
は性能の改善がみられない。近年のデバイスでは、実効
チャンネル長ｌeff は約０．３μｍであり、従って、閾
値電圧が電源電圧とともに低下すると仮定すれば、電源
電圧Ｖddが５００ｍＶ以上ではほとんど性能が改善され
ないと期待される。一方、閾値電圧Ｖt が０．５ボルト
であれば、最大性能に近づくためには電源電圧Ｖddが
２．５ボルト以上でなければならない。これは、短チャ
ンネルデバイスにおいて、低閾値電圧が低電圧性能にと
って重要である理由である。
【００７０】もっと低温における性能改善を利用するた
めに、デバイスのドーピングレベルを修正するようにし
てもよい。例えば、液体窒素温度（７７Ｋ）において０
ミリボルトの閾値電圧を有するデバイスに対して、ドー
ピングレベルは、３００Ｋにおける閾値電圧が約−２０
０ｍＶになるように設定すべきである。この理由は、デ
バイスの電流対ゲート電圧の曲線が温度に伴ってシフト
するからである。もちろん、全温度範囲において動作す
るような十分な調整能力を有するデバイスを供給するこ
とも可能である。しかし、このような特別な調整能力
は、デバイスによっては性能上の妥協をもたらすことが
ある。この場合には、デバイスは比較的狭い特定の温度
範囲において最適化することが必要であろう。
【００７１】本発明による低温ＣＭＯＳトランジスタを
実現するためには、冷却環境を設けなければならない。
冷却システムとしては、０℃、−５５℃、−１５０℃
と、より低温で動作するものの方が性能を改善するが、
コストも上昇する。上記の各温度においては、小さな冷
凍機によって十分な冷却を行なえる。−１５０℃以下で
は、冷凍のためのコストは極めて高くなり、キャリアの
冷凍効果は、制御が困難な不安定性を生ずるかもしれな
い。
【００７２】多くの短チャンネルＭＯＳＦＥＴデバイス
においては、比較的高いＶdd（電源電圧）に関連付けら
れる大きな水平方向電界は、エレクトロンがバルク領域
またはドレイン領域の上にある酸化物層に侵入するホッ
トエレクトロン劣化（ホットエレクトロン・デグレデー
ション）を引き起こすかもしれない。この問題は、典型
的には、ソース領域３６とドレイン領域３８の先端領域
３６Ａ，３８Ａが比較的低ドーパント濃度である低ドー
プドレイン（ＬＤＤ）イオン注入を使用することによっ
て解決される。本発明においては、しかし、約１．５ボ
ルト以下の電源電圧においてはほっとエレクトロンの問
題は無視できる程度になるので、ＬＤＤは必ずしも必要
ではない。
【００７３】本発明の特定の実施例が上述されている
が、本発明は、その精神とスコープから逸脱することな
く種々の形態を取り得ることが理解されるべきである。
特に、上述のＮＦＥＴの代わりにＰＦＥＴを構成するこ
ともでき、また、埋込電極は長チャンネルデバイスにお
いても有用性が見いだされるかもしれない。従って、以
上の実施例は、単に図示のための例に過ぎず、本発明は
上述の詳細な説明に限定されることなく、種々の変形が
可能である。
【図面の簡単な説明】
【図１】埋込電極を有し、バックバイアスによって制御
されうるゲート閾値電圧を有する本発明によるトランジ
スタの側断面図。
【図２】異なるチャンネル領域ドーパント濃度を有する
デバイスに対するデバイス電流（Ｉds）とゲート電圧
（Ｖgs）の典型的な曲線群を示すグラフ。
【図３】フローティングゲート構造を有する本発明によ
るトランジスタの側断面図。
【図４】本発明によるトランジスタの主要製造工程にお
ける側断面図。
【図５】本発明によるトランジスタの主要製造工程にお
ける側断面図。
【図６】本発明によるトランジスタの主要製造工程にお
ける側断面図。
【図７】本発明による埋込電極を含むウェル領域を形成
するために使用される３回のイオン注入工程における半
導体基板内でのドーパント濃度と距離との関係を示すグ
ラフ。
【図８】室温条件における低閾値トランジスタの性能を
示すグラフ。
【図９】６５Ｋの温度における図８と同じトランジスタ
の性能を示すグラフ。
【符号の説明】
３０…短チャンネルＭＯＳＦＥＴトランジスタ ３２…半導体基板 ３４…ｐ型ウェル（ウェル領域、バルクウェル領域、低
ドープウェル領域） ３６…ソースプラグ領域（ソース領域） ３６Ａ…ソース先端領域 ３８…ドレインプラグ領域（ドレイン領域） ３８Ａ…ドレイン先端領域 ４０…ゲート酸化物 ４２…ｎ型ゲート層 ４４…チャンネル領域 ４６…埋込電極 ５２…フローティングゲート構造 ５４…第１のゲート層 ５６…第２のゲート層 ６０…遷移領域 ６２…反転領域 ６４…スレッショルド領域 １１１…基板 １１５…イオン注入マスク １１６…低ドープウェル領域 １１７…低ドープ領域 １１８…極低ドープ領域 １１９…極低ドープウェル領域 １２０…パッド酸化物 １２１…ｐウェル １２２…シリコン窒化物 １２３…ゲート酸化物 １２４…レジストマスク １２５…ポリシリコンゲート １２６…低ドープ埋込領域 １２９…フィールド酸化物 １３１Ａ，１３１Ｂ…ｎ型ドープ層 １３１Ａ…ドレイン １３１Ｂ…ソース １３３…ｐ型チャンネル領域 １３５…側壁絶縁スペーサ １３７Ａ，１３８Ｂ…プラグ領域 １３７Ａ…ドレイン層 １３７Ｂ…ソース層 １４１…酸化物層（絶縁層）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイケル・ピー．・ブラッシントン アメリカ合衆国 カリフォルニア州94087 サニーヴェイル，ライト・アヴェニュ ー，1726

Claims (38)

    【特許請求の範囲】
  1. 【請求項１】 上表面を有する半導体基板上のＭＯＳデ
    バイスであって、 前記半導体基板内において前記上表面から下方に広が
    り、第１導電型のドーパントの平均濃度を有するバルク
    領域と、 前記半導体基板表面から前記バルク領域内において下方
    に所定の距離だけ広がる第２導電型のソース領域および
    ドレイン領域と、 前記ソース領域とドレイン領域との間に位置するチャン
    ネル領域と、 前記バルク領域内に形成され、前記所定の距離で規定さ
    れる位置以上の位置にある上部境界を有するとともに、
    前記バルク領域の前記平均ドーパント濃度よりも大きな
    ドーパント濃度を有する前記第１導電型の埋込電極と、 前記チャンネル領域の上に配置されたゲートとを備え、 前記ＭＯＳデバイスはオン電流とオフ電流との比が約１
    ０5 以下であり、前記埋込電極ドーパント濃度がパンチ
    スルーの可能性を低減させるために十分高いことを特徴
    とするＭＯＳデバイス。
  2. 【請求項２】 ゲート閾値電圧が約±１５０ｍＶの間に
    ある、請求項１記載のＭＯＳデバイス。
  3. 【請求項３】 前記チャンネル領域における前記第１導
    電型のドーパントの濃度が、約１×１０16原子／ｃｍ3
    以下である、請求項１記載のＭＯＳデバイス。
  4. 【請求項４】 前記チャンネル領域における前記第１導
    電型のドーパントの濃度が、約１×１０14〜約１×１０
    16原子／ｃｍ3 の間である、請求項３記載のＭＯＳデバ
    イス。
  5. 【請求項５】 前記チャンネル領域内に逆ドーパントを
    含む、請求項３記載のＭＯＳデバイス。
  6. 【請求項６】 調整可能なゲート閾値電圧を有する、請
    求項１記載のＭＯＳデバイス。
  7. 【請求項７】 前記ゲート閾値電圧はバックバイアスに
    よって調整可能である、請求項６記載のＭＯＳデバイ
    ス。
  8. 【請求項８】 前記ＭＯＳデバイスの閾値電圧を調整可
    能なフローティングゲートを更に備える、請求項６記載
    のＭＯＳデバイス。
  9. 【請求項９】 前記埋込電極におけるドーパント濃度が
    少なくとも約１×１０16原子／ｃｍ3 である、請求項１
    記載のＭＯＳデバイス。
  10. 【請求項１０】 前記埋込電極におけるドーパント濃度
    が約１×１０16〜約１×１０18原子／ｃｍ3 の間であ
    る、請求項９記載のＭＯＳデバイス。
  11. 【請求項１１】 前記埋込電極は、前記ソース領域とド
    レイン領域の対向する端部にそれぞれ隣接する側部境界
    を有する、請求項１記載のＭＯＳデバイス。
  12. 【請求項１２】 前記埋込電極におけるドーパント濃度
    が、前記バルク領域における平均ドーパント濃度よりも
    約１０倍〜約１００倍大きい、請求項１記載のＭＯＳデ
    バイス。
  13. 【請求項１３】 上表面を有する半導体基板上のＭＯＳ
    デバイスであって、 前記半導体基板内において前記上表面から下方に広が
    り、その底部付近においてドーパント濃度がより高くな
    るような第１導電型の勾配のあるドーパント濃度を有す
    るリトログレードウェル領域と、 前記半導体基板表面から前記リトログレードウェル領域
    内に広がる第２導電型のソース領域およびドレイン領域
    と、 前記ソース領域とドレイン領域との間に位置するチャン
    ネル領域と、 前記チャンネル領域の上に配置されたゲートとを備え、 前記ＭＯＳデバイスはオン電流とオフ電流との比が約１
    ０5 以下であり、前記リトログレードウェルの前記底部
    近傍における前記ドーパント濃度がパンチスルーの可能
    性を低減させるために十分高いことを特徴とするＭＯＳ
    デバイス。
  14. 【請求項１４】 ゲート閾値電圧が約±１５０ｍＶの間
    にある、請求項１３記載のＭＯＳデバイス。
  15. 【請求項１５】 前記チャンネル領域における前記第１
    導電型のドーパントの濃度が、約１×１０16原子／ｃｍ
    3 以下である、請求項１３記載のＭＯＳデバイス。
  16. 【請求項１６】 前記チャンネル領域における前記第１
    導電型のドーパントの濃度が、約１×１０14〜約１×１
    ０16原子／ｃｍ3 の間である、請求項１５記載のＭＯＳ
    デバイス。
  17. 【請求項１７】 前記チャンネル領域内に逆ドーパント
    を含む、請求項１５記載のＭＯＳデバイス。
  18. 【請求項１８】 調整可能なゲート閾値電圧を有する、
    請求項１３記載のＭＯＳデバイス。
  19. 【請求項１９】 前記ゲート閾値電圧はバックバイアス
    によって調整可能である、請求項１８記載のＭＯＳデバ
    イス。
  20. 【請求項２０】 前記ＭＯＳデバイスの閾値電圧を調整
    可能なフローティングゲートを更に備える、請求項１８
    記載のＭＯＳデバイス。
  21. 【請求項２１】 前記リトログレードウェル領域の前記
    底部近傍における局所的なドーパント濃度が少なくとも
    約１×１０16原子／ｃｍ3 である、請求項１記載のＭＯ
    Ｓデバイス。
  22. 【請求項２２】 前記リトログレードウェル領域の前記
    底部近傍における局所的なドーパント濃度が約１×１０
    16〜約１×１０18原子／ｃｍ3 の間である、請求項２１
    記載のＭＯＳデバイス。
  23. 【請求項２３】 前記リトログレードウェル領域の前記
    底部近傍におけるドーパント濃度が、前記チャンネル領
    域におけるドーパント濃度よりも約１０倍〜約１００倍
    大きい、請求項１記載のＭＯＳデバイス。
  24. 【請求項２４】 前記ソース領域とドレイン領域は、 （ａ）前記半導体基板表面から前記リトログレードウェ
    ル領域内に第１の所定距離だけ広がるソースプラグ領域
    およびドレインプラグ領域と、 （ｂ）前記半導体基板表面に沿って、前記ソースプラグ
    領域とドレインプラグ領域の対向する端部から互いに近
    づく方向に伸びるとともに、前記第１の所定距離未満の
    第２の距離だけ前記リトログレードウェル領域内に広が
    るソース先端領域およびドレイン先端領域と、を備える
    請求項１３記載のＭＯＳデバイス。
  25. 【請求項２５】 ＭＯＳトランジスタを製造する方法で
    あって、 第１導電型の埋込電極を有する第１導電型のバルク領域
    であって、前記埋込電極の平均ドーパント濃度が、前記
    バルク領域内の前記埋込電極以外の平均ドーパント濃度
    よりも約１０倍以上大きいように、前記バルク領域を形
    成する工程と、 前記埋込電極の上に配置されたチャンネル領域によって
    分離された第２導電型のソース領域およびドレイン領域
    を形成する工程と、 前記チャンネル領域の上にゲートを形成する工程とを備
    え、 前記ＭＯＳトランジスタのオン電流とオフ電流との比が
    約１０5 以下になるような条件で前記チャンネル領域を
    形成することを特徴とするＭＯＳデバイスの製造方法。
  26. 【請求項２６】 前記埋込電極領域におけるドーパント
    濃度が約１×１０17〜約１×１０18原子／ｃｍ3 の間で
    ある、請求項２５記載のＭＯＳデバイスの製造方法。
  27. 【請求項２７】 前記チャンネル領域における前記第１
    導電型のドーパントの濃度が、約１×１０16原子／ｃｍ
    3 以下である、請求項２５記載のＭＯＳデバイスの製造
    方法。
  28. 【請求項２８】 前記チャンネル領域における前記第１
    導電型のドーパントの濃度が、約１×１０14〜約１×１
    ０16原子／ｃｍ3 の間である、請求項２７記載のＭＯＳ
    デバイスの製造方法。
  29. 【請求項２９】 前記バルク領域形成工程は、前記埋込
    電極を形成するための独立した工程を含む、請求項２５
    記載のＭＯＳデバイスの製造方法。
  30. 【請求項３０】 前記埋込電極形成工程は、約５×１０
    12〜約１×１０13原子／ｃｍ2 の間の打込量と、約８０
    〜約１２０ｋｅＶの間のエネルギとにおいて実行され
    る、請求項２９記載のＭＯＳデバイスの製造方法。
  31. 【請求項３１】 前記バルク領域形成工程は、ウェル領
    域内に埋込電極を構成するために十分なエネルギと打込
    量とにおいて実行される少なくとも３回の注入工程を含
    む、請求項２９記載のＭＯＳデバイスの製造方法。
  32. 【請求項３２】 前記バルク領域形成工程は、リトログ
    レードウェルを構成するために十分なエネルギと打込量
    とにおいて実行される単一の注入工程を含む、請求項２
    ５記載のＭＯＳデバイスの製造方法。
  33. 【請求項３３】 上表面を有する半導体基板上のＭＯＳ
    デバイスであって、 前記半導体基板内において前記上表面から下方に広が
    り、第１導電型のドーパントの平均濃度を有するバルク
    領域と、 前記半導体基板表面から前記バルク領域内において下方
    に所定の距離だけ広がる第２導電型のソース領域および
    ドレイン領域と、 前記ソース領域とドレイン領域との間に位置するチャン
    ネル領域と、 前記バルク領域内に形成され、前記所定の距離で規定さ
    れる位置よりも高い位置にある上部境界を有するととも
    に、前記バルク領域の前記平均ドーパント濃度よりも大
    きなドーパント濃度を有する前記第１導電型の埋込電極
    と、 前記チャンネル領域の上に配置されたゲートとを備え、 前記ＭＯＳデバイスはオン電流とオフ電流との比が約１
    ０5 以下であり、 １ボルトのバックバイアスの印加によって前記ＭＯＳデ
    バイスの閾値電圧が約５０〜約３００ミリボルトの間の
    値だけシフトするような調整を可能とするために十分高
    いドーパント濃度を前記埋込電極が有することを特徴と
    するＭＯＳデバイス。
  34. 【請求項３４】 １ボルトのバックバイアスの印加によ
    って前記ＭＯＳデバイスの閾値電圧が約７５〜約２００
    ミリボルトの間の値だけシフトするような調整を可能と
    するために十分高いドーパント濃度を前記埋込電極が有
    する、請求項３３記載のＭＯＳデバイス。
  35. 【請求項３５】 １ボルトのバックバイアスの印加によ
    って前記ＭＯＳデバイスの閾値電圧が約１００ミリボル
    トだけシフトするような調整を可能とするために十分高
    いドーパント濃度を前記埋込電極が有する、請求項３４
    記載のＭＯＳデバイス。
  36. 【請求項３６】 ゲート閾値電圧が約±１５０ｍＶの間
    にある、請求項３３記載のＭＯＳデバイス。
  37. 【請求項３７】 前記チャンネル領域におけるドーパン
    トの濃度が約１×１０16原子／ｃｍ3 以下である、請求
    項３３記載のＭＯＳデバイス。
  38. 【請求項３８】 前記埋込電極におけるドーパント濃度
    が、前記バルク領域における平均ドーパント濃度よりも
    約１０倍〜約１００倍大きい、請求項３３記載のＭＯＳ
    デバイス。
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