JPS633448A - 相補型ｍｏｓデバイスとその製造方法 - Google Patents
相補型ｍｏｓデバイスとその製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は相補型ＭＯＳデバイスおよびその製造方法に関
するものである。
するものである。
（従来の技術）
半導体基板上にｐＭＯＳトランジスタおよびｎＭＯＳト
ランジスタを作成して相補型ＭＯＳデバイスを構成する
ためには、どちらか−方のトランジスタはウェル中に作
成されなければならない。例えば、ｐ型基枢を用いて相
補型ＭＯＳデバイスを製造する場合を考えると、ｐ型基
板上にｎＭＯＳトランジスタがｎ型ウェル中にｐＭＯＳ
トランジスタが形成される。
ランジスタを作成して相補型ＭＯＳデバイスを構成する
ためには、どちらか−方のトランジスタはウェル中に作
成されなければならない。例えば、ｐ型基枢を用いて相
補型ＭＯＳデバイスを製造する場合を考えると、ｐ型基
板上にｎＭＯＳトランジスタがｎ型ウェル中にｐＭＯＳ
トランジスタが形成される。
従来、相補型ＭＯＳデバイスは、（１）ｐ型基板表面に
リンをイオン打ち込みした後、押込み拡散を行なうこと
によって形成したｎ型ウェル中にｐＭＯＳトランジスタ
を、ｐ型基板上にｎＭＯＳトランジスタを形成する構造
や、（２）高濃度ｎ型基板上にｎ型エピタキシャル層を
堆積させ、そのｎ型エピタキシャル層にホウ素をイオン
打込みした後、押込み拡散を行うことによって形成した
ｐ型中エル中にｎＭＯＳトランジスタを、ｎ型エピタキ
シャル層上にｐＭＯＳトランジスタを形成する構造等が
用いられてきた。
リンをイオン打ち込みした後、押込み拡散を行なうこと
によって形成したｎ型ウェル中にｐＭＯＳトランジスタ
を、ｐ型基板上にｎＭＯＳトランジスタを形成する構造
や、（２）高濃度ｎ型基板上にｎ型エピタキシャル層を
堆積させ、そのｎ型エピタキシャル層にホウ素をイオン
打込みした後、押込み拡散を行うことによって形成した
ｐ型中エル中にｎＭＯＳトランジスタを、ｎ型エピタキ
シャル層上にｐＭＯＳトランジスタを形成する構造等が
用いられてきた。
（発明が解決しようとする問題点）
第２図は上記（１）の従来例を示している。ｐ型シリコ
ン基板１表面にリンをイオン打込みした後、押込み拡散
を行うことによって形成したｎ型ウェル５１中にｐＭＯ
Ｓトランジスタフを、ｐ型基板１上にｎＭＯＳトランジ
スタ８を形成した構造である。
ン基板１表面にリンをイオン打込みした後、押込み拡散
を行うことによって形成したｎ型ウェル５１中にｐＭＯ
Ｓトランジスタフを、ｐ型基板１上にｎＭＯＳトランジ
スタ８を形成した構造である。
第２図のようなｎ型ウェル５１では、ウェル中の不純物
分布は第４図に示すように、ウェル表面のｎ型不純物濃
度が高く、基板内はど不純物濃度が低くなっている。そ
のため、ウェル中のｐＭＯＳトランジスタフについて考
えた場合、ｐ型基板１とｎ型ウェル５１との界面からの
空乏層が拡がりやすくなり、ｐ型基板１とｐＭＯＳトラ
ンジスタフがパンチスルーしやすいという欠点や、表面
濃度が高くなるためｐＭＯＳトランジスタフの閾値電圧
が制御しにくい等の欠点がある。また、第２図のような
構造では、微細化の際に、いわゆるラッチアップ現象を
起こしやすいという欠点がある。
分布は第４図に示すように、ウェル表面のｎ型不純物濃
度が高く、基板内はど不純物濃度が低くなっている。そ
のため、ウェル中のｐＭＯＳトランジスタフについて考
えた場合、ｐ型基板１とｎ型ウェル５１との界面からの
空乏層が拡がりやすくなり、ｐ型基板１とｐＭＯＳトラ
ンジスタフがパンチスルーしやすいという欠点や、表面
濃度が高くなるためｐＭＯＳトランジスタフの閾値電圧
が制御しにくい等の欠点がある。また、第２図のような
構造では、微細化の際に、いわゆるラッチアップ現象を
起こしやすいという欠点がある。
一方、第３図は上記（２）の従来例を示している。
ｎ十型シリコン基板１１上にｎ型エピタキシャル層４１
を、 堆積させ、そのｎ型エピタキシャル層４１にホウ
素をイオン打込みした後、押込み拡散を行なうことによ
って形成したｐ型ウェル６１中にｎＭＯ８）ランジス・
り８を、ｎ型エピタキシャル層４１上にｐＭＯＳトラン
ジスタを形成する構造である。
を、 堆積させ、そのｎ型エピタキシャル層４１にホウ
素をイオン打込みした後、押込み拡散を行なうことによ
って形成したｐ型ウェル６１中にｎＭＯ８）ランジス・
り８を、ｎ型エピタキシャル層４１上にｐＭＯＳトラン
ジスタを形成する構造である。
第３図の相補型ＭＯＳデバイスでは、低抵抗のｎ型シリ
コン基板１１を用いているため、ラッチアップ耐量は第
２図の相補型ＭＯＳデバイスに比較すれば大きいものの
、ｐ型ウェル６１中のｎＭＯＳトランジスタ８について
は第２図のｐＭＯＳトランジスタフと同様の欠点を有す
る。
コン基板１１を用いているため、ラッチアップ耐量は第
２図の相補型ＭＯＳデバイスに比較すれば大きいものの
、ｐ型ウェル６１中のｎＭＯＳトランジスタ８について
は第２図のｐＭＯＳトランジスタフと同様の欠点を有す
る。
本発明の目的は、上述の欠点を解消して、閾値電圧等の
設計が容易でパンチスルーを起こしに（くラッチアップ
耐量の大きな相補型ＭＯＳデバイスとその製造方法を提
供することにある。
設計が容易でパンチスルーを起こしに（くラッチアップ
耐量の大きな相補型ＭＯＳデバイスとその製造方法を提
供することにある。
（問題点を解決するための手段）
前述の問題点を解決するための本願第１の発明が提供す
る相補型ＭＯＳデバイスは、（１）第１導電型基板上に
第１導電型エピタキシャル層を有し、第１導電型不純物
を導入した第１導電型領域上に第２導電型ＭＯＳトラン
ジスタを有し、第２導電型不純物を導入した第２導電型
ウェル領域上に第１導電型ＭＯＳトランジスタを有する
相補型ＭＯＳデバイスにおいて、前記第１導電型領域が
、前記第１導電型基板と前記第１導電型エピタキシャル
層界面に不純物のピークをもつガウス分布様の第１導電
型不純物分布を有し、前記第２導電型ウェル領域が同じ
く前記界面に不純物のピークを有するガウス分布様の第
２導電型不純物分布を有することを特徴とする相補型Ｍ
ＯＳデバイスである。
る相補型ＭＯＳデバイスは、（１）第１導電型基板上に
第１導電型エピタキシャル層を有し、第１導電型不純物
を導入した第１導電型領域上に第２導電型ＭＯＳトラン
ジスタを有し、第２導電型不純物を導入した第２導電型
ウェル領域上に第１導電型ＭＯＳトランジスタを有する
相補型ＭＯＳデバイスにおいて、前記第１導電型領域が
、前記第１導電型基板と前記第１導電型エピタキシャル
層界面に不純物のピークをもつガウス分布様の第１導電
型不純物分布を有し、前記第２導電型ウェル領域が同じ
く前記界面に不純物のピークを有するガウス分布様の第
２導電型不純物分布を有することを特徴とする相補型Ｍ
ＯＳデバイスである。
また、前述の問題点を解決するために本願の第２の発明
が提供する相補型ＭＯ８の製造方法は、（３）第１導電
型半導体基板上に、あらかじめ第１導電型不純物を高濃
度に導入した埋め込み領域と、第２導電型不純物を高濃
度に導入した埋め込み領域を形成し、ついで該第１導電
型半導体基板上に第１導電型エピタキシャル層を堆積さ
せ、該第２導電型不純物を高濃度に導入した埋め込み領
域から該第１導電型エピタキシャル層中に第２導電型不
純物を熱拡散させて第２導電型ウェル領域を形成し、該
第２導電型ラエル領域中に第１導電型ＭＯＳトランジス
タを、第１導電型不純物を高濃度に導入した埋め込み領
域上に第２導電型ＭＯＳトランジスタを形成することを
特徴とする相補型ＭＯＳデバイスの製造方法である。
が提供する相補型ＭＯ８の製造方法は、（３）第１導電
型半導体基板上に、あらかじめ第１導電型不純物を高濃
度に導入した埋め込み領域と、第２導電型不純物を高濃
度に導入した埋め込み領域を形成し、ついで該第１導電
型半導体基板上に第１導電型エピタキシャル層を堆積さ
せ、該第２導電型不純物を高濃度に導入した埋め込み領
域から該第１導電型エピタキシャル層中に第２導電型不
純物を熱拡散させて第２導電型ウェル領域を形成し、該
第２導電型ラエル領域中に第１導電型ＭＯＳトランジス
タを、第１導電型不純物を高濃度に導入した埋め込み領
域上に第２導電型ＭＯＳトランジスタを形成することを
特徴とする相補型ＭＯＳデバイスの製造方法である。
（作用）
第１図は本発明の実施例を工程順に示す図である。本発
明の作用を第１図を用いて説明する。ここでは第１導電
型基板としてｐ型シリコン基板を用いた場合を示す。ｐ
型拡散領域２とｎ型拡散領域３を形成したｐ型シリコン
基板１上にｐ型エピタキシャル層４を成長させ、熱拡散
を行なうことにより、半導体基板１とエピタキシャル層
４界面の不純物濃度が高いｐ壁領域６および半導体基板
１とエピタキシャル層４界面の不純物濃度の高いｎ型ウ
ェル５が形成される。このｐ壁領域６の上にｎＭＯＳト
ランジスタ８を、ｎ型ウェル５内にｐＭＯＳトランジス
タフを形成する。
明の作用を第１図を用いて説明する。ここでは第１導電
型基板としてｐ型シリコン基板を用いた場合を示す。ｐ
型拡散領域２とｎ型拡散領域３を形成したｐ型シリコン
基板１上にｐ型エピタキシャル層４を成長させ、熱拡散
を行なうことにより、半導体基板１とエピタキシャル層
４界面の不純物濃度が高いｐ壁領域６および半導体基板
１とエピタキシャル層４界面の不純物濃度の高いｎ型ウ
ェル５が形成される。このｐ壁領域６の上にｎＭＯＳト
ランジスタ８を、ｎ型ウェル５内にｐＭＯＳトランジス
タフを形成する。
ｎ型ウェル５中のｐＭＯＳトランジスタフに５いては、
ｐＭＯＳトランジスタフと基板１がバンチスルーしにく
くなり、ラッチアップにも強い、また、ウェルの表面濃
度は低くなっているためにトランジスタの閾値電圧の制
御も容易に行なうことができる。また、ｎＭＯＳトラン
ジスタ８も半導体基板１とエピタキシャル層４界面の不
純物濃度の高いｐ壁領域６の上に形成するため、ラッチ
アップ等の寄生現象に強い。
ｐＭＯＳトランジスタフと基板１がバンチスルーしにく
くなり、ラッチアップにも強い、また、ウェルの表面濃
度は低くなっているためにトランジスタの閾値電圧の制
御も容易に行なうことができる。また、ｎＭＯＳトラン
ジスタ８も半導体基板１とエピタキシャル層４界面の不
純物濃度の高いｐ壁領域６の上に形成するため、ラッチ
アップ等の寄生現象に強い。
（実施例）
以下に本発明の実施例について、図面を参照しながら詳
細に説明する。第１図は本発明の実施例を工程順に示す
断面図である。第１図（ａ）において、まず６×１０１
４／ｃｍ３のホウ素を含むｐ型シリコン基板１にイオン
打込みによりドーズ量６×１０１５１ｃｍ２のリンを導
入してｎ十拡散領域２を、ドーズ量２×１０１５／ｃｍ
２のホウ素を導入してｐ十拡散領域３を形成する。
細に説明する。第１図は本発明の実施例を工程順に示す
断面図である。第１図（ａ）において、まず６×１０１
４／ｃｍ３のホウ素を含むｐ型シリコン基板１にイオン
打込みによりドーズ量６×１０１５１ｃｍ２のリンを導
入してｎ十拡散領域２を、ドーズ量２×１０１５／ｃｍ
２のホウ素を導入してｐ十拡散領域３を形成する。
次に第１図（ｂ）に示すように、不純物濃度６Ｘ１０１
４／ａｍ３のｐ型エピタキシャル層４を低温で６１１ｍ
成長させる。この後１２００°Ｃで３時間の熱処理を行
ない。不純物をエピタキシャル層４中に熱拡散させる。
４／ａｍ３のｐ型エピタキシャル層４を低温で６１１ｍ
成長させる。この後１２００°Ｃで３時間の熱処理を行
ない。不純物をエピタキシャル層４中に熱拡散させる。
その結果、第１図（Ｃ）に示すようなｎ型ウェル領域５
およびｐ壁領域６が形成される。
およびｐ壁領域６が形成される。
しかる後、通常のシリコンプレーナ技術を用いて、ｎ型
ウェル領域５内にｐＭＯＳトランジスタフを形成して、
また、ｐ壁領域６内にｎＭＯＳトランジスタ８を形成し
て、第１図（ｄ）に示すような相補型ＭＯＳデバイスが
構成できる。
ウェル領域５内にｐＭＯＳトランジスタフを形成して、
また、ｐ壁領域６内にｎＭＯＳトランジスタ８を形成し
て、第１図（ｄ）に示すような相補型ＭＯＳデバイスが
構成できる。
第５図は、ｎ型ウェル領域５の熱拡散後の不純物分布を
、第６図は同じくｐ壁領域６の熱拡散後の不純物分布を
示している。
、第６図は同じくｐ壁領域６の熱拡散後の不純物分布を
示している。
本発明の他の実施例を以下に説明する。
第１図（ａ）におけるｐ型シリコン基板１の代わりに６
Ｘ １０’／ｃｍ３のリンを含むｎ型シリコン基板を
用い、その基板上にイオン打込みによりドーズ量４Ｘ１
０１５ｃｍ２のリンを導入してｎ十拡散領域２を、ドー
ズ量１×１０１５１ｃｍ２のホウ素を導入してｐ十拡散
領域３を形成する。
Ｘ １０’／ｃｍ３のリンを含むｎ型シリコン基板を
用い、その基板上にイオン打込みによりドーズ量４Ｘ１
０１５ｃｍ２のリンを導入してｎ十拡散領域２を、ドー
ズ量１×１０１５１ｃｍ２のホウ素を導入してｐ十拡散
領域３を形成する。
次に第１図（ｂ）に示したｐ型エピタキシャル層４の代
わりに不純物濃度６×１０１４１ｃｍ３のｎ型エピタキ
シャル層を低温で４ｐｍ成長させる。この後１１００°
Ｃで１２時間の熱処理を行ない、不純物をエピタキシャ
ル層中に熱拡散させる。
わりに不純物濃度６×１０１４１ｃｍ３のｎ型エピタキ
シャル層を低温で４ｐｍ成長させる。この後１１００°
Ｃで１２時間の熱処理を行ない、不純物をエピタキシャ
ル層中に熱拡散させる。
その結果、第１図（ｃ）に示したようなｎ型ウェル領域
およびｐ型ウェル領域が形成される。このようにして形
成されたｎ型ウェル領域は第５図と同様の不純物分布に
、ｐ型ウェル領域は第６図と同様の不純物分布になる。
およびｐ型ウェル領域が形成される。このようにして形
成されたｎ型ウェル領域は第５図と同様の不純物分布に
、ｐ型ウェル領域は第６図と同様の不純物分布になる。
しかる後、通常のシリコンプレーナ技術を用いて、ｎ型
ウェル領域内にｐＭＯＳトランジスタを形成し、また、
ｐ型ウェル領域内にｎＭＯＳトランジスタを形成して相
補型ＭＯＳデバイスが構成できる。
ウェル領域内にｐＭＯＳトランジスタを形成し、また、
ｐ型ウェル領域内にｎＭＯＳトランジスタを形成して相
補型ＭＯＳデバイスが構成できる。
このようにして作成された相補型ＭＯＳデバイスは、例
えばｐＭＯＳトランジスタに注目した場合、ｎ型ウェル
領域５の不純物分布は第５図に示されるように、シリコ
ン基板１とエピタキシャル層４の界面付近で不純物濃度
が高く、表面近傍では低くなり、前記界面にピークをも
つガウス分布のような不純物分布となる。このような構
造では、ｐＭＯＳトランジスタフと基板１がパンチスル
ーしにくくなり、また、表面近傍の不純物濃度が、低い
ために閾値電圧の制御も容易に行なうことができる。
えばｐＭＯＳトランジスタに注目した場合、ｎ型ウェル
領域５の不純物分布は第５図に示されるように、シリコ
ン基板１とエピタキシャル層４の界面付近で不純物濃度
が高く、表面近傍では低くなり、前記界面にピークをも
つガウス分布のような不純物分布となる。このような構
造では、ｐＭＯＳトランジスタフと基板１がパンチスル
ーしにくくなり、また、表面近傍の不純物濃度が、低い
ために閾値電圧の制御も容易に行なうことができる。
また、ｎＭＯＳトランジスタについても、第６図に示さ
れたような埋込み高濃度層上に形成されているために、
ラッチアップ等の寄生降愚現象に強い。
れたような埋込み高濃度層上に形成されているために、
ラッチアップ等の寄生降愚現象に強い。
（発明の効果）
以上詳細に説明したように本願第１の発明によれば、不
純物分布が表面で低く基板内部で高いウェル中、および
、高濃度埋め込み層の上にＭＯＳデバイスを形成するた
めに、パンチスルーに強く、ラッチアップ耐量が大きい
、閾値電圧の制御の容易なトランジスタがら成る相補型
ＭＯ８が得られる。
純物分布が表面で低く基板内部で高いウェル中、および
、高濃度埋め込み層の上にＭＯＳデバイスを形成するた
めに、パンチスルーに強く、ラッチアップ耐量が大きい
、閾値電圧の制御の容易なトランジスタがら成る相補型
ＭＯ８が得られる。
従って、本発明によれば、高信頼性を持つ微細高集積密
度の高速相補型ＭＯＳデバイスが得らえる。
度の高速相補型ＭＯＳデバイスが得らえる。
本願第２の発明によれば、上述の相補型ＭＯＳデバイス
が簡単なプロセスで形成できる。
が簡単なプロセスで形成できる。
第１図（ａ）〜（ｄ）は本発明の一実施例の各工程の構
造を示す断面図、第２図は従来のｐ型基板上に形成した
ｎ型ウェル中にｐＭＯＳトランジスタを、ｐ型基板上に
ｎＭＯＳトランジスタを形成した構造の相補型ＭＯ８を
示す断面図、第３図は従来のエピタキシャル層を用いた
場合の相補型ＭＯ３を示す断面図、第４図は第２図に示
したｎ型ウェルの不純物分布を示す図、第５図は本発明
の相補型ＭＯ８に用いられるｎ型ウェル領域の不純物分
布を示す図、第６図は本発明の相補型ＭＯ８に用いられ
るｐ壁領域の不純物分布を示す図である。 １・・・ｐ型シリコン基板、２・・・ｎ十拡散領域、３
・・・ｐ十拡散領域、４・・・ｐ型エピタキシャル層、
５・・・ｎ型ウェル領域、６・・・ｐ壁領域、７・・、
ｐＭＯＳトランジスタ、８・・・ｎＭＯＳトランジスタ
、１１・・・ｎ型シリコン基板、４１・・・ｎ型エピタ
キシャル層、５１・・・ｎ型ウェル、６１・・・ｐ型ウ
ェル。 ＄ １ 回 多 ２ 図 茅 ３’ｉ 第 ５ 図 シリゴン順ン しｄ〕 第 乙 図 シリボン牒−） ［Ｐれ〕
造を示す断面図、第２図は従来のｐ型基板上に形成した
ｎ型ウェル中にｐＭＯＳトランジスタを、ｐ型基板上に
ｎＭＯＳトランジスタを形成した構造の相補型ＭＯ８を
示す断面図、第３図は従来のエピタキシャル層を用いた
場合の相補型ＭＯ３を示す断面図、第４図は第２図に示
したｎ型ウェルの不純物分布を示す図、第５図は本発明
の相補型ＭＯ８に用いられるｎ型ウェル領域の不純物分
布を示す図、第６図は本発明の相補型ＭＯ８に用いられ
るｐ壁領域の不純物分布を示す図である。 １・・・ｐ型シリコン基板、２・・・ｎ十拡散領域、３
・・・ｐ十拡散領域、４・・・ｐ型エピタキシャル層、
５・・・ｎ型ウェル領域、６・・・ｐ壁領域、７・・、
ｐＭＯＳトランジスタ、８・・・ｎＭＯＳトランジスタ
、１１・・・ｎ型シリコン基板、４１・・・ｎ型エピタ
キシャル層、５１・・・ｎ型ウェル、６１・・・ｐ型ウ
ェル。 ＄ １ 回 多 ２ 図 茅 ３’ｉ 第 ５ 図 シリゴン順ン しｄ〕 第 乙 図 シリボン牒−） ［Ｐれ〕
Claims (4)
- （１）第１導電型基板上に第１導電型エピタキシャル層
を有し、第１導電型不純物を導入した第１導電型領域上
に第２導電型ＭＯＳトランジスタを有し、第２導電型不
純物を導入した第２導電型ウェル領域上に第１導電型Ｍ
ＯＳトランジスタを有する相補型ＭＯＳデバイスにおい
て、前記第１導電型領域が、前記第１導電型基板と前記
第１導電型エピタキシャル層界面に不純物のピークをも
つガウス分布様の第１導電型不純物分布を有し、前記第
２導電型ウェル領域が同じく前記界面に不純物のピーク
を有するガウス分布様の第２導電型不純物分布を有する
ことを特徴とする相補型ＭＯＳデバイス。 - （２）半導体基板としてシリコンを、ｎ型不純物として
リンを、ｐ型不純物としてはアルミニウム、又は、ホウ
素を用いることを特徴とする特許請求の範囲第１項に記
載の相補型ＭＯＳデバイス。 - （３）第１導電型半導体基板上に、あらかじめ第１導電
型不純物を高濃度に導入した埋め込み領域と、第２導電
型不純物を高濃度に導入した埋め込み領域を形成し、つ
いで該第１導電型半導体基板上に第１導電型エピタキシ
ャル層を堆積させ、該第２導電型不純物を高濃度に導入
した埋め込み領域から該第１導電型エピタキシャル層中
に第２導電型不純物を熱拡散させて第２導電型ウェル領
域を形成し、該第２導電型ウェル領域中に第１導電型Ｍ
ＯＳトランジスタを、第１導電型不純物を高濃度に導入
した埋め込み領域上に第２導電型ＭＯＳトランジスタを
形成することを特徴とする相補型ＭＯＳデバイスの製造
方法。 - （４）半導体基板としてシリコンを、ｎ型不純物として
リンを、ｐ型不純物としてはアルミニウム、又は、ホウ
素を用いることを特徴とする特許請求の範囲第３項に記
載の相補型ＭＯＳデバイスの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61147517A JPS633448A (ja) | 1986-06-23 | 1986-06-23 | 相補型ｍｏｓデバイスとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61147517A JPS633448A (ja) | 1986-06-23 | 1986-06-23 | 相補型ｍｏｓデバイスとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS633448A true JPS633448A (ja) | 1988-01-08 |
Family
ID=15432123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61147517A Pending JPS633448A (ja) | 1986-06-23 | 1986-06-23 | 相補型ｍｏｓデバイスとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS633448A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0287665A (ja) * | 1988-09-26 | 1990-03-28 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| EP0697740A2 (en) * | 1994-08-18 | 1996-02-21 | Sun Microsystems, Inc. | Low threshold voltage, high performance junction transistor |
| JP2015002329A (ja) * | 2013-06-18 | 2015-01-05 | シャープ株式会社 | エピタキシャルウェハおよびその製造方法並びに窒化物半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60101965A (ja) * | 1983-11-08 | 1985-06-06 | Iwatsu Electric Co Ltd | 相補型電界効果トランジスタを有する集積回路 |
-
1986
- 1986-06-23 JP JP61147517A patent/JPS633448A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60101965A (ja) * | 1983-11-08 | 1985-06-06 | Iwatsu Electric Co Ltd | 相補型電界効果トランジスタを有する集積回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0287665A (ja) * | 1988-09-26 | 1990-03-28 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| EP0697740A2 (en) * | 1994-08-18 | 1996-02-21 | Sun Microsystems, Inc. | Low threshold voltage, high performance junction transistor |
| EP0697740A3 (en) * | 1994-08-18 | 1996-04-24 | Sun Microsystems Inc | High performance junction transistor with low threshold voltage |
| JP2015002329A (ja) * | 2013-06-18 | 2015-01-05 | シャープ株式会社 | エピタキシャルウェハおよびその製造方法並びに窒化物半導体装置 |
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