JP2943280B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2943280B2 JP2943280B2 JP2217699A JP21769990A JP2943280B2 JP 2943280 B2 JP2943280 B2 JP 2943280B2 JP 2217699 A JP2217699 A JP 2217699A JP 21769990 A JP21769990 A JP 21769990A JP 2943280 B2 JP2943280 B2 JP 2943280B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にバイポー
ラ半導体装置の製造方法に関する。
ラ半導体装置の製造方法に関する。
〔従来の技術〕 従来のバイポーラ半導体装置の製造方法をNPNバイポ
ーラ半導体装置の一般的な製造方法を例に挙げて説明す
る。
ーラ半導体装置の一般的な製造方法を例に挙げて説明す
る。
第２図（ａ）ないし（ｅ）は、従来のNPNバイポーラ
半導体装置の製造工程、特にコレクタ，ベース，エミッ
タの各拡散領域形成の製造工程を示したものである。
半導体装置の製造工程、特にコレクタ，ベース，エミッ
タの各拡散領域形成の製造工程を示したものである。
先ず、第２図（ａ）に示すように、Ｐ型半導体基板11
の所定の領域にヒ素，アンチモン等のＮ型不純物を熱拡
散またはイオン注入し、Ｐ型半導体基板11表面上にN+型
不純物埋込層12を形成る。
の所定の領域にヒ素，アンチモン等のＮ型不純物を熱拡
散またはイオン注入し、Ｐ型半導体基板11表面上にN+型
不純物埋込層12を形成る。
次に、第２図（ｂ）に示すように、N+型不純物埋込層
12を含むＰ型半導体基板11上にＮ型エピタキシャル層13
を所要の厚さ、例えば１〜２μｍ程度成長させる。この
Ｎ型エピタキシャル層13に素子分離領域を形成するため
に、第２図（ｃ）に示すようにシリコンの選択酸化法、
いわゆるLOCOS法によりシリコン酸化膜14を前記半導体
基板11に達する深さまで成長させる。この時、チャンネ
ルストッパのためにボロン等のＰ型不純物をシリコンの
選択酸化を行う前に素子となる領域の外側のＮ型エピタ
キシャル層13に予め拡散しておくこともある。
12を含むＰ型半導体基板11上にＮ型エピタキシャル層13
を所要の厚さ、例えば１〜２μｍ程度成長させる。この
Ｎ型エピタキシャル層13に素子分離領域を形成するため
に、第２図（ｃ）に示すようにシリコンの選択酸化法、
いわゆるLOCOS法によりシリコン酸化膜14を前記半導体
基板11に達する深さまで成長させる。この時、チャンネ
ルストッパのためにボロン等のＰ型不純物をシリコンの
選択酸化を行う前に素子となる領域の外側のＮ型エピタ
キシャル層13に予め拡散しておくこともある。
次に、第２図（ｄ）に示すように、N+型埋込層12をＮ
型エピタキシャル層13の表面上に電気的に低抵抗で引出
すため、Ｎ型エピタキシャル層13の素子分離領域内にリ
ン等のＮ型不純物をエピタキシャル層13の表面から高濃
度で熱拡散法により拡散し、N+型不純物拡散層15を形成
する。
型エピタキシャル層13の表面上に電気的に低抵抗で引出
すため、Ｎ型エピタキシャル層13の素子分離領域内にリ
ン等のＮ型不純物をエピタキシャル層13の表面から高濃
度で熱拡散法により拡散し、N+型不純物拡散層15を形成
する。
次に、第２図（ｅ）に示すように、Ｎ型エピタキシャ
ル層13の素子分離領域内の所定の位置にボロン等のＰ型
不純物をイオン注入法により通常20〜30KeV程度のエネ
ルギーで導入し、Ｐ型不純物拡散層によるベース領域16
を形成する。最後にベース領域16によって深さ及び横方
向が囲まれるように、ヒ素等のＮ型不純物を高濃度にＮ
型エピタキシャル層13表面にイオン注入法等により導入
し、N+型エミッタ領域17を形成する。そして、イオン注
入によりＮ型エピタキシャル層13に導入したＰ型及びＮ
型不純物を活性化させるために、例えば窒素雰囲気中で
1000℃数10分のアニールを行う。
ル層13の素子分離領域内の所定の位置にボロン等のＰ型
不純物をイオン注入法により通常20〜30KeV程度のエネ
ルギーで導入し、Ｐ型不純物拡散層によるベース領域16
を形成する。最後にベース領域16によって深さ及び横方
向が囲まれるように、ヒ素等のＮ型不純物を高濃度にＮ
型エピタキシャル層13表面にイオン注入法等により導入
し、N+型エミッタ領域17を形成する。そして、イオン注
入によりＮ型エピタキシャル層13に導入したＰ型及びＮ
型不純物を活性化させるために、例えば窒素雰囲気中で
1000℃数10分のアニールを行う。
上述した従来のバイポーラ半導体装置では、Ｐ型ベー
ス領域16をイオン注入法により形成しているため、いわ
ゆるチャネリング現象と呼ばれる注入した不純物原子が
半導体結晶の原子配列の間隙を通って深い位置まで到達
する現象が生じる。この現象により、ベース領域を形成
する不純物は深さ方向に深く分布し、浅いベース・コレ
クタ接合を形成し難くなる。また、注入したイオンを活
性化するために高温度のアニールを行う必要があるが、
このことにより不純物分子が横方向，深さ方向に再分布
拡散する。したがって、ベース・コレクタ接合面はさら
に深くなり、ベース幅そのものも広くなることによって
バイポーラ半導体装置の重要な特性の１つである遮断周
波数fTの低下を招くことになる。
ス領域16をイオン注入法により形成しているため、いわ
ゆるチャネリング現象と呼ばれる注入した不純物原子が
半導体結晶の原子配列の間隙を通って深い位置まで到達
する現象が生じる。この現象により、ベース領域を形成
する不純物は深さ方向に深く分布し、浅いベース・コレ
クタ接合を形成し難くなる。また、注入したイオンを活
性化するために高温度のアニールを行う必要があるが、
このことにより不純物分子が横方向，深さ方向に再分布
拡散する。したがって、ベース・コレクタ接合面はさら
に深くなり、ベース幅そのものも広くなることによって
バイポーラ半導体装置の重要な特性の１つである遮断周
波数fTの低下を招くことになる。
近年、この問題を解決するために例えばボロンによっ
てＰ型ベース拡散層を形成する場合、10KeV程度の低加
速エネルギーによるイオン注入や、ボロンより質量の大
きなBF2 +イオンの注入によるＰ型ベース拡散層の形成等
が試みられているが、根本的な解決法にはなっていな
い。
てＰ型ベース拡散層を形成する場合、10KeV程度の低加
速エネルギーによるイオン注入や、ボロンより質量の大
きなBF2 +イオンの注入によるＰ型ベース拡散層の形成等
が試みられているが、根本的な解決法にはなっていな
い。
本発明の目的はこのような問題を解消して遮断周波数
を改善したバイポーラ半導体装置を製造する方法を提供
することにある。
を改善したバイポーラ半導体装置を製造する方法を提供
することにある。
本発明の製造方法は、半導体基板にコレクタ領域とし
て第１導電型の第１の不純物拡散層および第１のエピタ
キシャル層を成長する工程と、この第１のエピタキシャ
ル層の表面のベース領域に相当する領域に第１導電型の
高濃度の第２不純物拡散層を形成する工程と、この第２
不純物拡散層の上にベース領域としての第２導電型の第
２エピタキシャル層を形成する工程と、この第２エピタ
キシャル層に第１導電型の高濃度エミッタ領域を形成す
る工程とを含んでいる。
て第１導電型の第１の不純物拡散層および第１のエピタ
キシャル層を成長する工程と、この第１のエピタキシャ
ル層の表面のベース領域に相当する領域に第１導電型の
高濃度の第２不純物拡散層を形成する工程と、この第２
不純物拡散層の上にベース領域としての第２導電型の第
２エピタキシャル層を形成する工程と、この第２エピタ
キシャル層に第１導電型の高濃度エミッタ領域を形成す
る工程とを含んでいる。
本発明の製造方法によれば、ベース領域を第２のエピ
タキシャル層で形成し、かつその下側に第２の不純物拡
散層が存在しているため、アニールによってもベース領
域の接合深さが増大されることがない。
タキシャル層で形成し、かつその下側に第２の不純物拡
散層が存在しているため、アニールによってもベース領
域の接合深さが増大されることがない。
次に、本発明を図面を参照して説明する。
第１図（ａ）ないし（ｈ）は、本発明をNPNバイポー
ラ半導体装置に適用した実施例を示し、特にそのコレク
タ，ベース，エミッタの各不純物拡散領域の製造工程を
示した断面図である。
ラ半導体装置に適用した実施例を示し、特にそのコレク
タ，ベース，エミッタの各不純物拡散領域の製造工程を
示した断面図である。
先ず、第１図（ａ）に示すように、Ｐ型半導体基板１
の所定の領域にヒ素，アンチモン等のＮ型不純物を熱拡
散又はイオン注入により導入し、第１の不純物拡散層と
してN+型コレクタ埋込層２を形成する。
の所定の領域にヒ素，アンチモン等のＮ型不純物を熱拡
散又はイオン注入により導入し、第１の不純物拡散層と
してN+型コレクタ埋込層２を形成する。
次に、第１図（ｂ）に示すように、N+型コレクタ埋込
層２を含むＰ型半導体基板１上に第１のエピタキシャル
層として、Ｎ型の不純物を含んだＮ型エピタキシャル層
３を１μｍ程度成長させる。
層２を含むＰ型半導体基板１上に第１のエピタキシャル
層として、Ｎ型の不純物を含んだＮ型エピタキシャル層
３を１μｍ程度成長させる。
次いで、このＮ型エピタキシャル層３の内部に分離さ
れた素子領域を形成するために、第１図（ｃ）に示すよ
うに、シリコンの選択酸化法により、シリコン酸化膜４
をＰ型半導体基板１に達するまで成長させる。また、こ
のシリコンの選択酸化の前にチャンネルストッパ用にボ
ロン等のＰ型不純物をＮ型エピタキシャル層３の素子形
成領域外に導入してＰ型の不純物拡散層を形成しておい
てもよい。
れた素子領域を形成するために、第１図（ｃ）に示すよ
うに、シリコンの選択酸化法により、シリコン酸化膜４
をＰ型半導体基板１に達するまで成長させる。また、こ
のシリコンの選択酸化の前にチャンネルストッパ用にボ
ロン等のＰ型不純物をＮ型エピタキシャル層３の素子形
成領域外に導入してＰ型の不純物拡散層を形成しておい
てもよい。
次に、第１図（ｄ）に示すように、Ｎ型エピタキシャ
ル層３のシリコン酸化膜４で分離された素子領域内の所
定の位置に、第２の不純物拡散層としてのN+型不純物拡
散層５をリン等のＮ型不純物イオン注入により形成す
る。この時、N+型不純物拡散層５の不純物濃度は、注入
した不純物活性のために行うアニール後においてＮ型エ
ピタキシャル層３の10倍程度、例えば１×1016〜５×10
16cm-3程度となるようにする。また、このN+型不純物拡
散層５は、後に形成するベース領域の活性Ｐ型領域の深
さ方向への侵入を防ぐ機能を有しているため、後に形成
するエミッタ領域を含む領域に形成する必要がある。
ル層３のシリコン酸化膜４で分離された素子領域内の所
定の位置に、第２の不純物拡散層としてのN+型不純物拡
散層５をリン等のＮ型不純物イオン注入により形成す
る。この時、N+型不純物拡散層５の不純物濃度は、注入
した不純物活性のために行うアニール後においてＮ型エ
ピタキシャル層３の10倍程度、例えば１×1016〜５×10
16cm-3程度となるようにする。また、このN+型不純物拡
散層５は、後に形成するベース領域の活性Ｐ型領域の深
さ方向への侵入を防ぐ機能を有しているため、後に形成
するエミッタ領域を含む領域に形成する必要がある。
次に、前記N+型コレクタ埋込層２を半導体装置表面上
に電気的に引出すため、第１図（ｅ）に示すように、Ｎ
型エピタキシャル層３表面のシリコン酸化膜４で分離さ
れた素子領域内の所定の位置に、リン等のＮ型不純物を
高濃度で熱拡散し、N+型不純物拡散層６を形成する。ま
た、このN+型不純物拡散層６を形成する際の熱処理によ
って、第２図の不純物拡散層であるN+型不純物拡散層５
を形成するために、Ｎ型エピタキシャル層３の内部に導
入したＮ型不純物を活性化する。
に電気的に引出すため、第１図（ｅ）に示すように、Ｎ
型エピタキシャル層３表面のシリコン酸化膜４で分離さ
れた素子領域内の所定の位置に、リン等のＮ型不純物を
高濃度で熱拡散し、N+型不純物拡散層６を形成する。ま
た、このN+型不純物拡散層６を形成する際の熱処理によ
って、第２図の不純物拡散層であるN+型不純物拡散層５
を形成するために、Ｎ型エピタキシャル層３の内部に導
入したＮ型不純物を活性化する。
このとき、N+型コレクタ埋込層２からＮ型不純物拡散
層６に到る領域の低抵抗化が特に必要とされない場合に
は、このN+型不純物拡散層６を前記Ｎ型不純物拡散層５
と同一の工程で形成してもよい。
層６に到る領域の低抵抗化が特に必要とされない場合に
は、このN+型不純物拡散層６を前記Ｎ型不純物拡散層５
と同一の工程で形成してもよい。
次に、第１図（ｆ）に示すように、Ｎ型エピタキシャ
ル層３の分離された素子領域表面上に形成されているシ
リコン酸化膜４のうち、第２の不純物拡散層５を含む領
域のシリコン酸化膜４を除去し、第２のエピタキシャル
層としてＮ型エピタキシャル層３とは逆導電型のＰ型エ
ピタキシャル層７を分子線エピタキシ（MBE）法等の低
温エピタキシャル成長法を用いて0.1μｍ程度成長させ
る。この時、Ｐ型エピタキシャル層７の濃度はNPNバイ
ポーラ半導体装置のベース領域として機能するように１
〜２×1017cm-3程度にする。
ル層３の分離された素子領域表面上に形成されているシ
リコン酸化膜４のうち、第２の不純物拡散層５を含む領
域のシリコン酸化膜４を除去し、第２のエピタキシャル
層としてＮ型エピタキシャル層３とは逆導電型のＰ型エ
ピタキシャル層７を分子線エピタキシ（MBE）法等の低
温エピタキシャル成長法を用いて0.1μｍ程度成長させ
る。この時、Ｐ型エピタキシャル層７の濃度はNPNバイ
ポーラ半導体装置のベース領域として機能するように１
〜２×1017cm-3程度にする。
次に、第１図（ｇ）に示すように、Ｐ型エピタキシャ
ル層７を含む領域にシリコン酸化膜８を成長させ、さら
にＰ型エピタキシャル層７上の所定の位置のシリコン酸
化膜８を緩衝剤入りのフッ酸等で除去する。
ル層７を含む領域にシリコン酸化膜８を成長させ、さら
にＰ型エピタキシャル層７上の所定の位置のシリコン酸
化膜８を緩衝剤入りのフッ酸等で除去する。
最後に、第１図（ｈ）に示すように、シリコン酸化膜
８の除去された領域からヒ素等のＮ型不純物をイオン注
入法により導入し、さらに導入した不純物の活性化を図
るため、窒素雰囲気中でアニールを行うことによりN+型
エミッタ領域９を形成する。
８の除去された領域からヒ素等のＮ型不純物をイオン注
入法により導入し、さらに導入した不純物の活性化を図
るため、窒素雰囲気中でアニールを行うことによりN+型
エミッタ領域９を形成する。
したがって、この製造方法によれば、ベース領域を従
来のイオン注入法による不純物導入方法でなく、エピタ
キシャル成長法によってＰ型エピタキシャル層７として
形成され、かつその下側にはベース領域が深さ方向へ広
がることを抑制するためのN+型不純物拡散層５を形成し
ているため、N+型エミッタ領域９を形成する際のアニー
ルによってもベースの接合深さはＰ型エピタキシャル層
７の厚さに保持される。これにより、ベース幅はN+型エ
ミッタ領域９を形成するＮ型不純物の押し込み深さによ
ってのみ決定することができ、遮断周波数を改善するこ
とが可能となる。
来のイオン注入法による不純物導入方法でなく、エピタ
キシャル成長法によってＰ型エピタキシャル層７として
形成され、かつその下側にはベース領域が深さ方向へ広
がることを抑制するためのN+型不純物拡散層５を形成し
ているため、N+型エミッタ領域９を形成する際のアニー
ルによってもベースの接合深さはＰ型エピタキシャル層
７の厚さに保持される。これにより、ベース幅はN+型エ
ミッタ領域９を形成するＮ型不純物の押し込み深さによ
ってのみ決定することができ、遮断周波数を改善するこ
とが可能となる。
以上説明したように本発明は、ベース領域を第２のエ
ピタキシャル層で形成し、かつその下側に逆導電型の第
２の不純物拡散層を設けているため、アニールによって
もベース領域の接合深さが増大されることがなく、ベー
ス幅の増大を防いで遮断周波数の改善を図ったバイポー
ラ半導体装置を製造することができる。
ピタキシャル層で形成し、かつその下側に逆導電型の第
２の不純物拡散層を設けているため、アニールによって
もベース領域の接合深さが増大されることがなく、ベー
ス幅の増大を防いで遮断周波数の改善を図ったバイポー
ラ半導体装置を製造することができる。
第１図（ａ）ないし（ｈ）は本発明の一実施例を製造工
程順に示す断面図、第２図（ａ）ないし（ｅ）は従来の
製造方法を工程順に示す断面図である。 １…Ｐ型半導体基板、２…N+型コレクタ埋込層（第１の
不純物拡散層）、３…Ｎ型エピタキシャル層（第１のエ
ピタキシャル層）、４…シリコン酸化膜、５…N+型不純
物拡散層（第２の不純物拡散層）、６…N+型拡散層、７
…Ｐ型エピタキシャル層（Ｐ型ベース領域：第２のエピ
タキシャル層）、８…シリコン酸化膜、９…N+型エミッ
タ領域、11…Ｐ型半導体基板、12…N+型不純物埋込層、
13…Ｎ型エピタキシャル層、14…シリコン酸化膜、15…
N+型不純物拡散層、16…Ｐ型不純物拡散層（ベース領
域）、17…N+型エミッタ領域。
程順に示す断面図、第２図（ａ）ないし（ｅ）は従来の
製造方法を工程順に示す断面図である。 １…Ｐ型半導体基板、２…N+型コレクタ埋込層（第１の
不純物拡散層）、３…Ｎ型エピタキシャル層（第１のエ
ピタキシャル層）、４…シリコン酸化膜、５…N+型不純
物拡散層（第２の不純物拡散層）、６…N+型拡散層、７
…Ｐ型エピタキシャル層（Ｐ型ベース領域：第２のエピ
タキシャル層）、８…シリコン酸化膜、９…N+型エミッ
タ領域、11…Ｐ型半導体基板、12…N+型不純物埋込層、
13…Ｎ型エピタキシャル層、14…シリコン酸化膜、15…
N+型不純物拡散層、16…Ｐ型不純物拡散層（ベース領
域）、17…N+型エミッタ領域。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/33 - 21/331 H01L 29/68 - 29/737 H01L 21/205 H01L 21/31 H01L 21/365 H01L 21/469 H01L 21/86
Claims (1)
- 【請求項１】半導体基板にコレクタ領域として第１導電
型の第１の不純物拡散層および第１のエピタキシャル層
を成長する工程と、この第１のエピタキシャル層の表面
のベース領域に相当する領域に第１導電型の高濃度の第
２不純物拡散層を形成する工程と、この第２不純物拡散
層の上にベース領域としての第２導電型の第２エピタキ
シャル層を形成する工程と、この第２エピタキシャル層
に第１導電型の高濃度エミッタ領域を形成する工程とを
含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2217699A JP2943280B2 (ja) | 1990-08-18 | 1990-08-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2217699A JP2943280B2 (ja) | 1990-08-18 | 1990-08-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0499330A JPH0499330A (ja) | 1992-03-31 |
| JP2943280B2 true JP2943280B2 (ja) | 1999-08-30 |
Family
ID=16708342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2217699A Expired - Lifetime JP2943280B2 (ja) | 1990-08-18 | 1990-08-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2943280B2 (ja) |
-
1990
- 1990-08-18 JP JP2217699A patent/JP2943280B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0499330A (ja) | 1992-03-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Effective date: 20051226 Free format text: JAPANESE INTERMEDIATE CODE: A7421 |