JPH0834214B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0834214B2 JPH0834214B2 JP61114594A JP11459486A JPH0834214B2 JP H0834214 B2 JPH0834214 B2 JP H0834214B2 JP 61114594 A JP61114594 A JP 61114594A JP 11459486 A JP11459486 A JP 11459486A JP H0834214 B2 JPH0834214 B2 JP H0834214B2
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- polysilicon layer
- opening
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体技術さらには半導体集積回路装置
に適用して特に有効な技術に関するもので、例えば半導
体集積回路装置におけるバイポーラトランジスタの形成
に利用して有効な技術に関する。
に適用して特に有効な技術に関するもので、例えば半導
体集積回路装置におけるバイポーラトランジスタの形成
に利用して有効な技術に関する。
［従来の技術］ バイポーラ集積回路においては、N+型埋込層の上にエ
ピタキシャル層を成長させ、このエピタキシャル層にベ
ース領域を、またベース領域の表面にエミッタ領域を形
成した縦型トランジスタが主流である。近年、この種の
縦型トランジスタの高性能化のため開発されている技術
にあっては、ベース領域及びエミッタ領域がますます浅
拡散化される傾向にある。
ピタキシャル層を成長させ、このエピタキシャル層にベ
ース領域を、またベース領域の表面にエミッタ領域を形
成した縦型トランジスタが主流である。近年、この種の
縦型トランジスタの高性能化のため開発されている技術
にあっては、ベース領域及びエミッタ領域がますます浅
拡散化される傾向にある。
例えば、ベース領域を浅くし、かつエミッタ領域を不
純物をドープした多結晶シリコン層からの拡散によって
形成する技術が、日経マグロウヒル社発行、「日経エレ
クトロニクス」1973年３月26日号、第84〜105頁に示さ
れている。
純物をドープした多結晶シリコン層からの拡散によって
形成する技術が、日経マグロウヒル社発行、「日経エレ
クトロニクス」1973年３月26日号、第84〜105頁に示さ
れている。
［発明が解決しようとする問題点］ バイポーラトランジスタにおいては、ベース・エミッ
タ間が逆にバイアスされてブレークダウンを起こすと、
hFE（電流増幅率）が劣化してしまう。特に、エミッタ
領域の浅拡散化が進むと、ベース２とエミッタ３の構造
を示す第４図におけるＸ−Ｘ′線及びＹ−Ｙ′線に沿っ
た濃度勾配を示す第５図（Ａ），（Ｂ）からも分かるよ
うに、エミッタ領域３の底部よりも表面側の方がエミッ
タ及びベースの不純物濃度がそれぞれ高いためPN接合の
空乏層の幅が狭くなり、空乏層内の電界強度が高くな
る。そのため、エミッタ・ベース間ブレークダウン時
に、エミッタ界面近くで強電界集中が起こり、これによ
ってホットエレクトロンが発生し、かかるホットエレク
トロンがエミッタ・ベース接合近傍を覆う絶縁膜にダメ
ージを与えたり不要な電荷を帯びることとなることなど
により、エミッタ・ベース接合表面へ悪影響を与え、そ
の結果としてはトランジスタのhFEが劣化するという問
題点があることが本発明者によって明らかにされた。
タ間が逆にバイアスされてブレークダウンを起こすと、
hFE（電流増幅率）が劣化してしまう。特に、エミッタ
領域の浅拡散化が進むと、ベース２とエミッタ３の構造
を示す第４図におけるＸ−Ｘ′線及びＹ−Ｙ′線に沿っ
た濃度勾配を示す第５図（Ａ），（Ｂ）からも分かるよ
うに、エミッタ領域３の底部よりも表面側の方がエミッ
タ及びベースの不純物濃度がそれぞれ高いためPN接合の
空乏層の幅が狭くなり、空乏層内の電界強度が高くな
る。そのため、エミッタ・ベース間ブレークダウン時
に、エミッタ界面近くで強電界集中が起こり、これによ
ってホットエレクトロンが発生し、かかるホットエレク
トロンがエミッタ・ベース接合近傍を覆う絶縁膜にダメ
ージを与えたり不要な電荷を帯びることとなることなど
により、エミッタ・ベース接合表面へ悪影響を与え、そ
の結果としてはトランジスタのhFEが劣化するという問
題点があることが本発明者によって明らかにされた。
しかも、エミッタ及びベース領域の浅拡散化に伴って
ベース幅も狭くなる傾向にあるが、ベース幅が狭くなる
とベース・コレクタ（N+型埋込層）接合部の空乏層がエ
ミッタ領域まで達し、いわゆるパンチスルーと呼ばれる
降伏電流が流れてしまう。そのため、ベース幅が狭くな
るとベース不純物濃度を高くして空乏層の拡がりを抑え
る必要が生じる。しかるに、ベース濃度を高くすると、
エミッタ・ベース接合部の空乏層が狭くなり、ますます
上述した強電界集中が起き易くなって、トランジスタの
hFEが劣化するおそれが大きくなる。
ベース幅も狭くなる傾向にあるが、ベース幅が狭くなる
とベース・コレクタ（N+型埋込層）接合部の空乏層がエ
ミッタ領域まで達し、いわゆるパンチスルーと呼ばれる
降伏電流が流れてしまう。そのため、ベース幅が狭くな
るとベース不純物濃度を高くして空乏層の拡がりを抑え
る必要が生じる。しかるに、ベース濃度を高くすると、
エミッタ・ベース接合部の空乏層が狭くなり、ますます
上述した強電界集中が起き易くなって、トランジスタの
hFEが劣化するおそれが大きくなる。
この発明の目的は、半導体領域が浅拡散化されてもエ
ミッタ領域の界面近くでの強電界集中を生じにくくし
て、トランジスタのhFE等の劣化を防止し、耐久性及び
信頼性を向上させることができるような半導体技術を提
供することにある。
ミッタ領域の界面近くでの強電界集中を生じにくくし
て、トランジスタのhFE等の劣化を防止し、耐久性及び
信頼性を向上させることができるような半導体技術を提
供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴
については、本明細書の記述および添附図面から明らか
になるであろう。
については、本明細書の記述および添附図面から明らか
になるであろう。
［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
すなわち、ベース領域上に形成された比較的不純物濃
度の高いエミッタ領域の周囲の少なくとも界面近くに、
これよりも不純物濃度の低いエミッタ領域と同一導電型
の緩衝用半導体領域を設けるものである。
度の高いエミッタ領域の周囲の少なくとも界面近くに、
これよりも不純物濃度の低いエミッタ領域と同一導電型
の緩衝用半導体領域を設けるものである。
［作用］ 上記した手段によれば、エミッタ周囲の緩衝用半導体
領域によって、ベース・エミッタ接合部の空乏層の拡が
りが大きくなって、エミッタ領域の界面近くでの強電界
集中を生じにくくして、トランジスタのhFE等の劣化を
防止し、耐久性及び信頼性を向上させるという上記目的
を達成することができる。
領域によって、ベース・エミッタ接合部の空乏層の拡が
りが大きくなって、エミッタ領域の界面近くでの強電界
集中を生じにくくして、トランジスタのhFE等の劣化を
防止し、耐久性及び信頼性を向上させるという上記目的
を達成することができる。
［実施例］ 第１図には、本発明に係るバイポーラトランジスタの
ベース・エミッタ部の構造の一実施例が示されている。
ベース・エミッタ部の構造の一実施例が示されている。
この実施例では、コレクタ領域としての埋込層（図示
省略）の上に成長されたN-型エピタキシャル層のような
半導体基体１の主面上に、真性ベース領域2aと外部ベー
ス領域2bとからなるグラフトベース構造のＰ型ベース領
域が形成されている。そして、このベース領域の真性ベ
ース領域2a上に、N+型エミッタ領域３が形成され、さら
に、このN+型エミッタ領域３の周囲にはこれト同一導電
型で、それよりも不純物濃度が低くかつ浅いN-型半導体
領域４が形成された構造にされている。このような二重
エミッタ構造は高濃度エミッタ領域３の形成前に、第１
図に破線Ａで示すごとく、これよりひと回り大きなN-型
半導体領域を形成してから、その内側にＮ型不純物を高
濃度に導入することにより容易に形成することができ
る。
省略）の上に成長されたN-型エピタキシャル層のような
半導体基体１の主面上に、真性ベース領域2aと外部ベー
ス領域2bとからなるグラフトベース構造のＰ型ベース領
域が形成されている。そして、このベース領域の真性ベ
ース領域2a上に、N+型エミッタ領域３が形成され、さら
に、このN+型エミッタ領域３の周囲にはこれト同一導電
型で、それよりも不純物濃度が低くかつ浅いN-型半導体
領域４が形成された構造にされている。このような二重
エミッタ構造は高濃度エミッタ領域３の形成前に、第１
図に破線Ａで示すごとく、これよりひと回り大きなN-型
半導体領域を形成してから、その内側にＮ型不純物を高
濃度に導入することにより容易に形成することができ
る。
上記のごとくエミッタ領域３の周囲に低濃度半導体領
域４が形成されたトランジスタにおいては、エミッタ領
域周縁部のプロファイルが、第１図におけるＺ−Ｚ′線
に沿った濃度勾配を示す第２図（Ａ）のようになる。
域４が形成されたトランジスタにおいては、エミッタ領
域周縁部のプロファイルが、第１図におけるＺ−Ｚ′線
に沿った濃度勾配を示す第２図（Ａ）のようになる。
つまり、Ｐ型ベース領域2aに接触するＮ型エミッタ領
域３の界面近くの不純物濃度が低くされる。そのため、
界面近くでのベース・エミッタ接合部の空乏層の拡がり
が大きくなって、逆バイアス状態での空乏層内の電界強
度が低くされる。これによって、ブレークダウン時の界
面近くでのホットエレクトロンの発生が抑制され、トラ
ンジスタのhFEの劣化が防止される。
域３の界面近くの不純物濃度が低くされる。そのため、
界面近くでのベース・エミッタ接合部の空乏層の拡がり
が大きくなって、逆バイアス状態での空乏層内の電界強
度が低くされる。これによって、ブレークダウン時の界
面近くでのホットエレクトロンの発生が抑制され、トラ
ンジスタのhFEの劣化が防止される。
なお、上記実施例において第２図の（Ｂ）に示すよう
に、緩衝領域として作用するエミッタ領域周囲の低濃度
半導体領域４は、Ｐ型ベース領域表面へのＮ型不純物導
入による形成の際のＮ型不純物のドーズ量をＰ型をＮ型
に変換させない程度に少なめにしてP-型半導体領域とす
るようにしてもよく、これによって、エミッタ・ベース
接合部の界面近くでの空乏層の拡がりを大きくして強電
界集中を回避することができる。
に、緩衝領域として作用するエミッタ領域周囲の低濃度
半導体領域４は、Ｐ型ベース領域表面へのＮ型不純物導
入による形成の際のＮ型不純物のドーズ量をＰ型をＮ型
に変換させない程度に少なめにしてP-型半導体領域とす
るようにしてもよく、これによって、エミッタ・ベース
接合部の界面近くでの空乏層の拡がりを大きくして強電
界集中を回避することができる。
次に、上記実施例のベース・エミッタ部の構造を、SE
PT（セレクティブ・エッチング・オブ・ポリシリコン・
テクノロジ）と呼ばれるトランジスタ製造技術を用いて
実現する場合の一実施例を、第３図を用いて説明する。
PT（セレクティブ・エッチング・オブ・ポリシリコン・
テクノロジ）と呼ばれるトランジスタ製造技術を用いて
実現する場合の一実施例を、第３図を用いて説明する。
なお、第３図の実施例においては、ベース及びエミッ
タ領域の形成されるべき素子領域を他の素子領域から分
離するための素子分離領域10及びコレクタ領域としての
埋込量（図示省略）の形成は、公知の一般的な手法を用
いて行っているので、省略して説明する。
タ領域の形成されるべき素子領域を他の素子領域から分
離するための素子分離領域10及びコレクタ領域としての
埋込量（図示省略）の形成は、公知の一般的な手法を用
いて行っているので、省略して説明する。
埋込層の上に気相成長法により形成されたN-型エピタ
キシャル層１の表面には酸化シリコン膜11と窒化シリコ
ン膜12が形成され、外部ベース領域となるべき部分の表
面の窒化シリコン膜12が選択的に除去されて開口部12a
が形成される（第３図（Ａ））。
キシャル層１の表面には酸化シリコン膜11と窒化シリコ
ン膜12が形成され、外部ベース領域となるべき部分の表
面の窒化シリコン膜12が選択的に除去されて開口部12a
が形成される（第３図（Ａ））。
上記開口部12aの周囲にポリシリコン層13を形成した
後、ボロンのようなＰ型不純物のイオン打込みを行いア
ニールすることによって、ポリシリコン層13及びベース
領域となるべき部分にＰ型不純物が導入される。このと
き、第３図（Ｂ）に示すように、真性ベース領域2aとな
るべき部分には、窒化シリコン膜12及び酸化シリコン膜
11を介してボロンが打ち込まれるため、外部ベース領域
2bとなる部分よりも真性ベース領域部分の2aの方が浅く
打ち込みが行われる。
後、ボロンのようなＰ型不純物のイオン打込みを行いア
ニールすることによって、ポリシリコン層13及びベース
領域となるべき部分にＰ型不純物が導入される。このと
き、第３図（Ｂ）に示すように、真性ベース領域2aとな
るべき部分には、窒化シリコン膜12及び酸化シリコン膜
11を介してボロンが打ち込まれるため、外部ベース領域
2bとなる部分よりも真性ベース領域部分の2aの方が浅く
打ち込みが行われる。
次に、外部ベース領域2bの表面の酸化シリコン膜11を
選択的に除去した後、その表面に再びボロンを浅くかつ
高濃度に導入する。それから、CVD法により全面的にノ
ンドープポリシリコン層14を形成した後、熱処理を行
う。すると、真性ベース領域2a及び外部ベース領域2bの
不純物が活性化され、かつ拡散してベース領域が成長す
るとともに、外部ベース領域2b及び一層目のポリシリコ
ン層13内のボロンがその上のノンドープポリシリコン層
14に向かって、第３図（Ｃ）に破線Ｂで示すように拡散
する。
選択的に除去した後、その表面に再びボロンを浅くかつ
高濃度に導入する。それから、CVD法により全面的にノ
ンドープポリシリコン層14を形成した後、熱処理を行
う。すると、真性ベース領域2a及び外部ベース領域2bの
不純物が活性化され、かつ拡散してベース領域が成長す
るとともに、外部ベース領域2b及び一層目のポリシリコ
ン層13内のボロンがその上のノンドープポリシリコン層
14に向かって、第３図（Ｃ）に破線Ｂで示すように拡散
する。
上記ポリシリコン層14に対し、ヒドラジンのようなエ
ッチング液を用いてエッチングを行うと、ボロンが拡散
されていないポリシリコン部分のみ選択的に除去されて
開口部15が形成される。ここで、上記ポリシリコン層14
をイオン打込みマスクとして、リンもしくはひ素のよう
なＮ型不純物のイオン打込みを行うと、開口部15の内側
の基板表面にのみＮ型不純物が導入され、N-型半導体領
域16が形成される（第３図（Ｄ））。
ッチング液を用いてエッチングを行うと、ボロンが拡散
されていないポリシリコン部分のみ選択的に除去されて
開口部15が形成される。ここで、上記ポリシリコン層14
をイオン打込みマスクとして、リンもしくはひ素のよう
なＮ型不純物のイオン打込みを行うと、開口部15の内側
の基板表面にのみＮ型不純物が導入され、N-型半導体領
域16が形成される（第３図（Ｄ））。
次に、ベース引出し電極としてのポリシリコン層14の
表面に、熱酸化によって酸化シリコン膜17を形成した
後、この酸化シリコン膜17をマスクとしてエッチングを
行って基板表面の窒化シリコン膜12及び酸化シリコン膜
11に開口部18を形成する。すると、ポリシリコン層14の
酸化によって形成される酸化シリコン膜17は元のポリシ
リコン層14よりも膨張するため、開口部18は、前記ポリ
シリコンの開口部15よりもひと回り小さくなる。そこ
で、この開口部18の内側およびその周縁にかけて、ポリ
シリコン層19を形成した後、Ｎ型不純物を打ち込んで熱
拡散させると、真性ベース領域2aの表面にこれよりもひ
と回り小さなＮ型エミッタ領域３が形成される（第３図
（Ｅ））。このとき、エミッタ領域３の周囲に前記N-型
半導体領域16の周縁部が緩衝用低濃度半導体領域４とし
て残り、第１図に示されているようなエミッタ・ベース
構造と同一の構造が得られる。
表面に、熱酸化によって酸化シリコン膜17を形成した
後、この酸化シリコン膜17をマスクとしてエッチングを
行って基板表面の窒化シリコン膜12及び酸化シリコン膜
11に開口部18を形成する。すると、ポリシリコン層14の
酸化によって形成される酸化シリコン膜17は元のポリシ
リコン層14よりも膨張するため、開口部18は、前記ポリ
シリコンの開口部15よりもひと回り小さくなる。そこ
で、この開口部18の内側およびその周縁にかけて、ポリ
シリコン層19を形成した後、Ｎ型不純物を打ち込んで熱
拡散させると、真性ベース領域2aの表面にこれよりもひ
と回り小さなＮ型エミッタ領域３が形成される（第３図
（Ｅ））。このとき、エミッタ領域３の周囲に前記N-型
半導体領域16の周縁部が緩衝用低濃度半導体領域４とし
て残り、第１図に示されているようなエミッタ・ベース
構造と同一の構造が得られる。
なお、上記実施例ではSEPT技術を応用してエミッタ領
域３の周囲に、強電界集中を防止するための緩衝用低濃
度半導体領域４を形成しているが、緩衝用低濃度半導体
領域４の形成の仕方は、それに限定されるものではな
い。例えば、エミッタ形成用開口部を基板表面の絶縁膜
（11,12）に形成してこの開口部より不純物を導入し
て、その後緩衝用低濃度半導体領域４となるべきN-型半
導体領域16を形成した後、全面的に酸化シリコン膜のよ
うな絶縁膜を被着し、エッチバックを行って開口部の内
側にいわゆるサイドウォールと呼ばれる絶縁物を残して
開口面積を減少させ、それからその開口部から基板表面
へＮ型不純物を導入させてひと回り小さなエミッタ領域
を形成してその周囲に緩衝用低濃度半導体領域４を残す
ようにしてもよい。
域３の周囲に、強電界集中を防止するための緩衝用低濃
度半導体領域４を形成しているが、緩衝用低濃度半導体
領域４の形成の仕方は、それに限定されるものではな
い。例えば、エミッタ形成用開口部を基板表面の絶縁膜
（11,12）に形成してこの開口部より不純物を導入し
て、その後緩衝用低濃度半導体領域４となるべきN-型半
導体領域16を形成した後、全面的に酸化シリコン膜のよ
うな絶縁膜を被着し、エッチバックを行って開口部の内
側にいわゆるサイドウォールと呼ばれる絶縁物を残して
開口面積を減少させ、それからその開口部から基板表面
へＮ型不純物を導入させてひと回り小さなエミッタ領域
を形成してその周囲に緩衝用低濃度半導体領域４を残す
ようにしてもよい。
以上説明したように、上記実施例では、ベース領域上
に形成された比較的不純物濃度の高いエミッタ領域の周
囲の少なくとも界面近くにこれよりも不純物濃度の低い
緩衝用半導体領域を設けるようにしたので、エミッタ周
囲の緩衝用半導体領域によって、ベース・エミッタ接合
部の空乏層の拡がりが大きくされるという作用により、
エミッタ領域の界面近くでの強電界集中が生じにくくな
って、トランジスタのhFE等の劣化が防止され、耐久性
及び信頼性が向上されるという効果がある。
に形成された比較的不純物濃度の高いエミッタ領域の周
囲の少なくとも界面近くにこれよりも不純物濃度の低い
緩衝用半導体領域を設けるようにしたので、エミッタ周
囲の緩衝用半導体領域によって、ベース・エミッタ接合
部の空乏層の拡がりが大きくされるという作用により、
エミッタ領域の界面近くでの強電界集中が生じにくくな
って、トランジスタのhFE等の劣化が防止され、耐久性
及び信頼性が向上されるという効果がある。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば上記実施例で
は、ベース領域が真性ベース領域2aとその外側の外部ベ
ース領域2bとからなるグラフトベース構造のトランジス
タに適用したものについて説明したが、ベース領域がグ
ラフトベース構造でないトランジスタに対しても適用す
ることができる。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば上記実施例で
は、ベース領域が真性ベース領域2aとその外側の外部ベ
ース領域2bとからなるグラフトベース構造のトランジス
タに適用したものについて説明したが、ベース領域がグ
ラフトベース構造でないトランジスタに対しても適用す
ることができる。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野である縦型バイポーラト
ランジスタに適用した場合について説明したが、この発
明はそれに限定されるものでなく横型トランジスタやバ
イポーラトランジスタ以外の半導体素子の形成に利用す
ることができる。
明をその背景となった利用分野である縦型バイポーラト
ランジスタに適用した場合について説明したが、この発
明はそれに限定されるものでなく横型トランジスタやバ
イポーラトランジスタ以外の半導体素子の形成に利用す
ることができる。
［発明の効果］ 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記のとおりであ
る。
って得られる効果を簡単に説明すれば下記のとおりであ
る。
すなわち、半導体領域が浅拡散化されてもエミッタ領
域の界面近くでの強電界集中が生じにくくなって、トラ
ンジスタのhFE等の劣化が防止され、耐久性及び信頼性
が向上される。
域の界面近くでの強電界集中が生じにくくなって、トラ
ンジスタのhFE等の劣化が防止され、耐久性及び信頼性
が向上される。
【図面の簡単な説明】 第１図は、本発明に係るバイポーラトランジスタのベー
ス・エミッタ部分の構造の一実施例を示す断面図、 第２図（Ａ），（Ｂ）はそのＺ−Ｚ′線に沿った不純物
濃度勾配を示す説明図、 第３図（Ａ）〜（Ｅ）は本発明に係るバイポーラトラン
ジスタの構造を得るためのプロセスの一例を示す断面
図、 第４図は従来のバイポーラトランジスタのベース・エミ
ッタ部分の構造の一例を示す断面図、 第５図（Ａ），（Ｂ）は第４図におけるＸ−Ｘ′線及び
Ｙ−Ｙ線に沿った不純物濃度勾配を示す説明図である。 １……半導体基体（エピタキシャル層）、2a……真性ベ
ース領域、2b……外部ベース領域、３……エミッタ領
域、４……緩衝用低濃度半導体領域、11……酸化シリコ
ン膜、12……窒化シリコン膜、13,14……ポリシリコン
層、15,18……開口部、17……酸化シリコン膜、19……
エミッタ用ポリシリコン層。
ス・エミッタ部分の構造の一実施例を示す断面図、 第２図（Ａ），（Ｂ）はそのＺ−Ｚ′線に沿った不純物
濃度勾配を示す説明図、 第３図（Ａ）〜（Ｅ）は本発明に係るバイポーラトラン
ジスタの構造を得るためのプロセスの一例を示す断面
図、 第４図は従来のバイポーラトランジスタのベース・エミ
ッタ部分の構造の一例を示す断面図、 第５図（Ａ），（Ｂ）は第４図におけるＸ−Ｘ′線及び
Ｙ−Ｙ線に沿った不純物濃度勾配を示す説明図である。 １……半導体基体（エピタキシャル層）、2a……真性ベ
ース領域、2b……外部ベース領域、３……エミッタ領
域、４……緩衝用低濃度半導体領域、11……酸化シリコ
ン膜、12……窒化シリコン膜、13,14……ポリシリコン
層、15,18……開口部、17……酸化シリコン膜、19……
エミッタ用ポリシリコン層。
Claims (1)
- 【請求項１】第１導電型の半導体基体の表面に、酸化シ
リコン膜と窒化シリコン膜との積層構成の膜を形成し、
外部ベース領域となるべき部分の表面の窒化シリコン膜
を選択的の除去して該窒化シリコン膜に開口部を形成す
る工程と、 上記開口部が形成された後の上記半導体基体表面への第
２導電型の不純物のイオン打込み及びアニールによっ
て、上記積層構成の膜下の上記半導体基体表面に第２導
電型の真性ベース領域を形成するとともに上記開口部下
の上記半導体基体表面に第２導電型の外部ベース領域を
形成する工程と、 上記窒化シリコン膜をマスクとして使用するエツチング
によって上記外部ベース領域の表面の酸化シリコン膜を
選択的に除去する工程と、 化学的気相法により全面的にノンドープの第１のポリシ
リコン層を形成した後、熱処理を行なうことによって、
上記外部ベース領域の第２導電型の不純物を上記ノンド
ープの第１のポリシリコン層に拡散せしめる工程と、 上記第１のポリシリコン層の上記第２導電型の不純物が
拡散されていない部分を選択的に除去するエツチング液
の使用により上記第１のポリシリコン層に開口部を形成
する工程と、 上記第１のポリシリコン層をイオン打込みマスクとする
第１導電型の不純物のイオン打込みによって、上記開口
部の内側の基板表面にのみ第１導電型の不純物を導入
し、第１導電型の半導体領域を形成する工程と、 上記第１のポリシリコン層の表面に、熱酸化によって酸
化シリコン膜を形成した後、この酸化シリコン膜をマス
クとしてエッチングを行なって基体表面の窒化シリコン
膜及び酸化シリコン膜に開口を形成する工程と、 上記開口部の内側およびその周縁にかけて、第２のポリ
シリコン層を形成した後、第１導電型の不純物を打ち込
み熱拡散させて、上記真性ベース領域の表面に第１導電
型のエミッタ領域を形成する工程とを含み、上記第１の
ポリシリコン層をベース引出電極となし、上記第２のポ
リシリコン層をエミッタ電極となすことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61114594A JPH0834214B2 (ja) | 1986-05-21 | 1986-05-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61114594A JPH0834214B2 (ja) | 1986-05-21 | 1986-05-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62272567A JPS62272567A (ja) | 1987-11-26 |
| JPH0834214B2 true JPH0834214B2 (ja) | 1996-03-29 |
Family
ID=14641767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61114594A Expired - Fee Related JPH0834214B2 (ja) | 1986-05-21 | 1986-05-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834214B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2504553B2 (ja) * | 1989-01-09 | 1996-06-05 | 株式会社東芝 | バイポ―ラトランジスタを有する半導体装置の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4832481A (ja) * | 1971-08-30 | 1973-04-28 | ||
| JPS56135965A (en) * | 1980-03-28 | 1981-10-23 | Nec Corp | Semiconductor device |
| JPS57122568A (en) * | 1981-01-23 | 1982-07-30 | Hitachi Ltd | Semiconductor device |
-
1986
- 1986-05-21 JP JP61114594A patent/JPH0834214B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4832481A (ja) * | 1971-08-30 | 1973-04-28 | ||
| JPS56135965A (en) * | 1980-03-28 | 1981-10-23 | Nec Corp | Semiconductor device |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS62272567A (ja) | 1987-11-26 |
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