JPH07273127A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07273127A JPH07273127A JP6316394A JP6316394A JPH07273127A JP H07273127 A JPH07273127 A JP H07273127A JP 6316394 A JP6316394 A JP 6316394A JP 6316394 A JP6316394 A JP 6316394A JP H07273127 A JPH07273127 A JP H07273127A
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Abstract
(57)【要約】
【目的】 熱拡散工程等によるＮ+ 埋込層２からの縦型
素子の最下層への不純物拡散を減少させ、最下層の厚さ
の減少を抑制して、縦型素子の電気的特性の向上を図
る。 【構成】 縦型素子の電流路を形成する、一導電型の不
純物（例えば、Ｐ型シリコン基板に対してＮ型のアンチ
モン）が高濃度に拡散された埋込層２の上部面に対し
て、逆導電型の不純物（例えば、埋込層２がＮ型のとき
はボロン）のイオン注入を行う。これによって形成され
るイオン注入層８からの、縦型素子の最下層３への上向
きの逆導電型不純物の熱拡散により、埋込層２からの上
方向への一導電型不純物の熱拡散を相殺し、熱処理工程
における埋込層２の上方への広がりを抑制する。 【効果】 埋込層の熱拡散による縦型素子の下層膜の浸
食を抑制することが可能となるので、例えば、縦型バイ
ポーラトランジスタのコレクタ層の所要の厚さが確保さ
れトランジスタの耐圧を向上することが可能となる。
素子の最下層への不純物拡散を減少させ、最下層の厚さ
の減少を抑制して、縦型素子の電気的特性の向上を図
る。 【構成】 縦型素子の電流路を形成する、一導電型の不
純物（例えば、Ｐ型シリコン基板に対してＮ型のアンチ
モン）が高濃度に拡散された埋込層２の上部面に対し
て、逆導電型の不純物（例えば、埋込層２がＮ型のとき
はボロン）のイオン注入を行う。これによって形成され
るイオン注入層８からの、縦型素子の最下層３への上向
きの逆導電型不純物の熱拡散により、埋込層２からの上
方向への一導電型不純物の熱拡散を相殺し、熱処理工程
における埋込層２の上方への広がりを抑制する。 【効果】 埋込層の熱拡散による縦型素子の下層膜の浸
食を抑制することが可能となるので、例えば、縦型バイ
ポーラトランジスタのコレクタ層の所要の厚さが確保さ
れトランジスタの耐圧を向上することが可能となる。
Description
【０００１】
【産業の利用分野】本発明は、半導体基板に形成される
縦型素子を改良した半導体装置に関し、特に、半導体基
板に集積されるバイポーラトランジスタの耐圧を改良し
た半導体装置に関する。
縦型素子を改良した半導体装置に関し、特に、半導体基
板に集積されるバイポーラトランジスタの耐圧を改良し
た半導体装置に関する。
【０００２】
【従来の技術】従来の縦型ＮＰＮトランジスタを含む半
導体装置の例について図４を参照して説明する。同図に
おいて、半導体装置は、Ｐ型不純物が低濃度で拡散され
たＰ-基板１と、Ｎ型不純物が高度濃度で注入された低
抵抗のＮ+ 埋込層であるコレクタ埋込電極層２と、Ｐ-
基板１及びコレクタ埋込電極層２の上に形成された、Ｎ
型不純物が低濃度で注入された高抵抗のＮ- エピタキシ
ャル層３と、コレクタ埋込電極層２及びＮ型不純物が高
濃度で注入されたＮ+ コレクタ層６相互間を接続する低
抵抗のＮ+ 埋込電極取出拡散層４と、コレクタ埋込電極
層２の上部に形成されたＰ- 型のベース層５と、Ｎ型高
濃度不純物層のＮ+ エミッタ層７と、によって構成され
ている。
導体装置の例について図４を参照して説明する。同図に
おいて、半導体装置は、Ｐ型不純物が低濃度で拡散され
たＰ-基板１と、Ｎ型不純物が高度濃度で注入された低
抵抗のＮ+ 埋込層であるコレクタ埋込電極層２と、Ｐ-
基板１及びコレクタ埋込電極層２の上に形成された、Ｎ
型不純物が低濃度で注入された高抵抗のＮ- エピタキシ
ャル層３と、コレクタ埋込電極層２及びＮ型不純物が高
濃度で注入されたＮ+ コレクタ層６相互間を接続する低
抵抗のＮ+ 埋込電極取出拡散層４と、コレクタ埋込電極
層２の上部に形成されたＰ- 型のベース層５と、Ｎ型高
濃度不純物層のＮ+ エミッタ層７と、によって構成され
ている。
【０００３】
【発明が解決しようとする課題】かかる縦型バイポーラ
トランジスタを高耐圧化する場合、エピタキシャル層３
がトランジスタのコレクタ領域となるため、ベース層５
とコレクタ埋込電極層２相互間の、高抵抗層のＮ- エピ
タキシャル層３の厚さＡを増すようにしている。この場
合、Ｎ+ 埋込層２が基板表面から遠くなる。これによっ
て、コレクタの寄生抵抗成分が増大するため、コレクタ
埋込電極取出拡散層４の熱拡散時間を増してより深く不
純物を拡散させる。
トランジスタを高耐圧化する場合、エピタキシャル層３
がトランジスタのコレクタ領域となるため、ベース層５
とコレクタ埋込電極層２相互間の、高抵抗層のＮ- エピ
タキシャル層３の厚さＡを増すようにしている。この場
合、Ｎ+ 埋込層２が基板表面から遠くなる。これによっ
て、コレクタの寄生抵抗成分が増大するため、コレクタ
埋込電極取出拡散層４の熱拡散時間を増してより深く不
純物を拡散させる。
【０００４】この場合、コレクタ埋込電極取出拡散層４
の拡散だけでなく、Ｎ+ 埋込層２の不純物もエピタキシ
ャル層３に拡散する。そうすると、エピタキシャル層３
の厚さＡは、増加量の半分程度しか増えない。また、長
い熱処理時間のために工程の処理時間が増加し、Ｎ+ 埋
込層２の横方向への広がりも増えて素子面積が増加し、
結果として製造コストが上昇する。
の拡散だけでなく、Ｎ+ 埋込層２の不純物もエピタキシ
ャル層３に拡散する。そうすると、エピタキシャル層３
の厚さＡは、増加量の半分程度しか増えない。また、長
い熱処理時間のために工程の処理時間が増加し、Ｎ+ 埋
込層２の横方向への広がりも増えて素子面積が増加し、
結果として製造コストが上昇する。
【０００５】よって、本発明は、埋込層上に縦型素子が
形成される半導体装置において、埋込電極取出拡散層形
成等の際の熱拡散によるＮ+ 埋込層からの縦型素子の最
下層への不純物拡散を減少させ、縦型素子の最下層の厚
さの減少を抑制し、縦型素子の高耐圧性等の電気的特性
の確保を容易にすることを目的とする。
形成される半導体装置において、埋込電極取出拡散層形
成等の際の熱拡散によるＮ+ 埋込層からの縦型素子の最
下層への不純物拡散を減少させ、縦型素子の最下層の厚
さの減少を抑制し、縦型素子の高耐圧性等の電気的特性
の確保を容易にすることを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
本発明の半導体装置は、半導体基板に一導電型の不純物
を高濃度に拡散して形成される埋込層と、上記埋込層の
上方に形成される縦型素子と、上記埋込層及び上記縦型
素子相互間に、上記埋込層とは逆導電型の不純物を拡散
して形成されて、上記埋込層の上記縦型素子領域への拡
散を抑制する拡散抑制層と、を備えることを特徴とす
る。
本発明の半導体装置は、半導体基板に一導電型の不純物
を高濃度に拡散して形成される埋込層と、上記埋込層の
上方に形成される縦型素子と、上記埋込層及び上記縦型
素子相互間に、上記埋込層とは逆導電型の不純物を拡散
して形成されて、上記埋込層の上記縦型素子領域への拡
散を抑制する拡散抑制層と、を備えることを特徴とす
る。
【０００７】
【作用】半導体装置の基板上において、例えば、縦型ト
ランジスタ構造を形成する部分の下部に埋込層を形成し
てトランジスタの電流通路が形成される。この埋込層は
一導電型の半導体基板に逆導電型の不純物（例えば、Ｐ
型シリコン基板に対してＮ型のアンチモン）を高濃度に
拡散することによって形成される。この埋込層の上部
に、埋込層とは逆導電型の不純物（例えば、埋込層２が
Ｎ型のときはＰ型のボロン）のイオン注入を行って拡散
抑制層を形成する。後の熱処理工程において、この拡散
抑制層からの上向きの逆導電型不純物の拡散により、埋
込層からの上方向への一導電型不純物の拡散を相殺し、
埋込層が上方の縦型素子領域へ広がることを抑制する。
ランジスタ構造を形成する部分の下部に埋込層を形成し
てトランジスタの電流通路が形成される。この埋込層は
一導電型の半導体基板に逆導電型の不純物（例えば、Ｐ
型シリコン基板に対してＮ型のアンチモン）を高濃度に
拡散することによって形成される。この埋込層の上部
に、埋込層とは逆導電型の不純物（例えば、埋込層２が
Ｎ型のときはＰ型のボロン）のイオン注入を行って拡散
抑制層を形成する。後の熱処理工程において、この拡散
抑制層からの上向きの逆導電型不純物の拡散により、埋
込層からの上方向への一導電型不純物の拡散を相殺し、
埋込層が上方の縦型素子領域へ広がることを抑制する。
【０００８】この結果、縦型素子の下層（例えば、縦型
トランジスタのコレクタ層）の所要の膜厚が確保され、
縦型素子の電気的特性、例えば、トランジスタの耐圧を
向上することが可能となる。
トランジスタのコレクタ層）の所要の膜厚が確保され、
縦型素子の電気的特性、例えば、トランジスタの耐圧を
向上することが可能となる。
【０００９】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。図１は、本発明にかかる半導体装置に形成
されたＮＰＮトランジスタの断面図を示している。同図
において図４と対応する部分には同一符号を付し、かか
る部分の説明は省略する。
て説明する。図１は、本発明にかかる半導体装置に形成
されたＮＰＮトランジスタの断面図を示している。同図
において図４と対応する部分には同一符号を付し、かか
る部分の説明は省略する。
【００１０】図１に示される半導体装置においては、縦
型素子であるＮＰＮトランジスタ構造（３，５，７）に
おける、コレクタ領域であるエピタキシャル層３の厚さ
Ａを確保するために、ベース層５下のＮ+ 埋込層２の上
部に、拡散抑制層としてボロンの拡散層８が形成され
る。エピタキシャル層３とＮ+ 埋込層２との間の、この
ボロンの拡散層８の存在によって、熱処理工程等におけ
る埋込層２からの不純物の上方向への拡散を拡散抑制層
８の逆極性の不純物の拡散によって相殺する。このた
め、例えば、長時間の熱拡散によって埋込電極取出用拡
散層４のＮ+ 埋込層２への深い拡散を図りつつ、ＮＰＮ
トランジスタ構造のコレクタ領域への、Ｎ+ 埋込層２の
上方向の広がりを減少することが可能となり、エミッタ
層７下のエピタキシャル層３の膜厚Ａが従来構成よりも
より厚く形成されている。他の構成は従来と同様であ
る。
型素子であるＮＰＮトランジスタ構造（３，５，７）に
おける、コレクタ領域であるエピタキシャル層３の厚さ
Ａを確保するために、ベース層５下のＮ+ 埋込層２の上
部に、拡散抑制層としてボロンの拡散層８が形成され
る。エピタキシャル層３とＮ+ 埋込層２との間の、この
ボロンの拡散層８の存在によって、熱処理工程等におけ
る埋込層２からの不純物の上方向への拡散を拡散抑制層
８の逆極性の不純物の拡散によって相殺する。このた
め、例えば、長時間の熱拡散によって埋込電極取出用拡
散層４のＮ+ 埋込層２への深い拡散を図りつつ、ＮＰＮ
トランジスタ構造のコレクタ領域への、Ｎ+ 埋込層２の
上方向の広がりを減少することが可能となり、エミッタ
層７下のエピタキシャル層３の膜厚Ａが従来構成よりも
より厚く形成されている。他の構成は従来と同様であ
る。
【００１１】図２は、上記Ｎ+ 埋込層２の構造を得るプ
ロセスを、ＮＰＮトランジスタの製造プロセスにおけ
る、基板状態からエピタキシャル層形成までについて示
している。同図において、図１と対応する部分には同一
符号を付している。
ロセスを、ＮＰＮトランジスタの製造プロセスにおけ
る、基板状態からエピタキシャル層形成までについて示
している。同図において、図１と対応する部分には同一
符号を付している。
【００１２】まず、Ｐ型シリコン基板１の熱酸化によっ
てシリコン基板１の表面に１μｍの厚さのシリコン酸化
膜（Ｓi Ｏ2 ）１１を形成する（図２（Ａ））。このシ
リコン酸化膜１１のＮ+ 埋込層２に相当する領域をフォ
トリソグラフィによって開口し、シリコン基板１の一部
を露出する（図２（Ｂ））。基板全体にアンチモン（Ｓ
ｂ）を含むシリカガラス１２を塗布する（図２
（Ｃ））。次に、熱処理を行い。熱拡散によってシリカ
ガラス１２中のアンチモンをシリコン基板１中に拡散
し、高濃度のＮ+ 埋込層２を形成する（図２（Ｄ））。
基板全体にフォトレジスト１３を塗布し、Ｎ+ 埋込層２
の、エミッタ層７の直下に該当する領域を開口する。こ
のフォトレジスト１３をマスクとしてボロンイオン１４
のイオン注入を行い、Ｎ+ 埋込層２上面にＰ型の拡散抑
制層８を形成する（図（Ｅ））。半導体基板に堆積され
た、フォトレジスト１３、シリカガラス１２、シリコン
酸化膜１１を除去する。その後、基板表面にエピタキシ
ャル成長法によってＮ- 型エピタキシャル層３を形成す
る（図２（Ｆ））。
てシリコン基板１の表面に１μｍの厚さのシリコン酸化
膜（Ｓi Ｏ2 ）１１を形成する（図２（Ａ））。このシ
リコン酸化膜１１のＮ+ 埋込層２に相当する領域をフォ
トリソグラフィによって開口し、シリコン基板１の一部
を露出する（図２（Ｂ））。基板全体にアンチモン（Ｓ
ｂ）を含むシリカガラス１２を塗布する（図２
（Ｃ））。次に、熱処理を行い。熱拡散によってシリカ
ガラス１２中のアンチモンをシリコン基板１中に拡散
し、高濃度のＮ+ 埋込層２を形成する（図２（Ｄ））。
基板全体にフォトレジスト１３を塗布し、Ｎ+ 埋込層２
の、エミッタ層７の直下に該当する領域を開口する。こ
のフォトレジスト１３をマスクとしてボロンイオン１４
のイオン注入を行い、Ｎ+ 埋込層２上面にＰ型の拡散抑
制層８を形成する（図（Ｅ））。半導体基板に堆積され
た、フォトレジスト１３、シリカガラス１２、シリコン
酸化膜１１を除去する。その後、基板表面にエピタキシ
ャル成長法によってＮ- 型エピタキシャル層３を形成す
る（図２（Ｆ））。
【００１３】この後は、通常の工程にてＮＰＮトランジ
スタを形成する。すなわち、図１に示すように、エピタ
キシャル層３の表面にシリコン酸化膜を形成し、この酸
化膜をマスクとして、Ｎ型の不純物を深く拡散して埋込
み電極取出し用拡散層４を形成する。次に、ベースのマ
スク工程を行い、Ｐ型不純物、例えば、ホウ素のプレデ
ポジション、拡散を行って、ベース領域５を形成する。
更に、エミッタ、コレクタのマスク工程を行い、Ｎ型不
純物の、例えばアンチモンのプレデポジションと拡散を
行って、コレクタ層６及びエミッタ層７を形成する。こ
の後、形成されたＮＰＮトランジスタと配線との接続の
ための図示しないコンタクト、保護膜等を形成して完成
する。
スタを形成する。すなわち、図１に示すように、エピタ
キシャル層３の表面にシリコン酸化膜を形成し、この酸
化膜をマスクとして、Ｎ型の不純物を深く拡散して埋込
み電極取出し用拡散層４を形成する。次に、ベースのマ
スク工程を行い、Ｐ型不純物、例えば、ホウ素のプレデ
ポジション、拡散を行って、ベース領域５を形成する。
更に、エミッタ、コレクタのマスク工程を行い、Ｎ型不
純物の、例えばアンチモンのプレデポジションと拡散を
行って、コレクタ層６及びエミッタ層７を形成する。こ
の後、形成されたＮＰＮトランジスタと配線との接続の
ための図示しないコンタクト、保護膜等を形成して完成
する。
【００１４】図３は、本発明のトランジスタ構造によ
る、トランジスタのエミッタ領域下部の不純物濃度プロ
ファイルのシュミレーション結果を示している。また、
図４は、従来のボロンイオン注入がない場合のものを示
している。両図において、横軸はエミッタ表面からの深
さ（μｍ）、縦軸は不純物濃度（対数目盛）を表してい
る。この結果では、Ｎ+ 埋込層２の上方向への広がり
が、０．４μｍ程度減少している。これ等の不純物濃度
プロファイルで耐圧（ＢＶCEO ）を計算すると、従来の
イオン注入がない場合が６３．８ボルトであるの対し、
本発明の構成では６６．８ボルトであり、３ボルトの耐
圧の向上があることが確認された。
る、トランジスタのエミッタ領域下部の不純物濃度プロ
ファイルのシュミレーション結果を示している。また、
図４は、従来のボロンイオン注入がない場合のものを示
している。両図において、横軸はエミッタ表面からの深
さ（μｍ）、縦軸は不純物濃度（対数目盛）を表してい
る。この結果では、Ｎ+ 埋込層２の上方向への広がり
が、０．４μｍ程度減少している。これ等の不純物濃度
プロファイルで耐圧（ＢＶCEO ）を計算すると、従来の
イオン注入がない場合が６３．８ボルトであるの対し、
本発明の構成では６６．８ボルトであり、３ボルトの耐
圧の向上があることが確認された。
【００１５】こうして、拡散抑制層を設けることによ
り、予め熱処理によるエピタキシャル層の厚さの減少分
を考慮して膜圧Ａを厚く形成せずとも良いことになる。
り、予め熱処理によるエピタキシャル層の厚さの減少分
を考慮して膜圧Ａを厚く形成せずとも良いことになる。
【００１６】なお、実施例では縦型素子としてＮＰＮバ
イポーラトランジスタの例を示したが、ＰＮＰバイポー
ラトランジスタであっても良く、トランジスタ以外の、
半導体基板上に縦方向（深さ方向）に形成される回路素
子であっても良い。
イポーラトランジスタの例を示したが、ＰＮＰバイポー
ラトランジスタであっても良く、トランジスタ以外の、
半導体基板上に縦方向（深さ方向）に形成される回路素
子であっても良い。
【００１７】
【発明の効果】以上説明したように本発明の半導体装置
は、埋込層の上方拡散による、縦型素子の最下層（例え
ば、エピタキシャル層）の厚さの減少を拡散抑制層を設
けて抑制するようにしたので、例えば縦型バイポーラト
ランジスタの、コレクタ・ベース接合の耐圧向上を図る
ことが可能となる。また、縦型トランジスタのエピタキ
シャル層の厚さを増すと、埋込電極取出拡散層を形成す
るための熱処理時間が長時間になり、それにより、埋込
層及び埋込電極取出拡散層の横方向への広がりも増える
不具合が生ずる。拡散抑制層を用いると、従来のよう
に、予め膜圧の減少分を見込んでエピタキシャル層の厚
さを厚めに形成せずとも済むので、トランジスタ素子の
面積増加（横方向への広がり）が回避されて好ましい。
は、埋込層の上方拡散による、縦型素子の最下層（例え
ば、エピタキシャル層）の厚さの減少を拡散抑制層を設
けて抑制するようにしたので、例えば縦型バイポーラト
ランジスタの、コレクタ・ベース接合の耐圧向上を図る
ことが可能となる。また、縦型トランジスタのエピタキ
シャル層の厚さを増すと、埋込電極取出拡散層を形成す
るための熱処理時間が長時間になり、それにより、埋込
層及び埋込電極取出拡散層の横方向への広がりも増える
不具合が生ずる。拡散抑制層を用いると、従来のよう
に、予め膜圧の減少分を見込んでエピタキシャル層の厚
さを厚めに形成せずとも済むので、トランジスタ素子の
面積増加（横方向への広がり）が回避されて好ましい。
【図１】本発明の実施例を示すＮＰＮトランジスタの断
面図である。
面図である。
【図２】実施例の埋込層２の形成工程を説明する工程図
である。
である。
【図３】本発明の縦型バイポーラトランジスタの不純物
濃度プロファイルを示すグラフである。
濃度プロファイルを示すグラフである。
【図４】従来の縦型ＮＰＮトランジスタの断面図であ
る。
る。
【図５】従来の縦型バイポーラトランジスタの不純物濃
度プロファイルを示すグラフである。
度プロファイルを示すグラフである。
１ Ｐ型半導体基板 ２ Ｎ+ 埋込層 ３ Ｎ- エピタキシャル層 ４ Ｎ+ 埋込電極取出拡散層 ５ ベース層 ６ Ｎ+ コレクタ層 ７ Ｎ+ エミッタ層 ８ ボロン拡散領域（拡散抑制層）
Claims (2)
- 【請求項１】半導体基板に一導電型の不純物を高濃度に
拡散して形成される埋込層と、 前記埋込層の上方に形成される縦型素子と、 前記埋込層及び前記縦型素子相互間に、前記埋込層とは
逆導電型の不純物を拡散して形成されて、前記埋込層の
前記縦型素子領域への拡散を抑制する拡散抑制層と、 を備えることを特徴とする半導体装置。 - 【請求項２】前記縦型素子は、ＮＰＮ又はＰＮＰバイポ
ーラトランジスタであることを特徴とする請求項１記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6316394A JPH07273127A (ja) | 1994-03-31 | 1994-03-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6316394A JPH07273127A (ja) | 1994-03-31 | 1994-03-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07273127A true JPH07273127A (ja) | 1995-10-20 |
Family
ID=13221307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6316394A Pending JPH07273127A (ja) | 1994-03-31 | 1994-03-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07273127A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10044838A1 (de) * | 2000-09-11 | 2002-04-04 | Infineon Technologies Ag | Halbleiterbauelement |
| DE10306597B4 (de) * | 2003-02-17 | 2005-11-17 | Infineon Technologies Ag | Verfahren zum Herstellen einer Halbleiterstruktur mit erhöhter Durchbruchspannung durch tieferliegenden Subkollektorabschnitt |
| JP2007110152A (ja) * | 2006-12-15 | 2007-04-26 | Sumitomo Chemical Co Ltd | 薄膜半導体エピタキシャル基板及びその製造方法 |
-
1994
- 1994-03-31 JP JP6316394A patent/JPH07273127A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10044838A1 (de) * | 2000-09-11 | 2002-04-04 | Infineon Technologies Ag | Halbleiterbauelement |
| DE10044838C2 (de) * | 2000-09-11 | 2002-08-08 | Infineon Technologies Ag | Halbleiterbauelement und Verfahren zur Herstellung eines solchen |
| US6806555B2 (en) | 2000-09-11 | 2004-10-19 | Infineon Technologies Ag | Semiconductor component and method for fabricating it |
| DE10306597B4 (de) * | 2003-02-17 | 2005-11-17 | Infineon Technologies Ag | Verfahren zum Herstellen einer Halbleiterstruktur mit erhöhter Durchbruchspannung durch tieferliegenden Subkollektorabschnitt |
| JP2007110152A (ja) * | 2006-12-15 | 2007-04-26 | Sumitomo Chemical Co Ltd | 薄膜半導体エピタキシャル基板及びその製造方法 |
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