JP2595799B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2595799B2 JP2595799B2 JP2267008A JP26700890A JP2595799B2 JP 2595799 B2 JP2595799 B2 JP 2595799B2 JP 2267008 A JP2267008 A JP 2267008A JP 26700890 A JP26700890 A JP 26700890A JP 2595799 B2 JP2595799 B2 JP 2595799B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、NPNトランジスタ及びPNPトランジスタの
混在型の半導体装置及びその製造方法に関する。
混在型の半導体装置及びその製造方法に関する。
第２図はNPNトランジスタ及びPNPトランジスタが混在
した従来の半導体装置の断面図であり、電子情報通信学
会技術報告SDM89-62の87頁の図１に示されたデバイスの
一部である。
した従来の半導体装置の断面図であり、電子情報通信学
会技術報告SDM89-62の87頁の図１に示されたデバイスの
一部である。
同図に示すように、Ｐ型基板１の表面のPNP領域及びN
PN領域にN+埋込層2,3がそれぞれ形成され、N+型埋込層
２の表面にP+型埋込層４が形成されるとともに、同一工
程でPNP領域とNPN領域との間に素子分離用のP+型埋込層
５が形成されたのち、Ｎ型エピタキシャル層６が積層形
成される。
PN領域にN+埋込層2,3がそれぞれ形成され、N+型埋込層
２の表面にP+型埋込層４が形成されるとともに、同一工
程でPNP領域とNPN領域との間に素子分離用のP+型埋込層
５が形成されたのち、Ｎ型エピタキシャル層６が積層形
成される。
そして、PNP領域においては、Ｎ型エピタキシャル層
６に、コレクタとしての低濃度のＰウェル層７が形成さ
れ、Ｐウェル層７にＮ型ベース層８が形成されたのち、
フィールド酸化膜９が形成され、Ｎ型ベース層８にP+エ
ミッタ層10、Ｐウェル層７にP+コレクタ引き出し層11が
それぞれ形成されるとともに、Ｎ型ベース層８にN+型外
部ベース層12が形成される。
６に、コレクタとしての低濃度のＰウェル層７が形成さ
れ、Ｐウェル層７にＮ型ベース層８が形成されたのち、
フィールド酸化膜９が形成され、Ｎ型ベース層８にP+エ
ミッタ層10、Ｐウェル層７にP+コレクタ引き出し層11が
それぞれ形成されるとともに、Ｎ型ベース層８にN+型外
部ベース層12が形成される。
一方、NPN領域においては、Ｎ型エピタキシャル層６
に、N+型コレクタ引き出し層13及びＰ型ベース層14が形
成され、多結晶シリコン15よりＰ型ベース層14中にN+型
エミッタ層16が拡散形成され、Ｐ型ベース層14にP+型外
部ベース層17が形成される。
に、N+型コレクタ引き出し層13及びＰ型ベース層14が形
成され、多結晶シリコン15よりＰ型ベース層14中にN+型
エミッタ層16が拡散形成され、Ｐ型ベース層14にP+型外
部ベース層17が形成される。
ただし、第２図において、18は金属配線、19はバッシ
ベーション膜である。
ベーション膜である。
ところで、PNPトランジスタの耐圧は、Ｎ型ベース層
８とＰウェル層７のPN接合で形成される空乏層が低濃度
のＰウェル層７中をP+型埋込層４側に伸びる距離で決ま
るため、Ｎ型エピタキシャル層６の成長中に、P+型埋込
層４のボロン等のＰ型不純物がオートドーピングにより
エピタキシャル層６内に浮き上がること、及びＰウェル
層７の形成時の熱処理等によってもP+型埋込層４が浮き
上がることを考慮して、その余裕を見込んでＮ型エピタ
キシャル層６の厚さを決定しなければならず、例えば12
Vの耐圧を得るにはＮ型エピタキシャル層６として約４
μｍの膜厚が必要になる。
８とＰウェル層７のPN接合で形成される空乏層が低濃度
のＰウェル層７中をP+型埋込層４側に伸びる距離で決ま
るため、Ｎ型エピタキシャル層６の成長中に、P+型埋込
層４のボロン等のＰ型不純物がオートドーピングにより
エピタキシャル層６内に浮き上がること、及びＰウェル
層７の形成時の熱処理等によってもP+型埋込層４が浮き
上がることを考慮して、その余裕を見込んでＮ型エピタ
キシャル層６の厚さを決定しなければならず、例えば12
Vの耐圧を得るにはＮ型エピタキシャル層６として約４
μｍの膜厚が必要になる。
一方、N+型埋込層３に用いられるＮ型不純物である砒
素やアンチモンはＰ型不純物であるボロンに比べて拡散
係数が小さいため、NPNトランジスタによっては、Ｎ型
エピタキシャル層６の残存エピ厚，即ちN+型埋込層３の
上端からＰ型ベース層14の下端までのＮ型エピタキシャ
ル層６の厚さが所望値よりも厚くなる。
素やアンチモンはＰ型不純物であるボロンに比べて拡散
係数が小さいため、NPNトランジスタによっては、Ｎ型
エピタキシャル層６の残存エピ厚，即ちN+型埋込層３の
上端からＰ型ベース層14の下端までのＮ型エピタキシャ
ル層６の厚さが所望値よりも厚くなる。
従来の場合、前述したように、PNPトランジスタの耐
圧を確保するためには、P+型埋込層４の浮き上り分の余
裕を見てＮ型エピタキシャル層６を厚めに形成する必要
があるが、このように余裕を見てＮ型エピタキシャル層
６を厚くすると、前述したようにNPNトランジスタにお
けるＮ型エピタキシャル層６の残存エピ厚が所望値より
も厚くなりすぎ、NPNトランジスタの耐圧の点では支障
はない反面、コレクタ抵抗が増大して速度性能の低下を
招くという問題点があった。
圧を確保するためには、P+型埋込層４の浮き上り分の余
裕を見てＮ型エピタキシャル層６を厚めに形成する必要
があるが、このように余裕を見てＮ型エピタキシャル層
６を厚くすると、前述したようにNPNトランジスタにお
けるＮ型エピタキシャル層６の残存エピ厚が所望値より
も厚くなりすぎ、NPNトランジスタの耐圧の点では支障
はない反面、コレクタ抵抗が増大して速度性能の低下を
招くという問題点があった。
この発明は、上記のような問題点を解消するためにな
されたもので、従来のように第２導電型のエピタキシャ
ル層を必要以上に厚くしなくても、十分な素子耐圧を確
保でき、しかもコレクタ抵抗の増大等による速度性能の
低下を防止できるようにすることを目的とする。
されたもので、従来のように第２導電型のエピタキシャ
ル層を必要以上に厚くしなくても、十分な素子耐圧を確
保でき、しかもコレクタ抵抗の増大等による速度性能の
低下を防止できるようにすることを目的とする。
この発明に係る半導体装置は、第１導電型の基板の表
面の一部に形成された第２導電型の低濃度埋込層と、前
記低濃度埋込層中に形成され表面が前記基板の表面より
も下方に位置した第１導電型の高濃度埋込層と、前記基
板の表面全面上に形成された第２導電型のエピタキシャ
ル層と、前記エピタキシャル層の表面から前記高濃度埋
込層の表面に達するように、前記高濃度埋込層上に形成
された第１導電型の低濃度層とを備えたことを特徴とし
ている。
面の一部に形成された第２導電型の低濃度埋込層と、前
記低濃度埋込層中に形成され表面が前記基板の表面より
も下方に位置した第１導電型の高濃度埋込層と、前記基
板の表面全面上に形成された第２導電型のエピタキシャ
ル層と、前記エピタキシャル層の表面から前記高濃度埋
込層の表面に達するように、前記高濃度埋込層上に形成
された第１導電型の低濃度層とを備えたことを特徴とし
ている。
また、その製造方法として、第１導電型の基板の表面
の一部に第２導電型の低濃度埋込層を形成する工程と、
前記低濃度埋込層に約500KeV以上の高エネルギー注入に
より第１導電型の不純物を高濃度にイオン注入して熱処
理し、表面が前記基板の表面よりも下方に位置するよう
に前記低濃度埋込層中に第１導電型の高濃度埋込層を形
成する工程と、前記基板の表面全面上に第２導電型のエ
ピタキシャル層を成長させる工程と、前記エピタキシャ
ル層の表面から前記高濃度埋込層の表面に達するよう
に、前記高濃度埋込層上に第１導電型の低濃度層を形成
する工程とを含むことが効果的である。
の一部に第２導電型の低濃度埋込層を形成する工程と、
前記低濃度埋込層に約500KeV以上の高エネルギー注入に
より第１導電型の不純物を高濃度にイオン注入して熱処
理し、表面が前記基板の表面よりも下方に位置するよう
に前記低濃度埋込層中に第１導電型の高濃度埋込層を形
成する工程と、前記基板の表面全面上に第２導電型のエ
ピタキシャル層を成長させる工程と、前記エピタキシャ
ル層の表面から前記高濃度埋込層の表面に達するよう
に、前記高濃度埋込層上に第１導電型の低濃度層を形成
する工程とを含むことが効果的である。
この発明においては、低濃度埋込層中に表面が基板よ
りも下方に位置した高濃度埋込層を備えたため、素子の
耐圧に関与するエピタキシャル層の厚さを従来のように
厚くする必要がなく、必要最小限の厚さのエピタキシャ
ル層を形成しても、十分な素子耐圧が確保され、しかも
従来のようなコレクタ抵抗の増大が防止される。
りも下方に位置した高濃度埋込層を備えたため、素子の
耐圧に関与するエピタキシャル層の厚さを従来のように
厚くする必要がなく、必要最小限の厚さのエピタキシャ
ル層を形成しても、十分な素子耐圧が確保され、しかも
従来のようなコレクタ抵抗の増大が防止される。
また、約500KeV以上の高エネルギー注入により第１導
電型の不純物を高濃度にイオン注入し、熱処理すること
によって高濃度埋込層を形成するため、基板表面から十
分に深い位置に高濃度埋込層が形成され、その後の工程
における熱処理による高濃度埋込層の浮き上がりが生じ
ても、基板表面より下方に高濃度埋込層の表面を位置さ
せることが可能になる。
電型の不純物を高濃度にイオン注入し、熱処理すること
によって高濃度埋込層を形成するため、基板表面から十
分に深い位置に高濃度埋込層が形成され、その後の工程
における熱処理による高濃度埋込層の浮き上がりが生じ
ても、基板表面より下方に高濃度埋込層の表面を位置さ
せることが可能になる。
第1A図ないし第1I図はこの発明の半導体装置及びその
製造方法の一実施例を示し、以下にその製造工程につい
て説明する。
製造方法の一実施例を示し、以下にその製造工程につい
て説明する。
まず、第1A図に示すように、注入又は拡散によって、
P-型基板21の表面のPNP領域に、濃度１×1016cm-3程度
のN-型の低濃度埋込層（以下N-埋込層という）22が深さ
２〜５μｍに形成された後に、NPN領域に、１×1020cm
-3の高濃度のN+型埋込層23が深さ２〜４μｍに形成さ
れ、このときN+型埋込層23の形成時の熱処理によって、
N-埋込層22の深さは５〜８μｍになり、その後基板21の
上面全面に薄い酸化膜24が形成される。
P-型基板21の表面のPNP領域に、濃度１×1016cm-3程度
のN-型の低濃度埋込層（以下N-埋込層という）22が深さ
２〜５μｍに形成された後に、NPN領域に、１×1020cm
-3の高濃度のN+型埋込層23が深さ２〜４μｍに形成さ
れ、このときN+型埋込層23の形成時の熱処理によって、
N-埋込層22の深さは５〜８μｍになり、その後基板21の
上面全面に薄い酸化膜24が形成される。
そして、第1B図に示すように、酸化膜24上にフォトレ
ジスト膜25が塗布形成され、写真製版技術によりフォト
レジスト膜25がパターニングされてN-埋込層22の上方に
開口26が形成され、この開口26に酸化膜24が露出された
のち、フォトレジスト膜25をマスクとして、約24MeVの
高エネルギーでドーズ量約３×1014cm-2のボロン（Ｂ）
がイオン注入され、N-埋込層22の表面から約3.5μｍの
深さに射影飛程rpを持つ高濃度領域27が形成される。
ジスト膜25が塗布形成され、写真製版技術によりフォト
レジスト膜25がパターニングされてN-埋込層22の上方に
開口26が形成され、この開口26に酸化膜24が露出された
のち、フォトレジスト膜25をマスクとして、約24MeVの
高エネルギーでドーズ量約３×1014cm-2のボロン（Ｂ）
がイオン注入され、N-埋込層22の表面から約3.5μｍの
深さに射影飛程rpを持つ高濃度領域27が形成される。
つぎに、第1C図に示すように、同じくフォトレジスト
膜25をマスクとして、約200KeVの低エネルギーでドーズ
量約２×1012cm-2のＢがイオン注入され、N-埋込層22の
表面から約0.5μｍの深さに射影飛程rpを持つ低濃度領
域28が形成され、その後フォトレジスト膜25が除去さ
れ、950〜1100℃の熱処理が施され、第1D図に示すよう
に、N-埋込層22中に、P+型の高濃度埋込層（以下P+埋込
層という）29とP-型の低濃度埋込層（以下P-埋込層とい
う）30が積層形成される。
膜25をマスクとして、約200KeVの低エネルギーでドーズ
量約２×1012cm-2のＢがイオン注入され、N-埋込層22の
表面から約0.5μｍの深さに射影飛程rpを持つ低濃度領
域28が形成され、その後フォトレジスト膜25が除去さ
れ、950〜1100℃の熱処理が施され、第1D図に示すよう
に、N-埋込層22中に、P+型の高濃度埋込層（以下P+埋込
層という）29とP-型の低濃度埋込層（以下P-埋込層とい
う）30が積層形成される。
さらに、酸化膜24が除去されたのち、第1E図に示すよ
うに、基板21の上面全面にN-型のエピタキシャル層31が
形成され、第1F図に示すように、Ｐ型チャネルカット領
域32及びトレンチ絶縁膜33が形成され、素子分離が行わ
れたのち、PNP領域のエピタキシャル層31に約1016cm-3
程度のP-型の低濃度拡散層（以下P-拡散層という）34が
形成され、このP-拡散層34がP-埋込層30に繋がり、エピ
タキシャル層31の表面からP+埋込層29の表面に達する２
層構造のP-の低濃度層を構成している。
うに、基板21の上面全面にN-型のエピタキシャル層31が
形成され、第1F図に示すように、Ｐ型チャネルカット領
域32及びトレンチ絶縁膜33が形成され、素子分離が行わ
れたのち、PNP領域のエピタキシャル層31に約1016cm-3
程度のP-型の低濃度拡散層（以下P-拡散層という）34が
形成され、このP-拡散層34がP-埋込層30に繋がり、エピ
タキシャル層31の表面からP+埋込層29の表面に達する２
層構造のP-の低濃度層を構成している。
ここで、第1F図において、35はエピタキシャル層31の
上面全面に形成され、PNP領域,NPN領域が開口された絶
縁膜、36は絶縁膜34の開口部分に熱酸化により形成され
た薄い絶縁膜である。
上面全面に形成され、PNP領域,NPN領域が開口された絶
縁膜、36は絶縁膜34の開口部分に熱酸化により形成され
た薄い絶縁膜である。
その後、第1G図に示すように、注入と拡散により、P-
拡散層34及びP-埋込層30の各一部にP+埋込層29に繋がる
P+型コレクタ引き出し層37が形成され、NPN領域のエピ
タキシャル層31の一部にN+型埋込層23に繋がるN+型コレ
クタ引き出し層38が形成され、PNP領域のP-拡散層34の
表層部にＮ型ベース層39が形成されると共に、NPN領域
のエピタキシャル層31の表層部にＰ型ベース部40が形成
される。
拡散層34及びP-埋込層30の各一部にP+埋込層29に繋がる
P+型コレクタ引き出し層37が形成され、NPN領域のエピ
タキシャル層31の一部にN+型埋込層23に繋がるN+型コレ
クタ引き出し層38が形成され、PNP領域のP-拡散層34の
表層部にＮ型ベース層39が形成されると共に、NPN領域
のエピタキシャル層31の表層部にＰ型ベース部40が形成
される。
つぎに、第1H図に示すように、上面全面に絶縁膜41が
形成され、この絶縁膜41のPNP領域のベース位置、NPN領
域のコレクタ位置及びエミッタ位置に開口が形成され、
これらの開口にそれぞれ多結晶シリコン膜42が形成され
てＮ型不純物が拡散され、Ｎ型ベース層39中にN+型外部
ベース層43が拡散形成されると共に、Ｐ型ベース層40中
にN++型エミッタ層44が形成されたのち、絶縁膜41のPNP
領域のコレクタ位置，エミッタ位置、NPN領域のベース
位置に開口が形成され、これらの開口よりＰ型不純物が
導入され、Ｎ型ベース層39中にP++型エミッタ層45が形
成されると共に、Ｐ型ベース層40中にP+型外部ベース層
46が形成される。
形成され、この絶縁膜41のPNP領域のベース位置、NPN領
域のコレクタ位置及びエミッタ位置に開口が形成され、
これらの開口にそれぞれ多結晶シリコン膜42が形成され
てＮ型不純物が拡散され、Ｎ型ベース層39中にN+型外部
ベース層43が拡散形成されると共に、Ｐ型ベース層40中
にN++型エミッタ層44が形成されたのち、絶縁膜41のPNP
領域のコレクタ位置，エミッタ位置、NPN領域のベース
位置に開口が形成され、これらの開口よりＰ型不純物が
導入され、Ｎ型ベース層39中にP++型エミッタ層45が形
成されると共に、Ｐ型ベース層40中にP+型外部ベース層
46が形成される。
そして、第1I図に示すように、パッシベーション膜47
が上面全面に形成されたのち、電極位置にコンタクトホ
ールが形成され、金属配線層48が形成され、PNPトラン
ジスタとNPNトランジスタとが混在した半導体装置が製
造される。
が上面全面に形成されたのち、電極位置にコンタクトホ
ールが形成され、金属配線層48が形成され、PNPトラン
ジスタとNPNトランジスタとが混在した半導体装置が製
造される。
ところで、前述したように、高エネルギー注入によっ
てＢイオンをN-埋込層22に打ち込むことによって、第1B
図に示すように、N-埋込層22の表面、即ち基板21の表面
から十分に深い位置に高濃度領域27を形成することがで
きるため、第1E図及び第1F図に示すように、P-拡散層34
の形成時にP+，P-埋込層29,30の浮き上がりが生じて
も、P+埋込層29の表面，即ちP+，P-埋込層29,30の界面
が基板21の表面よりも上方にまで浮き上がることを防止
できる。
てＢイオンをN-埋込層22に打ち込むことによって、第1B
図に示すように、N-埋込層22の表面、即ち基板21の表面
から十分に深い位置に高濃度領域27を形成することがで
きるため、第1E図及び第1F図に示すように、P-拡散層34
の形成時にP+，P-埋込層29,30の浮き上がりが生じて
も、P+埋込層29の表面，即ちP+，P-埋込層29,30の界面
が基板21の表面よりも上方にまで浮き上がることを防止
できる。
従って、N-型エピタキシャル層31は、NPNトランジス
タの耐圧を満足する必要最小限の厚さにしても、第1I図
に示すように、P-拡散層34とＮ型ベース層39とのPN接合
からP+埋込層29の表面までの距離Ｌとして、PNPトラン
ジスタの所望の耐圧を確保するに足る値を得ることがで
き、しかも従来のようなNPNトランジスタのコレクタ抵
抗の増大を招くこともなく、速度性能の低下を防止でき
る。
タの耐圧を満足する必要最小限の厚さにしても、第1I図
に示すように、P-拡散層34とＮ型ベース層39とのPN接合
からP+埋込層29の表面までの距離Ｌとして、PNPトラン
ジスタの所望の耐圧を確保するに足る値を得ることがで
き、しかも従来のようなNPNトランジスタのコレクタ抵
抗の増大を招くこともなく、速度性能の低下を防止でき
る。
なお、上記実施例では、N-埋込層22中にP+埋込層29及
びP-埋込層30を形成し、その後エピタキシャル層31中に
P-拡散層34を形成し、P-型の低濃度層を２層構造にした
場合について説明したが、P+埋込層29のみをN-埋込層22
中の深い位置に形成しておき、その後エピタキシャル層
31の表面からのＰ型不純物の拡散によって、P+埋込層29
の表面に達するP-型の低濃度層を形成するようにしても
よいのは勿論である。
びP-埋込層30を形成し、その後エピタキシャル層31中に
P-拡散層34を形成し、P-型の低濃度層を２層構造にした
場合について説明したが、P+埋込層29のみをN-埋込層22
中の深い位置に形成しておき、その後エピタキシャル層
31の表面からのＰ型不純物の拡散によって、P+埋込層29
の表面に達するP-型の低濃度層を形成するようにしても
よいのは勿論である。
また、上記実施例では、第１導電型をＰ型、第２導電
型をＮ型として説明したが、逆の場合であっても、この
発明を同様に実施することができる。
型をＮ型として説明したが、逆の場合であっても、この
発明を同様に実施することができる。
以上のように、この発明の半導体装置によれば、低濃
度埋込層中に表面が基板よりも下方に位置した高濃度埋
込層を備えたため、エピタキシャル層の厚さを従来のよ
うに厚くする必要がなく、必要最小限の厚さのエピタキ
シャル層を形成しても、十分な素子耐圧を確保すること
ができ、しかも従来のようなコレクタ抵抗の増大を防止
して速度性能の低下を防止することができ、PNP,NPNト
ランジスタの混在型の半導体装置として極めて有効であ
る。
度埋込層中に表面が基板よりも下方に位置した高濃度埋
込層を備えたため、エピタキシャル層の厚さを従来のよ
うに厚くする必要がなく、必要最小限の厚さのエピタキ
シャル層を形成しても、十分な素子耐圧を確保すること
ができ、しかも従来のようなコレクタ抵抗の増大を防止
して速度性能の低下を防止することができ、PNP,NPNト
ランジスタの混在型の半導体装置として極めて有効であ
る。
また、この発明の半導体装置の製造方法によれば、約
500KeV以上の高エネルギー注入により第１導電型の不純
物を高濃度にイオン注入し、熱処理することによって高
濃度埋込層を形成することにより、基板表面から十分に
深い位置に高濃度埋込層を形成することができるため、
その後の工程における熱処理による高濃度埋込層の浮き
上がりが生じても、基板表面より下方に高濃度埋込層の
表面を位置させることが可能になり、従来のようにエピ
タキシャル層を厚くする必要がない。
500KeV以上の高エネルギー注入により第１導電型の不純
物を高濃度にイオン注入し、熱処理することによって高
濃度埋込層を形成することにより、基板表面から十分に
深い位置に高濃度埋込層を形成することができるため、
その後の工程における熱処理による高濃度埋込層の浮き
上がりが生じても、基板表面より下方に高濃度埋込層の
表面を位置させることが可能になり、従来のようにエピ
タキシャル層を厚くする必要がない。
第1A図ないし第1I図はこの発明の半導体装置及びその製
造方法の一実施例の製造工程を示す断面図、第２図は従
来の半導体装置の断面図である。 図において、21は基板、22はN-埋込層、29はP+埋込層、
30はP-埋込層、31はエピタキシャル層、34はP-型拡散層
である。 なお、各図中同一符号は同一または相当部分を示す。
造方法の一実施例の製造工程を示す断面図、第２図は従
来の半導体装置の断面図である。 図において、21は基板、22はN-埋込層、29はP+埋込層、
30はP-埋込層、31はエピタキシャル層、34はP-型拡散層
である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (2)
- 【請求項１】第１導電型の基板の表面の一部に形成され
た第２導電型の低濃度埋込層と、 前記低濃度埋込層中に形成され表面が前記基板の表面よ
りも下方に位置した第１導電型の高濃度埋込層と、 前記基板の表面全面上に形成された第２導電型のエピタ
キシャル層と、 前記エピタキシャル層の表面から前記高濃度埋込層の表
面に達するように、前記高濃度埋込層上に形成された第
１導電型の低濃度層と を備えたことを特徴とする半導体装置。 - 【請求項２】第１導電型の基板の表面の一部に第２導電
型の低濃度埋込層を形成する工程と、 前記低濃度埋込層に約500KeV以上の高エネルギー注入に
より第１導電型の不純物を高濃度にイオン注入して熱処
理し、表面が前記基板の表面よりも下方に位置するよう
に前記低濃度埋込層中に第１導電型の高濃度埋込層を形
成する工程と、 前記基板の表面全面上に第２導電型のエピタキシャル層
を成長させる工程と、 前記エピタキシャル層の表面から前記高濃度埋込層の表
面に達するように、前記高濃度埋込層上に第１導電型の
低濃度層を形成する工程と を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2267008A JP2595799B2 (ja) | 1990-10-03 | 1990-10-03 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2267008A JP2595799B2 (ja) | 1990-10-03 | 1990-10-03 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04142771A JPH04142771A (ja) | 1992-05-15 |
| JP2595799B2 true JP2595799B2 (ja) | 1997-04-02 |
Family
ID=17438778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2267008A Expired - Lifetime JP2595799B2 (ja) | 1990-10-03 | 1990-10-03 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2595799B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0574799A (ja) * | 1991-09-13 | 1993-03-26 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
| US5374569A (en) * | 1992-09-21 | 1994-12-20 | Siliconix Incorporated | Method for forming a BiCDMOS |
| JP3409548B2 (ja) * | 1995-12-12 | 2003-05-26 | ソニー株式会社 | 半導体装置の製造方法 |
-
1990
- 1990-10-03 JP JP2267008A patent/JP2595799B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04142771A (ja) | 1992-05-15 |
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