JPH04142771A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH04142771A JPH04142771A JP2267008A JP26700890A JPH04142771A JP H04142771 A JPH04142771 A JP H04142771A JP 2267008 A JP2267008 A JP 2267008A JP 26700890 A JP26700890 A JP 26700890A JP H04142771 A JPH04142771 A JP H04142771A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＮＰＮ ）ランジスタ及びＰＮＰトランジ
スタの混在型の半導体装置及びその製造方法に関する。
スタの混在型の半導体装置及びその製造方法に関する。
第２図はＮＰＮ トランジスタ及びＰＮＰトランジスタ
が混在した従来の半導体装置の断面図であり、電子情報
通信学会技術報告Ｓ ＤＭ８９−６２の８７頁の図１に
示されたデバイスの一部である。
が混在した従来の半導体装置の断面図であり、電子情報
通信学会技術報告Ｓ ＤＭ８９−６２の８７頁の図１に
示されたデバイスの一部である。
同図に示すように、Ｐ型基板１の表面のＰＮＰ領域及び
ＮＰＮ領域にＮ＋型埋込層２，３がそれそれ形成され、
Ｎ＋型埋込層２の表面にＰ１型埋込層４か形成されると
ともに、同一工程でＰＮＰ領域とＮＰＮ領域との間に素
子分離用のＰ＋型埋込層５が形成されたのち、Ｎ型エピ
タキシャル層６が積層形成される。
ＮＰＮ領域にＮ＋型埋込層２，３がそれそれ形成され、
Ｎ＋型埋込層２の表面にＰ１型埋込層４か形成されると
ともに、同一工程でＰＮＰ領域とＮＰＮ領域との間に素
子分離用のＰ＋型埋込層５が形成されたのち、Ｎ型エピ
タキシャル層６が積層形成される。
そして、ＰＮＰ領域においては、Ｎ型エピタキシャル層
６に、コレクタとしての低濃度のＰウェル層７か形成さ
れ、Ｐウェル層７にＮ型ベース層８か形成されたのち、
フィールド酸化膜９が形成され、Ｎ型ベース層８にＰ＋
エミッタ層１０．Ｐウェル層７にＰ＋コレクタ引き出し
層１１がそれぞれ形成されるとともに、Ｎ型ベース層８
にＮ＋型外部ベース層１２が形成される。
６に、コレクタとしての低濃度のＰウェル層７か形成さ
れ、Ｐウェル層７にＮ型ベース層８か形成されたのち、
フィールド酸化膜９が形成され、Ｎ型ベース層８にＰ＋
エミッタ層１０．Ｐウェル層７にＰ＋コレクタ引き出し
層１１がそれぞれ形成されるとともに、Ｎ型ベース層８
にＮ＋型外部ベース層１２が形成される。
一方、ＮＰＮ領域においては、Ｎ型エピタキシャル層６
に、Ｎ＋型コレクタ引き出し層１３及びＰ型ベース層１
４が形成され、多結晶シリコン１５よりＰ型ベース層１
４中にＮ＋型エミッタ層１６か拡散形成され、Ｐ型ベー
ス層１４にＰ１型外部ヘース層１７が形成される。
に、Ｎ＋型コレクタ引き出し層１３及びＰ型ベース層１
４が形成され、多結晶シリコン１５よりＰ型ベース層１
４中にＮ＋型エミッタ層１６か拡散形成され、Ｐ型ベー
ス層１４にＰ１型外部ヘース層１７が形成される。
たたし、第２図において、１８は金属配線、１９はパッ
シベーション膜である。
シベーション膜である。
ところで、ＰＮＰ トランジスタの耐圧は、Ｎ型ベース
層８とＰウェル層７のＰＮ接合て形成される空乏層が低
濃度のＰウェル層７中をＰ 型埋込層４側に伸びる距離
で決まるため、Ｎ型エピタキンヤル層６の成長中に、Ｐ
＋型埋込層４のボロン等のＰ型不純物かオートドーピン
グによりエピタキシャル層６内に浮き上がること、及び
Ｐウェル層７の形成時の熱処理等によってもＰ＋型埋込
層４が浮き上がることを考慮して、その余裕を見込んで
Ｎ型エピタキシャル層６の厚さを決定しなければならす
、例えば１２Ｖの耐圧を得るにはＮ型エピタキシャル層
６として約４μｍの膜厚が必要になる。
層８とＰウェル層７のＰＮ接合て形成される空乏層が低
濃度のＰウェル層７中をＰ 型埋込層４側に伸びる距離
で決まるため、Ｎ型エピタキンヤル層６の成長中に、Ｐ
＋型埋込層４のボロン等のＰ型不純物かオートドーピン
グによりエピタキシャル層６内に浮き上がること、及び
Ｐウェル層７の形成時の熱処理等によってもＰ＋型埋込
層４が浮き上がることを考慮して、その余裕を見込んで
Ｎ型エピタキシャル層６の厚さを決定しなければならす
、例えば１２Ｖの耐圧を得るにはＮ型エピタキシャル層
６として約４μｍの膜厚が必要になる。
一方、Ｎ 型埋込層３に用いられるＮ型不純物である砒
素やアンチモンはＰ型不純物であるボロンに比べて拡散
係数か小さいため、ＮＰＮ トランジスタにとっては、
Ｎ型エピタキシャル層６の残存エビ厚、即ちＮ＋型埋込
層３の上端からＰ型ベース層１４の下端まてのＮ型エピ
タキシャル層６の厚さが所望値よりも厚くなる。
素やアンチモンはＰ型不純物であるボロンに比べて拡散
係数か小さいため、ＮＰＮ トランジスタにとっては、
Ｎ型エピタキシャル層６の残存エビ厚、即ちＮ＋型埋込
層３の上端からＰ型ベース層１４の下端まてのＮ型エピ
タキシャル層６の厚さが所望値よりも厚くなる。
従来の場合、前述したように、ＰＮＰトランジスタの耐
圧を確保するためには、Ｐ＋型埋込層４の厚き上り分の
余裕を見てＮ型エビタキンヤル層６を厚めに形成する必
要があるが、このように余裕を見てＮ型エピタキシャル
層６を厚くすると、前述したようにＮＰＮトランジスタ
におけるＮ型エピタキシャル層６の残存エビ厚が所望値
よりも厚くなりすぎ、ＮＰＮ ｌ−ランジスタの耐圧の
点ては支障はない反面、コレクタ抵抗が増大して速度性
能の低下を招くという問題点があった。
圧を確保するためには、Ｐ＋型埋込層４の厚き上り分の
余裕を見てＮ型エビタキンヤル層６を厚めに形成する必
要があるが、このように余裕を見てＮ型エピタキシャル
層６を厚くすると、前述したようにＮＰＮトランジスタ
におけるＮ型エピタキシャル層６の残存エビ厚が所望値
よりも厚くなりすぎ、ＮＰＮ ｌ−ランジスタの耐圧の
点ては支障はない反面、コレクタ抵抗が増大して速度性
能の低下を招くという問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたしので、従来のように第２導電型のエピタキシャル
層を必要以上に厚くしなくても、十分な素子耐圧を確保
でき、しがもコレクタ抵抗の増大等による速度性能の低
下を防止できるようにすることを目的とする。
れたしので、従来のように第２導電型のエピタキシャル
層を必要以上に厚くしなくても、十分な素子耐圧を確保
でき、しがもコレクタ抵抗の増大等による速度性能の低
下を防止できるようにすることを目的とする。
この発明に係る半導体装置は、第１導電型の基板の表面
の一部に形成された第２導電型の低濃度埋込層と、前記
低濃度埋込層中に形成され表面か前記基板の表面よりも
下方に位置した第１導電型の高濃度埋込層と、前記基板
の表面全面上に形成された第２導電型のエピタキシャル
層と、前記エピタキシャル層の表面から前記高濃度埋込
層の表面に達するように、前記高濃度埋込層上に形成さ
れた第１導電型の低濃度層とを備えたことを特徴として
いる。
の一部に形成された第２導電型の低濃度埋込層と、前記
低濃度埋込層中に形成され表面か前記基板の表面よりも
下方に位置した第１導電型の高濃度埋込層と、前記基板
の表面全面上に形成された第２導電型のエピタキシャル
層と、前記エピタキシャル層の表面から前記高濃度埋込
層の表面に達するように、前記高濃度埋込層上に形成さ
れた第１導電型の低濃度層とを備えたことを特徴として
いる。
また、その製造方法として、第１導電型の基板の表面の
一部に第２導電型の低濃度埋込層を形成する工程と、前
記低濃度埋込層に約５００ＫｅＶ以上の高エネルギー注
入により第１導電型の不純物を高濃度にイオン注入して
熱処理し、表面が前記基板の表面よりも下方に位置する
ように前記低濃度埋込゛層中に第１導電型の高濃度埋込
層を形成する工程と、前記基板の表面全面上に第２導電
型のエピタキシャル層を成長させる工程と、前記エピタ
キシャル層の表面から前記高濃度埋込層の表面に達する
ように、前記高濃度埋込層上に第１導電型の低濃度層を
形成する工程とを含むことか効果的である。
一部に第２導電型の低濃度埋込層を形成する工程と、前
記低濃度埋込層に約５００ＫｅＶ以上の高エネルギー注
入により第１導電型の不純物を高濃度にイオン注入して
熱処理し、表面が前記基板の表面よりも下方に位置する
ように前記低濃度埋込゛層中に第１導電型の高濃度埋込
層を形成する工程と、前記基板の表面全面上に第２導電
型のエピタキシャル層を成長させる工程と、前記エピタ
キシャル層の表面から前記高濃度埋込層の表面に達する
ように、前記高濃度埋込層上に第１導電型の低濃度層を
形成する工程とを含むことか効果的である。
この発明においては、低濃度埋込層中に表面か基板より
も下方に位置した高濃度埋込層を備えたため、素子の耐
圧に関与するエピタキシャル層の厚さを従来のように厚
くする必要かなく、必要最小限の厚さのエピタキシャル
層を形成しても、十分な素子耐圧が確保され、しかも従
来のようなコレクタ抵抗の増大か防止される。
も下方に位置した高濃度埋込層を備えたため、素子の耐
圧に関与するエピタキシャル層の厚さを従来のように厚
くする必要かなく、必要最小限の厚さのエピタキシャル
層を形成しても、十分な素子耐圧が確保され、しかも従
来のようなコレクタ抵抗の増大か防止される。
また、約５００ＫｅＶ以上の高エネルギー注入により第
１導電型の不純物を高濃度にイオン注入し、熱処理する
ことによって高濃度埋込層を形成するため、基板表面か
ら十分に深い位置に高濃度埋込層か形成され、その後の
工程における熱処理による高濃度埋込層の浮き上がりが
生しても、基板表面より下方に高濃度埋込層の表面を位
置させることが可能になる。
１導電型の不純物を高濃度にイオン注入し、熱処理する
ことによって高濃度埋込層を形成するため、基板表面か
ら十分に深い位置に高濃度埋込層か形成され、その後の
工程における熱処理による高濃度埋込層の浮き上がりが
生しても、基板表面より下方に高濃度埋込層の表面を位
置させることが可能になる。
第１Ａ図ないし第１Ｉ図はこの発明の半導体装置及びそ
の製造方法の一実施例を示し、以下にその製造工程につ
いて説明する。
の製造方法の一実施例を示し、以下にその製造工程につ
いて説明する。
まず、第１Ａ図に示すように、注入又は拡散によって、
Ｐ 型基板２１の表面のＰＮＰ領域に、濃度１×１０１
６ｃＩｎ−３程度のＮ 型の低濃度埋込層（以下Ｎ 埋
込層という）２２が深さ２〜５ ｌｉ ｍに形成される
と共に、ＮＰＮ領域に、１×１０２０ｃ＋Ｔｌ−３の高
濃度のＮｆｆ埋込層２３が深さ２〜４μｍに形成され、
このときＮ＋型埋込層２３の形成時の熱処理によって、
Ｎ 埋込層２２の深さは５〜８μｍになり、その後基板
２１の上面全面に薄い酸化膜２４が形成される。
Ｐ 型基板２１の表面のＰＮＰ領域に、濃度１×１０１
６ｃＩｎ−３程度のＮ 型の低濃度埋込層（以下Ｎ 埋
込層という）２２が深さ２〜５ ｌｉ ｍに形成される
と共に、ＮＰＮ領域に、１×１０２０ｃ＋Ｔｌ−３の高
濃度のＮｆｆ埋込層２３が深さ２〜４μｍに形成され、
このときＮ＋型埋込層２３の形成時の熱処理によって、
Ｎ 埋込層２２の深さは５〜８μｍになり、その後基板
２１の上面全面に薄い酸化膜２４が形成される。
そして、第１Ｂ図に示すように、酸化膜２４上にフォト
レジスト膜２５が塗布形成され、写真製版技術によりフ
ォトレジスト膜２５がパターニングされてＮ 埋込層２
２の上方に開口２６か形成され、この開口２６に酸化膜
２４か露出されたのち、フォトレジスト膜２５をマスク
として、約２゜４ Ｍ ｅ Ｖの高エネルギーてドース
量的３×１０１４ｃＴｎ−２のボロン（Ｂ）かイオン注
入され、Ｎ 埋込層２２の表面から約３．５μｍの深さ
に射影飛程ｒ、を持っ高濃度領域２７が形成される。
レジスト膜２５が塗布形成され、写真製版技術によりフ
ォトレジスト膜２５がパターニングされてＮ 埋込層２
２の上方に開口２６か形成され、この開口２６に酸化膜
２４か露出されたのち、フォトレジスト膜２５をマスク
として、約２゜４ Ｍ ｅ Ｖの高エネルギーてドース
量的３×１０１４ｃＴｎ−２のボロン（Ｂ）かイオン注
入され、Ｎ 埋込層２２の表面から約３．５μｍの深さ
に射影飛程ｒ、を持っ高濃度領域２７が形成される。
つぎに、第１Ｃ図に示すように、同しくフォトレジスト
膜２５をマスクとして、約２００ＫｅＶの低エネルギー
てドーズ置駒２×１ｏ１２ｃＩＴｌ−２のＢがイオン注
入され、Ｎ−埋込層２２の表面がら約０．５μｍの深さ
に射影飛程ｒ を持つ低濃度層域２８が形成され、その
後フォトレジスト膜２５が除去され、９５０〜１１００
’ｃの熱処理が施され、第１Ｄ図に示すように、Ｎ−埋
込層２２中に、Ｐ＋型の高濃度埋込層（以下Ｐ＋埋込層
という）２９とＰ−型の低濃度埋込層（以下Ｐ−理埋込
という）３０が積層形成される。
膜２５をマスクとして、約２００ＫｅＶの低エネルギー
てドーズ置駒２×１ｏ１２ｃＩＴｌ−２のＢがイオン注
入され、Ｎ−埋込層２２の表面がら約０．５μｍの深さ
に射影飛程ｒ を持つ低濃度層域２８が形成され、その
後フォトレジスト膜２５が除去され、９５０〜１１００
’ｃの熱処理が施され、第１Ｄ図に示すように、Ｎ−埋
込層２２中に、Ｐ＋型の高濃度埋込層（以下Ｐ＋埋込層
という）２９とＰ−型の低濃度埋込層（以下Ｐ−理埋込
という）３０が積層形成される。
サラニ、酸化膜２４が除去されたのち、第１Ｅ図に示す
ように、基板２１の上面全面にＮ−型のエピタキシャル
層３１が形成され、第１Ｆ図に示すように、Ｐ型チャネ
ルカット領域３２及びトレンチ絶縁膜３３か形成され、
素子分離が行われたのち、ＰＮＰｉ４域のエピタキシャ
ル層３１に約１０１６■−３程度のＰ−型の低濃度拡散
層（以下Ｐ拡散層という）３４が形成され、このＰ−拡
散層３４かＰ 埋込層３０に繋がり、エピタキシャル層
３１の表面からＰ＋埋込層２９の表面に達する２層構造
のＰ 型の低濃度層を構成している。
ように、基板２１の上面全面にＮ−型のエピタキシャル
層３１が形成され、第１Ｆ図に示すように、Ｐ型チャネ
ルカット領域３２及びトレンチ絶縁膜３３か形成され、
素子分離が行われたのち、ＰＮＰｉ４域のエピタキシャ
ル層３１に約１０１６■−３程度のＰ−型の低濃度拡散
層（以下Ｐ拡散層という）３４が形成され、このＰ−拡
散層３４かＰ 埋込層３０に繋がり、エピタキシャル層
３１の表面からＰ＋埋込層２９の表面に達する２層構造
のＰ 型の低濃度層を構成している。
ここで、第１Ｆ図において、３５はエピタキシャル層３
１の上面全面に形成されＰＮＰ領域、ＮＰＮ領域が除去
された絶縁膜、３６は絶縁膜３４の除去した部分に熱酸
化により形成された薄い絶縁膜である。
１の上面全面に形成されＰＮＰ領域、ＮＰＮ領域が除去
された絶縁膜、３６は絶縁膜３４の除去した部分に熱酸
化により形成された薄い絶縁膜である。
その後、第１Ｇ図に示すように、注入と拡散により、Ｐ
拡散層拡散層３４及びＰ−埋込層３゜の各一部にＰ＋
埋込層２９に繋がるＰ＋型コレクタ引き出し層３７か形
成され、ＮＰＮ領域のエピタキシャル層３１の一部にＮ
＋型埋込層２３に繋がるＮ＋型コレクタ引き出し層３８
が形成され、ＰＮＰ領域のＰ 拡散層３４の表層部にＮ
型ベース層３９が形成されると共に、ＮＰＮ領域のエピ
タキシャル層３１の表層部にＰ型ベース層４ｏが形成さ
れる。
拡散層拡散層３４及びＰ−埋込層３゜の各一部にＰ＋
埋込層２９に繋がるＰ＋型コレクタ引き出し層３７か形
成され、ＮＰＮ領域のエピタキシャル層３１の一部にＮ
＋型埋込層２３に繋がるＮ＋型コレクタ引き出し層３８
が形成され、ＰＮＰ領域のＰ 拡散層３４の表層部にＮ
型ベース層３９が形成されると共に、ＮＰＮ領域のエピ
タキシャル層３１の表層部にＰ型ベース層４ｏが形成さ
れる。
つぎに、第１Ｈ図に示すように、薄い絶縁膜３６が除去
されたのち、上面全面に絶縁膜４１が形成され、この絶
縁膜４１のＰＮＰ領域のベース位置、ＮＰＮ領域のコレ
クタ位置及びエミッタ位置に開口が形成され、これらの
開口にそれぞれ多結晶シリコン膜４２が形成されてＮ型
不純物が拡散され、Ｎ型ベース層３９中にＮ＋梨型外ベ
ース層４３が拡散形成されると共に、Ｐ型ベース層４０
中にＮ 型エミツタ層４４が形成されたのち、絶縁膜４
１のＰＮＰ領域のコレクタ位置、エミッタ位置、ＮＰＮ
領域のベース位置に開口か形成され、これらの開口より
Ｐ型不純物か導入され、Ｎ型ベース層３９中にＰ＋＋型
エミッタ層４５が形成されると共に、Ｐ型ベース層４０
中にＰ＋型外部ベース層４６が形成される。
されたのち、上面全面に絶縁膜４１が形成され、この絶
縁膜４１のＰＮＰ領域のベース位置、ＮＰＮ領域のコレ
クタ位置及びエミッタ位置に開口が形成され、これらの
開口にそれぞれ多結晶シリコン膜４２が形成されてＮ型
不純物が拡散され、Ｎ型ベース層３９中にＮ＋梨型外ベ
ース層４３が拡散形成されると共に、Ｐ型ベース層４０
中にＮ 型エミツタ層４４が形成されたのち、絶縁膜４
１のＰＮＰ領域のコレクタ位置、エミッタ位置、ＮＰＮ
領域のベース位置に開口か形成され、これらの開口より
Ｐ型不純物か導入され、Ｎ型ベース層３９中にＰ＋＋型
エミッタ層４５が形成されると共に、Ｐ型ベース層４０
中にＰ＋型外部ベース層４６が形成される。
そして、第１Ｉ図に示すように、パッシベーション膜４
７が上面全面に形成されたのち、電極位置にコンタクト
ホールが形成され、金属配線層４８が形成され、ＰＮＰ
ｌ−ランジスタとＮ Ｐ Ｎ Ｉ−ランジスタとか混
在した半導体装置が製造される。
７が上面全面に形成されたのち、電極位置にコンタクト
ホールが形成され、金属配線層４８が形成され、ＰＮＰ
ｌ−ランジスタとＮ Ｐ Ｎ Ｉ−ランジスタとか混
在した半導体装置が製造される。
ところで、前述したように、高エネルギー注入によって
ＢイオンをＮ 埋込層２２に打ち込むことによって、第
１Ｂ図に示すように、Ｎ 埋込層２２の表面、即ち基板
２１の表面から十分に深い位置に高濃度領域２７を形成
することができるため、第１Ｅ図及び第１Ｆ図に示すよ
うに、Ｐ−拡散層３４の形成時にＰ 、Ｐ 埋込層
２９，３０の浮き上がりが生しても、Ｐ１埋込層２９の
表面。
ＢイオンをＮ 埋込層２２に打ち込むことによって、第
１Ｂ図に示すように、Ｎ 埋込層２２の表面、即ち基板
２１の表面から十分に深い位置に高濃度領域２７を形成
することができるため、第１Ｅ図及び第１Ｆ図に示すよ
うに、Ｐ−拡散層３４の形成時にＰ 、Ｐ 埋込層
２９，３０の浮き上がりが生しても、Ｐ１埋込層２９の
表面。
即ちｐ”、ｐ−埋込層２９，３０の光重が基板２１の表
面よりも上方にまで浮き上がることを防止できる。
面よりも上方にまで浮き上がることを防止できる。
従って、Ｎ 型エピタキシャル層３１は、ＮＰＮトラン
ジスタの耐圧を満足する必要最小限の厚さにしても、第
１Ｉ図に示すように、Ｐ−拡散層３４とＮ型ベース層３
９とのＰＮ接合かｂＰ 埋込層２９の表面までの距離
りとして、ＰＮＰ ｌ−ランジスタの所望の耐圧を確保
するに足る値を得ることができ、しかも従来のようなＮ
ＰＮトランジスタのコレクタ抵抗の増大を招くこともな
く、速度性能の低下を防止できる。
ジスタの耐圧を満足する必要最小限の厚さにしても、第
１Ｉ図に示すように、Ｐ−拡散層３４とＮ型ベース層３
９とのＰＮ接合かｂＰ 埋込層２９の表面までの距離
りとして、ＰＮＰ ｌ−ランジスタの所望の耐圧を確保
するに足る値を得ることができ、しかも従来のようなＮ
ＰＮトランジスタのコレクタ抵抗の増大を招くこともな
く、速度性能の低下を防止できる。
なお、上記実施例ては、Ｎ−埋込層２２中にＰ＋埋込層
２９及びＰ−埋込層３０を形成し、その後エピタキシャ
ル層３１中にＰ 拡散層３４を形成し、Ｐ 型の低濃度
層を２層構造にした場合について説明したが、Ｐ＋埋込
層２９のみをＮ埋込層２２中の深い位置に形成しておき
、その後エピタキシャル層３１の表面からのＰ型不純物
の拡散によって、Ｐ＋埋込層２９の表面に達するＰ 型
の低濃度層を形成するようにしてもよいのは勿論である
。
２９及びＰ−埋込層３０を形成し、その後エピタキシャ
ル層３１中にＰ 拡散層３４を形成し、Ｐ 型の低濃度
層を２層構造にした場合について説明したが、Ｐ＋埋込
層２９のみをＮ埋込層２２中の深い位置に形成しておき
、その後エピタキシャル層３１の表面からのＰ型不純物
の拡散によって、Ｐ＋埋込層２９の表面に達するＰ 型
の低濃度層を形成するようにしてもよいのは勿論である
。
また、上記実施例では、第１導電型をＰ型、第２導電型
をＮ型として説明したが、逆の場合であっても、この発
明を同様に実施することができる。
をＮ型として説明したが、逆の場合であっても、この発
明を同様に実施することができる。
以上のように、この発明の半導体装置によれば、低濃度
埋込層中に表面が基板よりも下方に位置した高濃度埋込
層を備えたため、エピタキシャル層の暑さを従来のよう
に厚くする必要かなく、必要最小限の厚さのエピタキシ
ャル層を形成しても、十分な素子耐圧を確保することが
でき、しかも従来のようなコレクタ抵抗の増大を防止し
て速度性能の低下を防止することができ、ＰＮＰ、ＮＰ
Ｎトランジスタの混在型の半導体装置として極めて有効
である。
埋込層中に表面が基板よりも下方に位置した高濃度埋込
層を備えたため、エピタキシャル層の暑さを従来のよう
に厚くする必要かなく、必要最小限の厚さのエピタキシ
ャル層を形成しても、十分な素子耐圧を確保することが
でき、しかも従来のようなコレクタ抵抗の増大を防止し
て速度性能の低下を防止することができ、ＰＮＰ、ＮＰ
Ｎトランジスタの混在型の半導体装置として極めて有効
である。
また、この発明の半導体装置の製造方法によれば、約５
００ＫｅＶ以上の高エネルギー注入により第１導電型の
不純物を高濃度にイオン注入し、熱処理することによっ
て高濃度埋込層を形成することにより、基板表面から十
分に深い位置に高濃度埋込層を形成することができるた
め、その後の工程における熱処理による高濃度埋込層の
浮き上がりが生じても、基板表面より下方に高濃度埋込
層の表面を位置させることが可能になり、従来のように
エピタキシャル層を厚くする必要がない。
００ＫｅＶ以上の高エネルギー注入により第１導電型の
不純物を高濃度にイオン注入し、熱処理することによっ
て高濃度埋込層を形成することにより、基板表面から十
分に深い位置に高濃度埋込層を形成することができるた
め、その後の工程における熱処理による高濃度埋込層の
浮き上がりが生じても、基板表面より下方に高濃度埋込
層の表面を位置させることが可能になり、従来のように
エピタキシャル層を厚くする必要がない。
第１Ａ図ないし第１Ｉ図はこの発明の半導体装置及びそ
の製造方法の一実施例の製造工程を示す断面図、第２図
は従来の半導体装置の断面図である。 図において、２１は基板、２２はＮ 埋込層、２９はＰ
埋込層、３０はＰ 埋込層、３１は工ピタキシャル層
、 ３４はＰ 型拡散層である。 なお、 各図中同一符号は同一または相当部分を示す。
の製造方法の一実施例の製造工程を示す断面図、第２図
は従来の半導体装置の断面図である。 図において、２１は基板、２２はＮ 埋込層、２９はＰ
埋込層、３０はＰ 埋込層、３１は工ピタキシャル層
、 ３４はＰ 型拡散層である。 なお、 各図中同一符号は同一または相当部分を示す。
Claims (2)
- （１）第１導電型の基板の表面の一部に形成された第２
導電型の低濃度埋込層と、 前記低濃度埋込層中に形成され表面が前記基板の表面よ
りも下方に位置した第１導電型の高濃度埋込層と、 前記基板の表面全面上に形成された第２導電型のエピタ
キシャル層と、 前記エピタキシャル層の表面から前記高濃度埋込層の表
面に達するように、前記高濃度埋込層上に形成された第
１導電型の低濃度層と を備えたことを特徴とする半導体装置。 - （２）第１導電型の基板の表面の一部に第２導電型の低
濃度埋込層を形成する工程と、 前記低濃度埋込層に約５００ＫｅＶ以上の高エネルギー
注入により第１導電型の不純物を高濃度にイオン注入し
て熱処理し、表面が前記基板の表面よりも下方に位置す
るように前記低濃度埋込層中に第１導電型の高濃度埋込
層を形成する工程と、前記基板の表面全面上に第２導電
型のエピタキシャル層を成長させる工程と、 前記エピタキシャル層の表面から前記高濃度埋込層の表
面に達するように、前記高濃度埋込層上に第１導電型の
低濃度層を形成する工程と を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2267008A JP2595799B2 (ja) | 1990-10-03 | 1990-10-03 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2267008A JP2595799B2 (ja) | 1990-10-03 | 1990-10-03 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04142771A true JPH04142771A (ja) | 1992-05-15 |
| JP2595799B2 JP2595799B2 (ja) | 1997-04-02 |
Family
ID=17438778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2267008A Expired - Lifetime JP2595799B2 (ja) | 1990-10-03 | 1990-10-03 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2595799B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0574799A (ja) * | 1991-09-13 | 1993-03-26 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
| KR100483397B1 (ko) * | 1995-12-12 | 2006-06-21 | 소니 가부시끼 가이샤 | 바이폴라트랜지스터와그제조방법 |
| JP2010161384A (ja) * | 1992-09-21 | 2010-07-22 | Siliconix Inc | ＢｉＣＤＭＯＳ構造及びその製造方法 |
-
1990
- 1990-10-03 JP JP2267008A patent/JP2595799B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0574799A (ja) * | 1991-09-13 | 1993-03-26 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
| JP2010161384A (ja) * | 1992-09-21 | 2010-07-22 | Siliconix Inc | ＢｉＣＤＭＯＳ構造及びその製造方法 |
| KR100483397B1 (ko) * | 1995-12-12 | 2006-06-21 | 소니 가부시끼 가이샤 | 바이폴라트랜지스터와그제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2595799B2 (ja) | 1997-04-02 |
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