JP3143874B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP3143874B2 JP3143874B2 JP02338116A JP33811690A JP3143874B2 JP 3143874 B2 JP3143874 B2 JP 3143874B2 JP 02338116 A JP02338116 A JP 02338116A JP 33811690 A JP33811690 A JP 33811690A JP 3143874 B2 JP3143874 B2 JP 3143874B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はIIL（Integrated Injection Logic）と、
縦型NPNトランジスタおよび縦型PNPトランジスタとを集
積した半導体装置及びその製造方法に関するものであ
る。
縦型NPNトランジスタおよび縦型PNPトランジスタとを集
積した半導体装置及びその製造方法に関するものであ
る。
従来の技術 従来の半導体装置としては、例えば特開昭59−141261
号公報に示されている。
号公報に示されている。
第６図はこの従来の半導体装置のうちの縦型NPNトラ
ンジスタおよび縦型PNPトランジスタの部分を省いたIIL
部分の構造断面図を示すものであり、１はＰ型半導体基
板、５はIILのエミッタ領域の一部で縦型NPNトランジス
タのコレクタ埋込み層と同時に形成されたN+型埋込み層
である。６は分離領域の一部で縦型PNPトランジスタの
コレクタ埋込み層と同時に形成されたP+型埋込み層であ
る。９はN-型エピタキシャル層、10、12はそれぞれ分離
領域の一部およびIILのベース領域の一部で縦型PNPトラ
ンジスタのコレクタ領域と同時に形成されたP-型拡散層
である。14はIILのエミッタ領域の一部となるN+型拡散
層、17、18はそれぞれIILのインジェクタおよびベース
領域の一部で縦型NPNトランジスタのベース領域と同時
に形成されたＰ型拡散層である。20、100はそれぞれIIL
のコレクタおよびエミッタ領域の一部で縦型PNPトラン
ジスタのベース領域と同時に形成されたＮ型拡散層であ
る。23はIILのコレクタコンタクト領域で縦型NPNトラン
ジスタのエミッタ領域と同時に形成されたN+型拡散層で
ある。
ンジスタおよび縦型PNPトランジスタの部分を省いたIIL
部分の構造断面図を示すものであり、１はＰ型半導体基
板、５はIILのエミッタ領域の一部で縦型NPNトランジス
タのコレクタ埋込み層と同時に形成されたN+型埋込み層
である。６は分離領域の一部で縦型PNPトランジスタの
コレクタ埋込み層と同時に形成されたP+型埋込み層であ
る。９はN-型エピタキシャル層、10、12はそれぞれ分離
領域の一部およびIILのベース領域の一部で縦型PNPトラ
ンジスタのコレクタ領域と同時に形成されたP-型拡散層
である。14はIILのエミッタ領域の一部となるN+型拡散
層、17、18はそれぞれIILのインジェクタおよびベース
領域の一部で縦型NPNトランジスタのベース領域と同時
に形成されたＰ型拡散層である。20、100はそれぞれIIL
のコレクタおよびエミッタ領域の一部で縦型PNPトラン
ジスタのベース領域と同時に形成されたＮ型拡散層であ
る。23はIILのコレクタコンタクト領域で縦型NPNトラン
ジスタのエミッタ領域と同時に形成されたN+型拡散層で
ある。
以上のように構成された従来の半導体装置において
は、IILのベースとなるP-型拡散層12が縦型PNPトランジ
スタのコレクタ領域と同時に形成された低濃度の拡散層
であるために、エミッタ注入効率が高くなり、電流増幅
率を大きくすることができる。
は、IILのベースとなるP-型拡散層12が縦型PNPトランジ
スタのコレクタ領域と同時に形成された低濃度の拡散層
であるために、エミッタ注入効率が高くなり、電流増幅
率を大きくすることができる。
発明が解決しようとする課題 しかしながらこのような従来の半導体装置では、P-型
拡散層12が接するIILのエミッタがP-型拡散層12よりも
低濃度のエピタキシャル層９であるために、電流増幅率
を大幅に向上させることができない。また、デバイスの
高速化、高密度化を図るためにエピタキシャル層９の厚
さを薄くした場合に、当然のことながらP-型拡散層12も
浅くする必要があり、これに伴いIILのベース幅が薄く
なるために低い電圧でコレクタ・エミッタ間がパンチス
ルー状態となり、IILが正常に動作しなくなる。これを
避けるためにP-型拡散層12の濃度を高くするとIILの電
流増幅率が低下し、さらにP-型拡散層12と同時に形成さ
れる縦型PNPトランジスタのコレクタ領域の濃度が高く
なるために、アーリー電圧が低下するという問題点を有
していた。
拡散層12が接するIILのエミッタがP-型拡散層12よりも
低濃度のエピタキシャル層９であるために、電流増幅率
を大幅に向上させることができない。また、デバイスの
高速化、高密度化を図るためにエピタキシャル層９の厚
さを薄くした場合に、当然のことながらP-型拡散層12も
浅くする必要があり、これに伴いIILのベース幅が薄く
なるために低い電圧でコレクタ・エミッタ間がパンチス
ルー状態となり、IILが正常に動作しなくなる。これを
避けるためにP-型拡散層12の濃度を高くするとIILの電
流増幅率が低下し、さらにP-型拡散層12と同時に形成さ
れる縦型PNPトランジスタのコレクタ領域の濃度が高く
なるために、アーリー電圧が低下するという問題点を有
していた。
本発明は上記課題を解決するもので、高速、高密度の
IIL、縦型NPNトランジスタおよび縦型PNPトランジスタ
を同一ウェーハ上に集積した半導体装置およびその製造
方法を提供することを目的とする。
IIL、縦型NPNトランジスタおよび縦型PNPトランジスタ
を同一ウェーハ上に集積した半導体装置およびその製造
方法を提供することを目的とする。
課題を解決するための手段 本発明は、上記目的を達成するために、一導電型の半
導体基板と、前記半導体基板に形成された逆導電型の第
１埋込み層と、前記第１埋込み層の一部の上下にはみだ
して貫通形成された一導電型の第２埋込み層と、前記第
１、第２埋込み層を含む前記基板上に形成された逆導電
型の半導体層と、前記半導体層に形成され、前記半導体
層内へ持ち上がり形成された前記第２埋込み層に接する
一導電型の第１拡散層と、前記第１拡散層に単数個ある
いは複数個形成された逆導電型の第２拡散層とを具備し
た半導体装置、並びに、一導電型の半導体基板に逆導電
型の第１埋込み層を形成する工程と、前記第１埋込み層
に一導電型の第２埋込み層を形成する工程と、前記第
１、第２埋込み層を含む前記半導体基板上に逆導電型の
半導体層を形成する工程と、前記第２埋込み層を前記第
１埋込み層の上下にはみだすように形成する工程と、前
記半導体層に、前記半導体層内へ持ち上がり形成された
前記第２埋込み層に接する一導電型の第１拡散層を形成
する工程と、前記第１拡散層に単数個あるいは複数個の
逆導電型の第２拡散層を形成する工程とを有する半導体
装置の製造方法をそなえたものである。
導体基板と、前記半導体基板に形成された逆導電型の第
１埋込み層と、前記第１埋込み層の一部の上下にはみだ
して貫通形成された一導電型の第２埋込み層と、前記第
１、第２埋込み層を含む前記基板上に形成された逆導電
型の半導体層と、前記半導体層に形成され、前記半導体
層内へ持ち上がり形成された前記第２埋込み層に接する
一導電型の第１拡散層と、前記第１拡散層に単数個ある
いは複数個形成された逆導電型の第２拡散層とを具備し
た半導体装置、並びに、一導電型の半導体基板に逆導電
型の第１埋込み層を形成する工程と、前記第１埋込み層
に一導電型の第２埋込み層を形成する工程と、前記第
１、第２埋込み層を含む前記半導体基板上に逆導電型の
半導体層を形成する工程と、前記第２埋込み層を前記第
１埋込み層の上下にはみだすように形成する工程と、前
記半導体層に、前記半導体層内へ持ち上がり形成された
前記第２埋込み層に接する一導電型の第１拡散層を形成
する工程と、前記第１拡散層に単数個あるいは複数個の
逆導電型の第２拡散層を形成する工程とを有する半導体
装置の製造方法をそなえたものである。
作用 本発明は上記した構成により、IILのベース濃度より
もそれに接するエミッタ濃度を高くすることができるた
めに、エミッタ注入効率が高くなり、電流増幅率を大幅
に向上させることができる。また、縦型PNPトランジス
タのコレクタ領域の濃度を高くすることなく、IILのベ
ース濃度を高くすることができるために、デバイスの高
速化、高密度化を図るためにエピタキシャル層の厚さを
薄くした場合でも、縦型PNPトランジスタのアーリー電
圧を低下させることなくIILのコレクタ・エミッタ間耐
圧を高くすることができ、高速、高密度、高耐圧のII
L、縦型PNPトランジスタ、縦型NPNトランジスタを一体
化した半導体装置を実現することができる。
もそれに接するエミッタ濃度を高くすることができるた
めに、エミッタ注入効率が高くなり、電流増幅率を大幅
に向上させることができる。また、縦型PNPトランジス
タのコレクタ領域の濃度を高くすることなく、IILのベ
ース濃度を高くすることができるために、デバイスの高
速化、高密度化を図るためにエピタキシャル層の厚さを
薄くした場合でも、縦型PNPトランジスタのアーリー電
圧を低下させることなくIILのコレクタ・エミッタ間耐
圧を高くすることができ、高速、高密度、高耐圧のII
L、縦型PNPトランジスタ、縦型NPNトランジスタを一体
化した半導体装置を実現することができる。
実施例 以下、本発明の実施例を実施例１〜３に分けて第１図
〜第５図に基づいて説明する。
〜第５図に基づいて説明する。
（実施例１） 第１図（Ａ）〜（Ｃ）は本発明の第１の実施例におけ
る半導体装置の製造工程断面図を示すものである。同図
において従来例である第６図と同一部分には同一番号を
付している。
る半導体装置の製造工程断面図を示すものである。同図
において従来例である第６図と同一部分には同一番号を
付している。
比抵抗が例えば10〜20Ω・cmのＰ型（111）半導体基
板１に燐を40keV、１×1013/cm2の条件でイオン注入し
た後、例えば1200℃120分程度の熱処理を行い、縦型PNP
トランジスタのコレクタ領域と半導体基板１を分離する
ためのＮ型埋込み層２を形成する。次に例えばレジスト
をマスクにして砒素を60keV、１×1015/cm2の条件でイ
オン注入した後、900℃30分程度の熱処理を行い、縦型P
NPトランジスタのコレクタ埋込み層となるN+型埋込み層
４およびIILのエミッタ領域の一部となるN+型埋込み層
５を形成する。次に例えばレジストをマスクにしてボロ
ンを40keV、１×1014/cm2の条件でイオン注入した後、1
100℃180分程度の熱処理を行い、縦型PNPトランジスタ
のコレクタ埋込み層となるP+型埋込み層７、IILのベー
ス領域の一部となるP+型埋込み層８および素子分離領域
の一部で下部分離領域となるP+型埋込み層６を形成す
る。この場合、不純物の拡散係数が砒素、ボロン、燐の
順に大きくなるために、埋込み層の深さはN+型埋込み層
４、５、P+型埋込み層６、７、８、Ｎ型埋込み層２の順
に深くなる（第１図Ａ）。次に半導体基板１上に、例え
ば比抵抗が１Ω・cm、厚さが2.5μｍ程度のN-型エピタ
キシャル層９を形成する。次に例えばレジストをマスク
にしてボロンを80keV、２×1012/cm2の条件でイオン注
入した後、1100℃100分程度の熱処理を行い、縦型PNPト
ランジスタのコレクタ領域の一部となるP-型拡散層11、
IILのベース領域の一部となるP-型拡散層12および素子
分離領域の一部で上部分離領域となるP-型拡散層10を形
成する。この場合、不純物の拡散係数が砒素、ボロン、
燐の順に大きくなるために、埋込み層の持ち上がりはN+
型埋込み層４、５、P+型埋込み層６、７、８、Ｎ型埋込
み層２の順に大きくなる。このため、IILにおいてP+型
埋込み層８がN+型埋込み層５の上にはみだし、P-型拡散
層12と接続されてIILのベース領域が形成されることに
なる。次に例えばレジストをマスクにして燐を80keV、
３×1015/cm2の条件でイオン注入した後、950℃30分程
度の熱処理を行い、縦型NPNトランジスタのコレクタウ
ォール領域となるN+型拡散層13およびIILのエミッタ領
域の一部となるN+型拡散層14を形成する（第１図Ｂ）。
次に例えばレジストをマスクにしてボロンを30keV、２
×1013/cm2の条件でイオン注入した後、900℃30分程度
の熱処理を行い、縦型NPNトランジスタのベース領域と
なるＰ型拡散層16、IILのインジェクタ領域となるＰ型
拡散層17、IILのベース領域の一部となるＰ型拡散層1
8、および素子分離領域の一部となるＰ型拡散層15を形
成する。次に例えばレジストをマスクにして燐を80ke
V、3.6×1013/cm2の条件でイオン注入し、縦型PNPトラ
ンジスタのベース領域となるＮ型拡散層19、IILのコレ
クタ領域となるＮ型拡散層20を形成する。次に縦型PNP
トランジスタのコレクタコンタクト、ベースコンタクト
およびエミッタとなる領域上、縦型NPNトランジスタの
コレクタコンタクト、ベースコンタクトおよびエミッタ
となる領域上、IILのインジェクタコンタクト、コレク
タコンタクト、ベースコンタクトおよびエミッタコンタ
クトとなる領域上にポリシリコン膜（ここでは図示して
いない）を形成した後、例えばレジストをマスクにして
縦型PNPトランジスタのベースコンタクトとなる領域
上、縦型NPNトランジスタのコレクタコンタクトおよび
エミッタとなる領域上、IILのコレクタコンタクトおよ
びエミッタコンタクトとなる領域上のポリシリコン膜中
に砒素を60keV、１×1016/cm2の条件でイオン注入し、
その後950℃60分程度の熱処理を行ってポリシリコン膜
から砒素を拡散し、縦型PNPトランジスタのベースコン
タクト領域となるN+型拡散層25、縦型NPNトランジスタ
のコレクタコンタクト領域となるN+型拡散層22およびエ
ミッタ領域となるN+型拡散層21、IILのコレクタコンタ
クト領域となるN+型拡散層23およびエミッタコンタクト
領域となるN+型拡散層24を形成する。次に、例えばレジ
ストをマスクにして縦型NPNトランジスタのベースコン
タクトとなる領域上、縦型PNPトランジスタのコレクタ
コンタクトおよびエミッタとなる領域上、IILのインジ
ェクタコンタクトおよびベースコンタクトとなる領域上
のポリシリコン膜中にボロンを30keV、２×1016/cm2の
条件でイオン注入し、その後900℃45分程度の熱処理を
行ってポリシリコン膜からボロンを拡散し、縦型NPNト
ランジスタのベースコンタクト領域となるP+型拡散層2
8、縦型PNPトランジスタのコテクタコンタクト領域とな
るP+型拡散層27およびエミッタ領域となるP+型拡散層2
6、IILのインジェクタコンタクト領域となるP+型拡散層
29およびベースコンタクト領域となるP+型拡散層30を形
成する。最後に例えばAL等を用いて電極配線を形成して
この半導体装置は完成する（第１図Ｃ）。
板１に燐を40keV、１×1013/cm2の条件でイオン注入し
た後、例えば1200℃120分程度の熱処理を行い、縦型PNP
トランジスタのコレクタ領域と半導体基板１を分離する
ためのＮ型埋込み層２を形成する。次に例えばレジスト
をマスクにして砒素を60keV、１×1015/cm2の条件でイ
オン注入した後、900℃30分程度の熱処理を行い、縦型P
NPトランジスタのコレクタ埋込み層となるN+型埋込み層
４およびIILのエミッタ領域の一部となるN+型埋込み層
５を形成する。次に例えばレジストをマスクにしてボロ
ンを40keV、１×1014/cm2の条件でイオン注入した後、1
100℃180分程度の熱処理を行い、縦型PNPトランジスタ
のコレクタ埋込み層となるP+型埋込み層７、IILのベー
ス領域の一部となるP+型埋込み層８および素子分離領域
の一部で下部分離領域となるP+型埋込み層６を形成す
る。この場合、不純物の拡散係数が砒素、ボロン、燐の
順に大きくなるために、埋込み層の深さはN+型埋込み層
４、５、P+型埋込み層６、７、８、Ｎ型埋込み層２の順
に深くなる（第１図Ａ）。次に半導体基板１上に、例え
ば比抵抗が１Ω・cm、厚さが2.5μｍ程度のN-型エピタ
キシャル層９を形成する。次に例えばレジストをマスク
にしてボロンを80keV、２×1012/cm2の条件でイオン注
入した後、1100℃100分程度の熱処理を行い、縦型PNPト
ランジスタのコレクタ領域の一部となるP-型拡散層11、
IILのベース領域の一部となるP-型拡散層12および素子
分離領域の一部で上部分離領域となるP-型拡散層10を形
成する。この場合、不純物の拡散係数が砒素、ボロン、
燐の順に大きくなるために、埋込み層の持ち上がりはN+
型埋込み層４、５、P+型埋込み層６、７、８、Ｎ型埋込
み層２の順に大きくなる。このため、IILにおいてP+型
埋込み層８がN+型埋込み層５の上にはみだし、P-型拡散
層12と接続されてIILのベース領域が形成されることに
なる。次に例えばレジストをマスクにして燐を80keV、
３×1015/cm2の条件でイオン注入した後、950℃30分程
度の熱処理を行い、縦型NPNトランジスタのコレクタウ
ォール領域となるN+型拡散層13およびIILのエミッタ領
域の一部となるN+型拡散層14を形成する（第１図Ｂ）。
次に例えばレジストをマスクにしてボロンを30keV、２
×1013/cm2の条件でイオン注入した後、900℃30分程度
の熱処理を行い、縦型NPNトランジスタのベース領域と
なるＰ型拡散層16、IILのインジェクタ領域となるＰ型
拡散層17、IILのベース領域の一部となるＰ型拡散層1
8、および素子分離領域の一部となるＰ型拡散層15を形
成する。次に例えばレジストをマスクにして燐を80ke
V、3.6×1013/cm2の条件でイオン注入し、縦型PNPトラ
ンジスタのベース領域となるＮ型拡散層19、IILのコレ
クタ領域となるＮ型拡散層20を形成する。次に縦型PNP
トランジスタのコレクタコンタクト、ベースコンタクト
およびエミッタとなる領域上、縦型NPNトランジスタの
コレクタコンタクト、ベースコンタクトおよびエミッタ
となる領域上、IILのインジェクタコンタクト、コレク
タコンタクト、ベースコンタクトおよびエミッタコンタ
クトとなる領域上にポリシリコン膜（ここでは図示して
いない）を形成した後、例えばレジストをマスクにして
縦型PNPトランジスタのベースコンタクトとなる領域
上、縦型NPNトランジスタのコレクタコンタクトおよび
エミッタとなる領域上、IILのコレクタコンタクトおよ
びエミッタコンタクトとなる領域上のポリシリコン膜中
に砒素を60keV、１×1016/cm2の条件でイオン注入し、
その後950℃60分程度の熱処理を行ってポリシリコン膜
から砒素を拡散し、縦型PNPトランジスタのベースコン
タクト領域となるN+型拡散層25、縦型NPNトランジスタ
のコレクタコンタクト領域となるN+型拡散層22およびエ
ミッタ領域となるN+型拡散層21、IILのコレクタコンタ
クト領域となるN+型拡散層23およびエミッタコンタクト
領域となるN+型拡散層24を形成する。次に、例えばレジ
ストをマスクにして縦型NPNトランジスタのベースコン
タクトとなる領域上、縦型PNPトランジスタのコレクタ
コンタクトおよびエミッタとなる領域上、IILのインジ
ェクタコンタクトおよびベースコンタクトとなる領域上
のポリシリコン膜中にボロンを30keV、２×1016/cm2の
条件でイオン注入し、その後900℃45分程度の熱処理を
行ってポリシリコン膜からボロンを拡散し、縦型NPNト
ランジスタのベースコンタクト領域となるP+型拡散層2
8、縦型PNPトランジスタのコテクタコンタクト領域とな
るP+型拡散層27およびエミッタ領域となるP+型拡散層2
6、IILのインジェクタコンタクト領域となるP+型拡散層
29およびベースコンタクト領域となるP+型拡散層30を形
成する。最後に例えばAL等を用いて電極配線を形成して
この半導体装置は完成する（第１図Ｃ）。
以上のように本実施例は、縦型PNPトランジスタのコ
レクタ埋込み層となる高濃度のP+型埋込み層７の形成と
同時にIILのベース領域となるP+型埋込み層８を形成
し、このP+型埋込み層８よりも高濃度のN+型埋込み層５
でIILのエミッタ領域を形成することを特徴としてい
る。第４図にIILのコレクタ直下の不純物濃度プロファ
イルを示す。このようにIILのベース濃度よりもそれに
接するエミッタ濃度が高くなるように形成しているため
に、エミッタ注入効率が高くなり、電流増幅率を大幅に
向上させることができる。さらに、IILのベース領域と
なるP+型埋込み層８が、エミッタからコレクタに向かっ
て低くなるように傾斜した不純物濃度プロファイルとな
っているために、この濃度勾配により形成された電界に
よってベース領域中のキャリヤが加速され、IILの動作
スピードが向上する。また、デバイスの高速化、高密度
化を図るためにエピタキシャル層の厚さを薄くした場合
でも、IILのベース濃度を高くすることができるため、I
ILのコレクタ・エミッタ間がパンチスルー状態になるこ
とを防ぎ、耐圧を高くすることができる。さらに、IIL
のベース領域の一部となるP-型拡散層12の濃度を高くす
ることなく、言い替えればP-型拡散層12と同時に形成さ
れる縦型PNPトランジスタのコレクタ領域の一部となるP
-型拡散層11の濃度を高くすることなく、IILのベース濃
度を高くすることができるために、縦型PNPトランジス
タのアーリー電圧を低下させることなく、IILのコレク
タ・エミッタ間耐圧を高くすることができる。しかも本
実施例によれば従来と同じ工程数で上記のことが実現で
きる。
レクタ埋込み層となる高濃度のP+型埋込み層７の形成と
同時にIILのベース領域となるP+型埋込み層８を形成
し、このP+型埋込み層８よりも高濃度のN+型埋込み層５
でIILのエミッタ領域を形成することを特徴としてい
る。第４図にIILのコレクタ直下の不純物濃度プロファ
イルを示す。このようにIILのベース濃度よりもそれに
接するエミッタ濃度が高くなるように形成しているため
に、エミッタ注入効率が高くなり、電流増幅率を大幅に
向上させることができる。さらに、IILのベース領域と
なるP+型埋込み層８が、エミッタからコレクタに向かっ
て低くなるように傾斜した不純物濃度プロファイルとな
っているために、この濃度勾配により形成された電界に
よってベース領域中のキャリヤが加速され、IILの動作
スピードが向上する。また、デバイスの高速化、高密度
化を図るためにエピタキシャル層の厚さを薄くした場合
でも、IILのベース濃度を高くすることができるため、I
ILのコレクタ・エミッタ間がパンチスルー状態になるこ
とを防ぎ、耐圧を高くすることができる。さらに、IIL
のベース領域の一部となるP-型拡散層12の濃度を高くす
ることなく、言い替えればP-型拡散層12と同時に形成さ
れる縦型PNPトランジスタのコレクタ領域の一部となるP
-型拡散層11の濃度を高くすることなく、IILのベース濃
度を高くすることができるために、縦型PNPトランジス
タのアーリー電圧を低下させることなく、IILのコレク
タ・エミッタ間耐圧を高くすることができる。しかも本
実施例によれば従来と同じ工程数で上記のことが実現で
きる。
（実施例２） 第２図（Ａ）〜（Ｃ）は本発明の第２の実施例におけ
る半導体装置の製造工程断面図を示すものである。同図
において実施例である第１図と同一部分には同一番号を
付している。
る半導体装置の製造工程断面図を示すものである。同図
において実施例である第１図と同一部分には同一番号を
付している。
比抵抗が例えば10〜20Ω・cmのＰ型（111）半導体基
板１に燐を40keV、１×1013/cm2の条件でイオン注入し
た後、例えば1200℃120分程度の熱処理を行い、縦型PNP
トランジスタのコレクタ領域と半導体基板１を分離する
ためのＮ型埋込み層２およびIILのエミッタ領域の一部
となるＮ型埋込み層３を形成する。次に例えばレジスト
をマスクして砒素を60keV、１×1015/cm2の条件でイオ
ン注入した後、900℃30分程度の熱処理を行い、縦型NPN
トランジスタのコレクタ埋込み層となるN+型埋込み層４
およびIILのエミッタ領域の一部となるN+型埋込み層５
を形成する。次に例えばレジストをマスクしてボロンを
40keV、１×1014/cm2の条件でイオン注入した後、1100
℃180分程度の熱処理を行い、縦型PNPトランジスタのコ
レクタ埋込み層となるP+型埋込み層７、IILのベース領
域の一部となるP+型埋込み層８および素子分離領域の一
部で下部分離領域となるP+型埋込み層６を形成する。こ
の場合、不純物の拡散係数が砒素、ボロン、燐の順に大
きくなるために、埋込み層の深さはN+型埋込み層４、
５、P+型埋込み層６、７、８、Ｎ型埋込み層２、３の順
に深くなる（第２図Ａ）。次に半導体基板１上に、例え
ば比抵抗が１Ω・cm、厚さが2.5μｍ程度のN-型エピタ
キシャル層９を形成する。次に例えばレジストをマスク
にしてボロンを80keV、２×1012/cm2の条件でイオン注
入した後、1100℃100分程度の熱処理を行い、縦型PNPト
ランジスタのコレクタ領域の一部となるP-型拡散層11、
IILのベース領域の一部となるP-型拡散層12および素子
分離領域の一部で上部分離領域となるP-型拡散層10を形
成する。この場合、不純物の拡散係数が砒素、ボロン、
燐の順に大きくなるために、埋込み層の持ち上がりはN+
型埋込み層４、５、P+型埋込み層６、７、８、Ｎ型埋込
み層２、３の順に大きくなる。このため、IILにおいてP
+型埋込み層８がN+型埋込み層５の上にはみだし、P-型
拡散層12と接続されてIILのベース領域が形成されるこ
とになる。また、Ｎ型埋込み層３もN+型埋込み層５の上
にはみだすために、低濃度のN-型エピタキシャル層９の
領域が少なくなり、IILのエミッタ領域の濃度が高くな
る。次に例えばレジストをマスクにして燐を80keV、３
×1015/cm2の条件でイオン注入した後、950℃30分程度
の熱処理を行い、縦型NPNトランジスタのコレクタウォ
ール領域となるN+型拡散層13およびIILのエミッタ領域
の一部となるN+型拡散層14を形成する（第２図Ｂ）。次
に例えばレジストをマスクにしてボロンを30keV、２×1
013/cm2の条件でイオン注入した後、900℃30分程度の熱
処理を行い、縦型NPNトランジスタのベース領域となる
Ｐ型拡散層16、IILのインジェクタ領域となるＰ型拡散
層17、IILのベース領域の一部となるＰ型拡散層18、お
よび素子分離領域の一部となるＰ型拡散層15を形成す
る。次に例えばレジストをマスクにして燐を80keV、3.6
×1013/cm2の条件でイオン注入し、縦型PNPトランジス
タのベース領域となるＮ型拡散層19、IILのコレクタ領
域となるＮ型拡散層20を形成する。次に縦型PNPトラン
ジスタのコレクタコンタクト、ベースコンタクトおよび
エミッタとなる領域上、縦型NPNトランジスタのコレク
タコンタクト、ベースコンタクトおよびエミッタとなる
領域上、IILのインジェクタコンタクト、コレクタコン
タクト、ベースコンタクトおよびエミッタコンタクトと
なる領域上にポリシリコン膜（ここでは図示していな
い）を形成した後、例えばレジストをマスクにして縦型
PNPトランジスタのベースコンタクトとなる領域上、縦
型NPNトランジスタのコレクタコンタクトおよびエミッ
タとなる領域上、IILのコレクタコンタクトおよびエミ
ッタコンタクトとなる領域上のポリシリコン膜中に砒素
の60keV、１×1016/cm2の条件でイオン注入し、その後9
50℃60分程度の熱処理を行ってポリシリコン膜から砒素
を拡散し、縦型PNPトランジスタのベースコンタクト領
域となるN+型拡散層25、縦型NPNトランジスタのコレク
タコンタクト領域となるN+型拡散層22およびエミッタ領
域となるN+型拡散層21、IILのコレクタコンタクト領域
となるN+型拡散層23およびエミッタコンタクト領域とな
るN+型拡散層24を形成する。次に、例えばレジストをマ
スクにして縦型NPNトランジスタのベースコンタクトと
なる領域上、縦型PNPトランジスタのコレクタコンタク
トおよびエミッタとなる領域上、IILのインジェクタコ
ンタクトおよびベースコンタクトとなる領域上のポリシ
リコン膜中にボロンを30keV、２×1016/cm2の条件でイ
オン注入し、その後900℃45分程度の熱処理を行ってポ
リシリコン膜からボロンを拡散し、縦型NPNトランジス
タのベースコンタクト領域となるP+型拡散層28、縦型PN
Pトランジスタのコレクタコンタクト領域となるP+型拡
散層27およびエミッタ領域となるP+型拡散層26、IILの
インジェクタコンタクト領域となるP+型拡散層29および
ベースコンタクト領域となるP+型拡散層30を形成する。
最後に例えばAL等を用いて電極配線を形成してこの半導
体装置は完成する（第２図Ｃ）。
板１に燐を40keV、１×1013/cm2の条件でイオン注入し
た後、例えば1200℃120分程度の熱処理を行い、縦型PNP
トランジスタのコレクタ領域と半導体基板１を分離する
ためのＮ型埋込み層２およびIILのエミッタ領域の一部
となるＮ型埋込み層３を形成する。次に例えばレジスト
をマスクして砒素を60keV、１×1015/cm2の条件でイオ
ン注入した後、900℃30分程度の熱処理を行い、縦型NPN
トランジスタのコレクタ埋込み層となるN+型埋込み層４
およびIILのエミッタ領域の一部となるN+型埋込み層５
を形成する。次に例えばレジストをマスクしてボロンを
40keV、１×1014/cm2の条件でイオン注入した後、1100
℃180分程度の熱処理を行い、縦型PNPトランジスタのコ
レクタ埋込み層となるP+型埋込み層７、IILのベース領
域の一部となるP+型埋込み層８および素子分離領域の一
部で下部分離領域となるP+型埋込み層６を形成する。こ
の場合、不純物の拡散係数が砒素、ボロン、燐の順に大
きくなるために、埋込み層の深さはN+型埋込み層４、
５、P+型埋込み層６、７、８、Ｎ型埋込み層２、３の順
に深くなる（第２図Ａ）。次に半導体基板１上に、例え
ば比抵抗が１Ω・cm、厚さが2.5μｍ程度のN-型エピタ
キシャル層９を形成する。次に例えばレジストをマスク
にしてボロンを80keV、２×1012/cm2の条件でイオン注
入した後、1100℃100分程度の熱処理を行い、縦型PNPト
ランジスタのコレクタ領域の一部となるP-型拡散層11、
IILのベース領域の一部となるP-型拡散層12および素子
分離領域の一部で上部分離領域となるP-型拡散層10を形
成する。この場合、不純物の拡散係数が砒素、ボロン、
燐の順に大きくなるために、埋込み層の持ち上がりはN+
型埋込み層４、５、P+型埋込み層６、７、８、Ｎ型埋込
み層２、３の順に大きくなる。このため、IILにおいてP
+型埋込み層８がN+型埋込み層５の上にはみだし、P-型
拡散層12と接続されてIILのベース領域が形成されるこ
とになる。また、Ｎ型埋込み層３もN+型埋込み層５の上
にはみだすために、低濃度のN-型エピタキシャル層９の
領域が少なくなり、IILのエミッタ領域の濃度が高くな
る。次に例えばレジストをマスクにして燐を80keV、３
×1015/cm2の条件でイオン注入した後、950℃30分程度
の熱処理を行い、縦型NPNトランジスタのコレクタウォ
ール領域となるN+型拡散層13およびIILのエミッタ領域
の一部となるN+型拡散層14を形成する（第２図Ｂ）。次
に例えばレジストをマスクにしてボロンを30keV、２×1
013/cm2の条件でイオン注入した後、900℃30分程度の熱
処理を行い、縦型NPNトランジスタのベース領域となる
Ｐ型拡散層16、IILのインジェクタ領域となるＰ型拡散
層17、IILのベース領域の一部となるＰ型拡散層18、お
よび素子分離領域の一部となるＰ型拡散層15を形成す
る。次に例えばレジストをマスクにして燐を80keV、3.6
×1013/cm2の条件でイオン注入し、縦型PNPトランジス
タのベース領域となるＮ型拡散層19、IILのコレクタ領
域となるＮ型拡散層20を形成する。次に縦型PNPトラン
ジスタのコレクタコンタクト、ベースコンタクトおよび
エミッタとなる領域上、縦型NPNトランジスタのコレク
タコンタクト、ベースコンタクトおよびエミッタとなる
領域上、IILのインジェクタコンタクト、コレクタコン
タクト、ベースコンタクトおよびエミッタコンタクトと
なる領域上にポリシリコン膜（ここでは図示していな
い）を形成した後、例えばレジストをマスクにして縦型
PNPトランジスタのベースコンタクトとなる領域上、縦
型NPNトランジスタのコレクタコンタクトおよびエミッ
タとなる領域上、IILのコレクタコンタクトおよびエミ
ッタコンタクトとなる領域上のポリシリコン膜中に砒素
の60keV、１×1016/cm2の条件でイオン注入し、その後9
50℃60分程度の熱処理を行ってポリシリコン膜から砒素
を拡散し、縦型PNPトランジスタのベースコンタクト領
域となるN+型拡散層25、縦型NPNトランジスタのコレク
タコンタクト領域となるN+型拡散層22およびエミッタ領
域となるN+型拡散層21、IILのコレクタコンタクト領域
となるN+型拡散層23およびエミッタコンタクト領域とな
るN+型拡散層24を形成する。次に、例えばレジストをマ
スクにして縦型NPNトランジスタのベースコンタクトと
なる領域上、縦型PNPトランジスタのコレクタコンタク
トおよびエミッタとなる領域上、IILのインジェクタコ
ンタクトおよびベースコンタクトとなる領域上のポリシ
リコン膜中にボロンを30keV、２×1016/cm2の条件でイ
オン注入し、その後900℃45分程度の熱処理を行ってポ
リシリコン膜からボロンを拡散し、縦型NPNトランジス
タのベースコンタクト領域となるP+型拡散層28、縦型PN
Pトランジスタのコレクタコンタクト領域となるP+型拡
散層27およびエミッタ領域となるP+型拡散層26、IILの
インジェクタコンタクト領域となるP+型拡散層29および
ベースコンタクト領域となるP+型拡散層30を形成する。
最後に例えばAL等を用いて電極配線を形成してこの半導
体装置は完成する（第２図Ｃ）。
以上のように本実施例は、実施例１と同様に縦型PNP
トランジスタのコレクタ埋込み層となる高濃度のP+型埋
込み層７の形成と同時にIILのベース領域となるP+型埋
込み層８を形成し、このP+型埋込み層８よりも高濃度の
N+型埋込み層５でIILのエミッタ領域を形成することを
特徴としているのに加えて、縦型PNPトランジスタのコ
レクタ領域と半導体基板１を分離するためのＮ型埋込み
層２の形成と同時にIILのエミッタ領域の一部となるＮ
型埋込み層３を形成することを特徴としている。このた
め、実施例１と同様に縦型PNPトランジスタのコレクタ
領域の一部となるP-型拡散層11の濃度を高くすることな
くIILのベース濃度を高くすることができ、しかもIILの
ベース濃度よりもそれに接するエミッタ濃度を高くする
ことができ、さらにIILのベース領域となるP+型埋込み
層８の不純物濃度プロファイルが、エミッタからコレク
タに向かって低くなるように傾斜したものにすることが
できるので、縦型PNPトランジスタのアーリー電圧を低
下させることなく、IILのコレクタ・エミッタ間耐圧を
高くすることができ、しかもIILの電流増幅率を大幅に
向上させることができ、さらにIILのベース領域となるP
+型埋込み層８の濃度勾配により形成された電界によっ
てベース領域中のキャリヤが加速され、IILの動作スピ
ードを向上することができるのに加えて、IILのエミッ
タ領域にＮ型埋込み層３を形成することにより、低濃度
のN-型エピタキシャル層９の領域を少なくし、IILのエ
ミッタ領域の濃度が高くなるようにしているので、IIL
の電流増幅率をさらに向上させることができ、また、ベ
ースからエミッタへのホールの注入を少なくすることが
できるので、IILの動作スピードを向上させることがで
きる。しかも本実施例によれば従来と同じ工程数で上記
のことが実現できる。
トランジスタのコレクタ埋込み層となる高濃度のP+型埋
込み層７の形成と同時にIILのベース領域となるP+型埋
込み層８を形成し、このP+型埋込み層８よりも高濃度の
N+型埋込み層５でIILのエミッタ領域を形成することを
特徴としているのに加えて、縦型PNPトランジスタのコ
レクタ領域と半導体基板１を分離するためのＮ型埋込み
層２の形成と同時にIILのエミッタ領域の一部となるＮ
型埋込み層３を形成することを特徴としている。このた
め、実施例１と同様に縦型PNPトランジスタのコレクタ
領域の一部となるP-型拡散層11の濃度を高くすることな
くIILのベース濃度を高くすることができ、しかもIILの
ベース濃度よりもそれに接するエミッタ濃度を高くする
ことができ、さらにIILのベース領域となるP+型埋込み
層８の不純物濃度プロファイルが、エミッタからコレク
タに向かって低くなるように傾斜したものにすることが
できるので、縦型PNPトランジスタのアーリー電圧を低
下させることなく、IILのコレクタ・エミッタ間耐圧を
高くすることができ、しかもIILの電流増幅率を大幅に
向上させることができ、さらにIILのベース領域となるP
+型埋込み層８の濃度勾配により形成された電界によっ
てベース領域中のキャリヤが加速され、IILの動作スピ
ードを向上することができるのに加えて、IILのエミッ
タ領域にＮ型埋込み層３を形成することにより、低濃度
のN-型エピタキシャル層９の領域を少なくし、IILのエ
ミッタ領域の濃度が高くなるようにしているので、IIL
の電流増幅率をさらに向上させることができ、また、ベ
ースからエミッタへのホールの注入を少なくすることが
できるので、IILの動作スピードを向上させることがで
きる。しかも本実施例によれば従来と同じ工程数で上記
のことが実現できる。
（実施例３） 第３図（Ａ）〜（Ｂ）は本発明の第３の実施例におけ
る半導体装置の製造工程断面図を示すものである。同図
において実施例である第１図と同一部分には同一番号を
付している。また、本実施例は第２の実施例の第２図Ａ
までの製造工程が同一のため、説明を省略する。
る半導体装置の製造工程断面図を示すものである。同図
において実施例である第１図と同一部分には同一番号を
付している。また、本実施例は第２の実施例の第２図Ａ
までの製造工程が同一のため、説明を省略する。
第２図Ａの工程の後、半導体基板１上に、例えば比抵
抗が１Ω・cm,厚さが2.5μｍ程度のN-型エピタキシャル
層９を形成する。次に例えばレジストをマスクにしてボ
ロンを80keV、２×1012/cm2の条件でイオン注入した
後、1100℃100分程度の熱処理を行い、縦型PNPトランジ
スタのコレクタ領域の一部となるP-型拡散層11、IILの
ベース領域の一部となるP-型拡散層12および素子分離領
域の一部で上部分離領域となるP-型拡散層10を形成す
る。ここで、IILのコレクタとなる領域にはP-型拡散層1
2が形成されないようにし、この領域を囲むようにP-型
拡散層12を形成する。この場合、不純物の拡散係数が砒
素、ボロン、燐の順に大きくなるために、埋込み層の持
ち上がりはN+型埋込み層４、５、P+型埋込み層６、７、
８、Ｎ型埋込み層２、３の順に大きくなる。このため、
IILにおいてP+型埋込み層８がN+型埋込み層５の上には
みだし、P-型拡散層12と接続されてIILのベース領域が
形成されることになる。また、Ｎ型埋込み層３もN+型埋
込み層５の上にはみだすために、低濃度のN-型エピタキ
シャル層９の領域が少なくなり、IILのエミッタ領域の
濃度が高くなる。また、Ｎ型埋込み層３はP+型埋込み層
８の上にもはみだすために、P-型拡散層12に囲まれたII
Lのコレクタとなる領域にもＮ型埋込み層３が形成さ
れ、低濃度のN-型エピタキシャル層９の領域が少なくな
り、IILのコレクタ領域の濃度が高くなるとともに、コ
レクタ直下のベース幅が狭くなる。次に例えばレジスト
をマスクにして燐を80keV、３×1015/cm2の条件でイオ
ン注入した後、950℃30分程度の熱処理を行い、縦型NPN
トランジスタのコレクタウォール領域となるN+型拡散層
13およびIILのエミッタ領域の一部となるN+型拡散層14
を形成する（第３図Ａ）。次に例えばレジストをマスク
にしてボロンを30keV、２×1013/cm2の条件でイオン注
入した後、900℃30分程度の熱処理を行い、縦型NPNトラ
ンジスタのベース領域となるＰ型拡散層16、IILのイン
ジェクタ領域となるＰ型拡散層17、IILのベース領域の
一部となるＰ型拡散層18、および素子分離領域の一部と
なるＰ型拡散層15を形成する。次に例えばレジストをマ
スクにして燐を80keV、3.6×1013/cm2の条件でイオン注
入し、縦型PNPトランジスタのベース領域となるＮ型拡
散層19、IILのコレクタ領域となるＮ型拡散層20を形成
する。次に縦型PNPトランジスタのコレクタコンタク
ト、ベースコンタクトおよびエミッタとなる領域上、縦
型NPNトランジスタのコレクタコンタクト、ベースコン
タクトおよびエミッタとなる領域上、IILのインジェク
タコンタクト、コレクタコンタクト、ベースコンタクト
およびエミッタコンタクトとなる領域上にポリシリコン
膜（ここでは図示していない）を形成した後、例えばレ
ジストをマスクにして縦型PNPトランジスタのベースコ
ンタクトとなる領域上、縦型NPNトランジスタのコレク
タコンタクトおよびエミッタとなる領域上、IILのコレ
クタコンタクトおよびエミッタコンタクトとなる領域上
のポシシリコン膜中に砒素を60keV、１×1016/cm2の条
件でイオン注入し、その後950℃60分程度の熱処理を行
ってポリシリコン膜から砒素を拡散し、縦型PNPトラン
ジスタのベースコンタクト領域となるN+型拡散層25、縦
型NPNトランジスタのコレクタコンタクト領域となるN+
型拡散層22およびエミッタ領域となるN+型拡散層21、II
Lのコレクタコンタクト領域となるN+型拡散層23および
エミッタコンタクト領域となるN+型拡散層24を形成す
る。次に、例えばレジストをマスクにして縦型NPNトラ
ンジスタのベースコンタクトとなる領域上、縦型PNPト
ランジスタのコレクタコンタクトおよびエミッタとなる
領域上、IILのインジェクトコンタクトおよびベースコ
ンタクトとなる領域上のポリシリコン膜中にボロンを30
keV、２×1016/cm2の条件でイオン注入し、その後900℃
45分程度の熱処理を行ってポリシリコン膜からボロンを
拡散し、縦型NPNトランジスタのベースコンタクト領域
となるP+型拡散層28、縦型PNPトランジスタのコレクタ
コンタクト領域となるP+型拡散層27およびエミッタ領域
となるP+型拡散層26、IILのインジェクタコンタクト領
域となるP+型拡散層29およびベースコンタクト領域とな
るP+型拡散層30を形成する。最後に例えばAL等を用いて
電極配線を形成してこの半導体装置は完成する（第３図
Ｂ）。
抗が１Ω・cm,厚さが2.5μｍ程度のN-型エピタキシャル
層９を形成する。次に例えばレジストをマスクにしてボ
ロンを80keV、２×1012/cm2の条件でイオン注入した
後、1100℃100分程度の熱処理を行い、縦型PNPトランジ
スタのコレクタ領域の一部となるP-型拡散層11、IILの
ベース領域の一部となるP-型拡散層12および素子分離領
域の一部で上部分離領域となるP-型拡散層10を形成す
る。ここで、IILのコレクタとなる領域にはP-型拡散層1
2が形成されないようにし、この領域を囲むようにP-型
拡散層12を形成する。この場合、不純物の拡散係数が砒
素、ボロン、燐の順に大きくなるために、埋込み層の持
ち上がりはN+型埋込み層４、５、P+型埋込み層６、７、
８、Ｎ型埋込み層２、３の順に大きくなる。このため、
IILにおいてP+型埋込み層８がN+型埋込み層５の上には
みだし、P-型拡散層12と接続されてIILのベース領域が
形成されることになる。また、Ｎ型埋込み層３もN+型埋
込み層５の上にはみだすために、低濃度のN-型エピタキ
シャル層９の領域が少なくなり、IILのエミッタ領域の
濃度が高くなる。また、Ｎ型埋込み層３はP+型埋込み層
８の上にもはみだすために、P-型拡散層12に囲まれたII
Lのコレクタとなる領域にもＮ型埋込み層３が形成さ
れ、低濃度のN-型エピタキシャル層９の領域が少なくな
り、IILのコレクタ領域の濃度が高くなるとともに、コ
レクタ直下のベース幅が狭くなる。次に例えばレジスト
をマスクにして燐を80keV、３×1015/cm2の条件でイオ
ン注入した後、950℃30分程度の熱処理を行い、縦型NPN
トランジスタのコレクタウォール領域となるN+型拡散層
13およびIILのエミッタ領域の一部となるN+型拡散層14
を形成する（第３図Ａ）。次に例えばレジストをマスク
にしてボロンを30keV、２×1013/cm2の条件でイオン注
入した後、900℃30分程度の熱処理を行い、縦型NPNトラ
ンジスタのベース領域となるＰ型拡散層16、IILのイン
ジェクタ領域となるＰ型拡散層17、IILのベース領域の
一部となるＰ型拡散層18、および素子分離領域の一部と
なるＰ型拡散層15を形成する。次に例えばレジストをマ
スクにして燐を80keV、3.6×1013/cm2の条件でイオン注
入し、縦型PNPトランジスタのベース領域となるＮ型拡
散層19、IILのコレクタ領域となるＮ型拡散層20を形成
する。次に縦型PNPトランジスタのコレクタコンタク
ト、ベースコンタクトおよびエミッタとなる領域上、縦
型NPNトランジスタのコレクタコンタクト、ベースコン
タクトおよびエミッタとなる領域上、IILのインジェク
タコンタクト、コレクタコンタクト、ベースコンタクト
およびエミッタコンタクトとなる領域上にポリシリコン
膜（ここでは図示していない）を形成した後、例えばレ
ジストをマスクにして縦型PNPトランジスタのベースコ
ンタクトとなる領域上、縦型NPNトランジスタのコレク
タコンタクトおよびエミッタとなる領域上、IILのコレ
クタコンタクトおよびエミッタコンタクトとなる領域上
のポシシリコン膜中に砒素を60keV、１×1016/cm2の条
件でイオン注入し、その後950℃60分程度の熱処理を行
ってポリシリコン膜から砒素を拡散し、縦型PNPトラン
ジスタのベースコンタクト領域となるN+型拡散層25、縦
型NPNトランジスタのコレクタコンタクト領域となるN+
型拡散層22およびエミッタ領域となるN+型拡散層21、II
Lのコレクタコンタクト領域となるN+型拡散層23および
エミッタコンタクト領域となるN+型拡散層24を形成す
る。次に、例えばレジストをマスクにして縦型NPNトラ
ンジスタのベースコンタクトとなる領域上、縦型PNPト
ランジスタのコレクタコンタクトおよびエミッタとなる
領域上、IILのインジェクトコンタクトおよびベースコ
ンタクトとなる領域上のポリシリコン膜中にボロンを30
keV、２×1016/cm2の条件でイオン注入し、その後900℃
45分程度の熱処理を行ってポリシリコン膜からボロンを
拡散し、縦型NPNトランジスタのベースコンタクト領域
となるP+型拡散層28、縦型PNPトランジスタのコレクタ
コンタクト領域となるP+型拡散層27およびエミッタ領域
となるP+型拡散層26、IILのインジェクタコンタクト領
域となるP+型拡散層29およびベースコンタクト領域とな
るP+型拡散層30を形成する。最後に例えばAL等を用いて
電極配線を形成してこの半導体装置は完成する（第３図
Ｂ）。
以上のように本実施例は、実施例１と同様に、縦型PN
Pトランジスタのコレクタ埋込み層となる高濃度のP+型
埋込み層７の形成と同時にIILのベース領域となるP+型
埋込み層８を形成し、このP+型埋込み層８よりも高濃度
のN+型埋込み層５でIILのエミッタ領域を形成すること
を特徴とし、実施例２と同様に、縦型PNPトランジスタ
のコレクタ領域と半導体基板１を分離するためのＮ型埋
込み層２の形成と同時にIILのエミッタ領域の一部とな
るＮ型埋込み層３を形成することを特徴としているのに
加えて、IILのコレクタ領域にもＮ型埋込み層３を形成
することを特徴としている。第５図にIILのコレクタ直
下の不純物濃度プロファイルを示す。このように、実施
例１と同様に、縦型PNPトランジスタのコレクタ領域の
一部となるP-型拡散層11の濃度を高くすることなくIIL
のベース濃度を高くすることができ、しかもIILのベー
ス濃度よりもそれに接するエミッタ濃度を高くすること
ができ、さらにIILのベース領域となるP+型埋込み層８
の不純物濃度プロファイルが、エミッタからコレクタに
向かって低くなるように傾斜したものにすることができ
るので、縦型PNPトランジスタのアーリー電圧を低下さ
せることなく、IILのコレクタ・エミッタ間耐圧を高く
することができ、しかもIILの電流増幅率を大幅に向上
させることができ、さらにIILのベース領域となるP+型
埋込み層８の濃度勾配により形成された電界によってベ
ース領域中のキャリヤが加速され、IILの動作スピード
を向上することができる。また、実施例２と同様に、II
Lのエミッタ領域にＮ型埋込み層３を形成することによ
り、低濃度のN-型エピタキシャル層９の領域を少なく
し、IILのエミッタ領域の濃度が高くなるようにしてい
るので、IILの電流増幅率をさらに向上させることがで
き、また、ベースからエミッタへのホールの注入を少な
くすることができるので、IILの動作スピードを向上さ
せることができるのに加えて、第５図に示すように、II
Lのコレクタ領域にもＮ型埋込み層３を形成することに
より、コレクタ領域の抵抗を低減し、また、IILのコレ
クタ直下のベース幅を狭くできるために、IILの動作ス
ピードを向上することができる。しかも本実施例によれ
ば従来と同じ工程数で上記のことが実現できる。
Pトランジスタのコレクタ埋込み層となる高濃度のP+型
埋込み層７の形成と同時にIILのベース領域となるP+型
埋込み層８を形成し、このP+型埋込み層８よりも高濃度
のN+型埋込み層５でIILのエミッタ領域を形成すること
を特徴とし、実施例２と同様に、縦型PNPトランジスタ
のコレクタ領域と半導体基板１を分離するためのＮ型埋
込み層２の形成と同時にIILのエミッタ領域の一部とな
るＮ型埋込み層３を形成することを特徴としているのに
加えて、IILのコレクタ領域にもＮ型埋込み層３を形成
することを特徴としている。第５図にIILのコレクタ直
下の不純物濃度プロファイルを示す。このように、実施
例１と同様に、縦型PNPトランジスタのコレクタ領域の
一部となるP-型拡散層11の濃度を高くすることなくIIL
のベース濃度を高くすることができ、しかもIILのベー
ス濃度よりもそれに接するエミッタ濃度を高くすること
ができ、さらにIILのベース領域となるP+型埋込み層８
の不純物濃度プロファイルが、エミッタからコレクタに
向かって低くなるように傾斜したものにすることができ
るので、縦型PNPトランジスタのアーリー電圧を低下さ
せることなく、IILのコレクタ・エミッタ間耐圧を高く
することができ、しかもIILの電流増幅率を大幅に向上
させることができ、さらにIILのベース領域となるP+型
埋込み層８の濃度勾配により形成された電界によってベ
ース領域中のキャリヤが加速され、IILの動作スピード
を向上することができる。また、実施例２と同様に、II
Lのエミッタ領域にＮ型埋込み層３を形成することによ
り、低濃度のN-型エピタキシャル層９の領域を少なく
し、IILのエミッタ領域の濃度が高くなるようにしてい
るので、IILの電流増幅率をさらに向上させることがで
き、また、ベースからエミッタへのホールの注入を少な
くすることができるので、IILの動作スピードを向上さ
せることができるのに加えて、第５図に示すように、II
Lのコレクタ領域にもＮ型埋込み層３を形成することに
より、コレクタ領域の抵抗を低減し、また、IILのコレ
クタ直下のベース幅を狭くできるために、IILの動作ス
ピードを向上することができる。しかも本実施例によれ
ば従来と同じ工程数で上記のことが実現できる。
発明の効果 以上のように本発明は、縦型PNPトランジスタのコレ
クタ埋込み層となる高濃度のP+型埋込み層の形成と同時
にIILのベース領域となるP+型埋込み層を形成し、このP
+型埋込み層よりも高濃度のN+型埋込み層でIILのエミッ
タ領域を形成することにより、IILのベース濃度よりも
それに接するエミッタ濃度が高くできるために、エミッ
タ注入効率が高くなり、電流増幅率を大幅に向上させる
ことができる。また、デバイスの高速化、高密度化を図
るためにエピタキシャル層の厚さを薄くした場合でも、
IILのベース濃度を高くすることができるため、IILのコ
レクタ・エミッタ間がパンチスルー状態になることを防
ぎ、耐圧を高くすることができる。さらに、IILのベー
ス領域の一部となるP-型拡散層の濃度を高くすることな
く、言い替えれば、同時に形成される縦型PNPトランジ
スタのコレクタ領域の一部となるP-型拡散層の濃度を高
くすることなく、IILのベース濃度を高くすることがで
きるために、縦型PNPトランジスタのアーリー電圧を低
下させることなく、IILのコレクタ・エミッタ間耐圧を
高くすることができる。さらに、IILのベース領域とな
るP+型埋込み層が、エミッタからコレクタに向かって低
くなるように傾斜した不純物濃度プロファイルとなって
いることにより、この濃度勾配により形成された電界に
よってベース領域中のキャリヤが加速されるために、II
Lの動作スピードを向上することができ、従来と同じ工
程数で高速、高密度、高耐圧のIIL、縦型PNPトランジス
タ、縦型NPNトランジスタを一体化した半導体装置を提
供することができる。
クタ埋込み層となる高濃度のP+型埋込み層の形成と同時
にIILのベース領域となるP+型埋込み層を形成し、このP
+型埋込み層よりも高濃度のN+型埋込み層でIILのエミッ
タ領域を形成することにより、IILのベース濃度よりも
それに接するエミッタ濃度が高くできるために、エミッ
タ注入効率が高くなり、電流増幅率を大幅に向上させる
ことができる。また、デバイスの高速化、高密度化を図
るためにエピタキシャル層の厚さを薄くした場合でも、
IILのベース濃度を高くすることができるため、IILのコ
レクタ・エミッタ間がパンチスルー状態になることを防
ぎ、耐圧を高くすることができる。さらに、IILのベー
ス領域の一部となるP-型拡散層の濃度を高くすることな
く、言い替えれば、同時に形成される縦型PNPトランジ
スタのコレクタ領域の一部となるP-型拡散層の濃度を高
くすることなく、IILのベース濃度を高くすることがで
きるために、縦型PNPトランジスタのアーリー電圧を低
下させることなく、IILのコレクタ・エミッタ間耐圧を
高くすることができる。さらに、IILのベース領域とな
るP+型埋込み層が、エミッタからコレクタに向かって低
くなるように傾斜した不純物濃度プロファイルとなって
いることにより、この濃度勾配により形成された電界に
よってベース領域中のキャリヤが加速されるために、II
Lの動作スピードを向上することができ、従来と同じ工
程数で高速、高密度、高耐圧のIIL、縦型PNPトランジス
タ、縦型NPNトランジスタを一体化した半導体装置を提
供することができる。
さらに加えて、第２の実施例によれば、縦型PNPトラ
ンジスタのコレクタ領域と半導体基板１を分離するため
のＮ型埋込み層の形成と同時にIILのエミッタ領域の一
部となるＮ型埋込み層を形成することにより、IILのエ
ミッタ領域の濃度がさらに高くできるために、IILの電
流増幅率をさらに向上させることができ、また、ベース
からエミッタへのホールの注入を少なくすることができ
るのでIILの動作スピードを向上させることができ、従
来と同じ工程数で高速、高密度、高耐圧のIIL、縦型PNP
トランジスタ、縦型NPNトランジスタを一体化した半導
体装置を提供することができる。
ンジスタのコレクタ領域と半導体基板１を分離するため
のＮ型埋込み層の形成と同時にIILのエミッタ領域の一
部となるＮ型埋込み層を形成することにより、IILのエ
ミッタ領域の濃度がさらに高くできるために、IILの電
流増幅率をさらに向上させることができ、また、ベース
からエミッタへのホールの注入を少なくすることができ
るのでIILの動作スピードを向上させることができ、従
来と同じ工程数で高速、高密度、高耐圧のIIL、縦型PNP
トランジスタ、縦型NPNトランジスタを一体化した半導
体装置を提供することができる。
さらに加えて、第３の実施例によれば、縦型PNPトラ
ンジスタのコレクタ領域と半導体基板とを分離するため
のＮ型埋込み層と同時に形成したIILのエミッタ領域の
一部をなすＮ型埋込み層が、IILのコレクタ領域にもは
みだすように形成することにより、コレクタ領域の抵抗
を低減し、また、IILのコレクタ直下のベース幅を狭く
できるために、IILの動作スピードを向上することがで
き、従来と同じ工程数で高速、高密度、高耐圧のIIL、
縦型PNPトランジスタ、縦型NPNトランジスタを一体化し
た半導体装置を提供することができる。
ンジスタのコレクタ領域と半導体基板とを分離するため
のＮ型埋込み層と同時に形成したIILのエミッタ領域の
一部をなすＮ型埋込み層が、IILのコレクタ領域にもは
みだすように形成することにより、コレクタ領域の抵抗
を低減し、また、IILのコレクタ直下のベース幅を狭く
できるために、IILの動作スピードを向上することがで
き、従来と同じ工程数で高速、高密度、高耐圧のIIL、
縦型PNPトランジスタ、縦型NPNトランジスタを一体化し
た半導体装置を提供することができる。
第１図（Ａ）〜（Ｃ）、第２図（Ａ）〜（Ｃ）、第３図
（Ａ）〜（Ｂ）は本発明の実施例における半導体装置の
製造工程断面図、第４図は第１の実施例におけるIILの
コレクタ直下の不純物濃度プロファイルを示す模式図、
第５図は第３の実施例におけるIILのコレクタ直下の不
純物濃度プロファイルを示す模式図、第６図は従来の半
導体装置における構造断面図である。 １……Ｐ型半導体基板、 ２……Ｎ型埋込み層（縦型PNPトランジスタのコレクタ
と基板間の分離領域）、 ３……Ｎ型埋込み層（IILのコレクタおよびエミッタ領
域の一部）、 ４……N+型埋込み層（縦型NPNトランジスタのコレクタ
埋込み層）、 ５……N+型埋込み層（IILのエミッタ領域の一部）、 ６……P+型埋込み層（素子分離領域の一部となる下部分
離領域）、 ７……P+型埋込み層（縦型PNPトランジスタのコレクタ
埋込み層）、 ８……P+型埋込み層（IILのベース領域の一部）、 ９……N-型エピタキシャル層、 10……P-型拡散層（素子分離領域の一部となる上部分離
領域）、 11……P-型拡散層（縦型PNPトランジスタのコレクタ領
域の一部）、 12……P-型拡散層（IILのベース領域の一部）、 13……N+型拡散層（縦型NPNトランジスタのコレクタウ
ォール領域）、 14……N+型拡散層（IILのエミッタ領域の一部）、 15……Ｐ型拡散層（素子分離領域の一部）、 16……Ｐ型拡散層（縦型NPNトランジスタのベース領
域）、 17……Ｐ型拡散層（IILのインジェクタ領域） 18……Ｐ型拡散層（IILのベース領域の一部） 19……Ｎ型拡散層（縦型PNPトランジスタのベース領
域）、 20……Ｎ型拡散層（IILのコレクタ領域）、 21……N+型拡散層（縦型NPNトランジスタのエミッタ領
域）、 22……N+型拡散層（縦型NPNトランジスタのコレクタコ
ンタクト領域）、 23……N+型拡散層（IILのコレクタコンタクト領域）、 24……N+型拡散層（IILのエミッタコンタクト領域
よ）、 25……N+型拡散層（縦型PNPトランジスタのベースコン
タクト領域）、 26……P+型拡散層（縦型PNPトランジスタのエミッタ領
域）、 27……P+型拡散層（縦型PNPトランジスタのコレクタコ
ンタクト領域）、 28……P+型拡散層（縦型NPNトランジスタのベースコン
タクト領域）、 29……P+型拡散層（IILのインジェクタコンタクト領
域）、 30……P+型拡散層（IILのベースコンタクト領域）、
（Ａ）〜（Ｂ）は本発明の実施例における半導体装置の
製造工程断面図、第４図は第１の実施例におけるIILの
コレクタ直下の不純物濃度プロファイルを示す模式図、
第５図は第３の実施例におけるIILのコレクタ直下の不
純物濃度プロファイルを示す模式図、第６図は従来の半
導体装置における構造断面図である。 １……Ｐ型半導体基板、 ２……Ｎ型埋込み層（縦型PNPトランジスタのコレクタ
と基板間の分離領域）、 ３……Ｎ型埋込み層（IILのコレクタおよびエミッタ領
域の一部）、 ４……N+型埋込み層（縦型NPNトランジスタのコレクタ
埋込み層）、 ５……N+型埋込み層（IILのエミッタ領域の一部）、 ６……P+型埋込み層（素子分離領域の一部となる下部分
離領域）、 ７……P+型埋込み層（縦型PNPトランジスタのコレクタ
埋込み層）、 ８……P+型埋込み層（IILのベース領域の一部）、 ９……N-型エピタキシャル層、 10……P-型拡散層（素子分離領域の一部となる上部分離
領域）、 11……P-型拡散層（縦型PNPトランジスタのコレクタ領
域の一部）、 12……P-型拡散層（IILのベース領域の一部）、 13……N+型拡散層（縦型NPNトランジスタのコレクタウ
ォール領域）、 14……N+型拡散層（IILのエミッタ領域の一部）、 15……Ｐ型拡散層（素子分離領域の一部）、 16……Ｐ型拡散層（縦型NPNトランジスタのベース領
域）、 17……Ｐ型拡散層（IILのインジェクタ領域） 18……Ｐ型拡散層（IILのベース領域の一部） 19……Ｎ型拡散層（縦型PNPトランジスタのベース領
域）、 20……Ｎ型拡散層（IILのコレクタ領域）、 21……N+型拡散層（縦型NPNトランジスタのエミッタ領
域）、 22……N+型拡散層（縦型NPNトランジスタのコレクタコ
ンタクト領域）、 23……N+型拡散層（IILのコレクタコンタクト領域）、 24……N+型拡散層（IILのエミッタコンタクト領域
よ）、 25……N+型拡散層（縦型PNPトランジスタのベースコン
タクト領域）、 26……P+型拡散層（縦型PNPトランジスタのエミッタ領
域）、 27……P+型拡散層（縦型PNPトランジスタのコレクタコ
ンタクト領域）、 28……P+型拡散層（縦型NPNトランジスタのベースコン
タクト領域）、 29……P+型拡散層（IILのインジェクタコンタクト領
域）、 30……P+型拡散層（IILのベースコンタクト領域）、
フロントページの続き 合議体 審判長 今野 朗 審判官 岡 和久 審判官 小田 裕 (56)参考文献 特開 昭53−8087（ＪＰ，Ａ)
Claims (16)
- 【請求項１】一導電型の半導体基板内の所定領域に、不
純物濃度の高い，逆導電型の第１埋込み層及び前記第１
埋込み層の一部に重なる，不純物濃度が，絶対値比較
で，前記第１埋込み層の不純物濃度よりも低い，一導電
型の第２埋込み層を形成する工程と、前記第1,第２埋込
み層を含む前記半導体基板上に逆導電型の半導体層を形
成する工程と、前記半導体基板から前記半導体層内へ前
記第1,第２埋込み層を持ち上げ，かつ，前記第２埋込み
層を前記第１埋込み層からはみだすように拡散形成する
工程と、前記半導体層内に，前記第２埋込み層へ接す
る，一導電型の第１拡散層を形成する工程と、前記第１
拡散層内に逆導電型の第２拡散層を形成する工程とを有
し、前記第２埋込み層の形成と同時に，前記第１埋込み
層の外域に，素子分離領域の一部となる下部分離領域と
第１の縦型バイポーラ・トランジスタのコレクタ埋込み
層とをそれぞれ形成する工程、及び前記第１拡散層の形
成と同時に，前記素子分離領域の他部で，前記下部分離
領域に接する上部分離領域と前記第１の縦型バイポーラ
・トランジスタのコレクタ埋込み層に接するコレクタ領
域とをそれぞれ形成する工程を含む半導体装置の製造方
法。 - 【請求項２】前記埋込み層の形成と同時に，第２の縦型
バイポーラ・トランジスタのコレクタ埋込み層を形成す
る工程及び前記第２拡散層の形成と同時に，前記第１の
縦型バイポーラ・トランジスタのベース領域を形成する
工程を含む請求項１に記載の半導体装置の製造方法。 - 【請求項３】一導電型の半導体基板と、 前記半導体基板上に形成された逆導電型の半導体層と、 前記半導体基板と前記半導体層との間にあって，前記半
導体基板から前記半導体層側へ持ち上がり形成された，
不純物濃度の高い，逆導電型の第１埋込み層、前記第１
埋込み層の一部の上部にはみだして前記半導体層側へ持
ち上がり形成された，不純物濃度が，絶対値比較で，前
記第１埋込み層の不純物濃度より低い，一導電型の第２
埋込み層、及び前記第１埋込み層の他部の上部にさらに
はみだして前記半導体層側へ持ち上がり形成された，不
純物濃度が，絶対値比較で，前記第２埋込み層の不純物
濃度よりもさらに低い，逆導電型の第３埋込み層の各層
と さらに、前記半導体層の表面から前記第２埋込み層に達
した一導電型の第１拡散層及び前記第１拡散層内に形成
された逆導電型の第２拡散層と、 を具備した半導体装置。 - 【請求項４】前記第１埋込み層，前記第２埋込み層及び
前記第３埋込み層の各層は、前記第１埋込み層及び前記
第３埋込み層が,IILのエミッタ領域、前記第２埋込み層
が前記IILのベース領域として，それぞれ，機能するIIL
を含む請求項３に記載の半導体装置。 - 【請求項５】一導電型の半導体基板内の所定領域に、不
純物濃度の高い，逆導電型の第１埋込み層、前記第１埋
込み層の一部に重なる，不純物濃度が，絶対値比較で，
前記第１埋込み層の不純物濃度よりも低い，一導電型の
第２埋込み層、前記第１埋込み層の他部及び前記第２の
埋込み層の両方に重なる，不純物濃度が，絶対値比較
で，前記第２埋込み層の不純物濃度よりもさらに低い，
逆導電型の第３埋込み層を形成する工程と、 前記第1,第２及び第３の各埋込み層を含む前記半導体基
板上に逆導電型の半導体層を形成する工程と、 前記半導体基板から前記半導体層側へ前記第１埋込み層
を持ち上げ，前記第２埋込み層を前記第１埋込み層の一
部からはみだして持ち上げ，さらに前記第３埋込み層を
前記第１埋込み層の他部及び前記第２埋込み層からはみ
だして持ち上げる拡散工程と、 前記半導体層の表面から前記第２埋込み層に達する一導
電型の第１拡散層を形成する工程と、 前記第１拡散層内に逆導電型の第２拡散層を形成する工
程と、 を有する半導体装置の製造方法。 - 【請求項６】前記第１埋込み層及び前記第３埋込み層で
IILのエミッタ埋込み層及びエミッタ領域を形成し、前
記第２埋込み層及び前記第１拡散層で前記IILのベース
領域を形成し、前記第２拡散層で前記IILのコレクタ領
域を形成する,IIL製造工程を含む請求項５に記載の半導
体装置の製造方法。 - 【請求項７】前記第３埋込み層の形成と同時に、第１の
縦型バイポーラ・トランジスタのコレクタ領域を前記半
導体基板から分離するための埋込み層を形成する工程を
含む請求項５に記載の半導体装置の製造方法。 - 【請求項８】前記第２埋込み層の形成と同時に、前記第
３埋込み層の外側において，素子分離領域の一部となる
下部分離領域及び前記第１の縦型バイポーラ・トランジ
スタのコレクタ埋込み層をそれぞれ形成する工程を含む
請求項５に記載の半導体装置の製造方法。 - 【請求項９】前記第２埋込み層の形成と同時に、前記第
１の縦型バイポーラ・トランジスタのコレクタ埋込み層
を形成する工程、及び前記第１拡散層の形成と同時に，
前記第１の縦型バイポーラ・トランジスタのコレクタ領
域を形成する工程を含む請求項５に記載の半導体装置の
製造方法。 - 【請求項１０】一導電型の半導体基板と、 前記半導体基板上に形成された逆導電型の半導体層と、 前記半導体基板と前記半導体層との間にあって，前記半
導体基板から前記半導体層側へ持ち上がり形成された，
不純物濃度の高い，逆導電型の第１埋込み層、前記第１
埋込み層の一部の上部にはみだして前記半導体層側へ持
ち上がり形成された，不純物濃度が，絶対値比較で，前
記第１埋込み層の不純物濃度より低い，一導電型の第２
埋込み層、及び前記第１埋込み層の他部の上部及び前記
第２埋込み層上の一部にさらに島状にはみだして前記半
導体層側へ持ち上がり形成された，不純物濃度が，絶対
値比較で，前記第２埋込み層の不純物濃度よりもさらに
低い，逆導電型の第３埋込み層の各層と、 さらに、前記半導体層の表面から前記第２埋込み層に達
し，かつ内部に前記島状の第３埋込み層と前記第３の埋
込み層に接する前記半導体層の島状所定領域とを残して
形成された，一導電型の第１拡散層、及び前記半導体層
の島状所定領域内に形成された逆導電型の第２拡散層
と、 を具備した半導体装置。 - 【請求項１１】前記第１埋込み層，前記第２埋込み層及
び前記第３埋込み層の各層は、前記第１埋込み層及び前
記第３埋込み層が,IILのエミッタ領域、前記第２埋込み
層が，前記第１拡散層とともに，前記IILのベース領域
として，それぞれ，機能する,IILを含む請求項10に記載
の半導体装置。 - 【請求項１２】一導電型の半導体基板内の所定領域に、
不純物濃度の高い，逆導電型の第１埋込み層、前記第１
埋込み層の一部に重なる，不純物濃度が，絶対値比較
で，前記第１埋込み層の不純物濃度よりも低い，一導電
型の第２埋込み層、前記第１埋込み層の他部及び前記第
２埋込み層にさらに重なる，不純物濃度が，絶対値比較
で，前記第２埋込み層の不純物濃度よりもさらに低い，
逆導電型の第３埋込み層を形成する工程と、 前記第1,第２及び第３の各埋込み層を含む前記半導体基
板上に逆導電型の半導体層を形成する工程と、 前記半導体基板から前記半導体層側へ前記第１埋込み層
を持ち上げ，前記第２埋込み層を前記第１埋込み層上の
一部にはみだして持ち上げ，前記第３埋込み層を前記第
１埋込み層の他部上及び前記第２埋込み層上にはみだし
て持ち上げる拡散工程と、 内部に，前記第３埋込み層と前記第３の埋込み層に接す
る前記半導体層とを島状の所定領域に残して，前記半導
体層の表面から前記第２埋込み層に達する一導電型の第
１拡散層を形成する工程と、 前記島状の半導体層内に逆導電型の第２拡散層を形成す
る工程と、 を有する半導体装置の製造方法。 - 【請求項１３】前記第１埋込み層及び前記第３埋込み層
の形成と同時に,IILのエミッタ埋込み層及びエミッタ領
域を形成する工程、 前記第２埋込み層及び前記第１拡散層の形成と同時に，
前記IILのベース領域を形成する工程、 前記第２拡散層の形成と同時に，前記IILのコレクタ領
域を形成する工程、 を含む請求項12に記載の半導体装置の製造方法。 - 【請求項１４】前記第３埋込み層の形成と同時に，第１
の縦型バイポーラ・トランジスタにおけるコレクタ領域
を前記半導体基板から分離するための埋込み分離層を形
成する工程を含む請求項12に記載の半導体装置の製造方
法。 - 【請求項１５】前記第２埋込み層の形成と同時に，素子
分離領域の下部分離領域と第１の縦型バイポーラ・トラ
ンジスタにおけるコレクタ埋込み層とをそれぞれ形成す
る工程、 前記第１拡散層の形成と同時に，前記素子分離領域の前
記下部分離領域に接する上部分離領域と前記第１の縦型
バイポーラ・トランジスタにおけるコレクタ領域とをそ
れぞれ形成する工程、 を含む請求項12に記載の半導体装置の製造方法。 - 【請求項１６】前記第１埋込み層の形成と同時に，第２
の縦型バイポーラ・トランジスタのコレクタ埋込み層を
形成する工程、 前記第２拡散層の形成と同時に，第１の縦型バイポーラ
・トランジスタのベース領域を形成する工程、 を含む請求項12に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02338116A JP3143874B2 (ja) | 1990-11-30 | 1990-11-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02338116A JP3143874B2 (ja) | 1990-11-30 | 1990-11-30 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04206865A JPH04206865A (ja) | 1992-07-28 |
| JP3143874B2 true JP3143874B2 (ja) | 2001-03-07 |
Family
ID=18315060
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|---|---|---|---|
| JP02338116A Expired - Fee Related JP3143874B2 (ja) | 1990-11-30 | 1990-11-30 | 半導体装置及びその製造方法 |
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| JP (1) | JP3143874B2 (ja) |
-
1990
- 1990-11-30 JP JP02338116A patent/JP3143874B2/ja not_active Expired - Fee Related
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| JPH04206865A (ja) | 1992-07-28 |
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