JP2777054B2 - 半導体装置 - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は基板上に設けられている
ｎ型エピタキシャル層とｐｎｐトランジスタとを具備す
る半導体装置に関する。 【０００２】 【従来の技術】従来、この種の半導体装置として、バイ
ポーラＩＣが知られている。このバイポーラＩＣを構成
する素子としては、通常ｎｐｎトランジスタが主として
用いられ、回路構成上混用すると有利な場合にはｐｎｐ
トランジスタが併用されている。このｐｎｐトランジス
タには、動作方向が基板表面と平行な横形ｐｎｐトラン
ジスタ（またはラテラルｐｎｐトランジスタ）と、動作
方向が基板表面と垂直な縦形トランジスタ（またはサブ
ｐｎｐトランジスタ）とがある。 【０００３】これらのｎｐｎトランジスタ、横形ｐｎｐ
トランジスタ及び縦形ｐｎｐトランジスタを同時に用い
たバイポーラＩＣは、従来例えば図８〜図１０に示すよ
うな方法により製造されている。すなわち、まず図８に
示すように、ｐ型シリコン基板１にｎ+ 型の埋込層２，
３を形成し、次いでこのｐ型シリコン基板１上にｎ型の
シリコンエピタキシャル層４を形成した後、このシリコ
ンエピタキシャル層４中にｐ型シリコン基板１にまで達
するｐ+ 型の分離拡散領域５を形成する。 【０００４】次に図９に示すように、上記シリコンエピ
タキシャル層４にｎｐｎトランジスタ用のｐ型のベース
領域７と、縦形ｐｎｐトランジスタ用のｐ型のエミッタ
領域８及びコレクタ取出し領域９と、横形ｐｎｐトラン
ジスタ用のｐ型のエミッタ領域１０及びコレクタ領域１
１とをそれぞれ形成する。 【０００５】次に図１０に示すように、シリコンエピタ
キシャル層４にｎｐｎトランジスタ用のｎ+ 型のエミッ
タ領域１２及びコレクタ取出し領域１３と、縦形ｐｎｐ
トランジスタ用のｎ+ 型のベース取出し領域１４と、横
型ｐｎｐトランジスタ用のベース取出し領域１５とをそ
れぞれ形成する。この後、上記各領域７〜１５に電極
（図示せず）を形成して、バイポーラＩＣを完成させ
る。 【０００６】このようにして製造される図１０に示すバ
イポーラＩＣにおいては、エミッタ領域１２と、ベース
領域７と、このベース領域７と埋込層３との間のシリコ
ンエピタキシャル層４から成るコレクタ領域１６とでｎ
ｐｎトランジスタ１７が構成されている。またエミッタ
領域８と、このエミッタ領域８の下方のシリコンエピタ
キシャル層４から成るベース領域１８と、上記エミッタ
領域８の下方のｐ型シリコン基板１から成るコレクタ領
域１９とで縦形ｐｎｐトランジスタ２０が構成されてい
る。さらにエミッタ領域１０と、コレクタ領域１１と、
これらのエミッタ領域１０及びコレクタ領域１１間のシ
リコンエピタキシャル層４から成るベース領域２１とで
横形ｐｎｐトランジスタ２２が構成されている。なお縦
形ｐｎｐトランジスタ２０の下方に埋込層を設けていな
いのは、直流電流増幅率ｈFEを得るためである。 【０００７】上述の図１０に示すバイポーラＩＣは、次
のような欠点を有している。すなわち、低電圧、高速バ
イポーラＩＣを得るためには、シリコンエピタキシャル
層４の厚さを１〜２μｍ程度に薄くする必要があるが、
このようにシリコンエピタキシャル層４を薄くすると、
横形ｐｎｐトランジスタ２２のｈＦＥが低下してしまう
ので、これを防止するためには、この横形のｐｎｐトラ
ンジスタ２２のベース幅Ｗを小さく設計する必要があ
る。しかしながら、このベース幅Ｗを例えば２μｍ程度
に小さくすると、コレクタ・エミッタ間でパンチスルー
が起きてしまう。 また、上述のようにシリコンエピタキ
シャル層４を薄くすると、縦形ｐｎｐトランジスタ２０
のベース幅（すなわち、エミッタ領域８とコレクタ領域
１９との間隔）Ｗも小さくなるので、この縦形ｐｎｐト
ランジスタ２０のコレクタ・エミッタ間でやはりパンチ
スルーが起きてしまう。 【０００８】 【発明が解決しようとする問題点】本発明は、上述の問
題にかんがみ、従来のバイポーラＩＣ等の半導体装置が
有する上述のような欠点を是正した半導体装置を提供す
ることを目的とする。 【０００９】 【問題点を解決するための手段】本発明に係る半導体装
置は、基板上に設けられたｎ型エピタキシャル層と、こ
のｎ型エピタキシャル層中にその表面から上記基板まで
達するように形成されたｐ型分離拡散領域と、上記ｎ型
エピタキシャル層よりも不純物濃度が高くなるように、
このｎ型エピタキシャル層中に形成されたｎ型半導体領
域と、このｎ型半導体領域に設けられた横形ｐｎｐトラ
ンジスタとを備え、上記横形ｐｎｐトランジスタのエミ
ッタ領域が低濃度領域と高濃度領域とから構成されてい
る。 【００１０】 【実施例】以下本発明に係る半導体装置をバイポーラＩ
Ｃに適用した一実施例につき図面に基づいて説明する。
なお以下の図１〜図４においては、図８〜図１０と同一
部分には同一の符号を付し、必要に応じてその説明を省
略する。 【００１１】まず本実施例によるバイポーラＩＣの製造
方法につき説明する。図１に示すように、まずｐ型シリ
コン基板１にヒ素（Ａｓ）、アンチモン（Ｓｂ）等のｎ
型不純物を高濃度に拡散させてｎ+ 型の埋込層２，３を
形成した後、ｐ型シリコン基板１上に例えば厚さが２μ
ｍで比抵抗ρが１Ωｃｍのｎ型のシリコンエピタキシャ
ル層４を形成する。次にこのシリコンエピタキシャル層
４の表面にＳｉＯ2 膜２４を形成した後、このＳｉＯ2
膜２４を介してこのシリコンエピタキシャル層４中にＡ
ｓ等のｎ型不純物を所定条件で選択的にイオン注入する
（シリコンエピタキシャル層４中の注入不純物を○で表
す）。 【００１２】次に図２に示すように、ＳｉＯ2 膜２４の
所定部分をエッチング除去して開口２４ａ〜２４ｄを形
成した後、これらの開口２４ａ〜２４ｄを通じてｐ型不
純物、例えばホウ素（Ｂ）をシリコンエピタキシャル層
４中に拡散させて、ｐ型シリコン基板１にまで達するｐ
+ 型の分離拡散領域５を形成する。この分離拡散領域５
を形成するための熱処理の際には、シリコンエピタキシ
ャル層４中の上記注入不純物が深さ方向に拡散されると
共に電気的に活性化される。その結果、シリコンエピタ
キシャル層４中にこのシリコンエピタキシャル層４の不
純物濃度よりも高く、また後述のｎｐｎトランジスタ１
７のベース領域７の不純物濃度よりも低い不純物濃度、
例えば５×１０16ｃｍ-3程度のｎ型領域２６〜２８を形
成する。この後、ＳｉＯ2 膜２４をエッチング除去す
る。 【００１３】次に図３に示すように、上記ｎ型領域２６
中にそれぞれｐ型のコレクタ領域１１及びエミッタ領域
１０を、上記ｎ型領域２７中にｐ型のエミッタ領域８
を、また上記シリコンエピタキシャル層４中にｐ型にベ
ース領域７を形成する。この後、上記ベース領域７にｐ
+ 型のグラフト・ベース領域２９を、また上記エミッタ
領域８，１０にそれぞれｐ+ 型領域３０，３１を形成す
る。 【００１４】次に図４に示すように、ｎ型領域２６〜２
８にそれぞれｎ+ 型のベース取出し領域１５，１４、コ
レクタ取出し領域１３をそれぞれ形成すると共に、ベー
ス領域７中にｎ+ 型のエミッタ領域１２を形成した後、
各領域９，１１〜１５，２９〜３１にそれぞれ電極（図
示せず）を形成して、目的とするバイポーラＩＣを完成
させる。 【００１５】上述のようにして製造された図４に示すバ
イポーラＩＣにおける横形ｐｎｐトランジスタ２２の動
作周波数ｆT とコレクタ電流Ｉｃとの関係をベース幅Ｗ
をパラメータとして図５に示す。またこの横形ｐｎｐト
ランジスタ２２の直流電流増幅率ｈFE及びコレクタ・エ
ミッタ間耐圧ＶCEO とベース幅Ｗとの関係を図６に示
す。 【００１６】この図６から明らかなように、Ｗ＝２μｍ
にすると、従来ではＶCEO が５Ｖ以下となってパンチス
ルーが起きてしまうのに対して、本実施例によればｈFE
をあまり低下させることなくＶCEO を１０Ｖ程度と従来
に比べて高くすることができる。このため、図５から明
らかなように、５０〜６０ＭＨｚ程度の値のｆT を得る
ことができる。 【００１７】次に、上述の実施例によるバイポーラＩＣ
における縦形ｐｎｐトランジスタ２０のｆＴとＩｃとの
関係を図７に示す。この図７から明らかなように、従来
のバイポーラＩＣにおける縦形ｐｎｐトランジスタ２０
においてもパンチスルーが起きない厚さ（５μｍ以上）
のシリコンエピタキシャル層４を用いた場合には２０Ｍ
Ｈｚ程度の値のｆＴしか得られないのに対して、本実施
例によれば、厚さ２μｍのシリコンエピタキシャル層４
を用いることにより１００ＭＨｚ程度の値のｆＴを得る
ことができ、しかもＶＣＥＯを１５Ｖ以上とすることが
できる。 【００１８】このように、上述の実施例によれば、シリ
コンエピタキシャル層４の厚さを例えば２μｍと極めて
薄くした場合においても、横形ｐｎｐトランジスタ２２
及び縦形ｐｎｐトランジスタ２０のＶＣＥＯを十分に高
くすることができるので、パンチスルーを起こすことな
く従来に比べて極めて高いｆＴを得ることができる。こ
のようにパンチスルーが起きるのを防止することができ
るのは、次のような理由による。すなわち、シリコンエ
ピタキシャル層４中にこのシリコンエピタキシャル層４
よりも不純物濃度の高いｎ型領域２６，２７を形成し、
これらのｎ型領域２６，２７中にそれぞれ横形ｐｎｐト
ランジスタ２２と縦形ｐｎｐトランジスタ２０のエミッ
タ領域８、３０とをそれぞれ形成しているので、コレク
タ・ベース間の接合における空乏層のベース側への広が
りを、ｎ型領域２６、２７の不純物濃度が高い分だけ、
従来に比べて小さくすることができるためである。 【００１９】以上本発明を実施例につき説明したが、本
発明は上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく種々の変形が可能である。例え
ば、上述の実施例においてはｎ型領域２６〜２８の不純
物濃度を５×１０16ｃｍ-3としたが、必要に応じて不純
物濃度をこれよりも高くすることも低くすることも可能
である。しかし、パンチスルーを効果的に防止すること
等のためには、１×１０16〜１×１０17ｃｍ-3の範囲の
不純物濃度とするのが好ましい。 【００２０】 【発明の効果】本発明に係る半導体装置によれば、基板
上に設けられたｎ型エピタキシャル層の一部をｐ型分離
拡散領域により分離してこのｎ型エピタキシャル層の一
部によりｎ型島領域を形成すると共に、このｎ型島領域
中にこのｎ型島領域よりも不純物濃度が高いｎ型半導体
領域を形成し、この高不純物濃度のｎ型半導体領域中に
横形ｐｎｐトランジスタを設け、さらに、この横形ｐｎ
ｐトランジスタのエミッタ領域を低濃度領域と高濃度領
域とから構成した。したがって、横形ｐｎｐトランジス
タのベース領域の不純物濃度をｎ型エピタキシャル層の
不純物濃度よりも高くすることができるから、コレクタ
・ベース間の接合における空乏層のベース側への広がり
をベース領域の不純物濃度が高い分だけ小さくすること
ができ、しかも、エミッタ領域に低濃度領域が存在する
ために、ベース幅Ｗを小さくしてもコレクタ・エミッタ
間耐圧ＶCEO を十分高くすることができてコレクタ・エ
ミッタ間でのパンチスルーが起きる恐れがない。したが
って、ベース幅Ｗを小さくすることにより直流電流増幅
率ｈFEを低下させないようにすると共に、ｎ型エピタキ
シャル層の厚さを薄くすることにより動作周波数ｆT を
上げて横形ｐｎｐトランジスタを低電圧で高速動作させ
ることが可能である。また、ｎ型エピタキシャル層の一
部から成るｎ型島領域中に形成した高不純物濃度のｎ型
半導体領域中に設けた横形ｐｎｐトランジスタのエミッ
タ領域を低濃度領域と高濃度領域とから構成した。した
がって、高不純物濃度のｎ型半導体領域から成るベース
領域に比べて本来はあまり高くすることができないエミ
ッタ領域の不純物濃度を上記高濃度領域の存在により実
質的に高くすることができるから、横形ｐｎｐトランジ
スタのエミッタ注入効率を著しく向上させることができ
る。 【００２１】また、本発明に係る請求項３に記載の半導
体装置によれば、Ｐ型基板上に設けられたｎ型エピタキ
シャル層の一部をｐ型分離拡散領域により分離してこの
ｎ型エピタキシャル層の一部により第２のｎ型島領域を
形成すると共に、この第２のｎ型島領域中にこの第２の
ｎ型島領域よりも不純物濃度が高い第２のｎ型半導体領
域を形成し、この高不純物濃度の第２のｎ型半導体領域
中に縦形ｐｎｐトランジスタのエミッタ領域を形成し
た。したがって、縦形ｐｎｐトランジスタのベース領域
の不純物濃度を第２のｎ型半導体領域の不純物濃度が高
い分だけｎ型エピタキシャル層の不純物濃度よりも高く
することができるから、この縦形ｐｎｐトランジスタの
コレクタ・ベース間の接合における空乏層のベース側へ
の広がりを第２のｎ型半導体領域の不純物濃度が高い分
だけ小さくすることができ、このために、ｎ型エピタキ
シャル層の厚さを薄くしてベース幅Ｗを小さくしても縦
形ｐｎｐトランジスタのコレクタ・ エミッタ間耐圧Ｖ
CEO を十分高くすることができてこのコレクタ・エミッ
タ間でのパンチスルーが起きる恐れがない。したがっ
て、ｎ型エピタキシャル層の厚さを薄くしてベース幅Ｗ
を小さくすることによって、直流電流増幅率ｈFEを低下
させることなく、動作周波数ｆT を上げて縦形ｐｎｐト
ランジスタを低電圧で高速動作させることが可能であ
る。また、ｎ型エピタキシャル層の一部から成る第２の
ｎ型島領域中に形成した高不純物濃度の第２のｎ型半導
体領域中に設けた縦形ｐｎｐトランジスタのエミッタ領
域を第２の低濃度領域と第２の高濃度領域とから構成し
た。したがって、縦形ｐｎｐトランジスタのベース領域
を構成する高不純物濃度の第２のｎ型半導体領域に比べ
て本来はあまり高くすることができない上記エミッタ領
域の不純物濃度を上記第２の高濃度領域の存在により実
質的に高くすることができるから、縦形ｐｎｐトランジ
スタのエミッタ注入効率を著しく向上させることができ
る。
ｎ型エピタキシャル層とｐｎｐトランジスタとを具備す
る半導体装置に関する。 【０００２】 【従来の技術】従来、この種の半導体装置として、バイ
ポーラＩＣが知られている。このバイポーラＩＣを構成
する素子としては、通常ｎｐｎトランジスタが主として
用いられ、回路構成上混用すると有利な場合にはｐｎｐ
トランジスタが併用されている。このｐｎｐトランジス
タには、動作方向が基板表面と平行な横形ｐｎｐトラン
ジスタ（またはラテラルｐｎｐトランジスタ）と、動作
方向が基板表面と垂直な縦形トランジスタ（またはサブ
ｐｎｐトランジスタ）とがある。 【０００３】これらのｎｐｎトランジスタ、横形ｐｎｐ
トランジスタ及び縦形ｐｎｐトランジスタを同時に用い
たバイポーラＩＣは、従来例えば図８〜図１０に示すよ
うな方法により製造されている。すなわち、まず図８に
示すように、ｐ型シリコン基板１にｎ+ 型の埋込層２，
３を形成し、次いでこのｐ型シリコン基板１上にｎ型の
シリコンエピタキシャル層４を形成した後、このシリコ
ンエピタキシャル層４中にｐ型シリコン基板１にまで達
するｐ+ 型の分離拡散領域５を形成する。 【０００４】次に図９に示すように、上記シリコンエピ
タキシャル層４にｎｐｎトランジスタ用のｐ型のベース
領域７と、縦形ｐｎｐトランジスタ用のｐ型のエミッタ
領域８及びコレクタ取出し領域９と、横形ｐｎｐトラン
ジスタ用のｐ型のエミッタ領域１０及びコレクタ領域１
１とをそれぞれ形成する。 【０００５】次に図１０に示すように、シリコンエピタ
キシャル層４にｎｐｎトランジスタ用のｎ+ 型のエミッ
タ領域１２及びコレクタ取出し領域１３と、縦形ｐｎｐ
トランジスタ用のｎ+ 型のベース取出し領域１４と、横
型ｐｎｐトランジスタ用のベース取出し領域１５とをそ
れぞれ形成する。この後、上記各領域７〜１５に電極
（図示せず）を形成して、バイポーラＩＣを完成させ
る。 【０００６】このようにして製造される図１０に示すバ
イポーラＩＣにおいては、エミッタ領域１２と、ベース
領域７と、このベース領域７と埋込層３との間のシリコ
ンエピタキシャル層４から成るコレクタ領域１６とでｎ
ｐｎトランジスタ１７が構成されている。またエミッタ
領域８と、このエミッタ領域８の下方のシリコンエピタ
キシャル層４から成るベース領域１８と、上記エミッタ
領域８の下方のｐ型シリコン基板１から成るコレクタ領
域１９とで縦形ｐｎｐトランジスタ２０が構成されてい
る。さらにエミッタ領域１０と、コレクタ領域１１と、
これらのエミッタ領域１０及びコレクタ領域１１間のシ
リコンエピタキシャル層４から成るベース領域２１とで
横形ｐｎｐトランジスタ２２が構成されている。なお縦
形ｐｎｐトランジスタ２０の下方に埋込層を設けていな
いのは、直流電流増幅率ｈFEを得るためである。 【０００７】上述の図１０に示すバイポーラＩＣは、次
のような欠点を有している。すなわち、低電圧、高速バ
イポーラＩＣを得るためには、シリコンエピタキシャル
層４の厚さを１〜２μｍ程度に薄くする必要があるが、
このようにシリコンエピタキシャル層４を薄くすると、
横形ｐｎｐトランジスタ２２のｈＦＥが低下してしまう
ので、これを防止するためには、この横形のｐｎｐトラ
ンジスタ２２のベース幅Ｗを小さく設計する必要があ
る。しかしながら、このベース幅Ｗを例えば２μｍ程度
に小さくすると、コレクタ・エミッタ間でパンチスルー
が起きてしまう。 また、上述のようにシリコンエピタキ
シャル層４を薄くすると、縦形ｐｎｐトランジスタ２０
のベース幅（すなわち、エミッタ領域８とコレクタ領域
１９との間隔）Ｗも小さくなるので、この縦形ｐｎｐト
ランジスタ２０のコレクタ・エミッタ間でやはりパンチ
スルーが起きてしまう。 【０００８】 【発明が解決しようとする問題点】本発明は、上述の問
題にかんがみ、従来のバイポーラＩＣ等の半導体装置が
有する上述のような欠点を是正した半導体装置を提供す
ることを目的とする。 【０００９】 【問題点を解決するための手段】本発明に係る半導体装
置は、基板上に設けられたｎ型エピタキシャル層と、こ
のｎ型エピタキシャル層中にその表面から上記基板まで
達するように形成されたｐ型分離拡散領域と、上記ｎ型
エピタキシャル層よりも不純物濃度が高くなるように、
このｎ型エピタキシャル層中に形成されたｎ型半導体領
域と、このｎ型半導体領域に設けられた横形ｐｎｐトラ
ンジスタとを備え、上記横形ｐｎｐトランジスタのエミ
ッタ領域が低濃度領域と高濃度領域とから構成されてい
る。 【００１０】 【実施例】以下本発明に係る半導体装置をバイポーラＩ
Ｃに適用した一実施例につき図面に基づいて説明する。
なお以下の図１〜図４においては、図８〜図１０と同一
部分には同一の符号を付し、必要に応じてその説明を省
略する。 【００１１】まず本実施例によるバイポーラＩＣの製造
方法につき説明する。図１に示すように、まずｐ型シリ
コン基板１にヒ素（Ａｓ）、アンチモン（Ｓｂ）等のｎ
型不純物を高濃度に拡散させてｎ+ 型の埋込層２，３を
形成した後、ｐ型シリコン基板１上に例えば厚さが２μ
ｍで比抵抗ρが１Ωｃｍのｎ型のシリコンエピタキシャ
ル層４を形成する。次にこのシリコンエピタキシャル層
４の表面にＳｉＯ2 膜２４を形成した後、このＳｉＯ2
膜２４を介してこのシリコンエピタキシャル層４中にＡ
ｓ等のｎ型不純物を所定条件で選択的にイオン注入する
（シリコンエピタキシャル層４中の注入不純物を○で表
す）。 【００１２】次に図２に示すように、ＳｉＯ2 膜２４の
所定部分をエッチング除去して開口２４ａ〜２４ｄを形
成した後、これらの開口２４ａ〜２４ｄを通じてｐ型不
純物、例えばホウ素（Ｂ）をシリコンエピタキシャル層
４中に拡散させて、ｐ型シリコン基板１にまで達するｐ
+ 型の分離拡散領域５を形成する。この分離拡散領域５
を形成するための熱処理の際には、シリコンエピタキシ
ャル層４中の上記注入不純物が深さ方向に拡散されると
共に電気的に活性化される。その結果、シリコンエピタ
キシャル層４中にこのシリコンエピタキシャル層４の不
純物濃度よりも高く、また後述のｎｐｎトランジスタ１
７のベース領域７の不純物濃度よりも低い不純物濃度、
例えば５×１０16ｃｍ-3程度のｎ型領域２６〜２８を形
成する。この後、ＳｉＯ2 膜２４をエッチング除去す
る。 【００１３】次に図３に示すように、上記ｎ型領域２６
中にそれぞれｐ型のコレクタ領域１１及びエミッタ領域
１０を、上記ｎ型領域２７中にｐ型のエミッタ領域８
を、また上記シリコンエピタキシャル層４中にｐ型にベ
ース領域７を形成する。この後、上記ベース領域７にｐ
+ 型のグラフト・ベース領域２９を、また上記エミッタ
領域８，１０にそれぞれｐ+ 型領域３０，３１を形成す
る。 【００１４】次に図４に示すように、ｎ型領域２６〜２
８にそれぞれｎ+ 型のベース取出し領域１５，１４、コ
レクタ取出し領域１３をそれぞれ形成すると共に、ベー
ス領域７中にｎ+ 型のエミッタ領域１２を形成した後、
各領域９，１１〜１５，２９〜３１にそれぞれ電極（図
示せず）を形成して、目的とするバイポーラＩＣを完成
させる。 【００１５】上述のようにして製造された図４に示すバ
イポーラＩＣにおける横形ｐｎｐトランジスタ２２の動
作周波数ｆT とコレクタ電流Ｉｃとの関係をベース幅Ｗ
をパラメータとして図５に示す。またこの横形ｐｎｐト
ランジスタ２２の直流電流増幅率ｈFE及びコレクタ・エ
ミッタ間耐圧ＶCEO とベース幅Ｗとの関係を図６に示
す。 【００１６】この図６から明らかなように、Ｗ＝２μｍ
にすると、従来ではＶCEO が５Ｖ以下となってパンチス
ルーが起きてしまうのに対して、本実施例によればｈFE
をあまり低下させることなくＶCEO を１０Ｖ程度と従来
に比べて高くすることができる。このため、図５から明
らかなように、５０〜６０ＭＨｚ程度の値のｆT を得る
ことができる。 【００１７】次に、上述の実施例によるバイポーラＩＣ
における縦形ｐｎｐトランジスタ２０のｆＴとＩｃとの
関係を図７に示す。この図７から明らかなように、従来
のバイポーラＩＣにおける縦形ｐｎｐトランジスタ２０
においてもパンチスルーが起きない厚さ（５μｍ以上）
のシリコンエピタキシャル層４を用いた場合には２０Ｍ
Ｈｚ程度の値のｆＴしか得られないのに対して、本実施
例によれば、厚さ２μｍのシリコンエピタキシャル層４
を用いることにより１００ＭＨｚ程度の値のｆＴを得る
ことができ、しかもＶＣＥＯを１５Ｖ以上とすることが
できる。 【００１８】このように、上述の実施例によれば、シリ
コンエピタキシャル層４の厚さを例えば２μｍと極めて
薄くした場合においても、横形ｐｎｐトランジスタ２２
及び縦形ｐｎｐトランジスタ２０のＶＣＥＯを十分に高
くすることができるので、パンチスルーを起こすことな
く従来に比べて極めて高いｆＴを得ることができる。こ
のようにパンチスルーが起きるのを防止することができ
るのは、次のような理由による。すなわち、シリコンエ
ピタキシャル層４中にこのシリコンエピタキシャル層４
よりも不純物濃度の高いｎ型領域２６，２７を形成し、
これらのｎ型領域２６，２７中にそれぞれ横形ｐｎｐト
ランジスタ２２と縦形ｐｎｐトランジスタ２０のエミッ
タ領域８、３０とをそれぞれ形成しているので、コレク
タ・ベース間の接合における空乏層のベース側への広が
りを、ｎ型領域２６、２７の不純物濃度が高い分だけ、
従来に比べて小さくすることができるためである。 【００１９】以上本発明を実施例につき説明したが、本
発明は上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく種々の変形が可能である。例え
ば、上述の実施例においてはｎ型領域２６〜２８の不純
物濃度を５×１０16ｃｍ-3としたが、必要に応じて不純
物濃度をこれよりも高くすることも低くすることも可能
である。しかし、パンチスルーを効果的に防止すること
等のためには、１×１０16〜１×１０17ｃｍ-3の範囲の
不純物濃度とするのが好ましい。 【００２０】 【発明の効果】本発明に係る半導体装置によれば、基板
上に設けられたｎ型エピタキシャル層の一部をｐ型分離
拡散領域により分離してこのｎ型エピタキシャル層の一
部によりｎ型島領域を形成すると共に、このｎ型島領域
中にこのｎ型島領域よりも不純物濃度が高いｎ型半導体
領域を形成し、この高不純物濃度のｎ型半導体領域中に
横形ｐｎｐトランジスタを設け、さらに、この横形ｐｎ
ｐトランジスタのエミッタ領域を低濃度領域と高濃度領
域とから構成した。したがって、横形ｐｎｐトランジス
タのベース領域の不純物濃度をｎ型エピタキシャル層の
不純物濃度よりも高くすることができるから、コレクタ
・ベース間の接合における空乏層のベース側への広がり
をベース領域の不純物濃度が高い分だけ小さくすること
ができ、しかも、エミッタ領域に低濃度領域が存在する
ために、ベース幅Ｗを小さくしてもコレクタ・エミッタ
間耐圧ＶCEO を十分高くすることができてコレクタ・エ
ミッタ間でのパンチスルーが起きる恐れがない。したが
って、ベース幅Ｗを小さくすることにより直流電流増幅
率ｈFEを低下させないようにすると共に、ｎ型エピタキ
シャル層の厚さを薄くすることにより動作周波数ｆT を
上げて横形ｐｎｐトランジスタを低電圧で高速動作させ
ることが可能である。また、ｎ型エピタキシャル層の一
部から成るｎ型島領域中に形成した高不純物濃度のｎ型
半導体領域中に設けた横形ｐｎｐトランジスタのエミッ
タ領域を低濃度領域と高濃度領域とから構成した。した
がって、高不純物濃度のｎ型半導体領域から成るベース
領域に比べて本来はあまり高くすることができないエミ
ッタ領域の不純物濃度を上記高濃度領域の存在により実
質的に高くすることができるから、横形ｐｎｐトランジ
スタのエミッタ注入効率を著しく向上させることができ
る。 【００２１】また、本発明に係る請求項３に記載の半導
体装置によれば、Ｐ型基板上に設けられたｎ型エピタキ
シャル層の一部をｐ型分離拡散領域により分離してこの
ｎ型エピタキシャル層の一部により第２のｎ型島領域を
形成すると共に、この第２のｎ型島領域中にこの第２の
ｎ型島領域よりも不純物濃度が高い第２のｎ型半導体領
域を形成し、この高不純物濃度の第２のｎ型半導体領域
中に縦形ｐｎｐトランジスタのエミッタ領域を形成し
た。したがって、縦形ｐｎｐトランジスタのベース領域
の不純物濃度を第２のｎ型半導体領域の不純物濃度が高
い分だけｎ型エピタキシャル層の不純物濃度よりも高く
することができるから、この縦形ｐｎｐトランジスタの
コレクタ・ベース間の接合における空乏層のベース側へ
の広がりを第２のｎ型半導体領域の不純物濃度が高い分
だけ小さくすることができ、このために、ｎ型エピタキ
シャル層の厚さを薄くしてベース幅Ｗを小さくしても縦
形ｐｎｐトランジスタのコレクタ・ エミッタ間耐圧Ｖ
CEO を十分高くすることができてこのコレクタ・エミッ
タ間でのパンチスルーが起きる恐れがない。したがっ
て、ｎ型エピタキシャル層の厚さを薄くしてベース幅Ｗ
を小さくすることによって、直流電流増幅率ｈFEを低下
させることなく、動作周波数ｆT を上げて縦形ｐｎｐト
ランジスタを低電圧で高速動作させることが可能であ
る。また、ｎ型エピタキシャル層の一部から成る第２の
ｎ型島領域中に形成した高不純物濃度の第２のｎ型半導
体領域中に設けた縦形ｐｎｐトランジスタのエミッタ領
域を第２の低濃度領域と第２の高濃度領域とから構成し
た。したがって、縦形ｐｎｐトランジスタのベース領域
を構成する高不純物濃度の第２のｎ型半導体領域に比べ
て本来はあまり高くすることができない上記エミッタ領
域の不純物濃度を上記第２の高濃度領域の存在により実
質的に高くすることができるから、縦形ｐｎｐトランジ
スタのエミッタ注入効率を著しく向上させることができ
る。
【図面の簡単な説明】
【図１】本発明の一実施例によるバイポーラＩＣの製造
方法の一例を工程順に示す図のうち第１番目の工程を示
す断面図。 【図２】本発明の一実施例によるバイポーラＩＣの製造
方法の一例を工程順に示す図のうち図１に示す工程の次
の工程を示す断面図。 【図３】本発明の一実施例によるバイポーラＩＣの製造
方法の一例を工程順に示す図のうち図２に示す工程の次
の工程を示す断面図。 【図４】本発明の一実施例によるバイポーラＩＣの製造
方法の一例を工程順に示す図のうち図３に示す工程の次
の工程を示す断面図。 【図５】横形ｐｎｐトランジスタの動作周波数ｆT とコ
レクタ電流Ｉｃとの関係をベース幅Ｗをパラメータとし
て示すグラフ。 【図６】横形ｐｎｐトランジスタの直流電流増幅率ｈFE
及びコレクタ・エミッタ間耐圧ＶCEO とベース幅Ｗとの
関係を示すグラフ。 【図７】縦形ｐｎｐトランジスタの動作周波数ｆT とコ
レクタ電流Ｉｃとの関係を示すグラフ。 【図８】従来のバイポーラＩＣの製造方法を工程順に示
す図のうち第１番目の工程を示す断面図である。 【図９】従来のバイポーラＩＣの製造方法を工程順に示
す図のうち図８に示す工程の次の工程を示す断面図であ
る。 【図１０】従来のバイポーラＩＣの製造方法を工程順に
示す図のうち図９に示す工程の次の工程を示す断面図で
ある。 【符号の説明】 １ ｐ型シリコン基板 ４ ｎ型エピタキシャル層 ５ 分離拡散領域 ７ ベース領域 ８ エミッタ領域 １０ エミッタ領域 １１ コレクタ領域 １２ エミッタ領域 １６ コレクタ領域 １８ ベース領域 １９ コレクタ領域 ２０ 縦形ｐｎｐトランジスタ ２１ ベース領域 ２２ 横形ｐｎｐトランジスタ ２６ ｎ型領域 ２７ ｎ型領域 ２８ ｎ型領域 ３０ 高濃度領域 ３１ 高濃度領域
方法の一例を工程順に示す図のうち第１番目の工程を示
す断面図。 【図２】本発明の一実施例によるバイポーラＩＣの製造
方法の一例を工程順に示す図のうち図１に示す工程の次
の工程を示す断面図。 【図３】本発明の一実施例によるバイポーラＩＣの製造
方法の一例を工程順に示す図のうち図２に示す工程の次
の工程を示す断面図。 【図４】本発明の一実施例によるバイポーラＩＣの製造
方法の一例を工程順に示す図のうち図３に示す工程の次
の工程を示す断面図。 【図５】横形ｐｎｐトランジスタの動作周波数ｆT とコ
レクタ電流Ｉｃとの関係をベース幅Ｗをパラメータとし
て示すグラフ。 【図６】横形ｐｎｐトランジスタの直流電流増幅率ｈFE
及びコレクタ・エミッタ間耐圧ＶCEO とベース幅Ｗとの
関係を示すグラフ。 【図７】縦形ｐｎｐトランジスタの動作周波数ｆT とコ
レクタ電流Ｉｃとの関係を示すグラフ。 【図８】従来のバイポーラＩＣの製造方法を工程順に示
す図のうち第１番目の工程を示す断面図である。 【図９】従来のバイポーラＩＣの製造方法を工程順に示
す図のうち図８に示す工程の次の工程を示す断面図であ
る。 【図１０】従来のバイポーラＩＣの製造方法を工程順に
示す図のうち図９に示す工程の次の工程を示す断面図で
ある。 【符号の説明】 １ ｐ型シリコン基板 ４ ｎ型エピタキシャル層 ５ 分離拡散領域 ７ ベース領域 ８ エミッタ領域 １０ エミッタ領域 １１ コレクタ領域 １２ エミッタ領域 １６ コレクタ領域 １８ ベース領域 １９ コレクタ領域 ２０ 縦形ｐｎｐトランジスタ ２１ ベース領域 ２２ 横形ｐｎｐトランジスタ ２６ ｎ型領域 ２７ ｎ型領域 ２８ ｎ型領域 ３０ 高濃度領域 ３１ 高濃度領域
Claims (1)
- (57)【特許請求の範囲】 １．基板上に設けられたｎ型エピタキシャル層と、 このｎ型エピタキシャル層中にその表面から上記基板ま
で達するように形成されたｐ型分離拡散領域と、 上記ｎ型エピタキシャル層よりも不純物濃度が高くなる
ように、このｎ型エピタキシャル層中に形成されたｎ型
半導体領域と、 このｎ型半導体領域に設けられた横形ｐｎｐトランジス
タとを備え、 上記横形ｐｎｐトランジスタのエミッタ領域が低濃度領
域と高濃度領域とから構成されていることを特徴とする
半導体装置。 ２．上記ｎ型半導体領域の不純物濃度が１×１０16cm-3
〜１×１０17cm-3の範囲である請求項１に記載の半導体
装置。 ３．上記基板がｐ型基板からなり、上記ｎ型エピタキシ
ャル層よりも不純物濃度が高くなるように、このｎ型エ
ピタキシャル層中に形成された第２のｎ型半導体領域
と、 この第２のｎ型半導体領域中にエミッタ領域が形成さ
れ、上記ｐ型基板をコレクタ領域とする縦形ｐｎｐトラ
ンジスタとをさらに備え、 上記縦形ｐｎｐトランジスタのエミッタ領域が第２の低
濃度領域と第２の高濃度領域とから構成されていること
を特徴とする請求項１または２に記載の半導体装置。 ４．上記第２のｎ型半導体領域の不純物濃度が１×１０
16cm-3〜１×１０17cm-3の範囲である請求項３に記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5279026A JP2777054B2 (ja) | 1993-10-01 | 1993-10-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5279026A JP2777054B2 (ja) | 1993-10-01 | 1993-10-12 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59232870A Division JPH0638476B2 (ja) | 1984-11-05 | 1984-11-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06196638A JPH06196638A (ja) | 1994-07-15 |
| JP2777054B2 true JP2777054B2 (ja) | 1998-07-16 |
Family
ID=17605365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5279026A Expired - Lifetime JP2777054B2 (ja) | 1993-10-01 | 1993-10-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2777054B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4658766B2 (ja) * | 2004-12-14 | 2011-03-23 | 寛治 ▲魚▼谷 | 円形カッター固定具 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57120365A (en) * | 1981-01-19 | 1982-07-27 | Nec Corp | Semiconductor device |
-
1993
- 1993-10-12 JP JP5279026A patent/JP2777054B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06196638A (ja) | 1994-07-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |