JP2656125B2 - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
- Publication number
- JP2656125B2 JP2656125B2 JP1330589A JP33058989A JP2656125B2 JP 2656125 B2 JP2656125 B2 JP 2656125B2 JP 1330589 A JP1330589 A JP 1330589A JP 33058989 A JP33058989 A JP 33058989A JP 2656125 B2 JP2656125 B2 JP 2656125B2
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- type
- buried diffusion
- conductivity type
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、主として、バイポーラ素子を含む半導体集
積回路、特に、工程の簡単な素子分離法に関するもので
ある。
積回路、特に、工程の簡単な素子分離法に関するもので
ある。
従来の技術 バイポーラ素子を分離する方法には、大きく分けて、
PN接合分離と、誘電体分離がある。前者は、比較的簡単
な工程ですむが、分離層が大きく集積度を上げにくい。
後者は、これに対し、素子を小さくできるので、高周波
特性の優れた素子が形成できるが、工程は、複雑にな
る。
PN接合分離と、誘電体分離がある。前者は、比較的簡単
な工程ですむが、分離層が大きく集積度を上げにくい。
後者は、これに対し、素子を小さくできるので、高周波
特性の優れた素子が形成できるが、工程は、複雑にな
る。
このうち、高集積化が不向きな前者の改良として、上
下分離型のPN接合分離がある。この方法では、エピタキ
シャル層の上下から不純物を拡散させて島領域を形成し
て分離する。これによれば、不純物の拡散広がりが小さ
く、分離面積を少なくすることができ、高集積化し易い
反面、マスク工程が１回増加することになり、コストア
ップは避けられない。
下分離型のPN接合分離がある。この方法では、エピタキ
シャル層の上下から不純物を拡散させて島領域を形成し
て分離する。これによれば、不純物の拡散広がりが小さ
く、分離面積を少なくすることができ、高集積化し易い
反面、マスク工程が１回増加することになり、コストア
ップは避けられない。
この従来のPN接合分離法を第２図に示した断面フロー
チャートに従って説明する。
チャートに従って説明する。
まず、Ｐ型半導体基板１を酸化し、酸化膜２を表面に
形成する。これに、周知のフォトリソグラフィー及びエ
ッチング工程によって所定領域の酸化膜２を開口する。
そこへイオン注入法によりアンチモン（Sb）を注入し、
拡散してN+型埋込拡散層３を形成する（第２図ａ）。
形成する。これに、周知のフォトリソグラフィー及びエ
ッチング工程によって所定領域の酸化膜２を開口する。
そこへイオン注入法によりアンチモン（Sb）を注入し、
拡散してN+型埋込拡散層３を形成する（第２図ａ）。
これと同様の工程を繰り返して、今度は、Ｐ型半導体
基板１の中にＰ型埋込拡散層４を形成する（第２図
ｂ）。この後、酸化膜２をウェットエッチングによって
全て除去し、半導体基板１の上にＮ型エピタキシャル層
５を成長させる。
基板１の中にＰ型埋込拡散層４を形成する（第２図
ｂ）。この後、酸化膜２をウェットエッチングによって
全て除去し、半導体基板１の上にＮ型エピタキシャル層
５を成長させる。
さらに、酸化，フォトリソグラフィー，エッチング，
イオン注入工程によって、前の工程と同様にしてＰ型拡
散層６をエピタキシャル層５の表面より形成する。
イオン注入工程によって、前の工程と同様にしてＰ型拡
散層６をエピタキシャル層５の表面より形成する。
Ｐ型埋込拡散層４と、エピタキシャル表面（上面）か
ら拡散したＰ型拡散層６は、少なくとも、ウェハーの全
ての熱処理が完了するまでに、重なり合わせる。ここま
でを第２図−（ｃ）に示す。なお、21はエピタキシャル
層５の表面に形成された酸化膜である。Ｐ型の半導体基
板１とＰ型の拡散層４と６で囲まれた領域は、Ｎ型の島
領域で、トランジスタ，ダイオード，抵抗等の素子を形
成する領域となる（第２図−（ｃ）以降のこれらの素子
を形成する工程については、説明を省略した）。
ら拡散したＰ型拡散層６は、少なくとも、ウェハーの全
ての熱処理が完了するまでに、重なり合わせる。ここま
でを第２図−（ｃ）に示す。なお、21はエピタキシャル
層５の表面に形成された酸化膜である。Ｐ型の半導体基
板１とＰ型の拡散層４と６で囲まれた領域は、Ｎ型の島
領域で、トランジスタ，ダイオード，抵抗等の素子を形
成する領域となる（第２図−（ｃ）以降のこれらの素子
を形成する工程については、説明を省略した）。
発明が解決しようとする課題 第２図に示した、従来からのPN接合上下分離によれば
エピタキシャルの表面（上側）からのみの拡散によるPN
接合分離に比べれば、素子分離に要する面積は小さくで
きるが、埋め込み拡散のための工程数が増えるという欠
点があった。
エピタキシャルの表面（上側）からのみの拡散によるPN
接合分離に比べれば、素子分離に要する面積は小さくで
きるが、埋め込み拡散のための工程数が増えるという欠
点があった。
本発明によれば、必要最小限の工程数だけで、分離領
域の面積の狭い、高集積のバイポーラ集積回路を形成す
ることができる。
域の面積の狭い、高集積のバイポーラ集積回路を形成す
ることができる。
課題を解決するための手段 上記の問題を解決するための本発明の半導体集積回路
の製造方法は、一導電型の半導体基板上の所定領域に一
導電型の埋込拡散層を形成する工程、前記半導体基板の
全面に逆導電型の不純物を拡散して前記一導電型の埋込
拡散層の濃度よりも低くかつ前記半導体基板の濃度より
も高い逆導電型の埋込拡散層を形成する工程、前記一導
電型の埋込拡散層と前記逆導電型の埋込拡散層の上に逆
導電型のエピタキシャルを成長する工程、エピタキシャ
ル成長層の表面から一導電型の不純物を拡散して、前記
一導電型の埋込拡散層に繋がる分離拡散層を形成する工
程を含むものである。
の製造方法は、一導電型の半導体基板上の所定領域に一
導電型の埋込拡散層を形成する工程、前記半導体基板の
全面に逆導電型の不純物を拡散して前記一導電型の埋込
拡散層の濃度よりも低くかつ前記半導体基板の濃度より
も高い逆導電型の埋込拡散層を形成する工程、前記一導
電型の埋込拡散層と前記逆導電型の埋込拡散層の上に逆
導電型のエピタキシャルを成長する工程、エピタキシャ
ル成長層の表面から一導電型の不純物を拡散して、前記
一導電型の埋込拡散層に繋がる分離拡散層を形成する工
程を含むものである。
作用 本発明による半導体集積回路及び製造方法によれば、
従来例で示した素子分離法と比べて、マスク工程が１回
少なくてすみ、工程を簡略化できるにもかかわらず、PN
接合上下分離と、ほとんど同様に、分離領域の面積、即
ち、素子面積を小さくできることになる。
従来例で示した素子分離法と比べて、マスク工程が１回
少なくてすみ、工程を簡略化できるにもかかわらず、PN
接合上下分離と、ほとんど同様に、分離領域の面積、即
ち、素子面積を小さくできることになる。
実施例 本発明による実施例を、第１図の断面工程フローチャ
ートに従って説明する。
ートに従って説明する。
まず、Ｐ型半導体基板１を酸化して表面に酸化膜２を
形成する。これに、周知のフォトリソグラフィー及びエ
ッチング工程によって所定の部分の酸化膜２を開口す
る。この開口部へ酸化膜２をマスクとしてアンチモンイ
オン（Sb+）をイオン注入法によって注入する。続いて1
250℃の温度でSbを拡散し、高濃度Ｎ型埋込拡散層３を
形成する（第１図−（ａ））。
形成する。これに、周知のフォトリソグラフィー及びエ
ッチング工程によって所定の部分の酸化膜２を開口す
る。この開口部へ酸化膜２をマスクとしてアンチモンイ
オン（Sb+）をイオン注入法によって注入する。続いて1
250℃の温度でSbを拡散し、高濃度Ｎ型埋込拡散層３を
形成する（第１図−（ａ））。
次に、酸化膜３を除去し、全面にボロンイオン（B+）
をイオン注入法によって注入し、900℃の温度でN2雰囲
気中でアニールする。ボロンイオン注入のドーズ量を、
高濃度Ｎ型埋込拡散層３の濃度よりも、ボロンの濃度が
低くなる様に設定する。この様にして低濃度のＰ型埋込
拡散層７を形成する（第１図−（ｂ））。即ち、Ｐ型埋
込拡散層７の領域は、高濃度Ｎ型埋込拡散層３のない領
域にのみ、自己整合的に形成されることになる。
をイオン注入法によって注入し、900℃の温度でN2雰囲
気中でアニールする。ボロンイオン注入のドーズ量を、
高濃度Ｎ型埋込拡散層３の濃度よりも、ボロンの濃度が
低くなる様に設定する。この様にして低濃度のＰ型埋込
拡散層７を形成する（第１図−（ｂ））。即ち、Ｐ型埋
込拡散層７の領域は、高濃度Ｎ型埋込拡散層３のない領
域にのみ、自己整合的に形成されることになる。
この上に、Ｎ型のシリコンをエピタキシャル成長さ
せ、低濃度のＮ型エピタキシャル層５を形成する。エピ
タキシャル層表面を酸化して酸化膜21を形成し、この後
公知のフォトリソグラフィー及びエッチング工程によっ
て分離領域となる部分を開口する。この開口部に、300
〜1500Åの薄い酸化膜を成長させる為の酸化を行ったの
ち、この部分にボロンイオンをイオン注入法によって導
入する。続いて1100℃以上の熱処理をしてボロンを拡散
し、Ｐ型の分離拡散層６を形成する。このときの熱処理
によって（または、全てのウェハーとしての熱処理が、
完了したとき）、Ｐ型分離拡散層６とから下から拡がっ
てきたＰ型埋込拡散層７を、オーバーラップする様にす
る。このことによって、Ｐ型分離拡散層はＰ型の半導体
基板１と継がり、Ｐ型層に囲まれた、Ｎ型の島領域51が
形成される（第１図−（ｃ））。このとき、Ｎ型埋込拡
散層３は、Ｐ型の埋込拡散層７より、上方向へ拡散して
いる様にする。これは、Ｎ型埋込拡散層３の中にもある
ボロンが、上方向へ拡散し、Ｎ型の島領域51と、Ｎ型埋
込拡散層３とが、Ｐ型の拡散層によって絶縁されるのを
避けるためである。絶縁された場合には、低抵抗層とし
てのＮ型埋込拡散層の意味がなくなるからである。
せ、低濃度のＮ型エピタキシャル層５を形成する。エピ
タキシャル層表面を酸化して酸化膜21を形成し、この後
公知のフォトリソグラフィー及びエッチング工程によっ
て分離領域となる部分を開口する。この開口部に、300
〜1500Åの薄い酸化膜を成長させる為の酸化を行ったの
ち、この部分にボロンイオンをイオン注入法によって導
入する。続いて1100℃以上の熱処理をしてボロンを拡散
し、Ｐ型の分離拡散層６を形成する。このときの熱処理
によって（または、全てのウェハーとしての熱処理が、
完了したとき）、Ｐ型分離拡散層６とから下から拡がっ
てきたＰ型埋込拡散層７を、オーバーラップする様にす
る。このことによって、Ｐ型分離拡散層はＰ型の半導体
基板１と継がり、Ｐ型層に囲まれた、Ｎ型の島領域51が
形成される（第１図−（ｃ））。このとき、Ｎ型埋込拡
散層３は、Ｐ型の埋込拡散層７より、上方向へ拡散して
いる様にする。これは、Ｎ型埋込拡散層３の中にもある
ボロンが、上方向へ拡散し、Ｎ型の島領域51と、Ｎ型埋
込拡散層３とが、Ｐ型の拡散層によって絶縁されるのを
避けるためである。絶縁された場合には、低抵抗層とし
てのＮ型埋込拡散層の意味がなくなるからである。
第１図−（ｃ）の断面の様にすることで、本来、分離
として必要なＰ型分離拡散層６の拡散深さを、Ｐ型埋込
拡散層７の上方向への拡散分だけ浅くすることができ
る。また、同時に横方向への拡散も少なくなるので、分
離に要する面積は削減できる。言いかえれば、回路素子
の集積度を上げることができる。
として必要なＰ型分離拡散層６の拡散深さを、Ｐ型埋込
拡散層７の上方向への拡散分だけ浅くすることができ
る。また、同時に横方向への拡散も少なくなるので、分
離に要する面積は削減できる。言いかえれば、回路素子
の集積度を上げることができる。
第２図に示した従来例と比べても、フォトリソグラフ
ィー及びエッチング工程は、１回分少なくてすみ、工程
は簡略化でき、しかも上下分離の有効性は、前述の通り
充分得られることになる。
ィー及びエッチング工程は、１回分少なくてすみ、工程
は簡略化でき、しかも上下分離の有効性は、前述の通り
充分得られることになる。
第１図−（ｃ）以後の工程は省略するが、中央のＮ型
島領域51内に、トランジスタ，ダイオード，抵抗等を形
成して半導体集積回路が形成される。
島領域51内に、トランジスタ，ダイオード，抵抗等を形
成して半導体集積回路が形成される。
なお、本実施例としてフォトリソグラフィー工程を用
いてＮ型の埋込拡散層３を選択的に形成したのちＰ型の
不純物を全面にイオン注入するやり方を示したが、フォ
トリソグラフィー工程を用いてＰ型の埋込拡散層を選択
的に形成したのちＮ型の不純物を全面にイオン注入する
やり方でもよい。
いてＮ型の埋込拡散層３を選択的に形成したのちＰ型の
不純物を全面にイオン注入するやり方を示したが、フォ
トリソグラフィー工程を用いてＰ型の埋込拡散層を選択
的に形成したのちＮ型の不純物を全面にイオン注入する
やり方でもよい。
発明の効果 以上述べた様に、本発明によれば、簡単な工程によっ
てPN接合分離が達成でき、しかも分離領域の面積比が小
さく、高集積の半導体集積回路ができる。さらに素子の
面積が小さくなるのに伴って、例えばバイポーラトラン
ジスタの場合は、寄生容量の少ない、より高周波特性の
優れたトランジスタを作り込むことができることにな
り、本発明による２次的な効果も極めて大きい。
てPN接合分離が達成でき、しかも分離領域の面積比が小
さく、高集積の半導体集積回路ができる。さらに素子の
面積が小さくなるのに伴って、例えばバイポーラトラン
ジスタの場合は、寄生容量の少ない、より高周波特性の
優れたトランジスタを作り込むことができることにな
り、本発明による２次的な効果も極めて大きい。
第１図は本発明による半導体集積回路の断面フローチャ
ートを示した図、第２図は従来例による断面フローチャ
ートを示した図である。 １……Ｐ型半導体基板、2,21……酸化膜、３……Ｎ型埋
込拡散層、５……Ｎ型エピタキシャル層、６……Ｐ型分
離拡散層、７……Ｐ型埋込拡散層、51……Ｎ型の島領
域。
ートを示した図、第２図は従来例による断面フローチャ
ートを示した図である。 １……Ｐ型半導体基板、2,21……酸化膜、３……Ｎ型埋
込拡散層、５……Ｎ型エピタキシャル層、６……Ｐ型分
離拡散層、７……Ｐ型埋込拡散層、51……Ｎ型の島領
域。
Claims (1)
- 【請求項１】一導電型の半導体基板上の所定領域に一導
電型の埋込拡散層を形成する工程、前記半導体基板の全
面に逆導電型の不純物を拡散して前記一導電型の埋込拡
散層の濃度よりも低くかつ前記半導体基板の濃度よりも
高い逆導電型の埋込拡散層を形成する工程、前記一導電
型の埋込拡散層と前記逆導電型の埋込拡散層の上に逆導
電型のエピタキシャルを成長する工程、エピタキシャル
成長層の表面から一導電型の不純物を拡散して、前記一
導電型の埋込拡散層に繋がる分離拡散層を形成する工程
を含む半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1330589A JP2656125B2 (ja) | 1989-12-20 | 1989-12-20 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1330589A JP2656125B2 (ja) | 1989-12-20 | 1989-12-20 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03190261A JPH03190261A (ja) | 1991-08-20 |
| JP2656125B2 true JP2656125B2 (ja) | 1997-09-24 |
Family
ID=18234345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1330589A Expired - Fee Related JP2656125B2 (ja) | 1989-12-20 | 1989-12-20 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2656125B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5217768A (en) * | 1975-07-31 | 1977-02-09 | Fujitsu Ltd | Production method of semi-conductor device |
-
1989
- 1989-12-20 JP JP1330589A patent/JP2656125B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03190261A (ja) | 1991-08-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5424572A (en) | Spacer formation in a semiconductor structure | |
| JPH04266047A (ja) | 埋め込み層形成に相当するｓｏｉ型半導体装置の製造方法及び半導体装置 | |
| JPH05347383A (ja) | 集積回路の製法 | |
| JPH08321511A (ja) | 垂直型バイポーラトランジスタの製造方法 | |
| JPS63200568A (ja) | Ｃｍｏｓ技術を用いたバイポーラ・トランジスタとその製造方法 | |
| EP0067661A1 (en) | Semiconductor device and method for manufacturing the same | |
| JP2656125B2 (ja) | 半導体集積回路の製造方法 | |
| US6806159B2 (en) | Method for manufacturing a semiconductor device with sinker contact region | |
| JP3792930B2 (ja) | 超薄型ｓｏｉ静電気放電保護素子の形成方法 | |
| EP0718891B1 (en) | High performance, high voltage non-epi bipolar transistor | |
| JPS61245573A (ja) | 半導体装置 | |
| US7164186B2 (en) | Structure of semiconductor device with sinker contact region | |
| JP3877459B2 (ja) | 半導体装置の製造方法 | |
| JPH03190139A (ja) | 半導体集積回路装置 | |
| JP2890509B2 (ja) | 半導体装置の製造方法 | |
| JPS5854502B2 (ja) | 半導体装置の製造方法 | |
| JP2697631B2 (ja) | 半導体装置の製造方法 | |
| JPH0271526A (ja) | 半導体集積回路およびその製造方法 | |
| KR0135044B1 (ko) | 바이폴라 트랜지스터 제조방법 | |
| JPH04372164A (ja) | ＢｉＣＭＯＳ型半導体装置の製造方法 | |
| JPH0499387A (ja) | 半導体集積回路 | |
| JPH0795573B2 (ja) | 半導体集積回路の製造方法 | |
| JPH061815B2 (ja) | 半導体装置の製造方法 | |
| JPH05109741A (ja) | バイポーラ型半導体装置の製造方法 | |
| JPH02181931A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |