JPS61245573A

JPS61245573A - 半導体装置

Info

Publication number: JPS61245573A
Application number: JP8714385A
Authority: JP
Inventors: Kenji Yamane; 健次山根
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-04-23
Filing date: 1985-04-23
Publication date: 1986-10-31

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は半導体装置に関し、特に高耐圧かつ高集積度の
バイポーラ型半導体装置の改良に係る。

〔発明の技術的背景〕

従来のｐｎ接合分離を行なったバイポーラ型半導体装置
を第３図に示す。第３図において、ｐ−型シリコン基板
１上には選択的にｎ＋＋埋込み領域２及び素子分離領域
の一部となるｐ＋型型数散層３形成され、これらの領域
はｎ−型エピタキシャル層４形成時にエピタキシャル層
４側へも拡散する。また、エピタキシャル層４内には選
択的に前記ｐ＋型型数散層ともに素子分離領域を構成す
るｐ＋型型数散層５形成されている。これら素子分離領
域となるｐ＋型型数散層３５により囲まれた素子領域（
エピタキシャル層４からなるコレクタ領域）内にはｐ型
ベース領域６、このベース領域６内に形成されたｎ＋型
エミッタ領［７及びｎ＋＋コレクタ取出し領域８が形成
されている。

また、別の素子領域には例えば抵抗として用いられるｐ
型拡散層９が形成されている。

なお、素子分離はエピタキシャル層４表面からの単方向
分離で行なわれる場合もある。ただし、第３図のように
ｐ＋型型数散層３５で双方向分離を行なえば、拡散時間
を短縮することができ、横方向拡散を最少限にとどめる
ことができる。この結果、素子分離領域の占有面積を小
さくすることができ、単方向分離の場合よりも素子の集
積度を向上することができる。

〔背量技術の問題点〕

しかし、従来の双方向分離あるいは単方向分離構造にお
いて、更に素子面積を小さくするために素子分離領域と
能動素子を構成する拡散層（Ｐ型ベース領域６）との距
離を短くした場合、以下のような欠点が生じる。すなわ
ち、ベース領１１６−素子分離領域間の耐圧劣化あるい
は寄生素子のｈＰＥ上昇や耐圧劣化により素子特性の劣
化を招き、製品特性に悪影響を与えるため、歩留り低下
の原因となる。

このような欠点を避けるためには素子弁Ｍ領域とベース
領域との間の距離を大きくする必要がある。しかし、こ
のように両者の間の距離を大きくすると、素子占有面積
が大きくなり、全体的にはチップサイズの増大を招き、
コストアップにつながる。

〔発明の目的〕

本発明は上記事情を考慮してなされたものであり、素子
分離領域と能動素子を構成する拡散層との間の距離を大
きくすることなく、耐圧を向上することができ、チップ
サイズを縮小してコストを低減し得るバイポーラ型の半
導体装置を提供しようとするものである。

（発明の概要〕本発明の半導体装置は、第１導電型の半導体基板上に第
２導電型の半導体層を形成し、この第２導電型の半導体
層内に前記第１導電型の半導体基板と接続された第１導
電型の拡散層を形成して素子分離を行なった半導体装置
に゛おいて、前記第１導電型の拡散層の周囲に第２導電
型の高濃度拡散層を形成したことを特徴とするものであ
る。

このような半導体装置によれば、第２導電型の高濃度拡
散層により、素子分離領域となる第１導電型の高濃度拡
散層の横方向の拡散を抑制することができるので、素子
分離領域と能動素子領域を構成する拡散層との間の距離
を小さくしたまま、両者の間の耐圧向上及び寄生素子の
ｈＦＥ低減、耐圧向上を達成することができる。したが
って、高集積化と歩留りの向上を達成することができ、
コストを低減することができる。

〔発明の実施例〕

以下、本発明の実施例を第１図（ａ）〜（ｄ）を参照し
、製造方法を併記して説明する。

まず、ｐ−型シリコン基板１１表面にｎ＋＋埋込み領域
１２及びｐ＋＋埋込み領域１３をそれぞれ選択的に形成
する。次に、全面にｎ−型エピタキシャル層１４を成長
させる。この結果、ｎ＋＋埋込み領域１２及びｐ＋＋埋
込みｍｉｉ！１３はエピタキシャル層１４側へ拡散する
。つづいて、エピタキシャル層１４上にＣＶＤ酸化膜１
５を形成した後、素子分離領域と素子領域との間の部分
を選択的にエツチングして開口部を設ける。つづいて、
残存したＣ　Ｖ　Ｄ’ＷＩ化ｌ１１１１’５をマスクと
して例えばリンをイオン注入することによりｎ＋型型数
散層１′６形成する（同図（ａ）図示）。

次いで、前記ＣＶＤ酸化膜１５を除去した後、新たに全
面にＣＶＤ酸化膜１７を形成した後、素子分離領域とな
る部分を選択的にエツチングして開口部を設ける。つづ
いて、残存したＣＶＤ酸化膜１７をマスクとして例えば
ボロンをイオン注入することにより素子分離領域の一部
となるｐ４″型拡散層１８を形成する（同図（ｂ）図示
）。

次いで、前記ＣＶＤ酸化膜１７を除去した後、高温拡散
を行ない、前記ｐ＋＋埋込み領域１３とｐ＋型抵拡散層
１８を一体化して素子分離領域を形成する。この際、ｎ
１型拡散層１６の不純物も素子分離領域の周囲に拡散す
る（同図（Ｃ）図示）。

次いで、素子分離領域に囲まれた素子領域に選択的にｐ
型ベース領域１９及びｐ型拡散抵抗２０を形成する。つ
づいて、ベース領域１９の一部及びエピタキシャル１１
４の一部に選択的にｎ＋型型板ミッタ領域２１びｎ＋＋
コレクタ取出し領域２２を形成し、ｎｐｎバイポーラ型
半導体装置を製造する（同図（ｄ）図示）。

なお、ｎ＋型抵拡散層１６能動素子を構成する６一拡散層との間の距離は、両者の間の耐圧を考慮して所定
の距離となるように、第１図（ａ）でのイオン注入のマ
スク材となるＣＶＤ酸化膜１５の開口部の幅を制御する
。

上記のようなバイポーラ型半導体装置によれば、素子分
離領域となるｐ＋型抵拡散層１８びｐ＋型型埋界領域１
３の周囲にｎ＋型抵拡散層１６形成しているので、素子
分離領域と能動素子領域との間の距離を大きくすること
なく、素子分離領域の横方向の拡散長を抑えることがで
きる。この結果、素子分離領域−ベース領域間の耐圧を
向上でき、しかも寄生素子のｈＦＥを減少できるととも
に耐圧の劣化を招くことがない。したがって、素子占有
面積を縮小によりチップサイズの縮小を達成するととも
に、高耐圧による歩留り向上を達成することができコス
トの低減を図ることができる。

なお、上記実施例では素子分離領域を双方向分離構造と
したが、第２図に示すように本発明方法をエピタキシャ
ル層１４表面から拡散させたｐ＋型型数散層１８′みに
よる単方向分離構造とじた場合でも同様に適用できる。

〔発明の効果〕

□　以上詳述した如く本発明によれば、バイポーラ型の
半導体装置を高耐圧でかつ高集積度とすることができ、
大幅にコストを低減することができるものである。

【図面の簡単な説明】

第１図（ａ）〜（ｄ）は本発明の実施例におけるバイポ
ーラ型半導体装置を得るための製造工程を示す断面図、
第２図は本発明の他の実施例におけるバイポーラ型半導
体装置の断面図、第３図は従来のバイポーラ型半導体装
置の断面図である。１１・・・ｐ＋＋シリコン基板、１２・・・ｎ＋型型埋
界領域、１３・・・ｐ＋型型埋界領域、１４・・・ｎ−
型エピタキシャル層、１５．１７・・・ＣＶＤ酸化膜、
１６・・・ｎ＋型抵拡散層１８．１８′・・・ｐ＋型型
数散層１９・・・ｐ型ベース領域、２０・・・ｐ型拡散
抵抗、２１・・・ｎ＋＋エミッタ領域、２２・・・ｎ＋
＋コレクタ取出し領域。

Claims

【特許請求の範囲】

（１）第１導電型の半導体基板上に第２導電型の半導体
層を形成し、この第２導電型の半導体層内に前記第１導
電型の半導体基板と接続された第１導電型の拡散層を形
成して素子分離を行なった半導体装置において、前記第
１導電型の拡散層の周囲に第２導電型の高濃度拡散層を
形成したことを特徴とする半導体装置。
（２）第２導電型の高濃度拡散層と能動素子を構成する
拡散層との間に所定の距離を設けたことを特徴とする特
許請求の範囲第１項記載の半導体装置。