JP2010528452A - 分離電圧の性能が向上したマイクロ電子アセンブリおよびその形成方法 - Google Patents
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Abstract
Description
以下の詳細な説明は単に実際の例を示すものであり、各種実施形態の適用および用途を限定するものではない。また、先に述べた技術分野および背景技術、または以下の詳細な説明において記載されたもしくは示唆された理論によって制限されないものとする。図1〜図13は単に説明のためのものであり、縮尺で描かれたものでなくてもよい。
間隙は、第1埋設領域および第2埋設領域の第1端部において第1の幅を有し、第1ウェル領域および第2ウェル領域の第1側面において第2の幅を有してもよい。第1の幅は、第2の幅より大きくてもよい。
第1の半導体デバイスと第2の半導体デバイスとの間において、第1ウェル領域および第2ウェル領域ならびにバリアウェルの上方に、シャロートレンチ分離(STI)領域を備えてもよい。
Claims (20)
- 第1のドーパント型を第1の濃度で有する基板上に、第1の半導体デバイスおよび第2の半導体デバイスを形成する工程と、
第1の半導体デバイスおよび第2の半導体デバイスの下方にそれぞれ第1埋設領域および第2埋設領域を形成する工程と、第1埋設領域および第2埋設領域は第2のドーパント型を有し、第1埋設領域と第2埋設領域との間に間隙を有することと、第1埋設領域および第2埋設領域は各々、前記間隙に隣接する第1端部と、前記間隙の反対側にある第2端部とを備え、第1端部は第1半導体デバイスおよび第2半導体デバイスから第1の深度まで伸展することと、
前記基板上において、第1の半導体デバイスと第2の半導体デバイスとの間に、少なくとも一つのウェル領域を形成する工程と、
バリア領域の少なくとも一部が第1の半導体デバイスおよび第2の半導体デバイスから第2の深度まで伸展するように、第1埋設領域の第1端部と第2埋設領域の第1端部との間に両第1端部に隣接して、第1のドーパント型を第2の濃度で有するバリア領域を形成する工程と、第2の濃度は第1の濃度より高いことと、第2の深度は第1の深度以上であることと
を含む、マイクロ電子アセンブリの製造方法。 - 前記少なくとも一つのウェル領域は、第2のドーパント型を有し、それぞれ第1埋設領域および第2埋設領域の上方に第1埋設領域および第2埋設領域に隣接した第1ウェル領域および第2ウェル領域を含み、第1埋設領域と第2埋設領域との間の間隙は、第1ウェル領域と第2ウェル領域との間にさらに伸展する、請求項1に記載の方法。
- 第1ウェル領域と第2ウェル領域との間に第1のドーパント型を第3の濃度で有するバリアウェルを形成する工程をさらに含み、第3の濃度は第1の濃度より高い、請求項2に記載の方法。
- 第1ウェル領域および第2ウェル領域は各々、前記間隙に隣接する第1側面と前記間隙の反対側にある第2側面とを備える、請求項3に記載の方法。
- 前記間隙は、第1埋設領域および第2埋設領域の第1端部において第1の幅を有し、第1ウェル領域および第2ウェル領域の第1側面において、第1の幅と略同等である第2の幅を有する、請求項4に記載の方法。
- 前記基板上にエピタキシャル層を形成する工程をさらに含み、第1埋設領域、第2埋設領域、およびバリア領域の形成は、少なくとも部分的にはエピタキシャル層の形成より前に行われる、請求項5に記載の方法。
- 前記間隙は、第1埋設領域および第2埋設領域の第1端部において第1の幅を有し、第1ウェル領域および第2ウェル領域の第1側面において第2の幅を有し、第1の幅は第2の幅より大きい請求項4に記載の方法。
- 第1のドーパント型を第1の濃度で有する半導体基板に第1の埋設層および第2の埋設層を形成する工程と、第1の埋設層および第2の埋設層は第2のドーパント型を有し、第1の埋設層と第2の埋設層との間に間隙を有することと、第1の埋設層および第2の埋設層は各々、前記間隙に隣接する第1端部と、前記間隙の反対側にある第2端部とを備えることと、
前記間隙内に第1の埋設層および第2の埋設層の第1端部に隣接して、第1のドーパント型を第1の濃度より高い第2の濃度で有するバリア領域を形成する工程と、
第1の埋設層および第2の埋設層ならびに前記バリア領域の形成より後に、前記半導体基板上にエピタキシャル層を形成する工程と、
前記エピタキシャル層上において、第1の埋設層および第2の埋設層の上方にそれぞれ第1の半導体デバイスおよび第2の半導体デバイスを形成する工程と、
前記エピタキシャル層内において、第1の埋設層の第1端部および第2の埋設層の第1端部の上方にそれぞれ第2のドーパント型を有する第1ウェル領域および第2ウェル領域を形成する工程と
を含む、マイクロ電子アセンブリの製造方法。 - 第1の埋設層および第2の埋設層の第1端部は、第1の半導体デバイスおよび第2の半導体デバイスから第1の深度まで伸展し、前記バリア領域の少なくとも一部は、第1の半導体デバイスおよび第2の半導体デバイスから第1の深度以上である第2の深度まで伸展する、請求項8に記載の方法。
- 第1ウェル領域および第2ウェル領域はそれぞれ第1の埋設層および第2の埋設層に隣接し、第1の埋設層と第2の埋設層との間の間隙は、第1ウェル領域と第2ウェル領域との間にさらに伸展する、請求項9に記載の方法。
- 第1ウェル領域と第2ウェル領域との間に第1のドーパント型を第3の濃度で有するバリアウェルを形成する工程をさらに含み、第3の濃度は第1の濃度より高い、請求項10に記載の方法。
- 前記バリアウェルは、第1ウェル領域および第2ウェル領域ならびに前記バリア領域に隣接する、請求項11に記載の方法。
- 前記間隙は、第1埋設層および第2埋設層の第1端部において第1の幅を有し、第1ウェル領域および第2ウェル領域の第1側面において、第1の幅と略同等である第2の幅を有する、請求項12に記載の方法。
- 前記間隙は、第1埋設層および第2埋設層の第1端部において第1の幅を有し、第1ウェル領域および第2ウェル領域の第1側面において第2の幅を有し、第1の幅は第2の幅より大きい請求項12に記載の方法。
- 第1のドーパント型を第1の濃度で有する半導体基板と、
前記半導体基板内に形成された第1の埋設層および第2の埋設層と、第1の埋設層および第2の埋設層は第2のドーパント型を有し、第1の埋設層と第2の埋設層との間に間隙を有することと、第1の埋設層および第2の埋設層は前記間隙に隣接する第1端部と、前記間隙の反対側にある第2端部とを有することと、
前記間隙内に第1の埋設層および第2の埋設層の第1端部に隣接して形成され、第1のドーパント型を第1の濃度より高い第2の濃度で有するバリア領域と、
第1のドーパント型を第2の濃度より低い第3の濃度で有する、前記半導体基板上のエピタキシャル層と、
エピタキシャル層上においてそれぞれ第1の埋設層および第2の埋設層の上方の第1の半導体デバイスおよび第2の半導体デバイスと、第1の埋設層および第2の埋設層の第1端部は、第1の半導体デバイスおよび第2の半導体デバイスから第1の深度まで伸展し、前記バリア領域の少なくとも一部は、第1の半導体デバイスおよび第2の半導体デバイスから第1の深度以上の第2の深度まで伸展することと、
前記エピタキシャル層内においてそれぞれ第1の埋設層の第1端部および第2の埋設層の第1端部の上方の、第2のドーパント型を有する第1ウェル領域および第2ウェル領域と、
第1ウェル領域と第2ウェル領域との間に第1のドーパント型を第1の濃度より高い第4の濃度で有するバリアウェルと
を含むマイクロ電子アセンブリ。 - 前記バリアウェルは、第1ウェル領域および第2ウェル領域ならびに前記バリア領域に隣接し、第1ウェル領域および第2ウェル領域はそれぞれ第1埋設領域および第2埋設領域に隣接し、第1の埋設層と第2の埋設層との間の間隙は、第1ウェル領域と第2ウェル領域との間にさらに伸展する、請求項15に記載のマイクロ電子アセンブリ。
- 前記間隙は、第1埋設層および第2埋設層の第1端部において第1の幅を有し、第1ウェル領域および第2ウェル領域の第1側面において、第1の幅と略同等である第2の幅を有する、請求項16に記載のマイクロ電子アセンブリ。
- 前記間隙は、第1埋設層および第2埋設層の第1端部において第1の幅を有し、第1ウェル領域および第2ウェル領域の第1側面において第2の幅を有し、第1の幅は第2の幅より大きい請求項17に記載のマイクロ電子アセンブリ。
- 第1ウェル領域および第2ウェル領域は環状に形成され、第1の埋設層および第2の埋設層の第2端部の上方にある、請求項18に記載のマイクロ電子アセンブリ。
- 第1の半導体デバイスと第2の半導体デバイスとの間において、第1ウェル領域および第2ウェル領域ならびに前記バリアウェルの上方に、シャロートレンチ分離(STI)領域をさらに備えた、請求項18に記載のマイクロ電子アセンブリ。
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