JP2010528452A - 分離電圧の性能が向上したマイクロ電子アセンブリおよびその形成方法 - Google Patents

Abstract

マイクロ電子アセンブリの形成方法およびマイクロ電子アセンブリを提供する。第１の半導体デバイスおよび第２の半導体デバイス（７２）は、第１のドーパント型を第１の濃度で有する基板（２０）上に形成される。第２のドーパント型を有する第１の埋設領域および第２の埋設領域（２８）は、それらの間に間隙（３４）を有し、それぞれ第１の半導体デバイスおよび第２の半導体デバイスの下方に形成される。少なくとも一つのウェル領域（６４，７０）が、第１の半導体デバイスと第２の半導体デバイスとの間において、基板上に形成される。第１のドーパント型を第２の濃度で有するバリア領域（４８）は、バリア領域の少なくとも一部が第１半導体デバイスおよび第２半導体デバイスから埋設領域の深度以上の深度（８２）まで伸展するように、第１の埋設領域および第２埋設領域の間に両埋設領域に隣接して形成される。

Description

本発明は、概してマイクロ電子アセンブリと、マイクロ電子アセンブリの形成方法とに関する。より詳細には、本発明は、分離電圧の性能が向上したマイクロ電子アセンブリの形成方法に関する。

集積回路は、半導体基板（またはウェハ）上に形成される。ウェハは、その後マイクロ電子ダイまたは半導体チップへと切断され、各ダイが個々の集積回路を担持する。各半導体チップは、ワイヤボンディングまたは「フリップチップ」接続により、パッケージまたはキャリア基板に接続される。そして、パッケージ化されたチップは、回路基板またはマザーボードに搭載されてから、電子システムまたはコンピュータシステムなどのシステムに組み込まれる。

パワー集積回路において、低電圧から超高電圧にわたる電圧の処理能力を備えたいくつかの半導体デバイスが、ともに集積される。異なる特徴や性能率を有するデバイスは、回路の誤動作につながる「クロストーク」を防ぐために互いに隔離される必要がある。このため、デバイス間の分離電圧の能力は、パワー集積回路において重要なパラメータである。

分離電圧または電圧処理能力を向上することを目的とした方法の一つとして、個々の半導体デバイスの周囲に「分離リング」を形成するものがある。分離リングは一般に、半導体デバイスの下方に形成された「埋設」層と、デバイスを取り囲む基板内の第１の「ウェル」（または複数のウェル）とを用いる。埋設層および第１ウェルはいずれも、基板のドーパント型とは逆のドーパント型の半導体材料を含む。基板と同じドーパント型の第２の（または分離）ウェルが第１ウェル間に形成されることも多い。しかし、分離ウェルの形成は、一般に基板上のエピタキシャル層の形成後に行われ、その結果、分離電圧の性能を最大にするのに十分な深度にまで形成されない。

したがって、個々の半導体デバイス間で向上した電圧処理能力を備えたマイクロ電子アセンブリを提供することが望ましい。加えて、最小のサイズおよび製造コストでこのようなアセンブリを提供することが望ましい。さらに、本発明の他の望ましい特性や特徴は、添付の図面と前記の技術分野および背景技術とに併せて、以下の詳細な説明および添付の特許請求の範囲から明らかになるであろう。

半導体基板の側断面図。 基板に埋設層を形成するための注入処理が行われた、図１に示す基板の側断面図。 アニーリング処理が行われた、図２に示す基板の側断面図。 基板にバリア領域を形成するための注入処理が行われた、図３に示す基板の側断面図。 バリア領域が形成された、図４に示す基板の側断面図。 エピタキシャル層が形成された後の、図５に示す基板の側断面図。 分離トレンチがエピタキシャル層に形成された後の、図６に示す基板の側断面図。 第１ウェル群がエピタキシャル層に形成された後の、図７に示す基板の側断面図。 第２ウェル群がエピタキシャル層に形成された後の、図７に示す基板の側断面図。 本発明の一実施形態によるマイクロ電子アセンブリを形成するエピタキシャル層上に複数の半導体デバイスが形成された後の、図９に示す基板の側断面図。 図１０に示す基板の線１１−１１についての上平面図。 本発明の別の実施形態によるマイクロ電子アセンブリの側断面図。 本発明のさらに別の実施形態によるマイクロ電子アセンブリの側断面図。

以下に図面と併せ、さまざまな実施形態を説明する。図面において、類似した符号は類似した要素を示すものとする。
以下の詳細な説明は単に実際の例を示すものであり、各種実施形態の適用および用途を限定するものではない。また、先に述べた技術分野および背景技術、または以下の詳細な説明において記載されたもしくは示唆された理論によって制限されないものとする。図１〜図１３は単に説明のためのものであり、縮尺で描かれたものでなくてもよい。

図１〜図１３は、本発明の各種実施形態によるマイクロ電子アセンブリ、およびマイクロ電子アセンブリの形成方法を示す。複数の埋設層が、第１のドーパント型を第１の濃度で有する半導体基板に形成される。埋設層は第２のドーパント型を有し、間隙を介して設けられる。間隙内に、埋設層に隣接してバリア領域が形成される。バリア領域は、第１のドーパント型を第１の濃度より高い第２の濃度で有する。一実施形態においては、第１の埋設層および第２の埋設層ならびにバリア領域の形成後に、エピタキシャル層が半導体基板上に形成される。エピタキシャル層の内部には、第２のドーパント型を有し得るウェル領域が形成される。

半導体デバイスは、エピタキシャル層上において埋設層上方に形成される。バリア領域は、半導体デバイスまたはエピタキシャル層の上面の下方に、埋設層の深度以上の深度まで伸展する。このため、半導体デバイス間の電圧は増加する場合がある。この場合、デバイスの動作電圧が増加したり、同じ動作電圧を維持しながら個々のデバイス間の距離が減少したりすることがある。以下に詳細に説明するように、バリア領域は他の処理工程（すなわち、フォトレジスト、リソグラフィなど）なしで形成されてもよく、製造時間と製造コストが最小限に抑えられる。

図１に示す半導体基板２０は、ガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、またはシリコン（Ｓｉ）などの半導体材料からなる。基板２０は、上面２２、下面２４、および厚さ２６を有する。厚さ２６は、たとえば約３００μｍ〜１０００μｍである。基板２０の半導体材料は、第１の導電型であってもよい。あるいは、本技術分野で周知の第１のドーパント型でドープされてもよい。図１の例において、基板２０は「Ｐ型」半導体基板であり、ホウ素（Ｂ）でたとえば約１．０×１０^１５ａｔｏｍｓ／ｃｍ^３の濃度までドープされる。

半導体基板２０の一部しか図示されていないが、基板２０はたとえば直径約１５０ｍｍ、約２００ｍｍ、または約３００ｍｍの半導体ウェハであってもよい。具体的に図示されていないが、本技術分野で周知のように、基板２０は複数のダイに分割されてもよい。以下の処理工程は、基板２０のわずかな部分にのみ行われるものとして示されるが、基板２０の略全体に対して、または同時に複数のダイに対して各工程を行ってもよい。図示されてはいないが、以下に記載する処理工程は、周知のように、複数の追加の処理層（たとえば、フォトレジスト層）の堆積および除去によって行われてもよい。

図２に示すとおり、まず複数の埋設層（または埋設領域）２８が、基板２０の上面２２に形成される。一実施形態において、埋設層２８はイオン注入により形成され、上面２２の下方への厚さ３０もしくは深度（たとえば、約１μｍ〜約２μｍ）と、幅３２（たとえば、４μｍ〜５μｍ）とを有する。図に示すとおり、幅３６（たとえば、１μｍ〜３μｍ）の間隙３４を介して複数の埋設層２８が設けられている。周知のようにイオン注入処理により、基板２０において埋設層２８内の半導体材料は第２の導電型（すなわち、第２のドーパント型）に変わる。一実施形態において、埋設層２８は、約１．０×１０^１９ａｔｏｍｓ／ｃｍ^３という比較的高濃度のアンチモン（Ｓｂ）でドープされた「Ｎ型」半導体材料からなる。

図３に示すように、基板２０にはその後、発熱体３８を用いてアニーリング処理が行われる。アニーリング処理時、副生成物として酸化物層４０が基板２０の上面２２上に形成される。埋設層２８にさらにドープした結果、埋設層２８上に形成された酸化物層４０の部分４２において厚さ４４が増加し、たとえば２００ｎｍ〜４００ｎｍ（２０００Å〜４０００Å）になる。一方、酸化物層４０の残りの部分の厚さ４６は、１００ｎｍ〜２００ｎｍ（１０００Å〜２０００Å）になる。

図４と図５を参照し、次に基板２０には注入処理（たとえば、イオン注入）が行われる。この注入処理は、図２に示すものと同様であってもよい。埋設層２８上方の酸化物層４０の部分４２における厚さ４４（図３に示す）は増加しているため、酸化物層４０に注入され埋設層２８において基板２０の上面２２に到達して浸透するイオンは、より少量である。しかし、酸化物層４０が除去された後の基板２０を示す図５のように、イオン注入処理の結果、バリア領域（または分離領域）４８が埋設層２８間の間隙３４内に形成される。特に図５を参照して、間隙３４に隣接するある一組の埋設層２８の対向する第１（または「内側」もしくは隣接する）端部５０同士の間に両第１端部に隣接してバリア領域４８が形成されてもよい。なお、対向する一組の第１端部５０は、当該一組の埋設層２８の第２の（または「外側」もしくは対向する）端部５２と対をなすものである。バリア領域４８は、第１の導電型（すなわちＰ型）であってもよく、たとえば濃度約１．０×１０^１９ａｔｏｍｓ／ｃｍ^３のホウ素でドープされてもよい。一実施形態において、バリア領域４８は基板２０と同じドーパント型であるが、基板２０より高い濃度を有する。具体的に図示されていないが、図４に示すイオン注入処理は、埋設層２８の上部にイオンを注入するものであってもよい。しかし、埋設層２８のＮ型ドーパントの濃度は高いため、また埋設層２８上の酸化物層４０（図３に示す）の厚さ４４は増加しているため、この注入は無視できる。

図６に示すように、エピタキシャル層５４は、基板２０の上面２２上（または上方）で成長する。エピタキシャル層５４は、たとえば２μｍ〜５μｍの厚さ５６を有してもよい。また、エピタキシャル層５４の半導体材料は、第１の導電型（すなわちＰ型）であってもよい。本発明の一実施形態において、エピタキシャル層５４は、たとえば濃度約１．０×１０^１５ａｔｏｍｓ／ｃｍ^３のホウ素でドープされる。エピタキシャル層５４は、上面５８を有してもよい。

引き続き図６を参照し、エピタキシャル層５４の形成時、埋設層２８およびバリア領域４８は、エピタキシャル層５４に拡散されてもよい。拡散により、埋設層２８およびバリア領域４８は、基板２０の上面２２から計測して約０．２μｍ〜０．５μｍの距離まで伸展してもよい。図に示すとおり、バリア領域４８は、埋設層２８の端部５０，５２周辺にも拡散してよい。以下で詳細に説明するように、エピタキシャル層５４の形成後、埋設層２８およびバリア領域４８は、エピタキシャル層５４の上面５８から計測して略同等の深度まで伸展する、または該深度までを占める。埋設層２８およびバリア領域４８の形成は、拡散によって実質的に完了されてもよく、エピタキシャル層５４の形成（すなわち、図４と図５に示すイオン注入処理による形成）前に、少なくとも部分的に完了されてもよい。

次に図７に示すように、シャロートレンチ分離（ＳＴＩ；ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）領域（または絶縁領域）６０が、エピタキシャル層５４の上面５８上もしくは上面５８内に形成される。本技術分野で周知のように、ＳＴＩ領域６０の形成は、エピタキシャル層５４の上面５８にトレンチをエッチングし、上面５８全体を絶縁材（たとえば、フィールド酸化物）で被覆し、トレンチ内にない絶縁材の部分を除去することによって行ってもよい。ＳＴＩ領域６０は、たとえば０．３μｍ〜１μｍの厚さであってもよい。図に示すとおり、ＳＴＩ領域６０の端部（または端部分）６２を隔てるように開口部（または間隙）６１がＳＴＩ領域６０に形成される。開口部６１および／または端部分６２が、埋設層２８の端部５０，５２の上方に伸展し得る。ＳＴＩ領域６０の幅は、半導体デバイスの周知の電圧条件に応じて適切に調節されてもよく、通常０．５μｍ〜５μｍである。

図８を参照し、第１ウェル（もしくは第１ウェル群）またはウェル領域６４は、エピタキシャル層５４内においてＳＴＩ領域６０の開口部６１および端部分６２の下方に形成される。第１ウェル６４の形成は、開口部６１が設けられることにより行われてもよい。しかし、当業者に周知であるように、他の実施形態は開口部６１を含まなくてもよい。一実施形態において、ウェル６４は第２の導電型（すなわちＮ型）を有するように、イオン注入により形成される。また、たとえば濃度約１×１０^１８ａｔｏｍｓ／ｃｍ^３のリン（Ｐ）でドープされてもよい。ウェル６４は、ＳＴＩ領域６０の端部６２と、埋設層２８のそれぞれの端部５０，５２とを相互に接続する。ウェル６４は、たとえば０．５μｍ〜１μｍの幅６６を有してもよい。図に示すように、埋設層２８の第１端部５０間の間隙３４は、同じＳＴＩ領域６０に接続された対となるウェル６４間で、上方に伸展する。一実施形態において、間隙３４に隣接するウェル６４の第１（または「内側」または隣接する）側面６８は、埋設層２８の第１端部５０とほぼ同じ距離で隔てられている。基板２０を上方から示す図１１を参照し、ウェル６４は、周知のようにエピタキシャル層５４の部分を取り囲んで「分離リング」を形成してもよい。以下に説明するように、分離リングは、半導体デバイスを電気的に分離するために、および／または半導体デバイス間にブレークダウン電圧を生じさせるために用いられてもよい。また、ＳＴＩ領域６０の開口部６１は、分離リングを覆うリングの形状であってもよく、開口部６１への電気的接続に用いられてもよい。

次に図９に示すように、Ｐウェルまたはバリアウェルともよばれる第２ウェル（または第２ウェル群）７０は、ＳＴＩ領域６０を通じ、間隙３４において、ウェル６４の第１側面６８の間に第１側面６８に隣接して形成される。Ｐウェル７０は、バリア領域４８と同様のイオンおよび濃度により、第１の導電型（すなわちＰ型）を有するようなイオン注入を用いて形成されてもよい。つまり、一実施形態において、Ｐウェル７０は、基板２０およびエピタキシャル層５４と同じドーパント型でもよいが、基板２０およびエピタキシャル層５４より高い濃度を有する。Ｐウェル７０は、バリア領域４８に接触するように、間隙３４を通じて下方に伸展してもよい。当業者に周知であるように、ウェル６４およびＰウェル７０は、イオン注入の深度を変化させるようにある運動エネルギーバンドのイオンを注入するイオン注入処理を複数行って形成されてもよい。Ｐウェル７０は、基本的に、バリア領域４８を、間隙３４を通じて上方に伸展させてもよい。

図１０と図１１とを参照すると、半導体デバイス７２は、エピタキシャル層５４においてＳＴＩ領域６０の間の部分、その上、またはその両方に、エピタキシャル層５４においてウェル６４によって囲まれた埋設層２８の上方の領域（すなわち、「島部」）７４に形成される。特に、デバイス７２はＳＴＩ領域６０によって覆われない島部７４の部分に形成される。この部分は、活性領域７５とも呼ばれる。図１１に示すように、ＳＴＩ領域６０は、分離リング（すなわち、ウェル６４および開口部６１）とともに、活性領域７５のすべての側面において、基板２０の一部を覆ってもよい。一実施形態において、半導体デバイス７２は、たとえばトランジスタ（金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、バイポーラトランジスタなど）である。詳細は図に示されていないが、半導体デバイス７２は、周知のようにソース領域、ドレイン領域、ゲート誘電体層、およびゲート電極を含んでもよい。デバイス７２は、ダイオード、抵抗器、キャパシタなど他の電子部品であってもよい。図示の各半導体デバイス７２は、周知のとおり、実際には、回路の機能ブロックを形成する複数のデバイスを表すものであってもよく、エピタキシャル層５４の上面５８上にあるように図示されているが、上面５８より下方に伸展または形成されてもよい。図１１には具体的に示されてはないが、バリア領域４８など部品の多くは、分離リングと同様に、島部７４のすべての側面に形成されてもよい。

図１０に戻り、埋設層２８およびバリア領域４８が占める相対深度について詳細に検討する。特に図示の実施形態において、バリア領域４８は、エピタキシャル層５４の上面５８もしくは半導体デバイス７２から計測して深度８２まで伸展している。深度８２は、埋設層２８の深度以上である。

半導体デバイス７２の形成により、図１０と図１１に示すように、集積回路（ＩＣ）またはマイクロ電子アセンブリの形成が実質的に完了されてもよい。詳細には図示されてないが、集積回路は周知の「高性能」パワーＩＣであってもよい。集積回路は、電力を管理するように構成されたパワー回路素子と、パワー回路の動作に対して制御、調節、監視、変更、または応答を行うように構成された、少なくとも一つの追加素子とを含んでもよい。実際には、パワー回路素子はパワートランジスタを含んでもよい。また少なくとも一つの追加素子は、次のものに限定されないが、センサ（たとえば、環境状態センサ、電磁センサ、電子機械センサ、電気特性センサ、トランスデューサなど）、パワー制御素子、アナログ素子、デジタルロジック素子、またはこれらを組み合わせたものであってもよい。

最後の処理工程（エピタキシャル層５４上への「ビルドアップ」層形成を含んでもよい）の後、基板２０は個々のマイクロ電子ダイまたは半導体チップに分割（たとえば切断）され、パッケージ化され、各種電子システムもしくはコンピュータシステムに組み込まれてもよい。

上記のマイクロ電子アセンブリおよびその形成方法の一つの利点は、バリア領域、具体的には埋設層に対するバリア領域の深度のため、個々の半導体デバイス間の電圧処理能力（たとえば、「パンチスルー」電圧）が増加することである。その結果、デバイスの動作電圧を増加させることができる。あるいは、同じ動作電圧を維持しながら、個々のデバイス間の距離を減少させることができる。このため、アセンブリおよびダイの総寸法を小さくすることができる。上記の方法の別の利点は、酸化物層を用い、また酸化物層の厚さをさまざまにしてバリア領域を形成することにより、処理工程（すなわち、フォトレジスト、リソグラフィなど）を追加する必要がなくなることである。その結果、製造時間と製造コストが最小限に抑えられる。

図１２は、本発明の別の実施形態によるマイクロ電子アセンブリを示す。このマイクロ電子アセンブリは、周知の「リサーフ（ｒｅｓｕｒｆ）」分離構造を用いる。図１２に示す実施形態においては、図１〜図１１に示す部品と同様の部品を識別するのに、同じ参照番号を用いるものとする。図示した構造の「リサーフ」性を強調するために、埋設層２８およびウェル６４の形状は誇張されている場合がある。図１２において、埋設層２８の第１端部５０とウェル６４の第１側面６８との関係を詳細に検討する。図に示すとおり、ウェル６４の第１側面６８は、埋設層２８の第１端部５０の上方に伸展する。特に、埋設層２８とウェル６４との間の間隙３４は、埋設層２８の第１端部５０同士の間の第１の幅８４と、ウェル６４の第１側面６８同士の間の第２の幅８６とを有する。図に示すように、第１の幅８４は第２の幅８６より大きい。一実施形態において、たとえば第１の幅８４は２μｍ〜３μｍであり、第２の幅８６は１μｍ〜２μｍである。

埋設層２８とウェル６４との関係により、「リサーフ接合部」８８が形成される。リサーフ接合部８８は、ウェル６４と、埋設層２８と、バリア領域との間に二次元の空乏領域をなすものであり、周知のように、分離リングおよびバリア領域のブレークダウン電圧を増加させることができる。

図１３は、本発明のさらに別の実施形態によるマイクロ電子アセンブリを示す。この実施形態は、Ｎ型エピタキシャル層５４を用いる。図１３に示す実施形態においては、図１〜図１２に示す部品と同様の部品または少なくとも対応する部品を識別するのに、同じ参照番号を用いるものとする。図１３において、上記のように、エピタキシャル層５４が第２の導電型（すなわちＮ型）を有するようにドープされ、第１ウェル群またはウェル領域６４（図１０と図１２）がないことについて詳細に検討する。しかし、第２ウェル群、すなわちＰウェル７０（すなわち、第１の導電型のウェル）、この場合具体的には分離（またはバリア）ウェルが島部７４を取り囲むように、ＳＴＩ領域６０より下方およびバリア領域４８の上方に形成される。

他の実施形態は、異なるドーパントを異なる濃度で用いてもよい。上記の説明では、Ｐタイプを第１のドーパントおよび導電型とし、Ｎタイプを第２のドーパントおよび導電型としているが、本技術分野において周知のように、各種領域のドーパント型が切り替えられてもよい。

本発明は、マイクロ電子アセンブリの製造方法を提供する。第１の半導体デバイスおよび第２の半導体デバイスは、第１のドーパント型を第１の濃度で有する基板上に形成される。第１の半導体デバイスおよび第２の半導体デバイスの下方にそれぞれ第１埋設領域および第２埋設領域が形成される。第１埋設領域および第２埋設領域は第２のドーパント型を有し、第１埋設領域と第２埋設領域との間には間隙が存在する。第１埋設領域および第２埋設領域は各々、間隙に隣接する第１端部と、間隙の反対側にある第２端部とを備える。第１端部は第１半導体デバイスおよび第２半導体デバイスから第１の深度まで伸展する。基板上において、第１の半導体デバイスと第２の半導体デバイスとの間に、少なくとも一つのウェル領域が形成される。第１のドーパント型を第２の濃度で有するバリア領域は、バリア領域の少なくとも一部が第１の半導体デバイスおよび第２の半導体デバイスから第２の深度まで伸展するように、第１埋設領域の第１端部と第２埋設領域の第１端部との間に両第１端部に隣接して形成される。第２の濃度は第１の濃度より高く、第２の深度は第１の深度以上である。

この少なくとも一つのウェル領域は、第２のドーパント型を有し、それぞれ第１埋設領域および第２埋設領域の上方に第１埋設領域および第２埋設領域に隣接した第１ウェル領域および第２ウェル領域を含み、第１埋設領域と第２埋設領域との間の間隙は、第１ウェル領域と第２ウェル領域との間にさらに伸展するように構成されてもよい。第１ウェル領域と第２ウェル領域との間に、第１のドーパント型を第３の濃度で有するバリアウェルが形成されてもよい。第３の濃度は第１の濃度より高くてもよい。第１ウェル領域および第２ウェル領域は各々、間隙に隣接する第１側面と間隙の反対側にある第２側面とを備えてもよい。

間隙は、第１埋設領域および第２埋設領域の第１端部において第１の幅を有し、第１ウェル領域および第２ウェル領域の第１側面において第２の幅を有してもよい。第１の幅は、第２の幅と略同等であってもよい。

基板上にエピタキシャル層が形成されてもよい。第１埋設領域および第２埋設領域ならびにバリア領域の形成は、エピタキシャル層の形成より前に行われてもよい。
間隙は、第１埋設領域および第２埋設領域の第１端部において第１の幅を有し、第１ウェル領域および第２ウェル領域の第１側面において第２の幅を有してもよい。第１の幅は、第２の幅より大きくてもよい。

本発明は、マイクロ電子アセンブリの製造方法を提供する。第１のドーパント型を第１の濃度で有する半導体基板に、第１の埋設層および第２の埋設層が形成される。第１の埋設層および第２の埋設層は第２のドーパント型を有し、第１の埋設層と第２の埋設層との間には間隙が存在する。第１の埋設層および第２の埋設層は各々、間隙に隣接する第１端部と、間隙の反対側にある第２端部とを備える。間隙内に第１の埋設層および第２の埋設層の第１端部に隣接して、バリア領域が形成される。バリア領域は、第１のドーパント型を第２の濃度で有する第２の濃度は第１の濃度より高い。第１の埋設層および第２の埋設層ならびにバリア領域の形成より後に、半導体基板上にエピタキシャル層が形成される。エピタキシャル層上において、第１の埋設層および第２の埋設層の上方にそれぞれ第１の半導体デバイスおよび第２の半導体デバイスが形成される。第２のドーパント型を有する第１ウェル領域および第２ウェル領域が、エピタキシャル層内において、それぞれ第１ウェル領域の第１端部および第２ウェル領域の第１端部の上方に形成される。

第１の埋設層および第２の埋設層の第１端部は、第１の半導体デバイスおよび第２の半導体デバイスから第１の深度まで伸展してもよい。また、バリア領域の少なくとも一部は、第１の半導体デバイスおよび第２の半導体デバイスから第２の深度まで伸展してもよい。第２の深度は第１の深度以上であってもよい。第１ウェル領域および第２ウェル領域はそれぞれ第１の埋設層および第２の埋設層に隣接し、第１埋設領域と第２埋設領域との間の間隙は、第１ウェル領域と第２ウェル領域の間をさらに伸展するように構成されてもよい。

第１ウェル領域と第２ウェル領域との間に、第１のドーパント型を第３の濃度で有するバリアウェルが形成されてもよい。第３の濃度は第１の濃度より高くてもよい。バリアウェルは、第１ウェル領域および第２ウェル領域ならびにバリア領域に隣接していてもよい。

この間隙は、第１の埋設層および第２の埋設層の第１端部において第１の幅を有し、第１ウェル領域および第２ウェル領域の第１側面において第２の幅を有してもよい。第１の幅は第２の幅と略同等であってもよい。この間隙は、第１の埋設層および第２の埋設層の第１端部において第１の幅を有し、第１ウェル領域および第２ウェル領域の第１側面において第２の幅を有してもよい。第１の幅は第２の幅より大きくてもよい。

本発明は、マイクロ電子アセンブリをさらに提供する。マイクロ電子アセンブリは、第１のドーパント型を第１の濃度で有する半導体基板と、半導体基板内に形成された第１の埋設層および第２の埋設層と、第１の埋設層および第２の埋設層は第２のドーパント型を有し、第１の埋設層と第２の埋設層との間に間隙を有することと、第１の埋設層および第２の埋設層は前記間隙に隣接する第１端部と、前記間隙の反対側にある第２端部とを有することと、間隙内に第１の埋設層および第２の埋設層の第１端部に隣接して形成され、第１のドーパント型を第１の濃度より高い第２の濃度で有するバリア領域と、第１のドーパント型を第２の濃度より低い第３の濃度で有する、半導体基板上のエピタキシャル層とエピタキシャル層上においてそれぞれ第１の埋設層および第２の埋設層の上方の第１の半導体デバイスおよび第２の半導体デバイスと、第１の埋設層および第２の埋設層の第１端部は、第１の半導体デバイスおよび第２の半導体デバイスから第１の深度まで伸展し、バリア領域の少なくとも一部は、第１の半導体デバイスおよび第２の半導体デバイスから第１の深度以上の第２の深度まで伸展することと、エピタキシャル層内においてそれぞれ第１の埋設層の第１端部および第２の埋設層の第１端部の上方の、第２のドーパント型を有する第１ウェル領域および第２ウェル領域と、第１ウェル領域と第２ウェル領域との間に第１のドーパント型を第１の濃度より高い第４の濃度で有するバリアウェルとを有する。

バリアウェルは、第１ウェル領域および第２ウェル領域ならびにバリア領域に隣接していてもよい。また、第１ウェル領域および第２ウェル領域は、それぞれ第１の埋設層および第２の埋設層に隣接していてもよく、第１埋設領域と第２埋設領域との間の間隙は、第１ウェル領域と第２ウェル領域との間をさらに伸展するように構成されてもよい。

この間隙は、第１の埋設層および第２の埋設層の第１端部において第１の幅を有し、第１ウェル領域および第２ウェル領域の第１側面において第２の幅を有してもよい。第１の幅は第２の幅と略同等であってもよい。この間隙は、第１の埋設層および第２の埋設層の第１端部において第１の幅を有し、第１ウェル領域および第２ウェル領域の第１側面において第２の幅を有してもよい。第１の幅は第２の幅より大きくてもよい。

第１ウェル領域および第２ウェル領域は環状に形成されてもよく、第１の埋設層および第２の埋設層の第２端部の上方にあってもよい。マイクロ電子アセンブリは、
第１の半導体デバイスと第２の半導体デバイスとの間において、第１ウェル領域および第２ウェル領域ならびにバリアウェルの上方に、シャロートレンチ分離（ＳＴＩ）領域を備えてもよい。

本発明の先の詳細な説明において、少なくとも一つの実施形態が示されているが、多数の変形例があることを理解されたい。上記の好適な実施形態または各種の好適な実施形態は単に例であり、本発明の範囲、適用性、または構造を限定するものではないことを理解されたい。先の詳細な説明は、本発明の好適な実施形態を実施するための便利なロードマップを当業者に示すものであり、添付の特許請求の範囲に記載する本発明の範囲およびその法による均等物から逸脱せず、好適な実施形態に記載された要素の機能および構成にさまざまな変更が加えられてもよい。

Claims (20)

1. 第１のドーパント型を第１の濃度で有する基板上に、第１の半導体デバイスおよび第２の半導体デバイスを形成する工程と、
   第１の半導体デバイスおよび第２の半導体デバイスの下方にそれぞれ第１埋設領域および第２埋設領域を形成する工程と、第１埋設領域および第２埋設領域は第２のドーパント型を有し、第１埋設領域と第２埋設領域との間に間隙を有することと、第１埋設領域および第２埋設領域は各々、前記間隙に隣接する第１端部と、前記間隙の反対側にある第２端部とを備え、第１端部は第１半導体デバイスおよび第２半導体デバイスから第１の深度まで伸展することと、
   前記基板上において、第１の半導体デバイスと第２の半導体デバイスとの間に、少なくとも一つのウェル領域を形成する工程と、
   バリア領域の少なくとも一部が第１の半導体デバイスおよび第２の半導体デバイスから第２の深度まで伸展するように、第１埋設領域の第１端部と第２埋設領域の第１端部との間に両第１端部に隣接して、第１のドーパント型を第２の濃度で有するバリア領域を形成する工程と、第２の濃度は第１の濃度より高いことと、第２の深度は第１の深度以上であることと
   を含む、マイクロ電子アセンブリの製造方法。
2. 前記少なくとも一つのウェル領域は、第２のドーパント型を有し、それぞれ第１埋設領域および第２埋設領域の上方に第１埋設領域および第２埋設領域に隣接した第１ウェル領域および第２ウェル領域を含み、第１埋設領域と第２埋設領域との間の間隙は、第１ウェル領域と第２ウェル領域との間にさらに伸展する、請求項１に記載の方法。
3. 第１ウェル領域と第２ウェル領域との間に第１のドーパント型を第３の濃度で有するバリアウェルを形成する工程をさらに含み、第３の濃度は第１の濃度より高い、請求項２に記載の方法。
4. 第１ウェル領域および第２ウェル領域は各々、前記間隙に隣接する第１側面と前記間隙の反対側にある第２側面とを備える、請求項３に記載の方法。
5. 前記間隙は、第１埋設領域および第２埋設領域の第１端部において第１の幅を有し、第１ウェル領域および第２ウェル領域の第１側面において、第１の幅と略同等である第２の幅を有する、請求項４に記載の方法。
6. 前記基板上にエピタキシャル層を形成する工程をさらに含み、第１埋設領域、第２埋設領域、およびバリア領域の形成は、少なくとも部分的にはエピタキシャル層の形成より前に行われる、請求項５に記載の方法。
7. 前記間隙は、第１埋設領域および第２埋設領域の第１端部において第１の幅を有し、第１ウェル領域および第２ウェル領域の第１側面において第２の幅を有し、第１の幅は第２の幅より大きい請求項４に記載の方法。
8. 第１のドーパント型を第１の濃度で有する半導体基板に第１の埋設層および第２の埋設層を形成する工程と、第１の埋設層および第２の埋設層は第２のドーパント型を有し、第１の埋設層と第２の埋設層との間に間隙を有することと、第１の埋設層および第２の埋設層は各々、前記間隙に隣接する第１端部と、前記間隙の反対側にある第２端部とを備えることと、
   前記間隙内に第１の埋設層および第２の埋設層の第１端部に隣接して、第１のドーパント型を第１の濃度より高い第２の濃度で有するバリア領域を形成する工程と、
   第１の埋設層および第２の埋設層ならびに前記バリア領域の形成より後に、前記半導体基板上にエピタキシャル層を形成する工程と、
   前記エピタキシャル層上において、第１の埋設層および第２の埋設層の上方にそれぞれ第１の半導体デバイスおよび第２の半導体デバイスを形成する工程と、
   前記エピタキシャル層内において、第１の埋設層の第１端部および第２の埋設層の第１端部の上方にそれぞれ第２のドーパント型を有する第１ウェル領域および第２ウェル領域を形成する工程と
   を含む、マイクロ電子アセンブリの製造方法。
9. 第１の埋設層および第２の埋設層の第１端部は、第１の半導体デバイスおよび第２の半導体デバイスから第１の深度まで伸展し、前記バリア領域の少なくとも一部は、第１の半導体デバイスおよび第２の半導体デバイスから第１の深度以上である第２の深度まで伸展する、請求項８に記載の方法。
10. 第１ウェル領域および第２ウェル領域はそれぞれ第１の埋設層および第２の埋設層に隣接し、第１の埋設層と第２の埋設層との間の間隙は、第１ウェル領域と第２ウェル領域との間にさらに伸展する、請求項９に記載の方法。
11. 第１ウェル領域と第２ウェル領域との間に第１のドーパント型を第３の濃度で有するバリアウェルを形成する工程をさらに含み、第３の濃度は第１の濃度より高い、請求項１０に記載の方法。
12. 前記バリアウェルは、第１ウェル領域および第２ウェル領域ならびに前記バリア領域に隣接する、請求項１１に記載の方法。
13. 前記間隙は、第１埋設層および第２埋設層の第１端部において第１の幅を有し、第１ウェル領域および第２ウェル領域の第１側面において、第１の幅と略同等である第２の幅を有する、請求項１２に記載の方法。
14. 前記間隙は、第１埋設層および第２埋設層の第１端部において第１の幅を有し、第１ウェル領域および第２ウェル領域の第１側面において第２の幅を有し、第１の幅は第２の幅より大きい請求項１２に記載の方法。
15. 第１のドーパント型を第１の濃度で有する半導体基板と、
    前記半導体基板内に形成された第１の埋設層および第２の埋設層と、第１の埋設層および第２の埋設層は第２のドーパント型を有し、第１の埋設層と第２の埋設層との間に間隙を有することと、第１の埋設層および第２の埋設層は前記間隙に隣接する第１端部と、前記間隙の反対側にある第２端部とを有することと、
    前記間隙内に第１の埋設層および第２の埋設層の第１端部に隣接して形成され、第１のドーパント型を第１の濃度より高い第２の濃度で有するバリア領域と、
    第１のドーパント型を第２の濃度より低い第３の濃度で有する、前記半導体基板上のエピタキシャル層と、
    エピタキシャル層上においてそれぞれ第１の埋設層および第２の埋設層の上方の第１の半導体デバイスおよび第２の半導体デバイスと、第１の埋設層および第２の埋設層の第１端部は、第１の半導体デバイスおよび第２の半導体デバイスから第１の深度まで伸展し、前記バリア領域の少なくとも一部は、第１の半導体デバイスおよび第２の半導体デバイスから第１の深度以上の第２の深度まで伸展することと、
    前記エピタキシャル層内においてそれぞれ第１の埋設層の第１端部および第２の埋設層の第１端部の上方の、第２のドーパント型を有する第１ウェル領域および第２ウェル領域と、
    第１ウェル領域と第２ウェル領域との間に第１のドーパント型を第１の濃度より高い第４の濃度で有するバリアウェルと
    を含むマイクロ電子アセンブリ。
16. 前記バリアウェルは、第１ウェル領域および第２ウェル領域ならびに前記バリア領域に隣接し、第１ウェル領域および第２ウェル領域はそれぞれ第１埋設領域および第２埋設領域に隣接し、第１の埋設層と第２の埋設層との間の間隙は、第１ウェル領域と第２ウェル領域との間にさらに伸展する、請求項１５に記載のマイクロ電子アセンブリ。
17. 前記間隙は、第１埋設層および第２埋設層の第１端部において第１の幅を有し、第１ウェル領域および第２ウェル領域の第１側面において、第１の幅と略同等である第２の幅を有する、請求項１６に記載のマイクロ電子アセンブリ。
18. 前記間隙は、第１埋設層および第２埋設層の第１端部において第１の幅を有し、第１ウェル領域および第２ウェル領域の第１側面において第２の幅を有し、第１の幅は第２の幅より大きい請求項１７に記載のマイクロ電子アセンブリ。
19. 第１ウェル領域および第２ウェル領域は環状に形成され、第１の埋設層および第２の埋設層の第２端部の上方にある、請求項１８に記載のマイクロ電子アセンブリ。
20. 第１の半導体デバイスと第２の半導体デバイスとの間において、第１ウェル領域および第２ウェル領域ならびに前記バリアウェルの上方に、シャロートレンチ分離（ＳＴＩ）領域をさらに備えた、請求項１８に記載のマイクロ電子アセンブリ。

Images