KR102227666B1 - 고전압 반도체 소자 - Google Patents

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Abstract

본 발명은 고전압 반도체 소자에 관한 것으로서, 본 발명의 실시 예에 따른 고전압 반도체 소자는, 기판과 에피층 사이에 고농도의 도핑층을 이용함으로써, 기생 트랜지스터의 동작을 방지할 수 있는, 고전압 반도체 소자를 제공하고자 한다. 본 발명의 실시 예에 따른 고전압 반도체 소자는, 고전압 영역과 저전압 영역 사이에 높은 농도의 웰 영역을 추가함으로써, 고전압 영역으로부터 저전압 영역을 안정적으로 동작할 수 있으며, 고전압 영역과 저전압 영역 사이에 깊은 트렌치 구조를 갖는 아이솔레이션 구조를 이용함으로써, 고전압 영역과 저전압 영역을 효과적으로 분리할 수 있는, 고전압 반도체 소자를 제공하고자 한다.

Description

고전압 반도체 소자{High Voltage Semiconductor Device}
본 발명은 고전압 반도체 소자에 관한 것으로서, 더욱 상세하게는 고전압 반도체 소자 내에 포함된 저전압 영역 및 고전압 영역 사이의 누설 전류를 방지하고, 고전압 영역에서 발생하기 쉬운 기생 트랜지스터의 동작을 억제할 수 있는, 고전압 반도체 소자에 관한 것이다.
일반적으로, CMOS(Complementary Metal Oxide Semiconductor) 소자의 고전압 트랜지스터(high voltage transistor)는 고전압에 의해 구동되는 소자로서, 비휘발성 메모리 소자 또는 휘발성 메모리 소자와 같은 반도체 소자의 구동회로에 널리 사용되고 있다. 이러한, 고전압 트랜지스터는 높은 고전압에 대한 내압을 갖도록 게이트 절연막이 두껍게 형성된다.
고전압용 전력소자인 LDMOS 트랜지스터는 빠른 스위칭 속도, 높은 입력 임피던스, 적은 전력소모와 CMOS 공정과의 양립성 등의 장점을 가진다. LDMOS 트랜지스터는 디스플레이 구동 IC, 전력 변환기, 모터 컨트롤러 및 자동차용 전원장치를 포함한 다양한 전력 소자에 넓게 이용된다. 전력 소자의 경우, ON 저항(specific on-resistance)과 내압(breakdown voltage)은 소자의 성능에 큰 영향을 미치는 주요한 요소이다.
반면에, 저전압 트랜지스터(low voltage transistor)는 저전압에 의해 구동되는 소자로서, 로직(Logic) 소자와 같은 반도체 소자의 구동회로에 널리 사용되고 있다. 이러한, 저전압 트랜지스터는 비교적 낮은 전압에 의해 구동되기 때문에 게이트 절연막을 고전압 트랜지스터의 게이트 절연막의 두께보다 얇게 형성된다.
통상적으로, 디스플레이 드라이버 IC(Display Driver IC)나 플래시 메모리로 대표되는 비휘발성 반도체 소자의 제조에 있어서, 동일한 반도체 기판내에 저전압 트랜지스터와 고전압 트랜지스터가 구현되어야 한다. 대개의 경우, 각각의 반도체 소자가 필요로 하는 고전압 레벨은 최소 10V 내지 수십V로 정해져 있는 반면에, 칩 크기의 감소 및 고성능 구현을 위하여 저전압 레벨은 빠르게 감소되고 있다. 따라서, 반도체 소자의 고집적화가 진행됨에 따라 고전압과 저전압 간의 차이는 점점 더 커지고 있다. 이는 저전압 트랜지스터와 고전압 트랜지스터를 동일한 반도체 기판내에 구현하는 공정을 점점 더 어렵게 하고 있다.
600V 이상의 고전압 반도체 소자는 모터 드라이버(MOTOR driver)와 고 사양의 LED 조명(lighting) 등에 사용된다. 그런데 고전압 반도체 소자는 고전압 영역과 저전압 영역으로 구분되고, 그 사이에 아이솔레이션 영역이 필요하다. 아이솔레이션 영역은 고전압과 저전압 사이를 분리하기 위함이다. 특히 고전압 영역은 낮은 도핑 농도를 갖는 웰 영역을 사용하는데, 이로 인하여 기생 트랜지스터(parasitic PNP)가 동작할 수 있는 위험을 가지고 있다. 이로 인하여 설계적인 많은 제약이 발생하고, 제품 동작시에도 오동작을 일으키는 경우가 많이 발생을 하고 있다.
미국 등록특허공보 US 5,894,156 (1999.04.13 등록) 미국 등록특허공보 US 6,600,206 (2003.07.29 등록)
본 발명의 실시 예들은 기판과 에피층 사이에 고농도의 도핑층을 이용함으로써, 기생 트랜지스터의 동작을 방지할 수 있는, 고전압 반도체 소자를 제공하고자 한다.
본 발명의 실시 예들은 고전압 영역과 저전압 영역 사이에 높은 농도의 웰 영역을 추가함으로써, 고전압 영역으로부터 저전압 영역을 안정적으로 동작할 수 있는 고전압 반도체 소자를 제공하고자 한다.
본 발명의 실시 예들은 고전압 영역과 저전압 영역 사이에 깊은 트렌치 구조를 갖는 아이솔레이션 구조를 이용함으로써, 고전압 영역과 저전압 영역을 효과적으로 분리할 수 있는, 고전압 반도체 소자를 제공하고자 한다.
본 발명의 실시 예에 따르면, 제1 영역 및 제2 영역을 포함하는 반도체 기판; 상기 제1 영역 및 제2 영역을 연결하는 인터커넥션 영역; 상기 제1 영역은, 상기 기판에 형성된 N형의 제1 반도체 영역; 상기 N형의 제1 반도체 영역에 형성된 N형의 드레인 영역; 상기 기판에 형성된 P형의 제1 바디 영역; 상기 제1 바디 영역에 형성된 N형의 소스 영역; 및 상기 소스 영역 및 상기 드레인 영역 사이에 형성된 게이트 전극;을 포함하고, 상기 제2 영역은, 상기 기판에 형성된 N형의 제2 반도체 영역; 상기 N형의 제2 반도체 영역에 형성된 P형의 제2 바디 영역;을 포함하고, 상기 인터커넥션 영역은, 상기 N형의 제1 반도체 영역과 상기 N형의 제2 반도체 영역 사이에 형성되고, 상기 기판 표면에 형성된 제1 분리막; 상기 제1 분리막 위에 형성된 금속 배선; 상기 제1 분리막과 직접 접하여 형성된 아이솔레이션 영역;을 포함하는 고전압 반도체 소자가 제공될 수 있다.
상기 아이솔레이션 영역은 P형의 정션 아이솔레이션 영역을 포함하고, 상기 P형의 정션 아이솔레이션 영역은 상기 기판과 같은 도전형으로 형성되고, 상기 기판의 도핑 농도보다 높은 농도로 도핑될 수 있다.
상기 P형의 정션 아이솔레이션 영역은 상기 기판보다 2 오더 이상 높은 농도를 가질 수 있다.
상기 고전압 반도체 소자는, 상기 N형의 제1 반도체 영역과 상기 기판 사이에 형성된 N형의 제1 매립 도핑층; 및 상기 제2 반도에 영역과 상기 기판 사이에 형성된 N형의 제2 매립 도핑층;을 더 포함할 수 있다.
상기 금속 배선은 상기 드레인 영역과 상기 P형의 제2 바디 영역을 전기적으로 연결할 수 있다.
상기 제2 영역은, 상기 P형의 제2 바디 영역에 형성된 P형의 제1 및 제2 고농도 도핑 영역; 상기 P형의 제1 및 제2 고농도 도핑 영역 사이에 형성된 제2 분리막; 상기 N형의 제2 반도체 영역에 형성된 N형의 제3 고농도 도핑 영역; 및 상기 P형의 제2 고농도 도핑 영역과 상기 N형의 제3 고농도 도핑 영역 사이에 형성되고, 상기 기판 표면에 형성된 제3 분리막;을 더 포함할 수 있다.
상기 고전압 반도체 소자는, 상기 제2 영역의 상기 N형의 제2 반도체 영역에, 상기 제1 분리막과 접하면서 형성되는 N형의 제2 웰 영역;을 더 포함할 수 있다.
상기 금속 배선은 상기 드레인 영역과 상기 P형의 제1 고농도 도핑 영역을 전기적으로 연결할 수 있다.
상기 제1 영역은, 상기 제1 바디 영역 근처에 형성된 제1 딥 트렌치;를 더 포함하고, 상기 아이솔레이션 영역은, 상기 제1 분리막으로부터 상기 기판까지 연장되어 형성되는 복수 개로 구성되는 제2 딥 트렌치를 더 포함할 수 있다.
상기 제1 딥 트렌치 및 제2 딥 트렌치는 서로 연결될 수 있다.
상기 제1 딥 트렌치 및 제2 딥 트렌치 내부는 산화막으로 충진될 수 있다.
상기 고전압 반도체 소자는, 상기 제1 딥 트렌치를 감싸는 P형의 웰 영역;을 더 포함할 수 있다.
본 발명의 실시 예들은 P형(P-type)의 에피층과 고농도의 N형(N-type)의 웰 영역 또는 딥 도핑층을 이용함으로써, 기생 트랜지스터의 동작을 방지할 수 있는, 고전압 반도체 소자를 제공하고자 한다.
본 발명의 실시 예들은 P형 기판보다 높은 농도의 P형의 웰 영역을 이용함으로써, 아이솔레이션 영역이 차지하는 폭을 줄여서 칩 크기가 감소되는, 고전압 반도체 소자를 제공하고자 한다.
본 발명의 실시 예들은 저 전압 영역과 고 전압 영역을 분리하는 구조를 가져 모터 드라이버(MOTOR driver)와 고 사양의 LED 조명(lighting) 등의 제품에 바로 적용할 수 있다.
본 발명의 실시 예들은 고전압 반도체 소자 생산의 양산성을 높이는 동시에 소자의 신뢰성도 함께 높일 수 있다.
도 1a 및 도 1b는 본 발명의 실시 예에 따른 고전압 반도체 소자의 평면도를 나타낸 도면이다.
도 2는 본 발명의 실시 예에 따른 고전압 반도체 소자의 단면도를 나타낸 도면이다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 도 2의 고전압 반도체 소자에서 추가 구성이 포함된 단면도를 나타낸 도면이다.
도 4는 본 발명의 다른 실시 예에 따른 고전압 반도체 소자의 평면도를 나타낸 도면이다.
도 5a 및 도 5b는 본 발명의 다른 실시 예에 따른 고전압 반도체 소자의 단면도를 나타낸 도면이다.
도 6은 본 발명의 다른 실시 예에 따른 고전압 반도체 소자의 평면도를 나타낸 도면이다.
도 7a 및 도 7b는 본 발명의 다른 실시 예에 따른 고전압 반도체 소자의 단면도를 나타낸 도면이다.
이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다. 본 발명에 따른 동작 및 작용을 이해하는 데 필요한 부분을 중심으로 상세히 설명한다. 본 발명의 실시 예를 설명하면서, 본 발명이 속하는 기술 분야에 익히 알려졌고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 동일한 명칭의 구성 요소에 대하여 도면에 따라 다른 참조부호를 부여할 수도 있으며, 서로 다른 도면임에도 동일한 참조부호를 부여할 수도 있다. 그러나 이와 같은 경우라 하더라도 해당 구성 요소가 실시 예에 따라 서로 다른 기능을 갖는다는 것을 의미하거나, 서로 다른 실시 예에서 동일한 기능을 갖는다는 것을 의미하는 것은 아니며, 각각의 구성 요소의 기능은 해당 실시 예에서의 각각의 구성 요소에 대한 설명에 기초하여 판단하여야 할 것이다.
도 1a 및 도 1b는 본 발명의 실시 예에 따른 고전압 반도체 소자의 평면도를 나타낸 도면이다.
도 1a 및 도 1b에 도시된 바와 같이, 본 발명의 실시 예에 따른 고전압 반도체 소자는 제1 영역(100), 제2 영역(200), LDMOS 소자(300), N형의 정션 아이솔레이션 영역(105) 및 P형의 정션 아이솔레이션 영역(PW, 410)을 포함한다. 제1 영역(100)은 저전압에서 동작하는 영역을 의미한다. 제2 영역(200)은 고전압에서 동작하는 영역을 의미한다. 저전압 범위는 20V 이하의 전압 범위이고, 고전압 범위는 200-1000V 라고 보면 된다. 여기서 LDMOS 소자(300)는 N형의 정션 아이솔레이션 영역(105)과 P형의 정션 아이솔레이션 영역(PW, 410)에 의해 둘러싸여 있다. 그래서 저전압 영역(제1 영역, 100)과 고전압 영역(제2 영역, 200)이 구분되는 것이다. 도 1a는 LDMOS 소자(300)가 고전압 영역(제2 영역, 200)에 포함되어 있는 경우이다. 도 1b는 LDMOS 소자(300)가 저전압 영역(제1 영역, 100)에 포함되어 있는 경우이다. 여기서 LDMOS 소자(300)는 제1 영역(100)의 신호를 제2 영역(200)으로 전달하거나, 반대로 제2 영역(200)의 신호를 제1 영역(100)으로 전달하는 역할을 한다. LDMOS 소자(300)는 LDMOS(Laterally Diffused Metal-Oxide-Semiconductor) 소자를 말한다. LDMOS 소자 대신, EDMOS, DMOS, 고전압 소자가 포함될 수 있다. LDMOS 소자는 레벨 시프터(level shifter) 역할을 한다. LDMOS 소자(300)는 고전압을 견딜 수 있는 구조이어야 한다. LDMOS 소자(300)의 드레인 영역에 200 - 1000V의 고전압이 인가될 수 있기 때문이다.
이하, 도 1a 또는 도 1b에서 X-X를 절단한 단면을 나타낸 도 2, 도 3a 및 도 3b를 참조하여 고전압 반도체 소자의 각 구성요소들의 구체적인 구성을 설명한다.
도 2는 본 발명의 실시 예에 따른 고전압 반도체 소자의 단면도를 나타낸 도면이다.
도 2에 도시된 바와 같이, 고전압 반도체 소자는 저전압에서 동작하는 제1 영역(100)과 고전압에서 동작하는 제2 영역(200)을 포함한다. 저전압 범위는 20V 이하의 전압 범위이고, 고전압 범위는 200-1000V 라고 보면 된다. 고전압 반도체 소자는 저전압과 고전압 간극이 매우 큰 반도체 소자이다. 여기서 제1 영역(100)에는 LDMOS 소자(300)가 포함될 수 있다. LDMOS 소자(300)는 고전압을 견딜 수 있는 구조이어야 한다. LDMOS 소자(300)의 드레인 영역(140)에 200 - 1000V의 고전압이 인가될 수 있기 때문이다. LDMOS 소자(300)는 제1 영역(100)의 신호를 제2 영역(200)으로 전달하는 역할을 한다. 그리고 제1 영역(100) 및 제2 영역(200)을 전기적으로 연결하는 제1 인터커넥션 영역(400)으로 구분되어 있다.
제1 영역(100)은 P형 기판(10)에 형성된 P형의 에피층(P-EPI, 20)에 형성된다. P형 기판(10)과 P형의 에피층(P-EPI, 20)은 같은 도전형이기 때문에 하나의 반도체 기판으로 볼 수도 있다. 제1 영역(100)은 N형의 정션 아이솔레이션 영역(105)을 포함한다. N형의 정션 아이솔레이션 영역(105)은 분리막(125) 아래에 형성되면서, LDMOS 소자(300)와 제1 영역(100)을 분리하는 역할을 한다. N형의 정션 아이솔레이션 영역(105)은 N형의 제1 반도체 영역(110)을 형성할 때, 공정 단순화를 위해서, 같은 조건으로 형성될 수 있다. 따라서 N형의 정션 아이솔레이션 영역(105)의 깊이가 반도체 영역의 깊이와 같을 수 있다.
LDMOS 소자(300)는 P형의 에피층(20)에 형성되고, 제1 영역(100)의 신호를 제2 영역(200)으로 전달한다. LDMOS 소자(300)는 LDMOS(Laterally Diffused Metal-Oxide-Semiconductor) 소자를 말한다. LDMOS 소자 대신, EDMOS, DMOS, 고전압 소자가 포함될 수 있다. LDMOS 소자는 레벨 시프터(level shifter) 역할을 한다.
LDMOS 소자(300)는 P형의 제1 바디 영역(120)에 형성된 N형의 고농도 소스 영역(190), P형의 고농도 픽업 영역(195)을 포함한다. P형의 고농도 픽업 영역(195)은 P형의 제1 바디 영역(120)에 대한 픽업 영역이 된다. N형의 고농도 소스 영역(190) 및 P형의 고농도 픽업 영역(195)이 서로 붙어 있기 때문에 하나의 바이어스 전압이 두 영역에 동시게 가해지는 것이다. 두 영역에 동시에 접지 전압이 가해질 수 있다. 그리고 LDMOS 소자(300)는 N형의 제1 반도체 영역(110)에 형성된 고농도 드레인 영역(140)을 포함한다.
N형의 제1 반도체 영역(110)은 드리프트 영역으로 부를 수 있다. 그런데, 이 경우, N형의 제1 반도체 영역(110)은 P형의 에피층(20)에 N형의 도펀트가 이온 주입된 후, 고온 어닐링을 통하여 도펀트가 확산되어 형성된다. 또는 N형의 제1 반도체 영역(110)은 리트로그래이드(retrograde) 타입의 웰 영역이 형성될 수 있다.
또한, LDMOS 소자(300)는 소스 영역(190)과 고농도 드레인 영역(140) 사이에 형성된 게이트 전극(180) 및 두꺼운 분리막(170)을 더 포함한다. 게이트 전극(180)과 드레인 영역(140) 사이에는 로코스 등의 분리막(170)이 존재한다. 분리막(170)은 드레인 영역(140)의 높은 전계가 게이트 절연막(미표시)에 걸리지 않도록 전계를 낮춰주기 위해 RESURF(Reduced Surface Field) 역할을 한다.
또한, LDMOS 소자(300)는 두꺼운 분리막(170)의 하면과 이격되어 N형의 제1 반도체 영역(110)에 형성된 P형의 매립층(130)을 더 포함한다. 즉, 분리막(170) 아래에 P형(P-type)의 매립층(130)이 존재한다. 이러한 P형의 매립층(130)은 로코스 분리막으로부터 떨어져서 형성되거나, 분리막과 붙어서 형성될 수 있다. 즉, LDMOS 소자(300) 내의 P형의 매립층(130)은 반드시 표면에 붙어 있을 필요는 없다. 그리고 다른 실시예로, 표면에 붙어 있는 P형의 매립층(130) 즉, 제1 P형의 매립층(130)과 떨어진 제2 P형의 매립층(미도시)이 더 형성될 수도 있다. P형의 매립층(130)은 서로 떨어져서 형성되는 복수의 P형의 매립층으로 이루어질 수 있다. P형의 매립층(130)은 역 전압(reverse-bias)이 걸린 상태에서 공핍 영역이 반도체 영역(110)에서 용이하게 형성되도록 돕는 효과가 있다.
제2 영역(200)은 P형의 에피층(20)에 형성된다. 제2 영역(200)은 N형의 제2 반도체 영역(210), P형의 제2 바디 영역(PBODY, 220) 및 P형의 제1 고농도 도핑 영역(250), P형의 제2 고농도 도핑 영역(270), N형의 제3 고농도 도핑 영역(280)을 포함한다. P형의 제1 고농도 도핑 영역(250) 및 제2 고농도 도핑 영역(270)은 P형의 제2 바디 영역(PBODY, 220)에 형성된다. 반면에 N형의 제3 고농도 도핑 영역(280)은 N형의 제2 반도체 영역(210)에 형성되어, 제2 반도체 영역(210)에 바이어스 전압을 가할 때 통로 역할을 한다. 여기서 P형의 제1 고농도 도핑 영역(250)은 LDMOS 소자(300)의 고농도 드레인 영역(140)과 금속 배선(430)에 의해 연결되어 있다. P형의 제1 고농도 도핑 영역(250), P형의 제2 고농도 도핑 영역(270)은 모두 제2 바디 영역(220)에 형성된다.
P형의 제1 및 제2 고농도 도핑 영역(250, 270) 사이에 제2 분리막(260)이 형성된다. 그리고 P형의 제2 고농도 도핑 영역(270)과 N형의 제3 고농도 도핑 영역(280) 사이에도 제3 분리막(290)이 형성된다. 그리고 N형의 제3 고농도 도핑 영역(280)과 주변 소자와 전기적 분리를 위해서 분리막(295)이 더 필요하다.
LDMOS 소자(300)의 게이트 전극(180)에 문턱 전압 이상의 전압이 인가되어 LDMOS 소자(300)가 턴-온(turn-on)되면, LDMOS 소자(300)에 전류가 흐르게 된다. 그래서 LDMOS 소자(300)의 드레인 영역(140)의 전위는 낮아지게 된다. LDMOS 소자(300)의 드레인 영역(140)은 제2 바디 영역(220) 안의 제1 P+ 영역(250)과 금속 배선(430)을 통해서 전기적으로 연결되어 있다. 그래서 드레인 영역(140)의 전위가 낮아지면, 제2 바디 영역(220) 안의 제1 P+ 영역(250)의 전위도 같이 낮아진다. 결국, 제2 바디 영역(220) 안의 제1 P+ 영역(250)과 제2 P+ 영역(270)은 서로 다른 전위를 갖게 된다. 즉, 제2 바디 영역(220) 안의 제2 P+ 영역(270)과 LDMOS 소자(300)의 고농도 드레인 영역(140) 간에 전위차가 발생하는 것이다. 이 전위차로 인하여, LDMOS 소자(300)를 턴온 시킨 낮은 전압의 제1 신호는 제2 영역(200)에서 전위레벨이 바뀐 제2 신호로 나타난다. 이와 같이, 전위차 발생을 위해, 제2 영역(200)에는 제2 바디 영역(220) 안에 두 개의 P+ 영역(250, 270)이 제2 분리막(260)에 의해 서로 떨어져 형성되어 있다.
제2 영역(200) 내에는 제2 바디 영역(220) 외에도, LV/HV 소자, 저항, 커패시터(capacitor), BJT 등 여러 소자들이 포함 될 수 있다.
제1 인터커넥션 영역(400)은 에피층(20)에 형성되고, 제1 영역(100) 및 제2 영역(200)을 전기적으로 연결하는 금속 배선(430)을 포함한다. 고 내압의 제1 인터커넥션 영역(400)은 두꺼운 로코스 산화막 또는 트렌치 구조를 갖는 제1 분리막(420)을 더 포함한다. 특히, 제1 인터커넥션 영역(400)은 N형의 제1 반도체 영역(110) 및 N형의 제2 반도체 영역(210) 사이에 형성된 P형의 정션 아이솔레이션 영역(PW, 410)을 더 포함한다. 그래서 LDMOS 소자(300)와 제2 영역(200)을 전기적으로 분리한다. P형 에피층(20)보다 높은 농도의 P형의 정션 아이솔레이션 영역(410)이 삽입된다. 그래서 P형 에피층(20)의 도핑 농도가 1E13 - 1.5E14/cm3 범위라면, P형의 정션 아이솔레이션 영역(PW, 410)의 도핑 농도는 1E15 - 1E17/cm3 범위의 농도를 갖도록 하여, P형 에피층(20) 또는 기판(10)보다 2 오더(order) 이상 크게 한다. 이로 인해 P형의 정션 아이솔레이션 영역(PW, 410)은 N형의 제1 반도체 영역(110)과 N형의 제2 반도체 영역(210)을 더 잘 분리하여 누설 전류 발생을 줄일 수 있다. 즉, 제1 인터커넥션 영역(400)은 LDMOS 소자(300)에서 제2 영역(200)으로의 누설전류를 확실히 차단할 수 있다. 또한, 제2 영역(200)의 N형의 제2 반도체 영역(210)과 LDMOS 소자(300)의 N형의 제1 반도체 영역(110) 사이의 거리를 더 줄일 수 있는 효과를 준다.
그리고 금속 배선(430)이 로코스 산화막을 갖는 제1 분리막(420) 위에 형성된다. 금속 배선(430)은 LDMOS 소자(300)의 드레인 영역(140)과 고 내압(또는 고전압)에서 동작하는 제2 영역(200) 사이에 신호를 주고받는 배선으로 사용된다. 여기서 로코스 산화막은 로코스 막 대신 트렌치(STI) 형태의 분리막으로 대치될 수 있다. 도 2에서 복수의 분리막(125, 170, 420, 260, 290, 295)은 모두 같은 단계에서 동시에 형성되기 때문에 같은 물질로 형성되며, 같은 두께로 형성된다. 분리막(125, 170, 260, 290, 295, 420) 구조는 LOCOS 또는 트렌치 형태로 형성될 수 있다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 도 2의 고전압 반도체 소자에서 추가 구성이 포함된 단면도를 나타낸 도면이다.
도 3a 및 도 3b를 참조하여, 도 2의 고전압 반도체 소자에서 추가된 구성을 살펴보기로 한다.
도 3a에 도시된 바와 같이, 본 발명의 실시 예에 따른 고전압 반도체 소자에서, LDMOS 소자(300)는 드레인 영역(140)의 하부에 형성된 N형의 제1 웰 영역(150)을 더 포함한다. 제1 웰 영역(150)은 수평 방향의 기생 PNP도 방지하기 위하여, 형성된다. 또한, 제1 웰 영역(150)은 고농도 드레인 영역(140)을 감싸는 구조로, 가이드 링(guide ring) 형태를 가진다. LDMOS 소자(300)에서 N형의 제1 반도체 영역(110), 제1 웰 영역(150) 및 드레인 영역(140) 순으로 농도가 높아진다. 전체적으로 드레인 영역(140)의 저항을 낮게 해준다. 그래서 온저항(Ron) 값이 낮아진다.
제2 영역(200)은 N형의 제2 반도체 영역(210)에 형성된 N형의 제2 웰 영역(230)과, N형의 제2 반도체 영역(210) 및 기판(10) 사이에 형성된 제2 매립 도핑층(N-type buried layer, NBL, 240)을 더 포함한다. 여기서 제2 웰 영역(230)은 수평(lateral) 방향의 누설 전류를 방지하기 위하여, 제2 영역(200)의 제1 분리막(420) 아래에 형성 된다. 즉, 기판 표면을 기준으로 수평방향으로 P형 제2 바디 영역(220), N형 N형의 제2 반도체 영역(210), P형의 정션 아이솔레이션 영역(410)에 의해 기생 PNP 동작이 발생할 수 있다. 이를 막기 위하여 제2 웰 영역(230)을 형성하는 것이다. 그래서 기생(parasitic) PNP에 의해 발생하는 수평(lateral) 방향의 누설 전류를 방지할 수 있다.
또한 기판의 표면을 기준으로, 제2 영역(200)에서 수직(vertical) 방향의 기생 PNP(parasitic PNP) 동작이 발생할 수 있다. 수직 방향의 기생 PNP 동작은 P형의 제2 바디 영역(220)에서 시작하여, N형의 제2 반도체 영역(210) 및 P형의 기판(10) 방향으로 일어난다. 이를 방지하기 위하여, 제2 영역(200)의 N형의 제2 반도체 영역(210)과 기판(10) 사이에 고농도의 N형의 제2 매립 도핑층(240)이 형성되어 있다. 고농도의 제2 매립 도핑층(240)은 N형의 제2 반도체 영역(210)보다 훨씬 높은 도핑 농도인, 1E18- 1E20/cm3 범위를 갖는다.
도 3b에 도시된 바와 같이, LDMOS 소자(300)는 N형의 제1 반도체 영역(110) 및 기판(10) 사이에 형성된 제1 매립 도핑층(NBL, 160)을 더 포함할 수 있다. 그리고 LDMOS 소자(300)의 드레인 영역(140) 아래의 제1 매립 도핑층(160)은 아이솔레이션 영역의 고 내압을 더 잘 견딜 수 있도록 하기 위하여 배치된다. 즉, 고농도의 제1 매립 도핑층(160)은 기생 캐패시턴스 형성을 막아준다. 그래서 제1 매립 도핑층(160)의 농도는 1E18-1E20/cm3의 도핑 농도를 갖도록 한다.
그리고 본 발명의 실시 예에 따른 고전압 반도체 소자는 양산성을 크게 향상할 수 있다. 반도체 제조 공정에서는 주로 P형의 기판(10)을 사용하고 있고, 그로 인하여 P형의 에피층(20)을 가장 많이 성장시켜 사용을 하고 있다. 그런 중에 N형의 에피층을 이용하게 되면, 장비 교체 등으로 인하여 생산 공정 상 지연이 불가피하게 발생을 하게 된다.
본 발명의 실시 예에 따른 고전압 반도체 소자는 이런 점을 개선하기 위하여, 기판(10)에 제1 및 제2 매립 도핑층(160, 240)을 형성시킨 후, P형으로 에피층(20)을 성장시킴으로써 공정 시간을 줄일 수 있다. 결과적으로 본 발명의 실시 예에 따른 고전압 반도체 소자는 제2 영역(200) 내에 위치하게 될 소자들을 전기적으로 더욱 잘 보호할 수 있다. 그와 함께 전체적인 회로의 크기도 줄일 수 있다. 그리고 본 발명에서는 N형의 에피층 대신 P형의 에피층(20)을 이용함으로써, 제품 생산 능력도 크게 향상할 수 있다.
한편, 도시되지는 않았지만, 본 발명의 다른 실시 예들을 살펴보기로 한다.
우선, 제1 인터커넥션 영역(400)에 P형의 정션 아이솔레이션 영역(410)을 형성하지 않고, 에피층(20)이 제1 분리막(420)의 하면까지 형성되도록 할 수 있다. 이러한 실시 예에서는 제2 영역(200)의 N형의 제2 반도체 영역(210)과 LDMOS 소자(300)의 N형의 제1 반도체 영역(110) 사이의 거리를 대폭 늘려야 한다. 이는 필요한 공핍 영역을 확보하기 위해서이다. 이 경우, N형의 제2 반도체 영역(210) 안의 제2 웰 영역(230)과 N형의 제1 반도체 영역(110) 안의 제1 웰 영역(150)을 형성하지 않는다,
도 4는 본 발명의 다른 실시 예에 따른 고전압 반도체 소자의 평면도를 나타낸 도면이다.
도 4에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 고전압 반도체 소자는 제1 영역(100), 제2 영역(200), LDMOS 소자(300), 제1 딥 트렌치(510) 및 제2 딥 트렌치(520)를 포함한다. 여기서 LDMOS 소자(300)는 제1 딥 트렌치(510) 및 제2 딥 트렌치(520)로 둘러 싸여 있다. 그래서 주변의 제1 영역(100) 및 제2 영역(200)과 구별된다.
이하, 도 4에서 Y-Y를 절단한 단면을 나타낸 도 5a 및 도 5b를 참조하여 고전압 반도체 소자의 각 구성요소들의 구체적인 구성을 설명한다.
도 5a 및 도 5b는 본 발명의 다른 실시 예에 따른 고전압 반도체 소자의 단면도를 나타낸 도면이다.
도 5a 및 도 5b에 도시된 바와 같이, 고전압 반도체 소자는 제1 영역(100), 제2 영역(200), LDMOS 소자(300) 및 제2 인터커넥션 영역(500)으로 구분되어 있다. 도 5a 및 도 5b에는 P형의 에피층(P-EPI, 20) 대신 N형의 제1 및 제2 에피층(N-EPI, 30, 40)을 사용한 실시 예가 나타나 있다. P형 기판(10) 위에 N형의 제1 및 제2 에피층(30, 40)이 성장하여 형성되어 있다. 제1 및 제2 에피층(30, 40)은 동시에 기판 위에 형성된다. 제1 및 제2 에피층(30, 40)은 N형 반도체 기판이 된다.
제1 영역(100)은 P형 기판(10) 위에 형성된 N형의 제1 에피층(30)에 형성된다. 제1 영역(100)은 제1 딥 트렌치(Deep Trench Isolation, DTI, 510)를 포함한다. 제1 딥 트렌치(510)는 LDMOS 소자(300)에 인접하여 형성되는 트랜지스터와 전기적으로 분리하기 위해 필요하다.
LDMOS 소자(300)는 N형의 제1 에피층(30)에 형성되고, 제1 영역(100)의 신호를 제2 영역(200)으로 전달한다. LDMOS 소자(300)는 P형의 제1 바디 영역(120)에 형성된 소스 영역(190), 제1 에피층(30)에 형성된 드레인 영역(140)을 포함한다. 또한, LDMOS 소자(300)는 소스 영역(190) 및 드레인 영역(140) 사이에 형성된 게이트 전극(180) 및 분리막(170)을 더 포함한다. 또한, LDMOS 소자(300)는 분리막(170)의 하면과 이격되어 제1 에피층(30)에 형성된 P형의 매립층(130)을 더 포함한다.
제2 영역(200)은 N형의 제2 에피층(40)에 형성된다. 제2 영역(200)은 N형의 제2 에피층(40), 제2 바디 영역(220), P형의 제1, 제2 고농도 도핑 영역(250, 270) 및 N형의 제3 고농도 도핑 영역(280)을 포함한다. P형의 제1 고농도 도핑 영역(250), 제2 고농도 도핑 영역(270)은 모두 제2 바디 영역(220)에 형성된다. P형의 제1 및 제2 고농도 도핑 영역(250, 270) 사이에 제2 분리막(260)이 형성된다. 그리고 P형의 제2 고농도 도핑 영역(270)과 N형의 제3 고농도 도핑 영역(280) 사이에도 제3 분리막(290)이 형성된다. 그리고 N형의 제3 고농도 도핑 영역(280)과 주변 소자와 전기적 분리를 위해서 분리막(295)이 더 필요하다.
제2 인터커넥션 영역(500)은 제1 및 제2 에피층(30, 40) 사이에 형성되고, 제1 영역(100) 및 제2 영역(200)을 금속 배선(430)을 이용해서 전기적으로 연결한다. 제2 인터커넥션 영역(500)은 제1 및 제2 에피층(30, 40) 사이에 형성된 제2 딥 트렌치(520)를 포함한다. 제2 딥 트렌치(520)에 의해, N형의 에피층이 제1 및 제2 에피층(30, 40)으로 분리된다. P형의 정션 아이솔레이션 영역(410) 대신 제2 딥 트렌치(520)를 삽입한 것이다. 그래서 제2 딥 트렌치(520)는 제2 인터커넥션 영역(500)의 폭을 줄일 수 있다. 제2 딥 트렌치(520)는 P형의 정션 아이솔레이션 영역(410)을 사용하는 것보다 항복 전압(BV)을 더 높일 수 있다. 제2 딥 트렌치(520)의 깊이는 로코스 산화막의 하면(bottom surface)에서 시작하여, 기판(10)까지 연장될 수 있다.
여기서 아이솔레이션 기능을 높이기 위해, 제1 및 제2 딥 트렌치(510, 520)의 내부는 복수의 산화막으로 채워질 수 있다. 산화막으로는 LPCVD 산화막과 PSG, BPSG 등의 물질이 사용될 수 있다. LPCVD 산화막 또는 TEOS 물질이 1차적으로 증착되고, 그 위에 PSG 또는 BPSG 물질이 증착 될 수 있다. PSG 및 BPSG 물질은 CVD 방법으로 채우기 때문에, 딥 트렌치 내부의 중간 부분이 서로 붙지 않아서, 딥 트렌치 구조의 중간에 에어 갭(air gap)이 존재할 수 있다. 또는 딥 트렌치(510, 520)는 1차로 절연막이 증착되고, 2차로 폴리실리콘 등의 전도성 물질로 채워질 수 있다. 딥 트렌치(510, 520)의 깊이는 10 - 30um 범위를 가질 수 있다. 제1 딥 트렌치(510)와 제2 딥 트렌치(520)는 동시에 같은 단계에서 형성된다.
한편, 고전압 반도체 소자는 제1 딥 트렌치(510)를 감싸는 P형의 웰 영역(115)을 더 포함할 수 있다. 이러한 구조는 내압을 더 올릴 수 있다.
도 6은 본 발명의 다른 실시 예에 따른 고전압 반도체 소자의 평면도를 나타낸 도면이다.
도 6에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 고전압 반도체 소자는 제1 영역(100), 제2 영역(200), LDMOS 소자(300), 제1 딥 트렌치(510) 및 복수의 제2 딥 트렌치(520)를 포함한다. 여기서 LDMOS 소자(300)는 제1 딥 트렌치(510) 및 복수의 제2 딥 트렌치(520)로 둘러 싸여 있다. 그래서 주변의 제1 영역(100) 및 제2 영역(200)이 구별된다. 도 5와 달리, 도 6에서 제2 딥 트렌치(520) 구조가 복수개로 구성된다는 것이다. 복수의 제2 딥 트렌치(520) 구조에 의해 아이솔레이션 기능이 훨씬 강화된 것이다.
이하, 도 6에서 Z-Z를 절단한 단면을 나타낸 도 7a 및 도 7b를 참조하여 고전압 반도체 소자의 각 구성요소들의 구체적인 구성을 설명한다.
도 7a 및 도 7b는 본 발명의 다른 실시 예에 따른 고전압 반도체 소자의 단면도를 나타낸 도면이다.
도 7a 및 도 7b에 도시된 바와 같이, 고전압 반도체 소자는 제1 영역(100), 제2 영역(200), LDMOS 소자(300) 및 복수의 제2 인터커넥션 영역(500)으로 구분되어 있다.
복수의 제2 인터커넥션 영역(500)은 제1 및 제2 에피층(30, 40)에 형성되고, 제1 영역(100) 및 제2 영역(200)을 금속 배선(430)을 통해서 전기적으로 연결한다. 제2 인터커넥션 영역(500)은 LDMOS 소자(300) 및 제2 영역(200) 사이에 형성된 제2 딥 트렌치(520)를 포함한다. 제2 딥 트렌치(520)는 적어도 하나 이상의 딥 트렌치(521 내지 523)를 포함한다. 제2 딥 트렌치(520)는 복수 개로 갈수록 항복 전압을 올릴 수 있다. 이때, 제2 딥 트렌치(520)는 적어도 2개 이상 필요하다. 즉, LDMOS 소자(300)와 제1 영역(100) 사이에는 도 5a 및 도 5b와 같이 1개의 딥 트렌치가 형성되거나, 도 7a 및 도 7b와 같이 2개 이상의 딥 트렌치가 형성될 수 있다.
또한, 제1 딥 트렌치(510) 주변에 형성된 P형의 웰 영역(115)을 더 포함할 수 있다. 이러한 구조를 사용하여 내압을 더 올릴 수 있다.
도 5a 및 도 5b와, 도 7a 및 도 7b에 도시된 바와 같이, 고 내압 아이솔레이션 영역에서 LDMOS 소자(300)의 드레인 영역(140)의 아래에는 제1 매립 도핑층(160)이 형성되지 않는다. 다만, 제2 영역(200) 아래에 형성된 제2 매립 도핑층(240)은 수직 방향의 기생 트랜지스터를 방지하기 위하여 필요하다.
복수의 제2 인터커넥션 영역(500)은 고 내압 아이솔레이션 내의 접합 종단(JUNCTION Termination) 구조 대신 딥 트렌치를 이용함으로써, LDMOS 소자(300)와 제2 영역(200) 사이의 누설 전류를 완벽히 차단할 수가 있다. 본 발명의 실시 예에 따른 고전압 반도체 소자는 접합의 공핍이 아닌, 딥 트렌치의 깊이(depth)와 개수, 거리에 따라, 고 내압의 아이솔레이션 영역의 제어가 가능하여 더 높은 고 내압으로의 확장도 가능한 구조적 장점을 가진다.
이상에서 설명한 실시 예들은 그 일 예로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 제1 영역 200: 제2 영역
300: LDMOS
400 및 500: 제1 및 제2 인터커넥션 영역
10: 기판 20, 30, 40: 에피층
105: N형 정션 아이솔레이션 영역
110: N형의 제1 반도체 영역
115: P형의 웰 영역 120: 제1 바디 영역
130: P형의 매립층 140: 드레인 영역
150: 제1 웰 영역 160: 제1 매립 도핑층
170: 분리막 180: 게이트 전극
190: 소스 영역 210: N형의 제2 반도체 영역
220: 제2 바디 영역 230: 제2 웰 영역
240: 제2 매립 도핑층
250, 270: P형의 제1 및 제2 고농도 도핑 영역
125, 295: 분리막 420, 260, 290: 제1 내지 제3 분리막
410: P형 정션 아이솔레이션 영역
510: 제1 딥 트렌치 520: 제2 딥 트렌치

Claims (12)

  1. 반도체 기판;
    상기 기판에 형성된 제1 영역, 상기 제1 영역은,
    상기 기판에 형성된 N형의 제1 반도체 영역;
    상기 N형의 제1 반도체 영역에 형성된 N형의 드레인 영역;
    상기 기판에 형성된 P형의 제1 바디 영역;
    상기 P형의 제1 바디 영역 근처에 형성된 N형의 정션 아이솔레이션 영역;
    상기 제1 바디 영역에 형성된 N형의 소스 영역; 및
    상기 소스 영역 및 상기 드레인 영역 사이에 형성된 게이트 전극을 포함하고,
    상기 기판에 형성된 제2 영역, 상기 제2 영역은,
    상기 기판에 형성된 N형의 제2 반도체 영역; 및
    상기 N형의 제2 반도체 영역에 형성된 P형의 제2 바디 영역을 포함하고,
    상기 제1 영역 및 제2 영역 사이에 형성된 인터커넥션 영역, 상기 인터커넥션 영역은,
    상기 N형의 제1 반도체 영역과 상기 N형의 제2 반도체 영역 사이에 형성되고, 상기 기판 표면에 형성된 제1 분리막;
    상기 제1 분리막 위에 형성된 금속 배선; 및
    상기 제1 분리막과 직접 접하여 형성된 P형의 정션 아이솔레이션 영역을 포함하는 고전압 반도체 소자.
  2. 제1항에 있어서,
    상기 P형의 정션 아이솔레이션 영역은 상기 기판과 같은 도전형으로 형성되고, 상기 기판의 도핑 농도보다 높은 농도로 도핑된 고전압 반도체 소자.
  3. 제1항에 있어서,
    상기 N형의 정션 아이솔레이션 영역은 상기 제2 영역을 감싸며 형성되는 것을 특징으로 하는 고전압 반도체 소자.
  4. 제1항에 있어서,
    상기 N형의 제1 반도체 영역과 상기 기판 사이에 형성된 N형의 제1 매립 도핑층; 및
    상기 제2 반도에 영역과 상기 기판 사이에 형성된 N형의 제2 매립 도핑층을 더 포함하는 고전압 반도체 소자.
  5. 제1항에 있어서,
    상기 금속 배선은 상기 N형의 드레인 영역과 상기 P형의 제2 바디 영역을 전기적으로 연결하는 고전압 반도체 소자.
  6. 제1항에 있어서,
    상기 제2 영역은,
    상기 P형의 제2 바디 영역에 형성된 P형의 제1 및 제2 고농도 도핑 영역;
    상기 P형의 제1 및 제2 고농도 도핑 영역 사이에 형성된 제2 분리막;
    상기 N형의 제2 반도체 영역에 형성된 N형의 제3 고농도 도핑 영역; 및
    상기 P형의 제2 고농도 도핑 영역과 상기 N형의 제3 고농도 도핑 영역 사이에 형성되고, 상기 기판 표면에 형성된 제3 분리막을 더 포함하는 고전압 반도체 소자.
  7. 제1항에 있어서,
    상기 제2 영역의 상기 N형의 제2 반도체 영역에, 상기 제1 분리막과 접하면서 형성되는 N형의 제2 웰 영역을 더 포함하는 고전압 반도체 소자.
  8. 제6항에 있어서,
    상기 금속 배선은 상기 드레인 영역과 상기 P형의 제1 고농도 도핑 영역을 전기적으로 연결하는 고전압 반도체 소자.
  9. 제1항에 있어서,
    상기 제1 영역은,
    상기 제1 바디 영역 근처에 형성된 제4 분리막을 더 포함하고,
    상기 N형의 아이솔레이션 영역은,
    상기 제4 분리막으로부터 상기 기판까지 연장되어 형성되는 고전압 반도체 소자.
  10. 제1항에 있어서,
    상기 N형의 아이솔레이션 영역 및 P형의 아이솔레이션 영역은 서로 연결된 고전압 반도체 소자.
  11. 제1항에 있어서,
    상기 N형의 아이솔레이션 영역의 깊이는 상기 제1 반도체 영역의 깊이와 동일한 고전압 반도체 소자.
  12. 제1항에 있어서,
    상기 N형의 아이솔레이션 영역의 깊이는 상기 P형의 제1 바디 영역보다 더 깊은 고전압 반도체 소자.
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