KR100363101B1 - 고내압 아이솔레이션 영역을 갖는 고전압 반도체 소자 - Google Patents

고내압 아이솔레이션 영역을 갖는 고전압 반도체 소자 Download PDF

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Abstract

본 발명의 고전압 반도체 소자는, 저전압 영역, 고전압 영역 및 고내압 아이솔레이션 영역을 포함한다. 고전압 영역은, 저전압 영역에 의해 둘러싸이되 일면 양단에 돌출부를 갖는 형상으로 이루어진다. 고내압 아이솔레이션 영역은, 저전압 영역 및 고전압 영역을 전기적으로 분리하는 아이솔레이션 영역, 및 저전압 영역으로부터의 신호를 고전압 영역으로 전달하기 위한 수평형 디모스 트랜지스터를 포함한다. 특히 수평형 디모스 트랜지스터의 드레인 영역은 고전압 영역의 돌출부 사이에 배치되며, 상호 대향하는 고전압 영역의 돌출부 모서리 및 수평형 디모스 트랜지스터의 드레인 영역의 모서리 형상은 구부러진 형상으로 이루어진다.

Description

고내압 아이솔레이션 영역을 갖는 고전압 반도체 소자{High voltage semiconductor device having a high breakdown voltage isolation region}
본 발명은 고전압 반도체 소자에 관한 것으로서, 특히 고내압 아이솔레이션 영역을 갖는 고전압 반도체 소자에 관한 것이다.
일반적으로 모터들, 여러 전력원들 및 스위치들을 제어하기 위한 인버터들또는 컨버터들을 포함하는 다양한 응용 분야에서 전력용 소자들이 폭넓게 사용되고 있다. 이 전력용 소자들은, 각각의 반도체 소자들 및 전자 요소들이 결합됨으로써 만들어지는 전자 회로들에 의해 구동되고 제어된다. 최근 이와 같은 기능들은, 수십 볼트급의 저전압 집적 회로들 또는 수백 볼트급의 고전압 집적 회로들에 의해 수행되고 있다. 이와 같은 구동 및 제어 회로들 및 전력용 소자들은, 소자의 크기를 감소시키기 위하여 동일 기판상에 집적되되는 경향이며, 이에 따라 전력용 집적 회로들 내에는 저전압 영역과 고전압 영역이 모두 포함된다.
도 1은 전력용 모스 전계 효과 트랜지스터(MOSFET) 또는 절연 게이트 바이폴라 트랜지스터(IGBT)와 같은 전력용 소자를 구동시키기 위한 고전압 반도체 소자의 일 예를 개략적으로 나타내 보인 레이아웃도이다.
도 1을 참조하면, 고전압 반도체 소자는 저전압 영역(I)과 이 저전압 영역(I)에 의해 둘러싸인 고전압 영역(II)을 포함한다. 도면에서 저전압 영역(I)은 그 일부만이 도시되어 있다. 두 영역 사이에는 고내압 아이솔레이션 영역이 배치된다. 고내압 아이솔레이션 영역은 저전압 영역(I)과 고전압 영역(II)을 전기적으로 분리시키는 동시에 저전압 영역(I)으로부터의 신호를 레벨 변동시켜 고전압 영역(II)으로 전달하기 위한 영역으로서, n_형 드리프트 영역(10) 내에 형성된 수평형 디모스 트랜지스터와 p형 아이솔레이션 영역(11)을 갖는다. 도면에서 참조 부호 "12"는 상기 수평형 디모스 트랜지스터의 p형 웰 영역을 나타내고, 참조 부호 "13"은 수평형 디모스 트랜지스터의 n+형 드레인 영역을 나타낸다.
도 2는 도 1의 고전압 반도체 소자의 "A" 부분의 전계 분포를 나타내 보인 도면이다.
도 2를 참조하면, 수평형 디모스 트랜지스터의 드레인 영역(13)의 모서리 부분과 고전압 영역(II)의 모서리 부분, 특히 두 영역(13)(II)이 마주하는 모서리 부분(A')에서의 전계 집중이 가장 심하다. 이는 이들 모서리 부분들에서 구형 접합(spherical junction) 구조가 만들어지기 때문이다. 플래너 접합(planar junction) 또는 원통형 접합(cylindrical junction)보다는 구형 접합이 만들어지는 곳에서 전계가 가장 밀집된다는 것은 잘 알려져 있는 사실이다. 이와 같이 전계가 집중되는 부분이 존재하게 되면, 소자의 브레이크다운 전압이 감소하게 되어 소자의 내압이 현저하게 줄어든다.
본 발명이 이루고자 하는 기술적 과제는 전계가 집중되는 부분을 제거함으로써 소자의 브레이크다운 전압을 증가시키고 내압을 향상시킨 고내압 아이솔레이션 영역을 갖는 고전압 반도체 소자를 제공하는 것이다.
도 1은 종래의 고내압 아이솔레이션 영역을 갖는 고전압 반도체 소자를 나타내 보인 레이아웃도이다.
도 2는 도 1의 고전압 반도체 소자의 "A" 부분의 전계 분포를 나타내 보인 도면이다.
도 3은 본 발명에 따른 고내압 아이솔레이션 영역을 갖는 고전압 반도체 소자를 나타내 보인 레이아웃도이다.
도 4는 도 3의 선 Ⅳ-Ⅳ'를 따라 절단한 것을 나타내 보인 단면도이다.
도 5는 도 3의 고전압 반도체 소자의 "B" 부분의 전계 분포를 나타내 보인 도면이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 고전압 반도체 소자는, 저전압 영역, 고전압 영역 및 고내압 아이솔레이션 영역을 포함한다. 상기 고전압 영역은, 상기 저전압 영역에 의해 둘러싸이되 일면 양단에 돌출부를 갖는 형상으로 이루어진다. 상기 고내압 아이솔레이션 영역은, 상기 저전압 영역 및 상기 고전압 영역을 전기적으로 분리하는 아이솔레이션 영역, 및 상기 저전압 영역으로부터의 신호를 상기 고전압 영역으로 전달하기 위한 수평형 디모스 트랜지스터를 포함한다. 특히 상기 수평형 디모스 트랜지스터의 드레인 영역은 상기 고전압 영역의 돌출부 사이에 배치되며, 상호 대향하는 상기 고전압 영역의 돌출부 모서리 및 상기 수평형 디모스 트랜지스터의 드레인 영역의 모서리 형상은 구부러진 형상으로 이루어진다.
바람직하게는, 상기 고전압 영역의 돌출부 모서리 및 상기 수평형 디모스 트랜지스터의 드레인 영역의 모서리 형상은 원형이다.
본 발명에 있어서, 상기 수평형 디모스 트랜지스터의 도전형은 n형인 것이 바람직하며, 이 경우 상기 아이솔레이션 영역의 도전형은 p형이다.
이하 첨부 도면을 참조하면서 본 발명의 바람직한 실시예를 설명한다. 다음에 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 예를 들어 n형 영역들은 p형 영역들이 될 수도 있고, p형 영역들은 n형 영역들이 될 수도 있다. 본 발명의 실시예들을 설명하는 도면에 있어서, 어떤 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것으로, 도면상의 동일한 부호는 동일한 요소를 지칭한다.
도 3은 본 발명에 따른 고내압 아이솔레이션 영역을 갖는 고전압 반도체 소자를 나타내 보인 레이아웃도이다. 그리고 도 4는 도 3의 선 Ⅳ-Ⅳ'를 따라 절단한 것을 나타내 보인 단면도이다.
도 3 및 도 4를 참조하면, 본 발명에 따른 고전압 반도체 소자는 제1 도전형, 예컨대 p_형의 반도체 기판(100) 내에서 만들어진 저전압 영역(I'), 고전압 영역(II') 및 고내압 아이솔레이션 영역(III'a, III'b)을 포함한다. 저전압 영역(I')은 고전압 영역(II')을 둘러싸며, 그 사이에는 고내압 아이솔레이션 영역(III'a, III'b)이 형성된다. 상기 저전압 영역(I')은 수십 볼트급의 전압이 인가되며, 상기 고전압 영역(II')에는 수백 볼트급의 전압이 인가된다. 그리고 고내압 아이솔레이션 영역(III'a, III'b)은 저전압 영역(I')과 고전압 영역(II') 사이를 전기적으로 격리시키는 동시에, 상기 저전압 영역(I')으로부터의 신호를 고전압 영역(II')으로 레벨을 변경하여 전달한다.
상기 고내압 아이솔레이션 영역(III'a, III'b)은 신호의 레벨 변경을 위한 수평형 디모스 트랜지스터(III'a)와 연결부(Interconnection)(III'b)를 포함한다. 수평형 디모스 트랜지스터(III'a)는 저전압 영역(I')과 인접되게 배치되며, 연결부(III'b)는 고전압 영역(II')과 인접되게 배치된다.
수평형 디모스 트랜지스터(III'a)는 p_형 반도체 기판(100) 위의 제2 도전형, 예컨대 n_형의 드리프트 영역(110)을 갖는다. n_형의 드리프트 영역(110)의 상부 일정 영역에는 각각 p_형 웰 영역(120), p_형 탑(top) 영역(130) 및 n+형 드레인 영역(140)이 상호 일정 간격 이격되도록 형성된다. p_형 웰 영역(120) 내에는 p+형컨택 영역(150) 및 n+형 소스 영역(160)이 형성된다. 소스 전극(170)은 p+형 컨택 영역(150) 및 n+형 소스 영역(160)과 연결되도록 형성되고, 드레인 전극(180)은 n+형 드레인 영역(140)과 연결되도록 형성된다. 게이트 전극(190)은, p_형 웰 영역(120)의 가장자리의 채널 영역과, p_형 웰 영역(120) 및 p_형 탑 영역(130) 사이의 n_형 드리프트 영역(110) 위에서 게이트 절연막(200)을 개재하여 형성된다. 상기 드레인 전극(180)은, 신호 전달을 위하여, 연결부(III'b)를 가로질러 고전압 영역(II')까지 연장된다. 소스 전극(170), 드레인 전극(180) 및 게이트 전극(190)은 절연막(210)에 의해 상호 절연된다.
연결부(III'b)에는 p_형 아이솔레이션 영역(111)이 배치되어 수평형 디모스 트랜지스터(III'a)와 고전압 영역(II')을 전기적으로 분리시킨다. 저전압 영역(I')과 수평형 디모스 트랜지스터(III'a)의 경계에 해당하는 p_형 웰 영역(120) 하부에도 상기 p_형 아이솔레이션 영역(111)이 연결되어 수평형 디모스 트랜지스터(III'a)와 저전압 영역(I')을 전기적으로 분리시킨다. 한편 수평형 디모스 트랜지스터(III'a)와 연결부(III'b)의 경계 부분과 고전압 영역(II')에서는 n+형 매몰층(113)이 반도체 기판(100)과 드리프트 영역(110)의 접합부에 만들어지며, 참조 부호 "220"은 소자 분리막을 나타낸다. 그리고 연결부(III'b)와 고전압영역(II') 사이의 경계 부분에는 저항 역할을 하는 n+형 불순물 영역(230)이 존재한다.
도 5는 도 3의 고전압 반도체 소자의 "B" 부분의 전계 분포를 나타내 보인 도면이다.
도 5에 도시된 바와 같이, 고전압 영역(II')의 상부에는 수평형 디모스 트랜지스터(III'a)의 드레인 영역(140)의 양 측면과 대향하도록 돌출부가 형성되어 있으며, 고전압 영역(II')과 상기 드레인 영역(140) 사이에는 p_형 아이솔레이션 영역(111)이 배치된다. 이와 같은 구조에서 p_형 아이솔레이션 영역(111) 양 방향으로 마주 보는 고전압 영역(II')의 돌출부 모서리와, 수평형 디모스 트랜지스터(III'a)의 모서리는 구부러진 형상을 갖는다. 따라서 전계(점선으로 표시) 분포도 그 밀집도가 현저하게 감소된다. 상기 구부러진 형상은 원형인 것이 가장 바람직하다. 그 이유는 원형일수록 전계 밀집도가 감소되기 때문이다. 이와 같이 전계 밀집도가 감소됨에 따라 소자의 브레이크다운 전압이 증가하게 된다.
이상의 설명에서와 같이, 본 발명에 따른 고내압 아이솔레이션 영역을 갖는 고전압 반도체 소자에 의하면, 전계가 집중되는 고전압 영역의 모서리와 수평형 디모스 트랜지스터의 드레인 영역의 모서리를 구부러진 형상으로 형성함으로써 전계 밀집도를 감소시키며, 이에 따라 소자의 브레이크다운 전압을 증가시킬 수 있다는 잇점이 있다.

Claims (4)

  1. 저전압 영역;
    상기 저전압 영역에 의해 둘러싸이되 일면 양단에 돌출부를 갖는 형상으로 이루어진 고전압 영역; 및
    상기 저전압 영역 및 상기 고전압 영역을 전기적으로 분리하는 아이솔레이션 영역, 및 상기 저전압 영역으로부터의 신호를 상기 고전압 영역으로 전달하기 위한 수평형 디모스 트랜지스터를 포함하는 고내압 아이솔레이션 영역을 구비하는 고전압 반도체 소자에 있어서,
    상기 수평형 디모스 트랜지스터의 드레인 영역이 상기 고전압 영역의 돌출부 사이에 배치되며, 상호 대향하는 상기 고전압 영역의 돌출부 모서리 및 상기 수평형 디모스 트랜지스터의 드레인 영역의 모서리 형상이 구부러진 형상으로 이루어진 것을 특징으로 하는 고전압 반도체 소자.
  2. 제1항에 있어서,
    상기 고전압 영역의 돌출부 모서리 및 상기 수평형 디모스 트랜지스터의 드레인 영역의 모서리 형상은 원형인 것을 특징으로 하는 고전압 반도체 소자.
  3. 제1항에 있어서,
    상기 수평형 디모스 트랜지스터의 도전형은 n형인 것을 특징으로 하는 고전압 반도체 소자.
  4. 제3항에 있어서,
    상기 아이솔레이션 영역의 도전형은 p형인 것을 특징으로 하는 고전압 반도체 소자.
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