KR20020013218A - 고내압 아이솔레이션 영역을 갖는 고전압 반도체소자 - Google Patents
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Abstract
본 발명의 고내압 아이솔레이션 영역을 갖는 고전압 반도체 소자는, 고전압 영역과 저전압 영역 사이에 수평형 디모스 트랜지스터를 포함하는 접합 터미네이션 및 고내압 아이솔레이션 영역을 갖는다. 수평형 디모스 및 고내압 아이솔레이션 영역은 제1 도전형의 반도체 기판과 제2 도전형의 에피택셜층이 순차적으로 형성된 구조체 위에 형성된다. 아이솔레이션을 위하여 상기 반도체 기판의 일정 깊이에서부터 에피택셜층의 일정 두께에 이르기까지 형성된 제1 도전형의 제1 확산 영역에 의해서 고내압 아이솔레이션 영역과 수평형 디모스 트랜지스터 및 고전압 영역의 에피택셜층을 상호 아이솔레이션된다. 또한 본 발명의 고전압 반도체 소자에 의하면, 수평형 디모스 트랜지스터 및 고전압 영역에서의 제1 도전형의 반도체 기판과 제2 도전형의 에피택셜층 사이에는 제2 도전형의 매몰층이 형성된다.
Description
본 발명은 고전압 반도체 소자에 관한 것으로서, 특히 고내압 아이솔레이션 영역을 갖는 고전압 반도체 소자에 관한 것이다.
도 1은 전력용 모스 전계 효과 트랜지스터(MOSFET) 또는 절연 게이트 바이폴라 트랜지스터(IGBT)와 같은 전력용 소자를 구동시키는 고전압 반도체 소자를 개략적으로 나타내 보인 도면이다.
도 1을 참조하면, 고전압 반도체 소자는 저전압 영역(110)과 이 저전압 영역(110)에 의해 둘러싸인 고전압 영역(120)을 포함한다. 두 영역 사이에는 접합 터미네이션(junction termination)(131)이 배치된다. 상기 저전압 영역(110) 내에는 n형의 수평형 디모스(DMOS) 트랜지스터(132)가 형성되고, 상기 고전압 영역(120) 내에는 p형의 고전압 모스 트랜지스터(133)가 형성된다. 저전압 영역(110)으로부터 고전압 영역(120)으로 신호를 보내는 경우에는 n형의 수평형 디모스 트랜지스터(132)와 접합 터미네이션(131)을 통하여 신호가 전송된다. 고전압영역(120)에서 저전압 영역(110)으로 신호를 보내는 경우에는 p형의 고전압 모스 트랜지스터(133)와 접합 터미네이션(131)을 통하여 신호가 전송된다.
도 2는 종래의 고전압 반도체 소자의 다른 예를 나타내 보인 도면이고, 도 3은 도 2의 선 Ⅲ-Ⅲ'를 따라 도시한 단면도이다.
도 2 및 도 3에 도시된 바와 같이, 상기 고전압 반도체 소자는 저전압 영역(210) 및 고전압 영역(220)을 포함하는데, 상기 고전압 영역(220)은 섬(island) 형태로 배치되며, 그 주위를 둘러싸도록 저전압 영역(210)이 배치된다. 저전압 영역(210)과 고전압 영역(220) 사이에는 접합 터미네이션이 배치된다. 상기 접합 터미네이션의 일부 영역에는 신호 전달을 위한 수평형 디모스 트랜지스터(231)가 형성되며, 이 수평형 디모스 트랜지스터(231)와 고전압 영역(220) 사이에는 고내압 아이솔레이션 영역(232)이 배치된다.
상기 디모스 트랜지스터(231)는 p-반도체 기판(301), n형 제1 확산 영역(302a), n형 제2 확산 영역(302b), n형 소스/드레인 영역(303), p형 제1 확산 영역(304), p+형 확산 영역(305), 게이트 절연막(306), 게이트 전극(307), 소스 전극(308) 및 드레인 전극(309)을 포함한다. 상기 고내압 아이솔레이션(232)에는 상기 드레인 전극(309)이 길게 연장된다. 한편 상기 고전압 영역은 n형 제3 확산 영역(310a), p형 제2 확산 영역(311) 및 p+형 확산 영역(305)을 포함하며, 특히 상기 디모스 트랜지스터(231)의 드레인 전극(309)이 상기 p+형 확산 영역(305)과 컨택되며, 다른 p+형 확산 영역(305)에는 도전막(312)과 컨택된다. 통상적으로, 이 도전막(312)은 저전압 영역(210)으로부터의 신호를 고전압 영역(220)의 컨트롤 회로(미도시)로 전달하기 위한 통로로 사용된다.
이와 같은 반도체 소자에 있어서, 상기 게이트 전극(307)에 일정 크기 이상의 전압이 인가되면 n 채널의 디모스 트랜지스터(231)는 턴 온 된다. 상기 디모스 트랜지스터(231)가 턴 온 되면, p형 확산 영역(311)을 통해 흐르는 전류 흐름에 의해 도전막(312)과 드레인 전극(309) 사이의 전위차가 발생된다. 이 전위차를 읽음으로써, 게이트 전극(307)에 인가된 로직 신호는 전위 레벨이 변위된 출력 신호로 고전압 영역(220)에 나타난다.
상기 종래의 고전압 반도체 소자와 같은 구조에 따르면, 드레인 전극(309)에 고전압, 예컨대 600V의 전압이 인가되면, n형 제2 확산 영역(302b)과 n형 제3 확산 영역(310a) 사이가 저농도의 p형이므로 쉽게 공핍(deplete)되며, 이로 인하여 두 영역 사이의 포텐셜 라인이 중첩됨으로써 내압 특성을 향상시킬 수 있다는 장점이 있다.
그러나 상기 구조에서, 상기 고전압 영역(220) 내에 모스 트랜지스터 또는 바이폴라 트랜지스터와 같은 다른 소자들을 형성시키는 경우에는 소자 전체의 특성이 저하된다는 문제가 발생된다. 예를 들면 고전압 영역(220) 내에 npn형 바이폴라 트랜지스터를 형성시킬 경우, n+형 매몰층이 존재하지 않으므로 전류 구동 능력이 저하된다. 그리고 베이스 전류가 반도체 기판(301) 쪽으로 누설되어 전류 이득도 낮아진다. 또한 n형 제3 확산 영역(310a) 내에 n형 모스 트랜지스터를 형성시키기 위해서는 p형 웰 영역을 형성하여야 하는데, 이를 위해서는 형성되는 p형 웰 영역의 불순물 농도를 높여야 한다. 그러나 p형 웰 영역의 불순물 농도가 높으면 그에 비례하여 문턱 전압도 또한 높아진다. 그리고 p형 웰 영역과 반도체 기판(301) 사이에 펀치 스루가 일어나지 않도록 하기 위해서는 n형 제3 확산 영역(310a)의 농도도 깊고 접합도 깊어야 한다.
본 발명이 이루고자 하는 기술적 과제는 고내압을 확보하고 소자 특성을 열화시키지 않으면서 다양한 소자들을 첨가할 수 있는 구조를 가지면서 고전압 영역에서 저전압 영역으로의 신호 전달이 가능한 고내압 아이솔레이션 영역을 갖는 고전압 반도체 소자를 제공하는 것이다.
도 1은 전력용 모스 전계 효과 트랜지스터(MOSFET) 또는 절연 게이트 바이폴라 트랜지스터(IGBT)와 같은 전력용 소자를 구동시키는 고전압 반도체 소자를 개략적으로 나타내 보인 도면이다.
도 2는 상기 고전압 반도체 소자의 다른 예를 나타내 보인 도면이다.
도 3은 도 2의 선 Ⅲ-Ⅲ'를 따라 도시한 단면도이다.
도 4는 본 발명에 따른 고내압 아이솔레이션 영역을 갖는 고전압 반도체 소자를 나타내 보인 단면도이다.
도 5는 도 4의 선 Ⅴ-Ⅴ'를 따라 도시한 단면도이다.
도 6 내지 도 12는 본 발명에 따른 고내압 아이솔레이션 영역을 갖는 고전압 반도체 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
401...p-형 반도체 기판 402...n형 에피택셜층
403...p형 매몰층 404...p형 불순물 영역
405...p형 제2 확산 영역 406...p형 고농도 영역
407...n+형 소스/드레인 영역 408...n+형 매몰층
409...p형 탑 영역 410...게이트 절연막
411...게이트 전극 412...소스 전극
413...드레인 전극 414...절연막
415...p형 제3 확산 영역 416...도전막
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 고내압 아이솔레이션 영역을 갖는 고전압 반도체 소자는, 고전압 영역과 저전압 영역 사이에 수평형 디모스 트랜지스터를 포함하는 접합 터미네이션 및 고내압 아이솔레이션 영역을 갖는 고전압 반도체 소자에 있어서, 제1 도전형의 반도체 기판; 상기 반도체 기판 위에 형성된 제2 도전형의 에피택셜층; 상기 수평형 디모스 트랜지스터 및 상기 고내압 아이솔레이션 영역에 형성된 아이솔레이션을 위한 제1 도전형의 제1 확산 영역; 상기 수평형 디모스 트랜지스터의 에피택셜층 표면 부분에서 제1 도전형의 상기 제1 확산 영역과 인접되게 형성된 제1 도전형의 제2 확산 영역; 상기 제1 도전형의 제2 확산 영역 내에 형성된 제2 도전형의 소스 영역; 상기 수평형 디모스 트랜지스터의 에피택셜층 표면 부분에서 상기 제2 도전형의 소스 영역과 일정 간격 이격되도록 형성된 제2 도전형의 드레인 영역; 상기 고전압 영역에 형성되어 상기 수평형 디모스 트랜지스터로부터의 신호를 상기 고전압 영역으로 전달하기 위한 저항 수단; 상기 수평형 디모스 트랜지스터의 제1 도전형의 제2 확산 영역의 채널 영역 위에 형성된 게이트 절연막; 상기 게이트 절연막 위에 형성된 게이트 전극; 상기 제2 도전형의 소스 영역과 컨택되도록 형성된 소스 전극; 상기 제2 도전형의 드레인 영역과 컨택되되, 상기 고내압 아이솔레이션 영역을 통해 상기 저항 수단과 연결되도록 형성된 드레인 전극을 구비하는 것을 특징으로 한다.
상기 제1 확산 영역은, 상기 수평형 디모스 트랜지스터 및 상기 고내압 아이솔레이션 영역에서 상기 반도체 기판과 상기 에피택셜층의 경계 영역에 형성된 제1 도전형의 매몰층, 및 상기 제1 도전형의 매몰층 위에서 상기 매몰층 및 상기 제1 도전형의 확산 영역과 인접되게 형성된 제1 도전형의 불순물 영역을 포함하는 것이 바람직하다.
본 발명에 있어서, 상기 고전압 영역 내의 상기 반도체 기판과 상기 에피택셜층 사이에 형성된 제2 도전형의 매몰층을 더 구비하는 것이 바람직하며, 이 경우 상기 제2 도전형의 매몰층에서의 불순물 농도는 상기 제2 도전형의 에피택셜층에서의 불순물 농도보다 더 높은 것이 바람직하다.
그리고 상기 수평형 디모스 트랜지스터 내의 상기 반도체 기판과 상기 에피택셜층 사이에서 상기 제2 도전형의 드레인 영역과 일정 간격 이격되도록 형성된제2 도전형의 매몰층을 더 구비하는 것이 바람직하며, 이 경우 상기 제2 도전형의 매몰층에서의 불순물 농도는 상기 제2 도전형의 에피택셜층에서의 불순물 농도보다 더 높은 것이 바람직하다.
상기 수평형 디모스 트랜지스터의 상기 에피택셜층의 표면 부분에서 상기 제2 도전형의 소스 영역과 상기 제2 도전형의 드레인 영역 사이에 형성된 제1 도전형의 탑 영역을 더 구비할 수도 있다.
상기 고내압 아이솔레이션 영역의 상기 에피택셜층의 표면 부분에서 상기 제1 도전형의 제1 확산 영역과 인접되도록 형성된 제1 도전형의 탑 영역을 더 구비할 수도 있다.
상기 저항 수단은, 상기 고전압 영역의 에피택셜층 표면 부분에 형성된 제1 도전형의 제3 확산 영역, 및 상기 제1 도전형의 제3 확산 영역의 표면 부분에서 상호 이격되도록 형성된 두 개의 제1 도전형의 고농도 영역들을 포함하는 것이 바람직하다. 이 경우 상기 제1 도전형의 고농도 영역들 중 어느 하나에는 상기 드레인 전극과 연결되는 것이 바람직하며, 상기 제1 도전형의 고농도 영역들 중 상기 드레인 전극에 연결되지 않은 제1 도전형의 고농도 영역에 컨택되면서 상기 고전압 영역에 연결되도록 형성된 도전막을 더 구비하는 것이 바람직하다.
상기 제1 도전형의 p형이고, 상기 제2 도전형은 n형인 바람직하다.
이하 첨부 도면을 참조하면서 본 발명의 바람직한 실시예를 설명한다.
다음에 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 본 발명의 실시예들을 설명하는 도면에 있어서, 어떤 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것으로, 도면상의 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 "상부"에 있다고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다.
도 4는 본 발명에 따른 고내압 아이솔레이션 영역을 갖는 고전압 반도체 소자를 나타내 보인 단면도이다. 그리고 도 5는 도 4의 선 Ⅴ-Ⅴ'를 따라 도시한 단면도이다.
도 4 및 도 5를 참조하면, 본 발명에 따른 고전압 반도체 소자는 저전압 영역(410) 및 고전압 영역(420)을 포함하는데, 고전압 영역(420)은 섬 형태로 배치되며, 저전압 영역(410)은 고전압 영역(420)을 둘러싸도록 배치된다. 저전압 영역(410)과 고전압 영역(420) 사이에는 접합 터미네이션이 형성되며, 이 접합 터미네이션의 일부 영역에는 신호 전달을 위한 수평형 디모스 트랜지스터(431)가 형성된다. 상기 수평형 디모스 트랜지스터(431)와 고전압 영역(420)은 고내압 아이솔레이션 영역(432)에 의해 상호 상호 아이솔레이션된다.
상기 디모스 트랜지스터(431)는 p_형 반도체 기판(401), n형 에피택셜층(402), p형 제1 확산 영역(403, 404), p형 제2 확산 영역(405), p+형 확산 영역(406), n+형 소스/드레인 영역(407), n+형 매몰층(408), p형 탑(top)영역(409), 게이트 절연막(410), 게이트 전극(411), 소스 전극(412) 및 드레인 전극(413)을 포함한다. 상기 p형 제1 확산 영역(403, 404)은 p형 매몰층(403) 및 p형 불순물 영역(404)을 포함한다.
즉 상기 n형 에피택셜층(402)은 상기 p_형 반도체 기판(401) 위에 형성되며, 그 사이에는 p형 매몰층(403)과 n+형 매몰층(408)이 형성된다. 상기 n형 에피택셜층(402)과 상기 p_형 반도체 기판(401) 사이의 p형 매몰층(403) 위에는 p형 불순물 영역(404)이 배치된다. p형 불순물 영역(404) 위에는 p형 제2 확산 영역(405)이 배치된다. 이 p형 제2 확산 영역(405)은 채널이 형성되는 웰 영역으로 사용된다. p형 제2 확산 영역(405)의 표면 부분에는 n+형 소스 영역(407)과 p+형 확산 영역(406)이 형성된다. 한편 n+형 매몰층(408) 위의 n형 드리프트층(402) 표면 부분에는 n+형 드레인 영역(407)이 상기 n+형 매몰층(408)과 일정 간격 이격되도록 형성된다. 소스 전극(412)은 p+형 확산 영역(406) 및 n+형 소스 영역(407)과 컨택되도록 형성되며, 드레인 전극(413)은 n+형드레인 영역(407)과 컨택되도록 형성된다. 그리고 게이트 전극(411)은 p형 제2 확산 영역(405)의 채널 영역 위에 게이트 절연막(410)을 개재하여 형성된다. 각 전극들은 절연막(414)에 의해 절연된다.
상기 고내압 아이솔레이션 영역(432)에는 상기 드레인 전극(413)이 절연막(414) 위에서 길게 연장된다. 그리고 디모스 트랜지스터(431)와 같이, n형에피택셜층(402)과 p_형 반도체 기판(401) 사이에는 p형 매몰층(403)이 형성되며, p형 매몰층(403) 위에는 p형 불순물 영역(404)이 배치된다. p형 불순물 영역(404) 위에는 p형 탑 영역(409)이 형성된다.
상기 고전압 영역(420)은 p_형 반도체 기판(401), n형 에피택셜층(402) 및 저항 수단을 포함한다. 상기 저항 수단은 디모스 트랜지스터(431)로부터의 신호를 고전압 영역(420)으로 전달하기 위한 것으로서, n+형 매몰층(408), p형 제3 확산 영역(415), p+형 확산 영역(406) 및 도전막(416)을 포함한다.
즉 상기 n형 에피택셜층(402)은 상기 p_형 반도체 기판(401) 위에 형성되며, 그 사이에는 n+형 매몰층(408)이 형성된다. 상기 n형 에피택셜층(402)의 표면 부분에는 p형 제3 확산 영역(415)이 배치된다. 상기 p형 제3 확산 영역(415)은 n+형 매몰층(408)과 일정 간격 이격된다. p형 제3 확산 영역(415)의 표면 부분에는 상호 이격된 두 개의 p+형 확산 영역들(406)이 형성되는데, 하나는 디모스 트랜지스터(431)에서부터 고내압 아이솔레이션 영역(432)을 통해 연장되는 드레인 전극(413)과 컨택되고, 다른 하나는 도전막(416)과 컨택된다. 통상적으로, 이 도전막(416)은 고전압 영역(420)의 컨트롤 회로(미도시)로의 신호 전달 통로와 사용된다.
이와 같은 반도체 소자에 있어서, 상기 게이트 전극(411)에 일정 크기 이상의 전압이 인가되면 n 채널의 디모스 트랜지스터(431)는 턴 온 된다. 상기 디모스 트랜지스터(431)가 턴 온 되면, p형 제3 확산 영역(415)으로부터 흐르는 전류 흐름에 의해 도전막(416)과 드레인 전극(414) 사이의 전위차가 발생된다. 이 전위차를 읽음으로써, 게이트 전극(411)에 인가된 로직 신호는 전위 레벨이 변위된 출력 신호로 고전압 영역(420)에 나타난다.
본 발명에 따른 고전압 반도체 소자는 종래의 웰 구조 대신에 에피택셜층을 사용하는 구조를 가지므로 다음과 같은 작용을 나타낸다.
첫째로, 수평형 디모스 트랜지스터의 n+형 드레인영역(407) 하부에 형성된 n+형 매몰층(408)에 높은 전기장이 인가된다. 따라서 상기 디모스 트랜지스터의 브레이크다운시에 소자의 표면 영역보다는 상기 n+형 매몰층(408)에서 먼저 임팩트 이온화(impact ionization)가 먼저 발생하므로 소자의 신뢰성을 향상시킨다. 더욱이, 비록 p형 매몰층(403)과 p형 불순물 영역(404)으로 이루어진 이중 아이솔레이션 구조를 갖는 고내압 아이솔레이션 영역(432)은 종래의 경우와 비교하여 상대적으로 큰 농도를 가져서 쉽게 공핍되지 않지만, 두 영역 사이의 포텐셜 라인이 중첩되어 높은 전계가 인가되는 것이 억제되므로 지나치게 높은 농도를 갖지만 않는다면 충분한 내압을 확보할 수 있다.
둘째로, 고내압 아이솔레이션 영역(432) 하부의 p형 제1 확산 영역(403, 404) 및 p형 탑 영역(409)의 농도 증가에 의해 디모스 트랜지스터(431)와 고전압 영역(420) 사이의 누설 전류량이 감소된다.
셋째로, 고전압 영역(420) 영역 내에 소자 특성이 좋은 다양한 소자들을 구현시킬 수 있다. 예컨대 상보형 모스 트랜지스터를 고전압 영역(420) 내에 형성시키는 경우, 상기 상보형 모스 트랜지스터가 에피택셜층(402) 위에 형성되므로 문턱 전압 조절이 용이하다. 그리고 바이폴라 트랜지스터를 고전압 영역(420) 내에 형성시키는 경우, n+형 매몰층(408)의 존재로 인하여 바이폴라 트랜지스터의 전류 구동 능력이 향상되며, 반도체 기판(401)으로의 누설 전류량도 감소된다.
그리고 넷째로, 종래의 웰 영역을 사용하는 경우, 상기 웰 영역이 공핍되는 전압 한계가 존재하므로 일정 크기 이상의 전압, 예컨대 대략 600V 이상의 전압을 사용할 수 없는데 반하여, 본 발명에 따른 고전압 반도체 소자는 n+형 매몰층(408)이 존재하므로 대략 1000V 이상의 고내압 제품으로의 응용도 용이하다.
도 6 내지 도 12는 본 발명에 따른 고내압 아이솔레이션 영역을 갖는 고전압 반도체 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다. 도 6 내지 도 12에서 참조 부호 "410"은 저전압 영역을, "431"은 수평형 디모스 트랜지스터를, "432"는 고내압 아이솔레이션 영역을, 그리고 "420"은 고전압 영역을 나타낸다.
먼저 도 6을 참조하면, p_형 반도체 기판(401) 위에 이온 버퍼층으로서 사용될 대략 2000-10000Å 두께의 열산화막(501)을 형성한다. 그리고 통상의 리소그라피법을 이용한 노광 및 현상을 수행하여 n+형 매몰층(408) 형성을 위한 포토레지스트막 패턴(502)을 형성한다. 이어서 상기 포토레지스트막 패턴(502)을 이온 주입 마스크로 하여 n형 불순물 이온들, 예컨대 비소(As) 이온들 혹은 안티몬(Sb) 이온들을 주입한다. 다음에 상기 포토레지스트막 패턴(502)을 제거한 후에 열산화 공정 및 열확산 공정을 수행하여 수평형 디모스 트랜지스터(431) 및 고전압 영역(420)에 n+형 매몰층(408)을 형성한다.
다음에 도 7을 참조하면, 반도체 기판(401) 위의 산화막을 모두 제거한 후에 다시 이온 버퍼층으로서 사용될 대략 200-1000Å 두께의 열산화막(503)을 형성한다. 그리고 통상의 리소그라피법을 이용한 노광 및 현상을 수행하여 p형 매몰층(403) 형성을 위한 포토레지스트막 패턴(504)을 형성한다. 이어서 상기 포토레지스트막 패턴(504)을 이온 주입 마스크로 하여 p형 불순물 이온들, 예컨대 보론(B) 이온들 혹은 BF2이온들을 주입한다. 다음에 상기 포토레지스트막 패턴(504)을 제거한 후에 열확산 공정을 수행하여 수평형 디모스 트랜지스터(431) 및 고내압 아이솔레이션 영역(432)에 p형 매몰층(403)을 형성한다.
다음에 도 8을 참조하면, 반도체 기판(401) 위의 산화막을 모두 제거한 후에 n형 에피택셜층(402)을 성장시킨다. 상기 n형 에피택셜층(402)은 대략 0.5-10Ω㎝의 비저항과 대략 3-20㎛의 두께를 갖는다. 이어서 상기 n형 에피택셜층(402) 위에 대략 100-2000Å 두께의 열산화막(505)을 형성한다. 이 열산화막(505)을 형성하는 동안 p형 매몰층(403) 및 n+형 매몰층(408)은 n형 에피택셜층(402)을 향하여 확산된다.
다음에 도 9를 참조하면, 통상의 리소그라피법을 이용한 노광 및 현상을 수행하여 p형 불순물 영역(404) 형성을 위한 포토레지스트막 패턴(506)을 형성한다. 이어서 상기 포토레지스트막 패턴(506)을 이온 주입 마스크로 하여 p형 불순물 이온들, 예컨대 보론(B) 이온들 혹은 BF2이온들을 주입한다. 다음에 상기 포토레지스트막 패턴(506)을 제거한 후에 열확산 공정을 수행하여 수평형 디모스 트랜지스터(431) 및 고내압 아이솔레이션 영역(432)에 p형 불순물 영역(404)을 형성한다.
다음에 도 10을 참조하면, 통상의 리소그라피법을 이용한 노광 및 현상을 수행하여 p형 제2 확산 영역(405), p형 제3 확산 영역(415) 및 p형 탑 영역(409) 형성을 위한 포토레지스트막 패턴(507)을 형성한다. 이어서 상기 포토레지스트막 패턴(507)을 이온 주입 마스크로 하여 p형 불순물 이온들을 주입한다. 다음에 상기 포토레지스트막 패턴(507)을 제거한 후에 열확산 공정을 수행하여 수평형 디모스 트랜지스터(431)에 각각 p형 제2 확산 영역(405)과 p형 탑 영역(409)을 형성하고, 고내압 아이솔레이션 영역(432)에 p형 탑 영역(409)을 형성하며, 그리고 고전압 영역(420)에 p형 제3 확산 영역(415)을 형성한다.
다음에 도 11을 참조하면, n형 에피택셜층(402), p형 제2 확산 영역(405), p형 탑 영역(409) 및 p형 제3 확산 영역(415) 표면 위에 있는 산화막을 모두 제거한다. 그리고 다시 대략 100-2000Å 두께의 열산화막(미도시)을 형성하고, 그 위에 대략 100-2000Å 두께의 질화막(미도시)을 형성한다. 이어서 통상의 리소그라피법을 이용한 노광 및 현상을 수행하여 질화막 위에 포토레지스트막 패턴(미도시)을 형성한다. 다음에 상기 포토레지스트막 패턴을 식각 마스크로 질화막의 노출 부분을 제거하여 열산화막의 일부 표면을 노출시키는 질화막 패턴을 형성한다. 다음에 상기 포토레지스트막 패턴을 제거하고, 상기 질화막 패턴을 산화막 성장 억제막으로 하여 열산화 공정을 수행한다. 그러면 도시된 바와 같이 아이솔레이션을 위한 로코스(LOCOS)(508)가 형성된다. 상기 로코스(508)가 형성되면 질화막 패턴을 제거한다. 그리고 로코스(508) 사이의 산화막을 제거한 후에 게이트 절연막으로서의 산화막(410)을 형성한다.
다음에 불순물이 도핑된 도전막, 예컨대 폴리실리콘막(미도시)을 전면에 형성한다. 그리고 상기 폴리실리콘막을 패터닝하여 게이트 전극(411)을 형성한다. 도면에 나타내지는 않았지만, 상기 게이트 전극(411)을 형성한 후에 상기 게이트 전극(411) 측벽에 게이트 스페이서를 형성할 수 있다.
다음에 통상의 n형 불순물 이온 주입 및 확산 공정을 수행하여 수평형 디모스 트랜지스터(431)에 n+형 소스/드레인 영역(407)을 형성한다. 이어서 p형 불순물 이온 주입 및 확산 공정을 수행하여 수평형 디모스 트랜지스터(431) 및 고전압 영역(420)에 각각 p+형 확산 영역(406)을 형성한다.
다음에 도 12를 참조하면, 전면에 절연막을 형성한다. 다음에 소정의 식각 마스크막 패턴을 이용하여 절연막을 패터닝한다. 형성된 절연막 패턴(414)은 디모스 트랜지스터(431)의 p+형 영역(406) 및 n+형 소스/드레인 영역(407)을 노출시키는 개구부들을 갖는다. 또한 상기 절연막 패턴(414)은 고전압 영역(420)의 p+형영역(406)을 노출시키는 개구부들을 갖는다.
다음에 도 5에 도시된 바와 같이, 소스 전극(412), 드레인 전극(413) 및 도전막(416)을 형성한다. 이때 상기 드레인 전극(413)은 고내압 아이솔레이션 영역(432)을 통하여 고전압 영역(420)의 하나의 p+형 영역(406)에 컨택되며, 상기 도전막(416)은 다른 하나의 p+형 영역(406)에 컨택된다. 그러면 본 발명에 따른 고내압 아이솔레이션 영역을 갖는 고전압 반도체 소자가 완성된다.
이상, 본 발명은 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
이상의 설명에서와 같이, 본 발명에 따른 고내압 아이솔레이션 영역을 갖는 고전압 반도체 소자에 의하면, n형 에피택셜층 및 n+형 매몰층을 형성시킴으로써 디모스 트랜지스터의 브레이크다운시에 소자의 표면 영역보다는 n+형 매몰층에서 먼저 임팩트 이온화가 먼저 발생하여 소자의 신뢰성을 향상시킨다. 그리고 p형 매몰층과 p형 불순물 영역으로 이루어진 이중 아이솔레이션 구조를 갖는 고내압 아이솔레이션 영역은 종래의 경우와 비교하여 상대적으로 큰 농도를 가져서 쉽게 공핍되지 않지만, 두 영역 사이의 포텐셜 라인이 중첩되어 높은 전계가 인가되는 것이 억제되므로 지나치게 높은 농도를 갖지만 않는다면 충분한 내압을 확보할 수 있다. 또한 고전압 영역 내에 소자 특성이 좋은 다양한 소자들을 구현시킬 수 있으며, 고내압 제품으로의 응용도 용이하다.
Claims (12)
- 고전압 영역과 저전압 영역 사이에 수평형 디모스 트랜지스터를 포함하는 접합 터미네이션 및 고내압 아이솔레이션 영역을 갖는 고전압 반도체 소자에 있어서,제1 도전형의 반도체 기판;상기 반도체 기판 위에 형성된 제2 도전형의 에피택셜층;상기 수평형 디모스 트랜지스터 및 상기 고내압 아이솔레이션 영역에 형성된 아이솔레이션을 위한 제1 도전형의 제1 확산 영역;상기 수평형 디모스 트랜지스터의 에피택셜층 표면 부분에서 제1 도전형의 상기 제1 확산 영역과 인접되게 형성된 제1 도전형의 제2 확산 영역;상기 제1 도전형의 제2 확산 영역 내에 형성된 제2 도전형의 소스 영역;상기 수평형 디모스 트랜지스터의 에피택셜층 표면 부분에서 상기 제2 도전형의 소스 영역과 일정 간격 이격되도록 형성된 제2 도전형의 드레인 영역;상기 고전압 영역에 형성되어 상기 수평형 디모스 트랜지스터로부터의 신호를 상기 고전압 영역으로 전달하기 위한 저항 수단;상기 수평형 디모스 트랜지스터의 제1 도전형의 제2 확산 영역의 채널 영역 위에 형성된 게이트 절연막;상기 게이트 절연막 위에 형성된 게이트 전극;상기 제2 도전형의 소스 영역과 컨택되도록 형성된 소스 전극; 및상기 제2 도전형의 드레인 영역과 컨택되되, 상기 고내압 아이솔레이션 영역을 통해 상기 저항 수단과 연결되도록 형성된 드레인 전극을 구비하는 것을 특징으로 하는 고내압 아이솔레이션 영역을 갖는 고전압 반도체 소자.
- 제1항에 있어서, 상기 제1 확산 영역은,상기 수평형 디모스 트랜지스터 및 상기 고내압 아이솔레이션 영역에서 상기 반도체 기판과 상기 에피택셜층의 경계 영역에 형성된 제1 도전형의 매몰층; 및상기 제1 도전형의 매몰층 위에서 상기 매몰층 및 상기 제1 도전형의 제2 확산 영역과 인접되게 형성된 제1 도전형의 불순물 영역을 포함하는 것을 특징으로 하는 고내압 아이솔레이션 영역을 갖는 고전압 반도체 소자.
- 제1항에 있어서,상기 고전압 영역 내의 상기 반도체 기판과 상기 에피택셜층 사이에 형성된 제2 도전형의 매몰층을 더 구비하는 것을 특징으로 하는 고내압 아이솔레이션 영역을 갖는 고전압 반도체 소자.
- 제3항에 있어서,상기 제2 도전형의 매몰층에서의 불순물 농도는 상기 제2 도전형의 에피택셜층에서의 불순물 농도보다 더 높은 것을 특징으로 하는 고내압 아이솔레이션 영역을 갖는 고전압 반도체 소자.
- 제1항에 있어서,상기 수평형 디모스 트랜지스터 내의 상기 반도체 기판과 상기 에피택셜층 사이에서 상기 제2 도전형의 드레인 영역과 일정 간격 이격되도록 형성된 제2 도전형의 매몰층을 더 구비하는 것을 특징으로 하는 고내압 아이솔레이션 영역을 갖는 고전압 반도체 소자.
- 제5항에 있어서,상기 제2 도전형의 매몰층에서의 불순물 농도는 상기 제2 도전형의 에피택셜층에서의 불순물 농도보다 더 높은 것을 특징으로 하는 고내압 아이솔레이션 영역을 갖는 고전압 반도체 소자.
- 제1항에 있어서,상기 수평형 디모스 트랜지스터의 상기 에피택셜층의 표면 부분에서 상기 제2 도전형의 소스 영역과 상기 제2 도전형의 드레인 영역 사이에 형성된 제1 도전형의 탑 영역을 더 구비하는 것을 특징으로 하는 고내압 아이솔레이션 영역을 갖는 고전압 반도체 소자.
- 제1항에 있어서,상기 고내압 아이솔레이션 영역의 상기 에피택셜층의 표면 부분에서 상기 제1 도전형의 제1 확산 영역과 인접되도록 형성된 제1 도전형의 탑 영역을 더 구비하는 것을 특징으로 하는 고내압 아이솔레이션 영역을 갖는 고전압 반도체 소자.
- 제1항에 있어서, 상기 저항 수단은,상기 고전압 영역의 에피택셜층 표면 부분에 형성된 제1 도전형의 제3 확산 영역; 및상기 제1 도전형의 제3 확산 영역의 표면 부분에서 상호 이격되도록 형성된 두 개의 제1 도전형의 고농도 영역들을 포함하는 것을 특징으로 하는 고내압 아이솔레이션 영역을 갖는 고전압 반도체 소자.
- 제9항에 있어서,상기 제1 도전형의 고농도 영역들 중 어느 하나에는 상기 드레인 전극과 연결되는 것을 특징으로 하는 고내압 아이솔레이션 영역을 갖는 고전압 반도체 소자.
- 제10항에 있어서,상기 제1 도전형의 고농도 영역들 중 상기 드레인 전극에 연결되지 않은 제1 도전형의 고농도 영역에 컨택되면서 상기 고전압 영역에 연결되도록 형성된 도전막을 더 구비하는 것을 특징으로 하는 고내압 아이솔레이션 영역을 갖는 고전압 반도체 소자.
- 제1항에 있어서,상기 제1 도전형의 p형이고, 상기 제2 도전형은 n형인 것을 특징으로 하는 고내압 아이솔레이션 영역을 갖는 고전압 반도체 소자.
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