JP2000332247A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 高耐圧特性を保持したまま素子面積の縮小化
が可能な半導体装置を提供すること。 【解決手段】 ＳＯＩ基板上に形成されたＭＯＳＦＥＴ
を有する半導体装置において、前記ＭＯＳＦＥＴが、絶
縁体層１２上のＮ- 型半導体層１３の表面層に形成さ
れたＰ型不純物拡散領域１４と、Ｐ型不純物拡散領域１
４内の表面層に形成されたＮ+ 型のソース領域１６
と、Ｎ+ 型のドレイン領域２１と、ドレイン領域２１
の周囲に形成され、ドレイン領域２１より不純物濃度が
低く、Ｎ- 型半導体層１３より不純物濃度が高いＮウ
ェル１９およびＮ型不純物拡散領域２０とを有し、これ
らＮウェル１９、Ｎ型不純物拡散領域２０の不純物濃度
を、Ｎ-型半導体層１３と接するＮウェル１９で低く、
ドレイン領域２１近傍のＮ型不純物拡散領域２０で高く
する。
が可能な半導体装置を提供すること。 【解決手段】 ＳＯＩ基板上に形成されたＭＯＳＦＥＴ
を有する半導体装置において、前記ＭＯＳＦＥＴが、絶
縁体層１２上のＮ- 型半導体層１３の表面層に形成さ
れたＰ型不純物拡散領域１４と、Ｐ型不純物拡散領域１
４内の表面層に形成されたＮ+ 型のソース領域１６
と、Ｎ+ 型のドレイン領域２１と、ドレイン領域２１
の周囲に形成され、ドレイン領域２１より不純物濃度が
低く、Ｎ- 型半導体層１３より不純物濃度が高いＮウ
ェル１９およびＮ型不純物拡散領域２０とを有し、これ
らＮウェル１９、Ｎ型不純物拡散領域２０の不純物濃度
を、Ｎ-型半導体層１３と接するＮウェル１９で低く、
ドレイン領域２１近傍のＮ型不純物拡散領域２０で高く
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に高耐圧性のプレーナ型の電界効果型半導体素子
を有する半導体装置に関する。
し、特に高耐圧性のプレーナ型の電界効果型半導体素子
を有する半導体装置に関する。
【０００２】
【従来の技術】図６（ａ）は、パワーデバイスとして用
いられる従来の高耐圧ＭＯＳＦＥＴ（Metal Oxide Se
miconductor Field Effect Transistor）の構成例を
示す装置の部分断面図である。ここに示すトランジスタ
は、ＳＯＩ（Semiconductor On Insulator ）基板に
形成したプレーナ型Ｎチャネルタイプの二重拡散型ＭＯ
ＳＦＥＴ、すなわちＤＭＯＳ（Double Diffusion MO
S）・ＦＥＴである。ここでＳＯＩ基板とは、半導体基
板上に絶縁体層を形成し、さらにこの絶縁体層上に半導
体層（ＳＯＩ層）を形成した基板である。必要なデバイ
スはＳＯＩ層中に形成される。ＳＯＩ基板を用いた場合
は、絶縁体層を利用して電気的な素子分離を比較的容易
に行なうことができるとともに、ＰＮ接合を利用した素
子分離に比較し、寄生容量の発生がなく、寄生動作も防
止できるというメリットを有するため、プレーナ型のＭ
ＯＳＦＥＴではＳＯＩ基板がよく用いられている。図６
（ａ）に示すように、従来のＮチャネルタイプのプレー
ナ型ＭＯＳＦＥＴでは、Ｐ- 型半導体基板１１１上に
絶縁体層１１２を形成し、さらにこの絶縁体層１１２上
にＮ- ＳＯＩ層１１３を形成したＳＯＩ基板が用いら
れている。Ｎ- ＳＯＩ層１１３の表面領域には、Ｐ型
不純物拡散領域１１４が形成されており、Ｐ型不純物拡
散領域１１４の内側の基板表面領域には、ソース電極Ｓ
に電気的に接続されるＮ+ ソース領域１１６が形成さ
れている。また、Ｎ+ ソース領域１１６とＮ- ＳＯＩ
層１１３との間のＰ型不純物拡散領域１１４上には、Ｎ
+ ソース領域１１６とＮ- ＳＯＩ層１１３を跨ぐよう
にゲート酸化膜１１７が形成され、その上にゲート電極
１１８が形成されている。
いられる従来の高耐圧ＭＯＳＦＥＴ（Metal Oxide Se
miconductor Field Effect Transistor）の構成例を
示す装置の部分断面図である。ここに示すトランジスタ
は、ＳＯＩ（Semiconductor On Insulator ）基板に
形成したプレーナ型Ｎチャネルタイプの二重拡散型ＭＯ
ＳＦＥＴ、すなわちＤＭＯＳ（Double Diffusion MO
S）・ＦＥＴである。ここでＳＯＩ基板とは、半導体基
板上に絶縁体層を形成し、さらにこの絶縁体層上に半導
体層（ＳＯＩ層）を形成した基板である。必要なデバイ
スはＳＯＩ層中に形成される。ＳＯＩ基板を用いた場合
は、絶縁体層を利用して電気的な素子分離を比較的容易
に行なうことができるとともに、ＰＮ接合を利用した素
子分離に比較し、寄生容量の発生がなく、寄生動作も防
止できるというメリットを有するため、プレーナ型のＭ
ＯＳＦＥＴではＳＯＩ基板がよく用いられている。図６
（ａ）に示すように、従来のＮチャネルタイプのプレー
ナ型ＭＯＳＦＥＴでは、Ｐ- 型半導体基板１１１上に
絶縁体層１１２を形成し、さらにこの絶縁体層１１２上
にＮ- ＳＯＩ層１１３を形成したＳＯＩ基板が用いら
れている。Ｎ- ＳＯＩ層１１３の表面領域には、Ｐ型
不純物拡散領域１１４が形成されており、Ｐ型不純物拡
散領域１１４の内側の基板表面領域には、ソース電極Ｓ
に電気的に接続されるＮ+ ソース領域１１６が形成さ
れている。また、Ｎ+ ソース領域１１６とＮ- ＳＯＩ
層１１３との間のＰ型不純物拡散領域１１４上には、Ｎ
+ ソース領域１１６とＮ- ＳＯＩ層１１３を跨ぐよう
にゲート酸化膜１１７が形成され、その上にゲート電極
１１８が形成されている。
【０００３】一方、ドレイン電極Ｄに接続するＮ+ ド
レイン領域１２１は、Ｐ型不純物拡散領域１１４から一
定距離Ｌ0 離れたＮ- ＳＯＩ層１１３の表面領域に形
成されている。動作時においてはゲート電極１１８下の
Ｐ型不純物拡散領域１１４表面が反転しここにチャネル
が形成される。なお、同図に示すように、Ｐ型不純物拡
散領域１１４の表面領域にソース電極Ｓに電気的に接続
するＰ+ 型不純物拡散領域１１５を形成する場合は、
Ｐ型不純物拡散領域１１４の電位をソース電極電位に固
定できる。Ｐ型不純物拡散領域１１４が電気的にフロー
ティング状態である場合に比べ、安定したしきい値特性
を得ることができる。図６（ｂ）は、素子に逆バイアス
がかけられているときのＮ- ＳＯＩ層１１３内にでき
る空乏層の広がりを図示したものである。上述する従来
のＮチャネルタイプのＭＯＳＦＥＴでは、Ｎ- ＳＯＩ
層１１３を電界緩和層として使用し、ＰＮ接合部に生じ
る空乏層ｄ01の範囲を広げることによって電界を緩和し
て逆バイアス時の素子の耐性を向上させていた。空乏層
の拡張は、例えば空乏層が形成されるＮ- ＳＯＩ層１
１３の不純物濃度を下げることにより行なっていた。
レイン領域１２１は、Ｐ型不純物拡散領域１１４から一
定距離Ｌ0 離れたＮ- ＳＯＩ層１１３の表面領域に形
成されている。動作時においてはゲート電極１１８下の
Ｐ型不純物拡散領域１１４表面が反転しここにチャネル
が形成される。なお、同図に示すように、Ｐ型不純物拡
散領域１１４の表面領域にソース電極Ｓに電気的に接続
するＰ+ 型不純物拡散領域１１５を形成する場合は、
Ｐ型不純物拡散領域１１４の電位をソース電極電位に固
定できる。Ｐ型不純物拡散領域１１４が電気的にフロー
ティング状態である場合に比べ、安定したしきい値特性
を得ることができる。図６（ｂ）は、素子に逆バイアス
がかけられているときのＮ- ＳＯＩ層１１３内にでき
る空乏層の広がりを図示したものである。上述する従来
のＮチャネルタイプのＭＯＳＦＥＴでは、Ｎ- ＳＯＩ
層１１３を電界緩和層として使用し、ＰＮ接合部に生じ
る空乏層ｄ01の範囲を広げることによって電界を緩和し
て逆バイアス時の素子の耐性を向上させていた。空乏層
の拡張は、例えば空乏層が形成されるＮ- ＳＯＩ層１
１３の不純物濃度を下げることにより行なっていた。
【０００４】上述の例はＮチャネルタイプのＭＯＳＦＥ
Ｔに関するものであるが、同一基板上には、ＣＭＯＳ
（Complementary MOS ）構造を構成するために、Ｐチ
ャネルタイプのＭＯＳＦＥＴも同時に形成されることが
多い。図７（ａ）は、上述したＮチャネルタイプのＭＯ
ＳＦＥＴと同じ基板に形成される従来のＰチャネルタイ
プのＭＯＳＦＥＴの構造を示すものである。Ｐ- 型半
導体基板１１１上に絶縁体層１１２とＮ- ＳＯＩ層１
１３とを有するＳＯＩ基板上に形成された従来のＰチャ
ネルタイプのプレーナ型ＭＯＳＦＥＴでは、Ｎ- ＳＯ
Ｉ層１１３の表面領域に、ソース電極Ｓに電気的に接続
されるＰ+ ソース領域１２４とチャネル領域となるＮ
型不純物拡散領域１３０とＰ-型ＬＤＤ（Lightly Dope
d Drain）領域１２７とが互いに隣接しあうように形成
されている。Ｐ+ ソース領域１２４とＰ- 型ＬＤＤ領
域１２７との間のＮ型不純物拡散領域１３０上にはＰ+
ソース領域１２４とＰ- 型ＬＤＤ領域１２７とに跨
るようにゲート酸化膜１２５が形成され、さらにその上
にゲート電極１２６が形成されている。また、Ｎ型不純
物拡散領域１３０から所定距離離れたＰ-型ＬＤＤ領域
１２７の表面領域には、ドレイン電極Ｄに接続されるＰ
+ ドレイン領域１２９が形成されている。
Ｔに関するものであるが、同一基板上には、ＣＭＯＳ
（Complementary MOS ）構造を構成するために、Ｐチ
ャネルタイプのＭＯＳＦＥＴも同時に形成されることが
多い。図７（ａ）は、上述したＮチャネルタイプのＭＯ
ＳＦＥＴと同じ基板に形成される従来のＰチャネルタイ
プのＭＯＳＦＥＴの構造を示すものである。Ｐ- 型半
導体基板１１１上に絶縁体層１１２とＮ- ＳＯＩ層１
１３とを有するＳＯＩ基板上に形成された従来のＰチャ
ネルタイプのプレーナ型ＭＯＳＦＥＴでは、Ｎ- ＳＯ
Ｉ層１１３の表面領域に、ソース電極Ｓに電気的に接続
されるＰ+ ソース領域１２４とチャネル領域となるＮ
型不純物拡散領域１３０とＰ-型ＬＤＤ（Lightly Dope
d Drain）領域１２７とが互いに隣接しあうように形成
されている。Ｐ+ ソース領域１２４とＰ- 型ＬＤＤ領
域１２７との間のＮ型不純物拡散領域１３０上にはＰ+
ソース領域１２４とＰ- 型ＬＤＤ領域１２７とに跨
るようにゲート酸化膜１２５が形成され、さらにその上
にゲート電極１２６が形成されている。また、Ｎ型不純
物拡散領域１３０から所定距離離れたＰ-型ＬＤＤ領域
１２７の表面領域には、ドレイン電極Ｄに接続されるＰ
+ ドレイン領域１２９が形成されている。
【０００５】なお、同図に示すように多くの場合、Ｐ+
ソース領域１２４に隣接してソース電極Ｓに電気的に
接続するＮ+ 型不純物拡散領域１２３が形成されてい
る。この構成により、Ｎ- ＳＯＩ層１１３を介してＮ
型不純物拡散領域１３０の電位をソース電極電位に固定
でき、安定したしきい値特性を得ることができる。上述
する従来のＰチャネルタイプのＭＯＳＦＥＴでは、Ｐ-
型ＬＤＤ領域１２７を電界緩和層として使用し、ＰＮ
接合によって生じる空乏層の範囲を広げることによって
電界を緩和して素子の耐性を向上させていた。図７
（ｂ）は、素子に逆バイアスがかかっている場合のＮ-
ＳＯＩ層１１３内にできる空乏層の広がりを図示した
ものである。空乏層はソース領域側からドレイン領域側
に伸びるが主にＰ- 型ＬＤＤ領域１２７内で広がって
いる。従来は、Ｐ- 型ＬＤＤ領域１２７の不純物濃度
を下げるとともにＰ- 型ＬＤＤ領域１２７の距離を横
方向に伸ばすことで空乏層ｄ0 の範囲を広げていた。
ソース領域１２４に隣接してソース電極Ｓに電気的に
接続するＮ+ 型不純物拡散領域１２３が形成されてい
る。この構成により、Ｎ- ＳＯＩ層１１３を介してＮ
型不純物拡散領域１３０の電位をソース電極電位に固定
でき、安定したしきい値特性を得ることができる。上述
する従来のＰチャネルタイプのＭＯＳＦＥＴでは、Ｐ-
型ＬＤＤ領域１２７を電界緩和層として使用し、ＰＮ
接合によって生じる空乏層の範囲を広げることによって
電界を緩和して素子の耐性を向上させていた。図７
（ｂ）は、素子に逆バイアスがかかっている場合のＮ-
ＳＯＩ層１１３内にできる空乏層の広がりを図示した
ものである。空乏層はソース領域側からドレイン領域側
に伸びるが主にＰ- 型ＬＤＤ領域１２７内で広がって
いる。従来は、Ｐ- 型ＬＤＤ領域１２７の不純物濃度
を下げるとともにＰ- 型ＬＤＤ領域１２７の距離を横
方向に伸ばすことで空乏層ｄ0 の範囲を広げていた。
【０００６】
【発明が解決しようとする課題】上述したように、図６
（ａ）に示す従来のＮチャネルタイプのＭＯＳＦＥＴの
耐圧特性を向上させるためには、逆バイアス時にＮ-
ＳＯＩ層１１３内に形成される空乏層の範囲をできるだ
け広げることが好ましい。そこで、この空乏層の端部
が、Ｎ+ ドレイン領域１２１の存在で制限されないよ
う、空乏層の拡大に伴い、Ｎ+ ドレイン領域１２１の
位置もＰ型不純物拡散領域１１４から離す必要があっ
た。よって、従来のＭＯＳＦＥＴでは、空乏層の広がり
により素子耐圧は向上するものの、同時にＰ型不純物拡
散領域１１４とＮ+ ドレイン領域１２１との距離Ｌ0も
広がってしまうため、素子面積が単純に増え、素子の高
密度化の要請に応えることが難しいという問題があっ
た。さらに、Ｐ型不純物拡散領域１１４とＮ+ ドレイ
ン領域１２１との距離Ｌ0を広げることに伴い、Ｎ- Ｓ
ＯＩ層１１３における電気的な抵抗成分が大きく、素子
のＯＮ抵抗の増大をも招いていた。また、素子面積の拡
大をできるだけ抑制しようとすれば、可能な限りＮ+
ドレイン領域１２１を空乏層の端部に近づけることが望
ましい。しかし、Ｎ+ ドレイン領域１２１はドレイン
電極Ｄとのオーミックな接続を確保するため高い不純物
濃度を有するので、図６（ｂ）中の空乏層ｄ03のよう
に、空乏層がＮ+ドレイン領域１２１に達した場合は、
そこで空乏層の伸びが急激に止まることにより、インパ
クトイオンが発生し素子の降伏が起こる虞れがあった。
よって、このような素子降伏を避けるには、空乏層とＮ
+ドレイン領域１２１の間にプロセスのばらつきも考慮
しながら、十分なマージンをとる必要があり、このこと
が素子面積をさらに広げ、またＯＮ抵抗を上昇させる結
果となっていた。
（ａ）に示す従来のＮチャネルタイプのＭＯＳＦＥＴの
耐圧特性を向上させるためには、逆バイアス時にＮ-
ＳＯＩ層１１３内に形成される空乏層の範囲をできるだ
け広げることが好ましい。そこで、この空乏層の端部
が、Ｎ+ ドレイン領域１２１の存在で制限されないよ
う、空乏層の拡大に伴い、Ｎ+ ドレイン領域１２１の
位置もＰ型不純物拡散領域１１４から離す必要があっ
た。よって、従来のＭＯＳＦＥＴでは、空乏層の広がり
により素子耐圧は向上するものの、同時にＰ型不純物拡
散領域１１４とＮ+ ドレイン領域１２１との距離Ｌ0も
広がってしまうため、素子面積が単純に増え、素子の高
密度化の要請に応えることが難しいという問題があっ
た。さらに、Ｐ型不純物拡散領域１１４とＮ+ ドレイ
ン領域１２１との距離Ｌ0を広げることに伴い、Ｎ- Ｓ
ＯＩ層１１３における電気的な抵抗成分が大きく、素子
のＯＮ抵抗の増大をも招いていた。また、素子面積の拡
大をできるだけ抑制しようとすれば、可能な限りＮ+
ドレイン領域１２１を空乏層の端部に近づけることが望
ましい。しかし、Ｎ+ ドレイン領域１２１はドレイン
電極Ｄとのオーミックな接続を確保するため高い不純物
濃度を有するので、図６（ｂ）中の空乏層ｄ03のよう
に、空乏層がＮ+ドレイン領域１２１に達した場合は、
そこで空乏層の伸びが急激に止まることにより、インパ
クトイオンが発生し素子の降伏が起こる虞れがあった。
よって、このような素子降伏を避けるには、空乏層とＮ
+ドレイン領域１２１の間にプロセスのばらつきも考慮
しながら、十分なマージンをとる必要があり、このこと
が素子面積をさらに広げ、またＯＮ抵抗を上昇させる結
果となっていた。
【０００７】一方、図７（ａ）に示すＰチャネルタイプ
のＭＯＳＦＥＴの場合でも、上述するＮチャネルタイプ
のＭＯＳＦＥＴの場合と同様に、素子の耐圧特性を向上
させるには、逆バイアス時にできる空乏層の範囲をでき
るだけ広げることが好ましく、換言すればＰ- 型ＬＤ
Ｄ領域１２７の距離をできるだけ長く伸ばすことが望ま
しい。しかしこれに伴い、Ｐ+ ドレイン領域１２９の
位置もＰ+ ソース領域１２４から離す必要があるため
素子面積が単純に増え、素子の高密度化の要請に応える
ことが困難であった。同時に、Ｐ- 型ＬＤＤ領域１２
７の距離を長く伸ばすことで電気的な抵抗成分が増大
し、素子のＯＮ抵抗の上昇を招いていた。また、Ｐチャ
ネルタイプのＭＯＳＦＥＴの場合でも、空乏層がＰ+
ドレイン領域１２９に達すると、不純物濃度の急激な変
化のため、空乏層の伸びが急激に止まり、インパクトイ
オンが発生し素子の降伏が起こる虞れがあった。よっ
て、空乏層とＰ+ ドレイン領域１２９との間にはプロ
セスのばらつきを考慮して十分なマージンをとるため、
Ｐ- 型ＬＤＤ領域１２７の距離をさらに伸ばす必要が
あり、このことがさらに素子面積を広げ、ＯＮ抵抗を上
昇させる結果となっていた。
のＭＯＳＦＥＴの場合でも、上述するＮチャネルタイプ
のＭＯＳＦＥＴの場合と同様に、素子の耐圧特性を向上
させるには、逆バイアス時にできる空乏層の範囲をでき
るだけ広げることが好ましく、換言すればＰ- 型ＬＤ
Ｄ領域１２７の距離をできるだけ長く伸ばすことが望ま
しい。しかしこれに伴い、Ｐ+ ドレイン領域１２９の
位置もＰ+ ソース領域１２４から離す必要があるため
素子面積が単純に増え、素子の高密度化の要請に応える
ことが困難であった。同時に、Ｐ- 型ＬＤＤ領域１２
７の距離を長く伸ばすことで電気的な抵抗成分が増大
し、素子のＯＮ抵抗の上昇を招いていた。また、Ｐチャ
ネルタイプのＭＯＳＦＥＴの場合でも、空乏層がＰ+
ドレイン領域１２９に達すると、不純物濃度の急激な変
化のため、空乏層の伸びが急激に止まり、インパクトイ
オンが発生し素子の降伏が起こる虞れがあった。よっ
て、空乏層とＰ+ ドレイン領域１２９との間にはプロ
セスのばらつきを考慮して十分なマージンをとるため、
Ｐ- 型ＬＤＤ領域１２７の距離をさらに伸ばす必要が
あり、このことがさらに素子面積を広げ、ＯＮ抵抗を上
昇させる結果となっていた。
【０００８】このように、ＮチャネルタイプのＭＯＳＦ
ＥＴの場合でもＰチャネルタイプのＭＯＳＦＥＴの場合
でも、より高い耐圧特性を得ようとすれば素子面積の増
大や素子のＯＮ抵抗の上昇が問題となっていた。本発明
の目的は、上述する問題に鑑み、高耐圧特性を保持した
まま素子面積の縮小化が可能な半導体装置を提供するこ
とである。また、本発明の別の目的は、安定した高耐圧
特性を有するとともに、低ＯＮ抵抗の半導体装置を提供
することである。
ＥＴの場合でもＰチャネルタイプのＭＯＳＦＥＴの場合
でも、より高い耐圧特性を得ようとすれば素子面積の増
大や素子のＯＮ抵抗の上昇が問題となっていた。本発明
の目的は、上述する問題に鑑み、高耐圧特性を保持した
まま素子面積の縮小化が可能な半導体装置を提供するこ
とである。また、本発明の別の目的は、安定した高耐圧
特性を有するとともに、低ＯＮ抵抗の半導体装置を提供
することである。
【０００９】
【課題を解決するための手段】本発明の半導体装置の第
１の特徴は、絶縁体上に形成された第１導電型の半導体
層と、この半導体層内に形成された電界効果型半導体素
子を有する半導体装置において、前記電界効果型半導体
素子が、前記半導体層の表面層に形成された第２導電型
の第１の不純物拡散領域と、この第１の不純物拡散領域
内の表面層に形成された第１導電型の第２の不純物拡散
領域からなるソース領域と、このソース領域と前記半導
体層に挟まれた前記第１の不純物拡散領域上に、前記ソ
ース領域と前記半導体層に跨るように形成されたゲート
絶縁層と、このゲート絶縁層上に形成されたゲート電極
と、前記半導体層の表面層の前記第１の不純物拡散領域
と離れた所定位置に形成された第１導電型の第３の不純
物拡散領域と、この第３の不純物拡散領域内の表面層に
形成された第１導電型の第４の不純物拡散領域とからな
るドレイン領域とを有し、前記第３の不純物拡散領域の
不純物濃度が、前記ドレイン領域の不純物濃度より低
く、前記半導体層の不純物濃度よりも高いことである。
上記本発明の第１の特徴によれば、素子に逆バイアスを
かけた場合、上層の空乏層の広がりは第３の不純物拡散
領域の存在により抑制されるので、空乏層が高不純物濃
度のドレイン領域に直接接して起こるインパクトイオン
の発生による素子降伏が起こりにくい。また、耐圧性は
第３の不純物拡散領域から半導体層の下層に伸びる空乏
層の広がりにより維持できる。この結果、高耐圧特性を
維持しながら素子面積の縮小化が可能となる。
１の特徴は、絶縁体上に形成された第１導電型の半導体
層と、この半導体層内に形成された電界効果型半導体素
子を有する半導体装置において、前記電界効果型半導体
素子が、前記半導体層の表面層に形成された第２導電型
の第１の不純物拡散領域と、この第１の不純物拡散領域
内の表面層に形成された第１導電型の第２の不純物拡散
領域からなるソース領域と、このソース領域と前記半導
体層に挟まれた前記第１の不純物拡散領域上に、前記ソ
ース領域と前記半導体層に跨るように形成されたゲート
絶縁層と、このゲート絶縁層上に形成されたゲート電極
と、前記半導体層の表面層の前記第１の不純物拡散領域
と離れた所定位置に形成された第１導電型の第３の不純
物拡散領域と、この第３の不純物拡散領域内の表面層に
形成された第１導電型の第４の不純物拡散領域とからな
るドレイン領域とを有し、前記第３の不純物拡散領域の
不純物濃度が、前記ドレイン領域の不純物濃度より低
く、前記半導体層の不純物濃度よりも高いことである。
上記本発明の第１の特徴によれば、素子に逆バイアスを
かけた場合、上層の空乏層の広がりは第３の不純物拡散
領域の存在により抑制されるので、空乏層が高不純物濃
度のドレイン領域に直接接して起こるインパクトイオン
の発生による素子降伏が起こりにくい。また、耐圧性は
第３の不純物拡散領域から半導体層の下層に伸びる空乏
層の広がりにより維持できる。この結果、高耐圧特性を
維持しながら素子面積の縮小化が可能となる。
【００１０】なお、本発明の第１の特徴において、前記
第３の不純物拡散領域が前記第１の不純物拡散領域側で
低く、前記ドレイン領域近傍で高い不純物濃度を有する
ようにしてもよい。こうすれば、空乏層端での不純物濃
度変化がより緩和でき、ドレイン領域近傍ではより効果
的に空乏層の広がりが阻止され、さらに素子の縮小化が
可能となる。本発明の半導体装置の第２の特徴は、絶縁
体上に形成された第１導電型の半導体層と、この半導体
層内に形成された電界効果型半導体素子を有する半導体
装置において、前記電界効果型半導体素子が、前記半導
体層の表面層に形成された第２導電型の第１の不純物拡
散領域と、この第１の不純物拡散領域内の表面層に形成
された第１導電型の第２の不純物拡散領域からなるソー
ス領域と、前記半導体層の表面層に、前記第１の不純物
拡散領域と側端部が接するように形成された第１導電型
の第３の不純物拡散領域と、前記ソース領域と前記第３
の不純部拡散領域に挟まれた前記第１の不純物拡散領域
上に、前記ソース領域と前記第３の不純物拡散領域に跨
るように形成されたゲート絶縁層と、このゲート絶縁層
上に形成されたゲート電極と、前記第３の不純物拡散領
域内の表面層に形成された第１導電型の第４の不純物拡
散領域とからなるドレイン領域とを有し、前記第３の不
純物拡散領域の不純物濃度を、前記ドレイン領域の不純
物濃度より低く、前記半導体層の不純物濃度より高く設
定するとともに、前記第１の不純物拡散領域側で低く、
前記ドレイン領域近傍で高くしたことである。
第３の不純物拡散領域が前記第１の不純物拡散領域側で
低く、前記ドレイン領域近傍で高い不純物濃度を有する
ようにしてもよい。こうすれば、空乏層端での不純物濃
度変化がより緩和でき、ドレイン領域近傍ではより効果
的に空乏層の広がりが阻止され、さらに素子の縮小化が
可能となる。本発明の半導体装置の第２の特徴は、絶縁
体上に形成された第１導電型の半導体層と、この半導体
層内に形成された電界効果型半導体素子を有する半導体
装置において、前記電界効果型半導体素子が、前記半導
体層の表面層に形成された第２導電型の第１の不純物拡
散領域と、この第１の不純物拡散領域内の表面層に形成
された第１導電型の第２の不純物拡散領域からなるソー
ス領域と、前記半導体層の表面層に、前記第１の不純物
拡散領域と側端部が接するように形成された第１導電型
の第３の不純物拡散領域と、前記ソース領域と前記第３
の不純部拡散領域に挟まれた前記第１の不純物拡散領域
上に、前記ソース領域と前記第３の不純物拡散領域に跨
るように形成されたゲート絶縁層と、このゲート絶縁層
上に形成されたゲート電極と、前記第３の不純物拡散領
域内の表面層に形成された第１導電型の第４の不純物拡
散領域とからなるドレイン領域とを有し、前記第３の不
純物拡散領域の不純物濃度を、前記ドレイン領域の不純
物濃度より低く、前記半導体層の不純物濃度より高く設
定するとともに、前記第１の不純物拡散領域側で低く、
前記ドレイン領域近傍で高くしたことである。
【００１１】上記本発明の第２の特徴によれば、第３の
不純物拡散領域の不純物濃度が第１の不純物拡散領域側
で低く、ドレイン領域近傍で高く設定されているので、
素子に逆バイアスをかけた場合、上層の空乏層の広がり
が第３の不純物拡散領域中で抑制され、空乏層が高不純
物濃度のドレイン領域に直接接して起こるインパクトイ
オンの発生による素子降伏が起こりにくい。また、耐圧
性は第３の不純物拡散領域から半導体層の下層に伸びる
空乏層の広がりにより維持できる。さらに、第３の不純
物拡散領域を第１の不純物拡散領域と接するように形成
しているので、動作時においては、低不純物濃度の半導
体層をドレイン電流が流れることがなく、ここでの大き
な抵抗成分が出力電流に多大な影響を与えることがな
い。この結果、高耐圧特性を維持しながら素子面積の縮
小化、ＯＮ抵抗の低減が可能となる。本発明の第３の特
徴は、絶縁体上に形成された第１導電型の半導体層と、
この半導体層内に形成された電界効果型半導体素子を有
する半導体装置において、前記電界効果型半導体素子
が、前記半導体層の表面層に形成された第１導電型の第
１の不純物拡散領域と、この第１の不純物拡散領域内の
表面層に形成された第２導電型の第２の不純物拡散領域
からなるソース領域と、前記半導体層の表面層に、前記
第１の不純物拡散領域と側端部が接するように形成され
た第２導電型の第３の不純物拡散領域と、前記ソース領
域と前記第３の不純物拡散領域に挟まれた前記第１の不
純物拡散領域上に、前記ソース領域と前記第３の不純物
拡散領域に跨るように形成されたゲート絶縁層と、この
ゲート絶縁層上に形成されたゲート電極と、前記第３の
不純物拡散領域内の表面層に形成された第２導電型の第
４の不純物拡散領域とからなるドレイン領域とを有し、
前記第３の不純物拡散領域の深さを、前記絶縁体上にお
ける第１導電型の半導体層の厚さ未満の深さであって、
かつ前記電界効果型半導体素子に逆バイアスが印加され
た際に、前記ゲート電極の下方から前記第３の不純物拡
散領域周囲に広がる空乏層と前記絶縁体の界面近傍に広
がる空乏層が一体化される深さとしたことである。
不純物拡散領域の不純物濃度が第１の不純物拡散領域側
で低く、ドレイン領域近傍で高く設定されているので、
素子に逆バイアスをかけた場合、上層の空乏層の広がり
が第３の不純物拡散領域中で抑制され、空乏層が高不純
物濃度のドレイン領域に直接接して起こるインパクトイ
オンの発生による素子降伏が起こりにくい。また、耐圧
性は第３の不純物拡散領域から半導体層の下層に伸びる
空乏層の広がりにより維持できる。さらに、第３の不純
物拡散領域を第１の不純物拡散領域と接するように形成
しているので、動作時においては、低不純物濃度の半導
体層をドレイン電流が流れることがなく、ここでの大き
な抵抗成分が出力電流に多大な影響を与えることがな
い。この結果、高耐圧特性を維持しながら素子面積の縮
小化、ＯＮ抵抗の低減が可能となる。本発明の第３の特
徴は、絶縁体上に形成された第１導電型の半導体層と、
この半導体層内に形成された電界効果型半導体素子を有
する半導体装置において、前記電界効果型半導体素子
が、前記半導体層の表面層に形成された第１導電型の第
１の不純物拡散領域と、この第１の不純物拡散領域内の
表面層に形成された第２導電型の第２の不純物拡散領域
からなるソース領域と、前記半導体層の表面層に、前記
第１の不純物拡散領域と側端部が接するように形成され
た第２導電型の第３の不純物拡散領域と、前記ソース領
域と前記第３の不純物拡散領域に挟まれた前記第１の不
純物拡散領域上に、前記ソース領域と前記第３の不純物
拡散領域に跨るように形成されたゲート絶縁層と、この
ゲート絶縁層上に形成されたゲート電極と、前記第３の
不純物拡散領域内の表面層に形成された第２導電型の第
４の不純物拡散領域とからなるドレイン領域とを有し、
前記第３の不純物拡散領域の深さを、前記絶縁体上にお
ける第１導電型の半導体層の厚さ未満の深さであって、
かつ前記電界効果型半導体素子に逆バイアスが印加され
た際に、前記ゲート電極の下方から前記第３の不純物拡
散領域周囲に広がる空乏層と前記絶縁体の界面近傍に広
がる空乏層が一体化される深さとしたことである。
【００１２】上記本発明の第３の特徴によれば、素子に
逆バイアスを印加した場合においてチャネル領域から第
３の不純物拡散領域の周囲に広がった空乏層と絶縁体周
囲に形成される空乏層がつながって一体化することによ
り、実質的に広い裾野をもつ広範囲の空乏層を形成でき
る。このため、大幅にＭＯＳＦＥＴの耐圧特性を上げる
ことができる。また、動作時においては、ドレイン電流
が厚みのある第３の不純物拡散領域全体に広がって流れ
るためＯＮ抵抗を低下させることもできる。本発明の第
４の特徴は、絶縁体上に形成された第１導電型の半導体
層と、この半導体層内に形成された電界効果型半導体素
子を有する半導体装置において、前記電界効果型半導体
素子が、前記半導体層の表面層に形成された第１導電型
の第１の不純物拡散領域と、この第１の不純物拡散領域
内の表面層に形成された第２導電型の第２の不純物拡散
領域からなるソース領域と、前記半導体層の表面層に、
前記第１の不純物拡散領域と側端部が接するように形成
された第２導電型の第３の不純物拡散領域と、前記ソー
ス領域と前記第３の不純物拡散領域に挟まれた前記第１
の不純物拡散領域上に、前記ソース領域と前記第３の不
純物拡散領域に跨るように形成されたゲート絶縁層と、
このゲート絶縁層上に形成されたゲート電極と、前記第
３の不純物拡散領域内の表面層に形成された第２導電型
の第４の不純物拡散領域とからなるドレイン領域とを有
し、前記第３の不純物拡散領域の深さを、前記絶縁体上
における第１導電型の半導体層の厚さの１／３以上２／
３以下としたことである。
逆バイアスを印加した場合においてチャネル領域から第
３の不純物拡散領域の周囲に広がった空乏層と絶縁体周
囲に形成される空乏層がつながって一体化することによ
り、実質的に広い裾野をもつ広範囲の空乏層を形成でき
る。このため、大幅にＭＯＳＦＥＴの耐圧特性を上げる
ことができる。また、動作時においては、ドレイン電流
が厚みのある第３の不純物拡散領域全体に広がって流れ
るためＯＮ抵抗を低下させることもできる。本発明の第
４の特徴は、絶縁体上に形成された第１導電型の半導体
層と、この半導体層内に形成された電界効果型半導体素
子を有する半導体装置において、前記電界効果型半導体
素子が、前記半導体層の表面層に形成された第１導電型
の第１の不純物拡散領域と、この第１の不純物拡散領域
内の表面層に形成された第２導電型の第２の不純物拡散
領域からなるソース領域と、前記半導体層の表面層に、
前記第１の不純物拡散領域と側端部が接するように形成
された第２導電型の第３の不純物拡散領域と、前記ソー
ス領域と前記第３の不純物拡散領域に挟まれた前記第１
の不純物拡散領域上に、前記ソース領域と前記第３の不
純物拡散領域に跨るように形成されたゲート絶縁層と、
このゲート絶縁層上に形成されたゲート電極と、前記第
３の不純物拡散領域内の表面層に形成された第２導電型
の第４の不純物拡散領域とからなるドレイン領域とを有
し、前記第３の不純物拡散領域の深さを、前記絶縁体上
における第１導電型の半導体層の厚さの１／３以上２／
３以下としたことである。
【００１３】上記本発明の第４の特徴によれば、第３の
不純物拡散領域の深さが絶縁体上の半導体層の１／３以
上２／３以下に設定されているので、素子に逆バイアス
を印加した場合に、チャネル領域から第３の不純物拡散
領域の周囲に広がった空乏層と絶縁体周囲に形成される
空乏層をつないで一体化させ、実質的に広い裾野をもつ
広範囲の空乏層を形成することができる。このため、大
幅にＭＯＳＦＥＴの耐圧特性を上げることができる。ま
た、動作時においては、ドレイン電流が厚みのある第３
の不純物拡散領域全体に広がって流れるためＯＮ抵抗を
低下させることもできる。なお、上記本発明の第３およ
び第４の特徴において、前記第３の不純物拡散領域が、
前記第１の不純物拡散領域側で低く、前記ドレイン領域
近傍で高い不純物濃度を有するものであってもよい。こ
の場合は、空乏層がドレイン領域に達するのを確実に阻
止し、インパクトイオンの発生による素子のブレークダ
ウンを抑制できる。
不純物拡散領域の深さが絶縁体上の半導体層の１／３以
上２／３以下に設定されているので、素子に逆バイアス
を印加した場合に、チャネル領域から第３の不純物拡散
領域の周囲に広がった空乏層と絶縁体周囲に形成される
空乏層をつないで一体化させ、実質的に広い裾野をもつ
広範囲の空乏層を形成することができる。このため、大
幅にＭＯＳＦＥＴの耐圧特性を上げることができる。ま
た、動作時においては、ドレイン電流が厚みのある第３
の不純物拡散領域全体に広がって流れるためＯＮ抵抗を
低下させることもできる。なお、上記本発明の第３およ
び第４の特徴において、前記第３の不純物拡散領域が、
前記第１の不純物拡散領域側で低く、前記ドレイン領域
近傍で高い不純物濃度を有するものであってもよい。こ
の場合は、空乏層がドレイン領域に達するのを確実に阻
止し、インパクトイオンの発生による素子のブレークダ
ウンを抑制できる。
【００１４】
【発明の実施の形態】（第１の実施の形態）図１（ａ）
は、第１の実施の形態におけるＳＯＩ基板上に形成した
ＮチャネルタイプのＭＯＳＦＥＴの構造を示す素子の一
部断面図である。この第１の実施の形態に係るＭＯＳＦ
ＥＴの主な特徴は、従来のＭＯＳＦＥＴの構造と異な
り、Ｎ+ ドレイン領域２１の周囲に、Ｎ型不純物濃度
がＮ- ＳＯＩ層１３より高くＮ+ ドレイン領域２１よ
り低いＮ型不純物拡散領域２０とＮウェル１９を有して
いることである。その結果、従来のＭＯＳＦＥＴに比較
し、Ｎ+ ドレイン領域２１とＰ型不純物拡散領域１４
との距離Ｌ1 が大幅に短縮化され、素子の小型化が図
られる。以下、このパワーＭＯＳＦＥＴの構造につい
て、図面を参照しながらより詳細な説明を行なう。な
お、ここでは、設計耐圧約２００ＶのＭＯＳＦＥＴを例
にとって説明する。図１（ａ）に示すように、第１の実
施の形態に係る高耐圧ＭＯＳＦＥＴでは、Ｐ- 型シリ
コン等のＰ- 型半導体基板１１上に厚み約１μｍのＳ
ｉＯ2 層からなる絶縁体層１２と、膜厚約１０μｍ、
Ｎ型不純物濃度約１０14ｃｍ-3のシリコンのＮ- ＳＯ
Ｉ層（半導体層）１３とを有するＳＯＩ基板を使用す
る。
は、第１の実施の形態におけるＳＯＩ基板上に形成した
ＮチャネルタイプのＭＯＳＦＥＴの構造を示す素子の一
部断面図である。この第１の実施の形態に係るＭＯＳＦ
ＥＴの主な特徴は、従来のＭＯＳＦＥＴの構造と異な
り、Ｎ+ ドレイン領域２１の周囲に、Ｎ型不純物濃度
がＮ- ＳＯＩ層１３より高くＮ+ ドレイン領域２１よ
り低いＮ型不純物拡散領域２０とＮウェル１９を有して
いることである。その結果、従来のＭＯＳＦＥＴに比較
し、Ｎ+ ドレイン領域２１とＰ型不純物拡散領域１４
との距離Ｌ1 が大幅に短縮化され、素子の小型化が図
られる。以下、このパワーＭＯＳＦＥＴの構造につい
て、図面を参照しながらより詳細な説明を行なう。な
お、ここでは、設計耐圧約２００ＶのＭＯＳＦＥＴを例
にとって説明する。図１（ａ）に示すように、第１の実
施の形態に係る高耐圧ＭＯＳＦＥＴでは、Ｐ- 型シリ
コン等のＰ- 型半導体基板１１上に厚み約１μｍのＳ
ｉＯ2 層からなる絶縁体層１２と、膜厚約１０μｍ、
Ｎ型不純物濃度約１０14ｃｍ-3のシリコンのＮ- ＳＯ
Ｉ層（半導体層）１３とを有するＳＯＩ基板を使用す
る。
【００１５】Ｎ- ＳＯＩ層１３の所定表面領域には、
ソース電極Ｓに電気的に接続する不純物濃度約１０20ｃ
ｍ-3のＮ+ ソース領域（第２の不純物拡散領域）１６
とその周囲の不純物濃度約１０17ｃｍ-3のＰ型不純物拡
散領域（第１の不純物拡散領域）１４が二重拡散法で形
成されている。Ｎ+ ソース領域１６とＮ- ＳＯＩ層１
３との間のＰ型不純物拡散領域１４上には隣接領域にオ
ーバラップするように膜厚約５０ｎｍ〜５００ｎｍの薄
いゲート酸化膜１７と多結晶シリコン膜によるゲート電
極１８が形成されている。動作時においてはゲート電極
１８下のＰ型不純物拡散領域１４表面にＮチャネルが形
成される。なお、同図に示すように、ＯＮ特性の安定化
のため、Ｐ+ 型不純物拡散領域１５をＰ型不純物拡散
領域１４の表面領域に形成し、これをソース電極Ｓに短
絡させ、Ｐ型不純物拡散領域１４の電位をソース電極電
位に固定してもよい。チャネル端となるＰ型不純物拡散
領域１４端から距離Ｌ1 離れた基板表面領域にはＮ+
ドレイン領域（第４の不純物拡散領域）２１が形成され
ており、その周囲にＮ型不純物拡散領域（第２のウェ
ル）２０とＮウェル（第１のウェル）１９が形成されて
いる。これらＮ型不純物拡散領域２０およびＮウェル１
９（第３の不純物拡散領域）の不純物濃度は、Ｎ- Ｓ
ＯＩ層１３より高くＮ+ ドレイン領域２１より低い１
０14ｃｍ-3〜１０19ｃｍ-3の範囲内とする。例えば、Ｎ
+ドレイン領域２１の不純物濃度を１０19ｃｍ-3〜１０
20ｃｍ-3とすると、Ｎ型不純物拡散領域２０の不純物濃
度を約１０17ｃｍ-3、Ｎウェル１９の不純物濃度を約１
０16ｃｍ-3とすることが好ましい。
ソース電極Ｓに電気的に接続する不純物濃度約１０20ｃ
ｍ-3のＮ+ ソース領域（第２の不純物拡散領域）１６
とその周囲の不純物濃度約１０17ｃｍ-3のＰ型不純物拡
散領域（第１の不純物拡散領域）１４が二重拡散法で形
成されている。Ｎ+ ソース領域１６とＮ- ＳＯＩ層１
３との間のＰ型不純物拡散領域１４上には隣接領域にオ
ーバラップするように膜厚約５０ｎｍ〜５００ｎｍの薄
いゲート酸化膜１７と多結晶シリコン膜によるゲート電
極１８が形成されている。動作時においてはゲート電極
１８下のＰ型不純物拡散領域１４表面にＮチャネルが形
成される。なお、同図に示すように、ＯＮ特性の安定化
のため、Ｐ+ 型不純物拡散領域１５をＰ型不純物拡散
領域１４の表面領域に形成し、これをソース電極Ｓに短
絡させ、Ｐ型不純物拡散領域１４の電位をソース電極電
位に固定してもよい。チャネル端となるＰ型不純物拡散
領域１４端から距離Ｌ1 離れた基板表面領域にはＮ+
ドレイン領域（第４の不純物拡散領域）２１が形成され
ており、その周囲にＮ型不純物拡散領域（第２のウェ
ル）２０とＮウェル（第１のウェル）１９が形成されて
いる。これらＮ型不純物拡散領域２０およびＮウェル１
９（第３の不純物拡散領域）の不純物濃度は、Ｎ- Ｓ
ＯＩ層１３より高くＮ+ ドレイン領域２１より低い１
０14ｃｍ-3〜１０19ｃｍ-3の範囲内とする。例えば、Ｎ
+ドレイン領域２１の不純物濃度を１０19ｃｍ-3〜１０
20ｃｍ-3とすると、Ｎ型不純物拡散領域２０の不純物濃
度を約１０17ｃｍ-3、Ｎウェル１９の不純物濃度を約１
０16ｃｍ-3とすることが好ましい。
【００１６】図１（ｂ）は、第１の実施の形態に係るＭ
ＯＳＦＥＴに逆バイアスをかけた際、素子内に形成され
る空乏層の様子を示した図である。従来のＭＯＳＦＥＴ
構造では、図６（ｂ）に示したように、逆バイアス時の
空乏層は、Ｎ- ＳＯＩ層１１３の不純物濃度の低下に
伴いほぼ単純に広がり、空乏層の境界線ｄ01〜ｄ03は、
Ｐ型不純物拡散領域１１４とＮ- ＳＯＩ層１１３のＰ
Ｎ接合部形状に応じた碗状を示していた。これに対し、
第１の実施の形態のＭＯＳＦＥＴでは、図１（ｂ）に示
すように、上層の空乏層は、Ｎ+ ドレイン領域２１の
周囲に設けたＮ型不純物拡散領域２０の存在によりＮ+
ドレイン領域２１の手前で伸びが抑制されているが、
これより下層の空乏層はＮウェル１９中を広がりさらに
絶縁体層１２表面にまで長く伸び、絶縁体層１２の周囲
に形成される空乏層とつながって一体化している。即
ち、Ｎ+ ドレイン領域２１の周囲に設けたＮ型不純物
拡散領域２０の存在によりＮ+ ドレイン領域２１とＰ
型不純物拡散領域１４との距離Ｌ1 をある程度狭くし
ても、空乏層ｄ1 がＮ+ ドレイン領域２１に直接接す
ることがなく、また急激な不純物濃度の変化が緩和され
るため、インパクトイオンの発生を伴う素子降伏が起こ
らず安定した特性を得ることができるとともに、耐圧特
性はＮ-ＳＯＩ層１３の下層に広がる空乏層ｄ1の存在に
より確保できる。
ＯＳＦＥＴに逆バイアスをかけた際、素子内に形成され
る空乏層の様子を示した図である。従来のＭＯＳＦＥＴ
構造では、図６（ｂ）に示したように、逆バイアス時の
空乏層は、Ｎ- ＳＯＩ層１１３の不純物濃度の低下に
伴いほぼ単純に広がり、空乏層の境界線ｄ01〜ｄ03は、
Ｐ型不純物拡散領域１１４とＮ- ＳＯＩ層１１３のＰ
Ｎ接合部形状に応じた碗状を示していた。これに対し、
第１の実施の形態のＭＯＳＦＥＴでは、図１（ｂ）に示
すように、上層の空乏層は、Ｎ+ ドレイン領域２１の
周囲に設けたＮ型不純物拡散領域２０の存在によりＮ+
ドレイン領域２１の手前で伸びが抑制されているが、
これより下層の空乏層はＮウェル１９中を広がりさらに
絶縁体層１２表面にまで長く伸び、絶縁体層１２の周囲
に形成される空乏層とつながって一体化している。即
ち、Ｎ+ ドレイン領域２１の周囲に設けたＮ型不純物
拡散領域２０の存在によりＮ+ ドレイン領域２１とＰ
型不純物拡散領域１４との距離Ｌ1 をある程度狭くし
ても、空乏層ｄ1 がＮ+ ドレイン領域２１に直接接す
ることがなく、また急激な不純物濃度の変化が緩和され
るため、インパクトイオンの発生を伴う素子降伏が起こ
らず安定した特性を得ることができるとともに、耐圧特
性はＮ-ＳＯＩ層１３の下層に広がる空乏層ｄ1の存在に
より確保できる。
【００１７】この結果、例えば従来のＭＯＳＦＥＴにお
いて、２００Ｖの耐圧特性を得るために約３０μｍ必要
とされていたＰ型不純物拡散領域１４とＮ+ ドレイン
領域２１との距離Ｌ1 を約１／２である１５μｍ程度
にまで狭くすることができる。よって、素子面積として
は従来のものに比べ３０％以上の縮小化が可能となる。
図１（ａ）では、Ｎ+ ドレイン領域２１の周囲に不純
物濃度が段階的に異なるように、２種のＮ型不純物拡散
領域２０とＮウェル１９を形成しているが、さらに不純
物濃度を多段階あるいは連続にドレイン領域に近づくほ
ど高くなるように傾斜化すれば、急激な不純物濃度変化
がより緩和され、インパクトイオンの発生が確実に阻止
できる。なお、図２に示すように、Ｎウェル１９のみを
設けた場合においても、その不純物濃度がＮ- ＳＯＩ
層１３より高く、Ｎ+ ドレイン領域２１よりは低い、
例えば１０14ｃｍ-3〜１０19ｃｍ-3程度の範囲内にあれ
ば、同様の効果が期待できる。この場合、２００Ｖの耐
圧特性を得るために必要なＰ型不純物拡散領域１４とＮ
+ ドレイン領域２１との距離Ｌ1 は約２０μｍ程度に
なる。第１の実施の形態に係るＭＯＳＦＥＴは通常のＭ
ＯＳＦＥＴの作製方法とほぼ同様な工程で作製すること
が可能である。以下、簡単にその作製手順について説明
する。
いて、２００Ｖの耐圧特性を得るために約３０μｍ必要
とされていたＰ型不純物拡散領域１４とＮ+ ドレイン
領域２１との距離Ｌ1 を約１／２である１５μｍ程度
にまで狭くすることができる。よって、素子面積として
は従来のものに比べ３０％以上の縮小化が可能となる。
図１（ａ）では、Ｎ+ ドレイン領域２１の周囲に不純
物濃度が段階的に異なるように、２種のＮ型不純物拡散
領域２０とＮウェル１９を形成しているが、さらに不純
物濃度を多段階あるいは連続にドレイン領域に近づくほ
ど高くなるように傾斜化すれば、急激な不純物濃度変化
がより緩和され、インパクトイオンの発生が確実に阻止
できる。なお、図２に示すように、Ｎウェル１９のみを
設けた場合においても、その不純物濃度がＮ- ＳＯＩ
層１３より高く、Ｎ+ ドレイン領域２１よりは低い、
例えば１０14ｃｍ-3〜１０19ｃｍ-3程度の範囲内にあれ
ば、同様の効果が期待できる。この場合、２００Ｖの耐
圧特性を得るために必要なＰ型不純物拡散領域１４とＮ
+ ドレイン領域２１との距離Ｌ1 は約２０μｍ程度に
なる。第１の実施の形態に係るＭＯＳＦＥＴは通常のＭ
ＯＳＦＥＴの作製方法とほぼ同様な工程で作製すること
が可能である。以下、簡単にその作製手順について説明
する。
【００１８】まず、Ｐ型のＳｉ単結晶基板（Ｐ- 型半
導体基板）１１表面を熱酸化して絶縁体層１２となる膜
厚約１μｍのＳｉＯ2 層を形成し、さらにこの絶縁体
層１２上に減圧ＣＶＤ（ＬＰＣＶＤ）法等を用いて、リ
ン（Ｐ）を約１０14ｃｍ-3程度ドーピングしたシリコン
のＮ- ＳＯＩ層１３を形成する。こうしてＳＯＩ基板
を作る。なお、この他にもＳＯＩ基板の作製方法として
は、「ウェハ接着（張り合わせ）法」と呼ばれる片面を
酸化した二枚のウェハを張り合わせて一方のウェハの面
を削って薄くする方式や、「ＳＩＭＯＸ（Separation
by ImplantedOxygen）」と呼ばれるウェハ内部に酸素
原子をイオン注入して絶縁体層を形成する方法等を用い
ることができる。次に、Ｎ- ＳＯＩ層１３の表面を熱
酸化することによりフィールド酸化膜を形成し、このフ
ィールド酸化膜をパターニングし、そのパターンをマス
クとして用いてイオン注入を行ない、アニールによって
Ｎウェル１９を形成する。その後フィールド酸化膜をエ
ッチング除去し、再度Ｎ- ＳＯＩ層１３の表面を露出
させる。基板表面を熱酸化することにより、Ｎ- ＳＯ
Ｉ層１３上に、膜厚約５０ｎｍ〜５００ｎｍのゲート酸
化膜１７を形成する。
導体基板）１１表面を熱酸化して絶縁体層１２となる膜
厚約１μｍのＳｉＯ2 層を形成し、さらにこの絶縁体
層１２上に減圧ＣＶＤ（ＬＰＣＶＤ）法等を用いて、リ
ン（Ｐ）を約１０14ｃｍ-3程度ドーピングしたシリコン
のＮ- ＳＯＩ層１３を形成する。こうしてＳＯＩ基板
を作る。なお、この他にもＳＯＩ基板の作製方法として
は、「ウェハ接着（張り合わせ）法」と呼ばれる片面を
酸化した二枚のウェハを張り合わせて一方のウェハの面
を削って薄くする方式や、「ＳＩＭＯＸ（Separation
by ImplantedOxygen）」と呼ばれるウェハ内部に酸素
原子をイオン注入して絶縁体層を形成する方法等を用い
ることができる。次に、Ｎ- ＳＯＩ層１３の表面を熱
酸化することによりフィールド酸化膜を形成し、このフ
ィールド酸化膜をパターニングし、そのパターンをマス
クとして用いてイオン注入を行ない、アニールによって
Ｎウェル１９を形成する。その後フィールド酸化膜をエ
ッチング除去し、再度Ｎ- ＳＯＩ層１３の表面を露出
させる。基板表面を熱酸化することにより、Ｎ- ＳＯ
Ｉ層１３上に、膜厚約５０ｎｍ〜５００ｎｍのゲート酸
化膜１７を形成する。
【００１９】さらに、ゲート酸化膜１７上にＬＰＣＶＤ
法を用いて膜厚約５００μｍのリン（Ｐ）をドーピング
した多結晶Ｓｉ膜を形成する。これを通常のフォトリソ
グラフィ工程を用いてパターニングし、ゲート電極１８
を形成する。さらにゲート電極１８が形成された基板表
面にレジスト膜を形成し、これをパターニングし、この
レジストパターンとゲート電極１８とを注入マスクとし
て、イオン注入法によりＢ（硼素）等のＰ型不純物イオ
ンを所定条件で基板表面に注入する。一方、Ｎウェル１
９内にもレジストパターンをマスクとしてＮ型不純物イ
オンの注入を行なう。この後、基板のアニールを行な
い、約２μｍ〜３μｍの拡散深さを有するＰ型不純物拡
散領域１４とＮ型不純物拡散領域２０を形成する。さら
に、レジストパターンを再度形成し、ゲート電極１８パ
ターンとこのレジストパターンを注入マスクとしてリン
（Ｐ）等のＮ型不純物イオンを注入する。この後基板の
アニールを行ない、Ｐ型不純物拡散領域１４内には約
０．２μｍ〜０．３μｍの拡散深さを有するＮ+ソース
領域１６を、Ｎ型不純物拡散領域２０内にはＮ+ ドレ
イン領域２１を同時に形成する。なお、先にＰ型不純物
拡散領域１４内に硼素（Ｂ）イオン等のＰ型不純物イオ
ンを注入しておき、同時にアニールによりＰ+ 型不純
物拡散領域１５を形成してもよい。
法を用いて膜厚約５００μｍのリン（Ｐ）をドーピング
した多結晶Ｓｉ膜を形成する。これを通常のフォトリソ
グラフィ工程を用いてパターニングし、ゲート電極１８
を形成する。さらにゲート電極１８が形成された基板表
面にレジスト膜を形成し、これをパターニングし、この
レジストパターンとゲート電極１８とを注入マスクとし
て、イオン注入法によりＢ（硼素）等のＰ型不純物イオ
ンを所定条件で基板表面に注入する。一方、Ｎウェル１
９内にもレジストパターンをマスクとしてＮ型不純物イ
オンの注入を行なう。この後、基板のアニールを行な
い、約２μｍ〜３μｍの拡散深さを有するＰ型不純物拡
散領域１４とＮ型不純物拡散領域２０を形成する。さら
に、レジストパターンを再度形成し、ゲート電極１８パ
ターンとこのレジストパターンを注入マスクとしてリン
（Ｐ）等のＮ型不純物イオンを注入する。この後基板の
アニールを行ない、Ｐ型不純物拡散領域１４内には約
０．２μｍ〜０．３μｍの拡散深さを有するＮ+ソース
領域１６を、Ｎ型不純物拡散領域２０内にはＮ+ ドレ
イン領域２１を同時に形成する。なお、先にＰ型不純物
拡散領域１４内に硼素（Ｂ）イオン等のＰ型不純物イオ
ンを注入しておき、同時にアニールによりＰ+ 型不純
物拡散領域１５を形成してもよい。
【００２０】以上の工程により、図１（ａ）に示す第１
の実施の形態に係るＭＯＳＦＥＴを形成できる。なお、
通常は、定格電流値にあわせた何百〜何千という多数の
素子が１チップ上に形成されることになる。また、後に
述べるように、同一基板上にＣＭＯＳ構造を形成する場
合は、Ｎウェル１９やＮ型不純物拡散領域２０等は、Ｐ
チャネルタイプＭＯＳＦＥＴの製造工程で併せて形成す
ることができるため、上述した第１の実施の形態に係る
ＭＯＳＦＥＴを作製する上で基板全体としての製造工程
に大幅な負担を生じることもない。 （第２の実施の形態）図３（ａ）は、第２の実施の形態
におけるＳＯＩ基板上に形成したＮチャネルタイプのＭ
ＯＳＦＥＴの構造を示す素子の一部断面図である。この
第２の実施の形態に係るＭＯＳＦＥＴの主な特徴は、Ｎ
+ ドレイン領域２１の周囲に、Ｎ型不純物濃度がＮ-
ＳＯＩ層１３より高く、Ｎ+ ドレイン領域２１より低
いＮ型不純物拡散領域２０とＮウェル１９を有してお
り、かつＮウェル１９が、Ｐ型不純物拡散領域１４とそ
の側端部で接するように形成されていることである。そ
の結果、第１の実施の形態に係るＭＯＳＦＥＴと同様、
Ｎ+ ドレイン領域２１とＰ型不純物拡散領域１４との
距離Ｌ1 が大幅に短縮化され、素子面積を縮小化でき
るとともに、動作時のＯＮ抵抗を低下した素子を実現す
ることができる。
の実施の形態に係るＭＯＳＦＥＴを形成できる。なお、
通常は、定格電流値にあわせた何百〜何千という多数の
素子が１チップ上に形成されることになる。また、後に
述べるように、同一基板上にＣＭＯＳ構造を形成する場
合は、Ｎウェル１９やＮ型不純物拡散領域２０等は、Ｐ
チャネルタイプＭＯＳＦＥＴの製造工程で併せて形成す
ることができるため、上述した第１の実施の形態に係る
ＭＯＳＦＥＴを作製する上で基板全体としての製造工程
に大幅な負担を生じることもない。 （第２の実施の形態）図３（ａ）は、第２の実施の形態
におけるＳＯＩ基板上に形成したＮチャネルタイプのＭ
ＯＳＦＥＴの構造を示す素子の一部断面図である。この
第２の実施の形態に係るＭＯＳＦＥＴの主な特徴は、Ｎ
+ ドレイン領域２１の周囲に、Ｎ型不純物濃度がＮ-
ＳＯＩ層１３より高く、Ｎ+ ドレイン領域２１より低
いＮ型不純物拡散領域２０とＮウェル１９を有してお
り、かつＮウェル１９が、Ｐ型不純物拡散領域１４とそ
の側端部で接するように形成されていることである。そ
の結果、第１の実施の形態に係るＭＯＳＦＥＴと同様、
Ｎ+ ドレイン領域２１とＰ型不純物拡散領域１４との
距離Ｌ1 が大幅に短縮化され、素子面積を縮小化でき
るとともに、動作時のＯＮ抵抗を低下した素子を実現す
ることができる。
【００２１】以下、第２の実施の形態に係るＮチャネル
タイプＭＯＳＦＥＴの構造について、図面を参照しなが
らより詳細に説明する。なお、ここでは、設計耐圧約２
００ＶのＭＯＳＦＥＴを例にとって説明する。図３
（ａ）に示すように、第２の実施の形態に係るＮチャネ
ルタイプのＭＯＳＦＥＴでは、Ｐ- 型シリコン基板１
１上に厚み約１μｍのＳｉＯ2 層からなる絶縁体層１
２と、膜厚約１０μｍ、不純物濃度約１０14ｃｍ-3のＮ
- 型シリコンのＮ- ＳＯＩ層１３とを形成したＳＯＩ
基板を使用している。またＮ- ＳＯＩ層１３の所定表
面領域には、ソース電極Ｓに電気的に接続する不純物濃
度約１０19ｃｍ-3のＮ+ ソース領域１６とその周囲の
不純物濃度約１０17ｃｍ-3のＰ型不純物拡散領域１４が
二重拡散法で形成されている。チャネル端となるＰ型不
純物拡散領域１４端から距離Ｌ1 離れた基板表面領域
にはＮ+ ドレイン領域２１が形成されており、その周
囲にＮ型不純物拡散領域２０とＮウェル１９が形成され
ている。ここでは、Ｎウェル１９が側端部でＰ型不純物
拡散領域１４と接するように設けられている点が、図１
（ａ）に示した第１の実施の形態のＭＯＳＦＥＴと構造
上異なっている。
タイプＭＯＳＦＥＴの構造について、図面を参照しなが
らより詳細に説明する。なお、ここでは、設計耐圧約２
００ＶのＭＯＳＦＥＴを例にとって説明する。図３
（ａ）に示すように、第２の実施の形態に係るＮチャネ
ルタイプのＭＯＳＦＥＴでは、Ｐ- 型シリコン基板１
１上に厚み約１μｍのＳｉＯ2 層からなる絶縁体層１
２と、膜厚約１０μｍ、不純物濃度約１０14ｃｍ-3のＮ
- 型シリコンのＮ- ＳＯＩ層１３とを形成したＳＯＩ
基板を使用している。またＮ- ＳＯＩ層１３の所定表
面領域には、ソース電極Ｓに電気的に接続する不純物濃
度約１０19ｃｍ-3のＮ+ ソース領域１６とその周囲の
不純物濃度約１０17ｃｍ-3のＰ型不純物拡散領域１４が
二重拡散法で形成されている。チャネル端となるＰ型不
純物拡散領域１４端から距離Ｌ1 離れた基板表面領域
にはＮ+ ドレイン領域２１が形成されており、その周
囲にＮ型不純物拡散領域２０とＮウェル１９が形成され
ている。ここでは、Ｎウェル１９が側端部でＰ型不純物
拡散領域１４と接するように設けられている点が、図１
（ａ）に示した第１の実施の形態のＭＯＳＦＥＴと構造
上異なっている。
【００２２】このＮ型不純物拡散領域２０とＮウェル１
９の不純物濃度は、第１の実施の形態と同様に、Ｎ-
ＳＯＩ層１３より高くＮ+ ドレイン領域２１より低い
ものとする。例えば、Ｎ+ ドレイン領域２１の不純物
濃度を１０19ｃｍ-3〜１０20ｃｍ-3、Ｎ型不純物拡散領
域２０の不純物濃度を約１０17ｃｍ-3、Ｎウェル１９の
不純物濃度を約１０16ｃｍ-3としている。Ｎ+ ソース
領域１６とＮウェル１９との間のＰ型不純物拡散領域１
４上には隣接領域にオーバラップするように膜厚約５０
ｎｍ〜５００ｎｍの薄いゲート酸化膜１７と多結晶シリ
コン膜によるゲート電極１８が形成されている。動作時
においてはゲート電極１８下のＰ型不純物拡散領域１４
表面にＮチャネルが形成される。なお、同図には示され
ていないが、第１の実施の形態と同様に、ＯＮ特性の安
定化のため、Ｐ+ 型不純物拡散領域をＰ型不純物拡散
領域１４の表面領域に形成しこれをソース電極Ｓに短絡
させ、Ｐ型不純物拡散領域１４の電位をソース電極電位
に固定してもよい。図３（ｂ）は、第２の実施の形態に
係るＭＯＳＦＥＴに逆バイアスをかけた際、素子内に形
成される空乏層の様子を示した図である。第２の実施の
形態のＭＯＳＦＥＴでも、図３（ｂ）に示すように、上
層の空乏層は、Ｎ+ ドレイン領域２１の周囲に設けた
Ｎ型不純物拡散領域２０の存在によりＮ+ ドレイン領
域２１の手前で伸びが抑制されているが、これより下層
の空乏層はＮウェル１９中を広がりさらに絶縁体層１２
表面にまで長く伸び、絶縁体層１２周囲の空乏層とつな
がって一体化している。
９の不純物濃度は、第１の実施の形態と同様に、Ｎ-
ＳＯＩ層１３より高くＮ+ ドレイン領域２１より低い
ものとする。例えば、Ｎ+ ドレイン領域２１の不純物
濃度を１０19ｃｍ-3〜１０20ｃｍ-3、Ｎ型不純物拡散領
域２０の不純物濃度を約１０17ｃｍ-3、Ｎウェル１９の
不純物濃度を約１０16ｃｍ-3としている。Ｎ+ ソース
領域１６とＮウェル１９との間のＰ型不純物拡散領域１
４上には隣接領域にオーバラップするように膜厚約５０
ｎｍ〜５００ｎｍの薄いゲート酸化膜１７と多結晶シリ
コン膜によるゲート電極１８が形成されている。動作時
においてはゲート電極１８下のＰ型不純物拡散領域１４
表面にＮチャネルが形成される。なお、同図には示され
ていないが、第１の実施の形態と同様に、ＯＮ特性の安
定化のため、Ｐ+ 型不純物拡散領域をＰ型不純物拡散
領域１４の表面領域に形成しこれをソース電極Ｓに短絡
させ、Ｐ型不純物拡散領域１４の電位をソース電極電位
に固定してもよい。図３（ｂ）は、第２の実施の形態に
係るＭＯＳＦＥＴに逆バイアスをかけた際、素子内に形
成される空乏層の様子を示した図である。第２の実施の
形態のＭＯＳＦＥＴでも、図３（ｂ）に示すように、上
層の空乏層は、Ｎ+ ドレイン領域２１の周囲に設けた
Ｎ型不純物拡散領域２０の存在によりＮ+ ドレイン領
域２１の手前で伸びが抑制されているが、これより下層
の空乏層はＮウェル１９中を広がりさらに絶縁体層１２
表面にまで長く伸び、絶縁体層１２周囲の空乏層とつな
がって一体化している。
【００２３】即ち、Ｎ+ ドレイン領域２１の周囲に設
けたＮ型不純物拡散領域２０およびＮウェル１９におい
て不純物濃度が段階的に異なるようにしたので、Ｎ+
ドレイン領域２１とＰ型不純物拡散領域１４との距離Ｌ
1 をある程度狭くしても、空乏層ｄ1 がＮ+ ドレイ
ン領域２１に直接接することがなく、また急激な不純物
濃度の変化が緩和されるため、インパクトイオンの発生
を伴う素子降伏が起こらず安定した特性を得ることがで
きるとともに、耐圧特性はＮ- ＳＯＩ層１３の下層に
広がる空乏層ｄ1の存在により確保できる。この結果、
例えば従来のＭＯＳＦＥＴにおいて、２００Ｖの耐圧特
性を得るために約３０μｍ必要とされていたＰ型不純物
拡散領域１４とＮ+ ドレイン領域２１との距離Ｌ1 を
２０μｍ程度にまで狭くすることができる。さらにこの
構造においては、素子動作時にドレイン電流が主として
Ｎウェル１９およびＮ型不純物拡散領域２０を流れるの
で、ドレイン電流がＮ- ＳＯＩ層１３を流れる従来構
造に比べ、ドレイン電極の寄生抵抗が減少して低ＯＮ抵
抗の素子を提供できる。即ち、従来のＭＯＳＦＥＴと同
一耐圧の場合で動作時のＯＮ抵抗は約１／２となり、従
来のものの約半分の素子面積で従来と同等の出力電流を
得ることができ、また第１の実施の形態のＭＯＳＦＥＴ
と比べても、約２／３の素子面積で同等の出力電流を得
ることが可能となる。
けたＮ型不純物拡散領域２０およびＮウェル１９におい
て不純物濃度が段階的に異なるようにしたので、Ｎ+
ドレイン領域２１とＰ型不純物拡散領域１４との距離Ｌ
1 をある程度狭くしても、空乏層ｄ1 がＮ+ ドレイ
ン領域２１に直接接することがなく、また急激な不純物
濃度の変化が緩和されるため、インパクトイオンの発生
を伴う素子降伏が起こらず安定した特性を得ることがで
きるとともに、耐圧特性はＮ- ＳＯＩ層１３の下層に
広がる空乏層ｄ1の存在により確保できる。この結果、
例えば従来のＭＯＳＦＥＴにおいて、２００Ｖの耐圧特
性を得るために約３０μｍ必要とされていたＰ型不純物
拡散領域１４とＮ+ ドレイン領域２１との距離Ｌ1 を
２０μｍ程度にまで狭くすることができる。さらにこの
構造においては、素子動作時にドレイン電流が主として
Ｎウェル１９およびＮ型不純物拡散領域２０を流れるの
で、ドレイン電流がＮ- ＳＯＩ層１３を流れる従来構
造に比べ、ドレイン電極の寄生抵抗が減少して低ＯＮ抵
抗の素子を提供できる。即ち、従来のＭＯＳＦＥＴと同
一耐圧の場合で動作時のＯＮ抵抗は約１／２となり、従
来のものの約半分の素子面積で従来と同等の出力電流を
得ることができ、また第１の実施の形態のＭＯＳＦＥＴ
と比べても、約２／３の素子面積で同等の出力電流を得
ることが可能となる。
【００２４】第２の実施の形態に係るＭＯＳＦＥＴは、
上述した第１の実施の形態に係るＭＯＳＦＥＴの作製方
法とほぼ同様な工程で作製することが可能である。ここ
でも第１の実施の形態に係るＭＯＳＦＥＴと同様、特に
同一基板上にＣＭＯＳ構造を形成する場合は、Ｎウェル
１９やＮ型不純物拡散領域２０等をＰチャネルタイプＭ
ＯＳＦＥＴの製造工程で併せて形成でき、製造工程の簡
略化を図ることができる。 （第３の実施の形態）図４（ａ）は、第３の実施の形態
に係るＳＯＩ基板に形成されたＰチャネルタイプのＭＯ
ＳＦＥＴの構造を示す素子の一部断面図である。この第
３の実施の形態に係るＭＯＳＦＥＴでは、図７（ａ）に
示した従来のＰチャネルタイプのＭＯＳＦＥＴの構造と
異なり、ソース領域とチャネル領域にはいわゆる二重拡
散構造を採用している。また、チャネル領域を形成する
Ｎ型不純物拡散領域２２の隣接部にはＰウェル２７を形
成しており、Ｐウェル２７内の表面領域にＰ+ ドレイ
ン領域２９を形成している。Ｐウェル２７は、絶縁体層
１２に達しないが十分な深さを有するものとしている。
その結果、従来のＭＯＳＦＥＴの高耐圧特性を維持させ
たまま、チャネル端とＰ+ ドレイン領域２９との距離
Ｌ2 を大幅に短縮化した小型素子を提供できる。
上述した第１の実施の形態に係るＭＯＳＦＥＴの作製方
法とほぼ同様な工程で作製することが可能である。ここ
でも第１の実施の形態に係るＭＯＳＦＥＴと同様、特に
同一基板上にＣＭＯＳ構造を形成する場合は、Ｎウェル
１９やＮ型不純物拡散領域２０等をＰチャネルタイプＭ
ＯＳＦＥＴの製造工程で併せて形成でき、製造工程の簡
略化を図ることができる。 （第３の実施の形態）図４（ａ）は、第３の実施の形態
に係るＳＯＩ基板に形成されたＰチャネルタイプのＭＯ
ＳＦＥＴの構造を示す素子の一部断面図である。この第
３の実施の形態に係るＭＯＳＦＥＴでは、図７（ａ）に
示した従来のＰチャネルタイプのＭＯＳＦＥＴの構造と
異なり、ソース領域とチャネル領域にはいわゆる二重拡
散構造を採用している。また、チャネル領域を形成する
Ｎ型不純物拡散領域２２の隣接部にはＰウェル２７を形
成しており、Ｐウェル２７内の表面領域にＰ+ ドレイ
ン領域２９を形成している。Ｐウェル２７は、絶縁体層
１２に達しないが十分な深さを有するものとしている。
その結果、従来のＭＯＳＦＥＴの高耐圧特性を維持させ
たまま、チャネル端とＰ+ ドレイン領域２９との距離
Ｌ2 を大幅に短縮化した小型素子を提供できる。
【００２５】以下、第３の実施の形態に係るＰチャネル
タイプＭＯＳＦＥＴの構造について、図面を参照しなが
ら詳細に説明する。なお、ここでは、設計耐圧約２００
ＶのＭＯＳＦＥＴを例にとって説明する。図４（ａ）に
示すように、第３の実施の形態に係るＰチャネルタイプ
のＭＯＳＦＥＴも、第１の実施の形態と同様に、Ｐ-
型シリコン基板１１上に厚み約１μｍのＳｉＯ2 層か
らなる絶縁体層１２と膜厚約１０μｍ、不純物濃度約１
０1 4ｃｍ-3のＮ型シリコンのＮ- ＳＯＩ層（半導体
層）１３とを形成したＳＯＩ基板を使用している。Ｎ-
ＳＯＩ層１３の所定表面領域には、ソース電極Ｓに電
気的に接続する不純物濃度約１０19ｃｍ-3のＰ+ ソー
ス領域（第２の不純物拡散領域）２４とその周囲の不純
物濃度約１０17ｃｍ-3のＮ型不純物拡散領域（第１の不
純物拡散領域）２２とをゲート電極２６をマスクとする
セルフアラインによる二重拡散法で形成している。この
構造は、図７（ａ）に示した従来のＰチャネルタイプの
ＭＯＳＦＥＴでは採用していなかったものである。ま
た、チャネル端となるＮ型不純物拡散領域２２端から距
離Ｌ2 離れた基板表面には、Ｐ+ ドレイン領域（第４
の不純物拡散領域）２９を形成しており、その周囲には
Ｐ型不純物拡散領域２８とＰウェル２７（第３の不純物
拡散領域）を形成している。Ｐ型不純物拡散領域２８の
不純物濃度はＰ+ ドレイン領域２９より低く、Ｐウェ
ル２７の不純物濃度はさらにＰ型不純物拡散領域２８の
それより低い。
タイプＭＯＳＦＥＴの構造について、図面を参照しなが
ら詳細に説明する。なお、ここでは、設計耐圧約２００
ＶのＭＯＳＦＥＴを例にとって説明する。図４（ａ）に
示すように、第３の実施の形態に係るＰチャネルタイプ
のＭＯＳＦＥＴも、第１の実施の形態と同様に、Ｐ-
型シリコン基板１１上に厚み約１μｍのＳｉＯ2 層か
らなる絶縁体層１２と膜厚約１０μｍ、不純物濃度約１
０1 4ｃｍ-3のＮ型シリコンのＮ- ＳＯＩ層（半導体
層）１３とを形成したＳＯＩ基板を使用している。Ｎ-
ＳＯＩ層１３の所定表面領域には、ソース電極Ｓに電
気的に接続する不純物濃度約１０19ｃｍ-3のＰ+ ソー
ス領域（第２の不純物拡散領域）２４とその周囲の不純
物濃度約１０17ｃｍ-3のＮ型不純物拡散領域（第１の不
純物拡散領域）２２とをゲート電極２６をマスクとする
セルフアラインによる二重拡散法で形成している。この
構造は、図７（ａ）に示した従来のＰチャネルタイプの
ＭＯＳＦＥＴでは採用していなかったものである。ま
た、チャネル端となるＮ型不純物拡散領域２２端から距
離Ｌ2 離れた基板表面には、Ｐ+ ドレイン領域（第４
の不純物拡散領域）２９を形成しており、その周囲には
Ｐ型不純物拡散領域２８とＰウェル２７（第３の不純物
拡散領域）を形成している。Ｐ型不純物拡散領域２８の
不純物濃度はＰ+ ドレイン領域２９より低く、Ｐウェ
ル２７の不純物濃度はさらにＰ型不純物拡散領域２８の
それより低い。
【００２６】例えばＰ+ ドレイン領域２９の不純物濃
度を約１０19ｃｍ-3〜１０20ｃｍ-3とする場合、Ｐ型不
純物拡散領域２８の不純物濃度は約１０17ｃｍ-3、Ｐウ
ェル２７の不純物濃度は約１０16ｃｍ-3とすることが好
ましい。Ｐウェル２７は側端部でＮ型不純物拡散領域２
２と接するように形成されている。なお、Ｐウェル２７
の深さｄP については後述する。Ｐ+ ソース領域２４
とＰウェル２７との間のＮ型不純物拡散領域２２上には
隣接領域にオーバラップするように膜厚約５０ｎｍ〜５
００ｎｍの薄いゲート酸化膜２５と多結晶シリコン膜に
よるゲート電極２６が形成されている。動作時において
はゲート電極２６下のＮ型不純物拡散領域２２表面にＰ
チャネルが形成される。なお、同図に示すように、Ｎ+
型不純物拡散領域２３をＮ型不純物拡散領域２２の表
面領域に形成し、これをソース電極Ｓに短絡させ、Ｎ型
不純物拡散領域２２の電位をソース電極電位に固定し、
しきい値特性の安定を図ってもよい。図４（ｂ）は、第
３の実施の形態に係るＭＯＳＦＥＴに逆バイアスをかけ
た場合に素子内に形成される空乏層の様子を示した図で
ある。図４（ｃ）は、Ｐウェル２７の深さｄP をＮ-
ＳＯＩ層１３の厚さｄN の約１／３より十分に浅くし
た場合に素子内に形成される空乏層の様子を示してい
る。
度を約１０19ｃｍ-3〜１０20ｃｍ-3とする場合、Ｐ型不
純物拡散領域２８の不純物濃度は約１０17ｃｍ-3、Ｐウ
ェル２７の不純物濃度は約１０16ｃｍ-3とすることが好
ましい。Ｐウェル２７は側端部でＮ型不純物拡散領域２
２と接するように形成されている。なお、Ｐウェル２７
の深さｄP については後述する。Ｐ+ ソース領域２４
とＰウェル２７との間のＮ型不純物拡散領域２２上には
隣接領域にオーバラップするように膜厚約５０ｎｍ〜５
００ｎｍの薄いゲート酸化膜２５と多結晶シリコン膜に
よるゲート電極２６が形成されている。動作時において
はゲート電極２６下のＮ型不純物拡散領域２２表面にＰ
チャネルが形成される。なお、同図に示すように、Ｎ+
型不純物拡散領域２３をＮ型不純物拡散領域２２の表
面領域に形成し、これをソース電極Ｓに短絡させ、Ｎ型
不純物拡散領域２２の電位をソース電極電位に固定し、
しきい値特性の安定を図ってもよい。図４（ｂ）は、第
３の実施の形態に係るＭＯＳＦＥＴに逆バイアスをかけ
た場合に素子内に形成される空乏層の様子を示した図で
ある。図４（ｃ）は、Ｐウェル２７の深さｄP をＮ-
ＳＯＩ層１３の厚さｄN の約１／３より十分に浅くし
た場合に素子内に形成される空乏層の様子を示してい
る。
【００２７】図４（ｂ）、図４（ｃ）に示すように、一
般に空乏層はチャネル領域側よりＰウェル２７内および
その周囲に広がるよう形成される。Ｐウェル２７は、Ｐ
+ドレイン領域２９に比べ十分厚いため、Ｐ+ ドレイン
領域２９を越える領域にまで空乏層が広がっているが、
Ｐウェル２７内に設けられたＰ型不純物拡散領域２８の
存在とも相俟って、空乏層がＰ+ ドレイン領域２９に
達するのは抑制される。このため空乏層がＰ+ ドレイ
ン領域２９に接することで起こるインパクトイオンの発
生とこれによる素子降伏は防止できる。図４（ｂ）に示
すＭＯＳＦＥＴでは、Ｐウェル２７の深さｄP を、チ
ャネル領域から広がっていく空乏層ｄ2 とＳＯＩ基板
の絶縁体層１２周囲に広がる空乏層ｄ0 とが一体化す
る深さに調整している。例えば、Ｎ- ＳＯＩ層１３の
厚さをｄN とした場合、Ｐウェル２７の深さｄP をｄ
N の約１／３〜２／３に調整している。即ちＮ- ＳＯ
Ｉ層１３の厚みｄN を１０μｍとした場合、Ｐウェル
２７の深さを約３μｍ〜７μｍ、好ましくは５μｍとす
る。図４（ｂ）に示すように、Ｐウェル２７の深さを上
述のように調整すると、ソース領域側からドレイン領域
にかけてのＰウェル２７の周囲に広がる空乏層ｄ2 と絶
縁体層１２の周囲に存在するＭＯＳ構造に起因する空乏
層ｄ0 がつながって一体化し、実質的に広い裾野をも
つ広範囲の空乏層ｄ1 を形成できる。このため、ＭＯ
ＳＦＥＴの耐圧特性は大幅に向上し、チャネル端からＰ
+ ドレイン領域２９までの距離Ｌ2 を広げることなく
素子の耐圧を上げることができる。
般に空乏層はチャネル領域側よりＰウェル２７内および
その周囲に広がるよう形成される。Ｐウェル２７は、Ｐ
+ドレイン領域２９に比べ十分厚いため、Ｐ+ ドレイン
領域２９を越える領域にまで空乏層が広がっているが、
Ｐウェル２７内に設けられたＰ型不純物拡散領域２８の
存在とも相俟って、空乏層がＰ+ ドレイン領域２９に
達するのは抑制される。このため空乏層がＰ+ ドレイ
ン領域２９に接することで起こるインパクトイオンの発
生とこれによる素子降伏は防止できる。図４（ｂ）に示
すＭＯＳＦＥＴでは、Ｐウェル２７の深さｄP を、チ
ャネル領域から広がっていく空乏層ｄ2 とＳＯＩ基板
の絶縁体層１２周囲に広がる空乏層ｄ0 とが一体化す
る深さに調整している。例えば、Ｎ- ＳＯＩ層１３の
厚さをｄN とした場合、Ｐウェル２７の深さｄP をｄ
N の約１／３〜２／３に調整している。即ちＮ- ＳＯ
Ｉ層１３の厚みｄN を１０μｍとした場合、Ｐウェル
２７の深さを約３μｍ〜７μｍ、好ましくは５μｍとす
る。図４（ｂ）に示すように、Ｐウェル２７の深さを上
述のように調整すると、ソース領域側からドレイン領域
にかけてのＰウェル２７の周囲に広がる空乏層ｄ2 と絶
縁体層１２の周囲に存在するＭＯＳ構造に起因する空乏
層ｄ0 がつながって一体化し、実質的に広い裾野をも
つ広範囲の空乏層ｄ1 を形成できる。このため、ＭＯ
ＳＦＥＴの耐圧特性は大幅に向上し、チャネル端からＰ
+ ドレイン領域２９までの距離Ｌ2 を広げることなく
素子の耐圧を上げることができる。
【００２８】この結果、２００Ｖの耐圧を得るために従
来チャネル端部からＰ+ ドレイン領域までの距離とし
て約２０μｍを必要としていたのに対し、図４（ｂ）に
示すＭＯＳＦＥＴでは、この距離を約半分の１０μｍに
まで短縮化できる。即ち、従来のＰチャネルタイプのＭ
ＯＳＦＥＴの場合に比べ、ソース領域とドレイン領域間
の距離が同一の場合は約７０％耐圧値を上げることが可
能となる。さらに、この構造において、素子をＯＮにし
た場合は、ドレイン電流がＰウェル２７内全体に広がる
形で流れるため、Ｐ- 型ＬＤＤ領域を流れる従来構造
に比べ、ドレイン電極の寄生抵抗が減少し、素子のＯＮ
抵抗も低減できる。なお、Ｐ+ ドレイン領域２９の周
囲にＰ型不純物拡散領域２８を設けることなくＰウェル
２７のみを形成しても、Ｐウェル２７の深さが上述のよ
うな範囲内に設定されれば、Ｐウェル２７の周囲に広が
る空乏層ｄ2 と絶縁体層１２の周囲に広がる空乏層ｄ
0 がつながって一体化するので、同様の効果が期待で
きる。一方で、図４（ｄ）に示すように、Ｐウェル２７
を絶縁体層１２に達する深さにした場合は、Ｐウェル２
７内の絶縁体層１２に接している部分での空乏層が消失
し、空乏層の広がりが確保できなくなり、素子の耐圧は
低下してしまう。
来チャネル端部からＰ+ ドレイン領域までの距離とし
て約２０μｍを必要としていたのに対し、図４（ｂ）に
示すＭＯＳＦＥＴでは、この距離を約半分の１０μｍに
まで短縮化できる。即ち、従来のＰチャネルタイプのＭ
ＯＳＦＥＴの場合に比べ、ソース領域とドレイン領域間
の距離が同一の場合は約７０％耐圧値を上げることが可
能となる。さらに、この構造において、素子をＯＮにし
た場合は、ドレイン電流がＰウェル２７内全体に広がる
形で流れるため、Ｐ- 型ＬＤＤ領域を流れる従来構造
に比べ、ドレイン電極の寄生抵抗が減少し、素子のＯＮ
抵抗も低減できる。なお、Ｐ+ ドレイン領域２９の周
囲にＰ型不純物拡散領域２８を設けることなくＰウェル
２７のみを形成しても、Ｐウェル２７の深さが上述のよ
うな範囲内に設定されれば、Ｐウェル２７の周囲に広が
る空乏層ｄ2 と絶縁体層１２の周囲に広がる空乏層ｄ
0 がつながって一体化するので、同様の効果が期待で
きる。一方で、図４（ｄ）に示すように、Ｐウェル２７
を絶縁体層１２に達する深さにした場合は、Ｐウェル２
７内の絶縁体層１２に接している部分での空乏層が消失
し、空乏層の広がりが確保できなくなり、素子の耐圧は
低下してしまう。
【００２９】第３の実施の形態に係るＭＯＳＦＥＴも上
述した第１の実施の形態に係るＭＯＳＦＥＴの作製方法
とほぼ同様な工程で作製することが可能である。以下、
簡単にその手順について説明する。なお、第１の実施の
形態における作製方法と共通する箇所については適宜省
略する。まず、第１の実施の形態と同様な方法でＳＯＩ
基板を形成する。次に、Ｎ-ＳＯＩ層１３の表面を熱酸
化することによりフィールド酸化膜を形成し、このフィ
ールド酸化膜をパターニングし、そのパターンをマスク
として用いてイオン注入を行ない、アニールによってＰ
ウェル２７を形成する。その後フィールド酸化膜をエッ
チング除去し、再度Ｎ- ＳＯＩ層１３の表面を露出さ
せる。基板表面を熱酸化することにより、Ｎ- ＳＯＩ
層１３上に、膜厚約５０ｎｍ〜５００ｎｍのゲート酸化
膜２５を形成する。さらに、ゲート酸化膜２５上に減圧
ＣＶＤ法を用いて膜厚約５００ｎｍのリン（Ｐ）をドー
ピングした多結晶Ｓｉ膜を形成する。これを通常のフォ
トリソグラフィ工程を用いてパターニングし、ゲート電
極２６を形成する。さらにゲート電極２６が形成された
基板表面上にレジスト膜を形成し、これをパターニング
し、このレジストパターンとゲート電極２６とを注入マ
スクとして、イオン注入法によりリン等のＮ型不純物イ
オンを所定条件で基板表面に注入する。一方Ｐウェル２
７内にもレジストパターンをマスクとしてイオン注入を
行なう。この後、基板のアニールを行ない、約２μｍ〜
３μｍの拡散深さを有するＮ型不純物拡散領域２２とＰ
型不純物拡散領域２８を形成する。
述した第１の実施の形態に係るＭＯＳＦＥＴの作製方法
とほぼ同様な工程で作製することが可能である。以下、
簡単にその手順について説明する。なお、第１の実施の
形態における作製方法と共通する箇所については適宜省
略する。まず、第１の実施の形態と同様な方法でＳＯＩ
基板を形成する。次に、Ｎ-ＳＯＩ層１３の表面を熱酸
化することによりフィールド酸化膜を形成し、このフィ
ールド酸化膜をパターニングし、そのパターンをマスク
として用いてイオン注入を行ない、アニールによってＰ
ウェル２７を形成する。その後フィールド酸化膜をエッ
チング除去し、再度Ｎ- ＳＯＩ層１３の表面を露出さ
せる。基板表面を熱酸化することにより、Ｎ- ＳＯＩ
層１３上に、膜厚約５０ｎｍ〜５００ｎｍのゲート酸化
膜２５を形成する。さらに、ゲート酸化膜２５上に減圧
ＣＶＤ法を用いて膜厚約５００ｎｍのリン（Ｐ）をドー
ピングした多結晶Ｓｉ膜を形成する。これを通常のフォ
トリソグラフィ工程を用いてパターニングし、ゲート電
極２６を形成する。さらにゲート電極２６が形成された
基板表面上にレジスト膜を形成し、これをパターニング
し、このレジストパターンとゲート電極２６とを注入マ
スクとして、イオン注入法によりリン等のＮ型不純物イ
オンを所定条件で基板表面に注入する。一方Ｐウェル２
７内にもレジストパターンをマスクとしてイオン注入を
行なう。この後、基板のアニールを行ない、約２μｍ〜
３μｍの拡散深さを有するＮ型不純物拡散領域２２とＰ
型不純物拡散領域２８を形成する。
【００３０】さらに、レジストパターンを再度形成し、
ゲート電極２６パターンとレジストパターンを注入マス
クとして硼素等のＰ型不純物イオンを注入する。同時に
ドレイン領域を形成する領域にもＰ型不純物イオンを注
入する。この後基板のアニールを行ない、Ｎ型不純物拡
散領域２２内に約０．２μｍ〜０．３μｍの拡散深さを
有するＰ+ ソース領域２４とＰ型不純物拡散領域２８
内にＰ+ ドレイン領域２９を形成する。なお、このと
きＮ型不純物拡散領域２２内のソース領域に隣接する領
域にリンイオン等のＮ型不純物イオンを注入しておき、
同時にアニールを行ないＮ+ 型不純物拡散領域２３を
形成してもよい。以上の手順により、第３の実施の形態
に係るＭＯＳＦＥＴを作製する。上述した手順は、第１
の実施の形態に係るＭＯＳＦＥＴの作製手順とイオン注
入種を除けばほぼ共通する手順となる。図５は、同一基
板上に第１の実施の形態に係るＮチャネルタイプのＭＯ
ＳＦＥＴと第３の実施の形態に係るＰチャネルタイプの
ＭＯＳＦＥＴを形成した半導体装置の構成例を示すもの
である。互いのゲート電極を短絡させ、所定の配線を施
せばＣＭＯＳ回路を構成することもできる。図中の各Ｍ
ＯＳＦＥＴは、ＳＯＩ基板を構成する絶縁体層１２と各
素子の周囲を囲むように形成される絶縁分離層３０の壁
によって電気的に分離している。
ゲート電極２６パターンとレジストパターンを注入マス
クとして硼素等のＰ型不純物イオンを注入する。同時に
ドレイン領域を形成する領域にもＰ型不純物イオンを注
入する。この後基板のアニールを行ない、Ｎ型不純物拡
散領域２２内に約０．２μｍ〜０．３μｍの拡散深さを
有するＰ+ ソース領域２４とＰ型不純物拡散領域２８
内にＰ+ ドレイン領域２９を形成する。なお、このと
きＮ型不純物拡散領域２２内のソース領域に隣接する領
域にリンイオン等のＮ型不純物イオンを注入しておき、
同時にアニールを行ないＮ+ 型不純物拡散領域２３を
形成してもよい。以上の手順により、第３の実施の形態
に係るＭＯＳＦＥＴを作製する。上述した手順は、第１
の実施の形態に係るＭＯＳＦＥＴの作製手順とイオン注
入種を除けばほぼ共通する手順となる。図５は、同一基
板上に第１の実施の形態に係るＮチャネルタイプのＭＯ
ＳＦＥＴと第３の実施の形態に係るＰチャネルタイプの
ＭＯＳＦＥＴを形成した半導体装置の構成例を示すもの
である。互いのゲート電極を短絡させ、所定の配線を施
せばＣＭＯＳ回路を構成することもできる。図中の各Ｍ
ＯＳＦＥＴは、ＳＯＩ基板を構成する絶縁体層１２と各
素子の周囲を囲むように形成される絶縁分離層３０の壁
によって電気的に分離している。
【００３１】このようにＣＭＯＳ構造を作製する場合に
おいて、ＮチャネルタイプのＭＯＳＦＥＴとＰチャネル
タイプのＭＯＳＦＥＴがそれぞれ本実施の形態に係る構
成を有する場合は、例えばＰチャネルタイプのＭＯＳＦ
ＥＴ中のＮ型不純物拡散領域２２とＮチャネルタイプの
ＭＯＳＦＥＴ中のＮ型不純物拡散領域２０は、共通する
イオン注入工程とアニール工程で作製できる等、製造工
程の整合性が良好であり、プロセス上の負担も少ない。
以上、実施の形態に沿って本発明の内容について説明し
たが、本発明は、これらに制限されるものではない。上
述した実施の形態においては、二重拡散型絶縁ゲート構
造を有する横型のＭＯＳＦＥＴ、即ちＬＤＭＯＳ（Late
ral DiffusedMOS）・ＦＥＴの場合を例に挙げたが、Ｉ
ＧＢＴ（Insulated Gate BipolarTransistor）でもよ
い。この場合は、図１に示す半導体基板の導電型がＭＯ
ＳＦＥＴの場合と逆の導電型となるが、その他の構造は
共通している。また、素子を構成する各層の導電型を反
転させてもよい。その他、素子サイズや半導体種および
ドーピング材料等種々の変更が可能であることは当業者
に自明である。
おいて、ＮチャネルタイプのＭＯＳＦＥＴとＰチャネル
タイプのＭＯＳＦＥＴがそれぞれ本実施の形態に係る構
成を有する場合は、例えばＰチャネルタイプのＭＯＳＦ
ＥＴ中のＮ型不純物拡散領域２２とＮチャネルタイプの
ＭＯＳＦＥＴ中のＮ型不純物拡散領域２０は、共通する
イオン注入工程とアニール工程で作製できる等、製造工
程の整合性が良好であり、プロセス上の負担も少ない。
以上、実施の形態に沿って本発明の内容について説明し
たが、本発明は、これらに制限されるものではない。上
述した実施の形態においては、二重拡散型絶縁ゲート構
造を有する横型のＭＯＳＦＥＴ、即ちＬＤＭＯＳ（Late
ral DiffusedMOS）・ＦＥＴの場合を例に挙げたが、Ｉ
ＧＢＴ（Insulated Gate BipolarTransistor）でもよ
い。この場合は、図１に示す半導体基板の導電型がＭＯ
ＳＦＥＴの場合と逆の導電型となるが、その他の構造は
共通している。また、素子を構成する各層の導電型を反
転させてもよい。その他、素子サイズや半導体種および
ドーピング材料等種々の変更が可能であることは当業者
に自明である。
【００３２】
【発明の効果】上述したように、本発明の第１の特徴を
有する半導体装置によれば、素子に逆バイアスをかけた
場合の上層の空乏層の広がりが第３の不純物拡散領域の
存在によりドレイン領域手前で抑制されるため、従来の
ような空乏層が高不純物濃度のドレイン領域に達して起
こるインパクトイオン発生による素子のブレークダウン
が防止できる。このため従来に比較し、同一耐圧の場合
はソースとドレイン間の距離を大幅に縮小することがで
きる。本発明の第２の特徴を有する半導体装置によれ
ば、第３の不純物拡散領域の不純物濃度を第１の不純物
拡散領域側で低く、ドレイン領域近傍で高く設定してい
るので、素子に逆バイアスをかけた場合に上層の空乏層
の広がりが第３の不純物拡散領域中で抑制され、空乏層
が高不純物濃度のドレイン領域に直接接して起こるイン
パクトイオン発生による素子のブレークダウンが防止で
きる。さらに、第３の不純物拡散領域を第１の不純物拡
散領域と接するように形成しているため、動作時におい
ては、不純物濃度の低い半導体層をドレイン電流が流れ
ることがなく、ドレイン電極の寄生抵抗が減少する。こ
の結果、高耐圧特性を維持しながら素子面積の縮小化、
ＯＮ抵抗の低減が可能となる。
有する半導体装置によれば、素子に逆バイアスをかけた
場合の上層の空乏層の広がりが第３の不純物拡散領域の
存在によりドレイン領域手前で抑制されるため、従来の
ような空乏層が高不純物濃度のドレイン領域に達して起
こるインパクトイオン発生による素子のブレークダウン
が防止できる。このため従来に比較し、同一耐圧の場合
はソースとドレイン間の距離を大幅に縮小することがで
きる。本発明の第２の特徴を有する半導体装置によれ
ば、第３の不純物拡散領域の不純物濃度を第１の不純物
拡散領域側で低く、ドレイン領域近傍で高く設定してい
るので、素子に逆バイアスをかけた場合に上層の空乏層
の広がりが第３の不純物拡散領域中で抑制され、空乏層
が高不純物濃度のドレイン領域に直接接して起こるイン
パクトイオン発生による素子のブレークダウンが防止で
きる。さらに、第３の不純物拡散領域を第１の不純物拡
散領域と接するように形成しているため、動作時におい
ては、不純物濃度の低い半導体層をドレイン電流が流れ
ることがなく、ドレイン電極の寄生抵抗が減少する。こ
の結果、高耐圧特性を維持しながら素子面積の縮小化、
ＯＮ抵抗の低減が可能となる。
【００３３】また、本発明の第３の特徴を有する半導体
装置によれば、素子に逆バイアスを印加した場合におい
て空乏層を絶縁体周囲に形成される空乏層とつなげて一
体化させることにより、実質的に広い裾野をもつ広範囲
の空乏層を形成できる。このため、大幅にＭＯＳＦＥＴ
の耐圧特性を上げることができる。また、動作時におい
ては、ドレイン電流が厚みのある第３の不純物拡散領域
全体に広がって流れるためＯＮ抵抗を低下させることも
できる。本発明の第４の特徴を有する半導体装置によれ
ば、第３の不純物拡散領域の深さを絶縁体上の半導体層
の１／３以上２／３以下に設定したので、素子に逆バイ
アスを印加した場合に、チャネル領域から第３の不純物
拡散領域の周囲に広がった空乏層と絶縁体周囲に形成さ
れる空乏層をつないで一体化させ、実質的に広い裾野を
もつ広範囲の空乏層を形成することができる。このた
め、大幅にＭＯＳＦＥＴの耐圧特性を上げることができ
る。また、動作時においては、ドレイン電流が厚みのあ
る第３の不純物拡散領域全体に広がって流れるためＯＮ
抵抗を低下させることもできる。このように、本発明の
特徴を有する半導体装置では回路動作の高速化、チップ
面積の縮小化によるコストの低減が可能となる。
装置によれば、素子に逆バイアスを印加した場合におい
て空乏層を絶縁体周囲に形成される空乏層とつなげて一
体化させることにより、実質的に広い裾野をもつ広範囲
の空乏層を形成できる。このため、大幅にＭＯＳＦＥＴ
の耐圧特性を上げることができる。また、動作時におい
ては、ドレイン電流が厚みのある第３の不純物拡散領域
全体に広がって流れるためＯＮ抵抗を低下させることも
できる。本発明の第４の特徴を有する半導体装置によれ
ば、第３の不純物拡散領域の深さを絶縁体上の半導体層
の１／３以上２／３以下に設定したので、素子に逆バイ
アスを印加した場合に、チャネル領域から第３の不純物
拡散領域の周囲に広がった空乏層と絶縁体周囲に形成さ
れる空乏層をつないで一体化させ、実質的に広い裾野を
もつ広範囲の空乏層を形成することができる。このた
め、大幅にＭＯＳＦＥＴの耐圧特性を上げることができ
る。また、動作時においては、ドレイン電流が厚みのあ
る第３の不純物拡散領域全体に広がって流れるためＯＮ
抵抗を低下させることもできる。このように、本発明の
特徴を有する半導体装置では回路動作の高速化、チップ
面積の縮小化によるコストの低減が可能となる。
【図１】本発明の第１の実施の形態に係るＮチャネルタ
イプＭＯＳＦＥＴの部分断面図である。
イプＭＯＳＦＥＴの部分断面図である。
【図２】本発明の第１の実施の形態に係る別のＮチャネ
ルタイプＭＯＳＦＥＴの部分断面図である。
ルタイプＭＯＳＦＥＴの部分断面図である。
【図３】本発明の第２の実施の形態に係るＮチャネルタ
イプＭＯＳＦＥＴの部分断面図である。
イプＭＯＳＦＥＴの部分断面図である。
【図４】本発明の第３の実施の形態に係るＰチャネルタ
イプＭＯＳＦＥＴの部分断面図である。
イプＭＯＳＦＥＴの部分断面図である。
【図５】本発明の第１の実施の形態に係るＮチャネルタ
イプＭＯＳＦＥＴと第３の実施の形態に係るＰチャネル
タイプＭＯＳＦＥＴを備えた半導体装置の部分断面図で
ある。
イプＭＯＳＦＥＴと第３の実施の形態に係るＰチャネル
タイプＭＯＳＦＥＴを備えた半導体装置の部分断面図で
ある。
【図６】従来のＮチャネルタイプＭＯＳＦＥＴの部分断
面図である。
面図である。
【図７】従来のＰチャネルタイプＭＯＳＦＥＴの部分断
面図である。
面図である。
１１ Ｐ- 型半導体基板 １２ 絶縁体層 １３ Ｎ- 型半導体層 １４ Ｐ型不純物拡散領域 １５ Ｐ+ 型不純物拡散領域 １６、２４ ソース領域 １７、２５ ゲート酸化膜 １８、２６ ゲート電極 １９ Ｎウェル ２０ Ｎ型不純物拡散領域 ２１、２９ ドレイン領域 ２２ Ｎ型不純物拡散領域 ２３ Ｎ+ 型不純物拡散領域 ２７ Ｐウェル ２８ Ｐ型不純物拡散領域 ｄ1 、ｄ2 空乏層
Claims (10)
- 【請求項１】絶縁体上に形成された第１導電型の半導体
層と、この半導体層内に形成された電界効果型半導体素
子を有する半導体装置において、 前記電界効果型半導体素子が、 前記半導体層の表面層に形成された第２導電型の第１の
不純物拡散領域と、 この第１の不純物拡散領域内の表面層に形成された第１
導電型の第２の不純物拡散領域からなるソース領域と、 このソース領域と前記半導体層に挟まれた前記第１の不
純物拡散領域上に、前記ソース領域と前記半導体層に跨
るように形成されたゲート絶縁層と、 このゲート絶縁層上に形成されたゲート電極と、 前記半導体層の表面層の前記第１の不純物拡散領域と離
れた所定位置に形成された第１導電型の第３の不純物拡
散領域と、 この第３の不純物拡散領域内の表面層に形成された第１
導電型の第４の不純物拡散領域とからなるドレイン領域
とを有し、 前記第３の不純物拡散領域の不純物濃度が、前記ドレイ
ン領域の不純物濃度より低く、前記半導体層の不純物濃
度よりも高いことを特徴とする半導体装置。 - 【請求項２】前記第３の不純物拡散領域は、前記第１の
不純物拡散領域側で低く、前記ドレイン領域近傍で高い
不純物濃度を有することを特徴とする請求項１に記載の
半導体装置。 - 【請求項３】前記第３の不純物拡散領域は、１０14ｃｍ
-3以上１０19ｃｍ-3以下の不純物濃度を有することを特
徴とする請求項１または請求項２に記載の半導体装置。 - 【請求項４】絶縁体上に形成された第１導電型の半導体
層と、この半導体層内に形成された電界効果型半導体素
子を有する半導体装置において、 前記電界効果型半導体素子が、 前記半導体層の表面層に形成された第２導電型の第１の
不純物拡散領域と、 この第１の不純物拡散領域内の表面層に形成された第１
導電型の第２の不純物拡散領域からなるソース領域と、 前記半導体層の表面層に、前記第１の不純物拡散領域と
側端部が接するように形成された第１導電型の第３の不
純物拡散領域と、 前記ソース領域と前記第３の不純部拡散領域に挟まれた
前記第１の不純物拡散領域上に、前記ソース領域と前記
第３の不純物拡散領域に跨るように形成されたゲート絶
縁層と、 このゲート絶縁層上に形成されたゲート電極と、 前記第３の不純物拡散領域内の表面層に形成された第１
導電型の第４の不純物拡散領域とからなるドレイン領域
とを有し、 前記第３の不純物拡散領域の不純物濃度が、前記ドレイ
ン領域の不純物濃度より低く、前記半導体層の不純物濃
度より高く設定されるとともに、前記第１の不純物拡散
領域側で低く、前記ドレイン領域近傍で高いことを特徴
とする半導体装置。 - 【請求項５】前記第３の不純物拡散領域は、前記半導体
層より不純物濃度が高い第１導電型の第１のウェル、及
びこの第１のウェル内の表面層に形成され第１のウェル
より不純物濃度が高く前記ドレイン領域より不純物濃度
が低い第１導電型の第２のウェルからなり、前記ドレイ
ン領域は、この第２のウェル内の表面層に形成されるこ
とを特徴とする請求項２または請求項４に記載の半導体
装置。 - 【請求項６】前記第１の不純物拡散領域は、前記電界効
果型半導体素子に逆バイアスが印加された際に、前記第
１の不純物拡散領域周囲に広がる空乏層と前記絶縁体の
界面近傍に広がる空乏層が一体化される深さを有するこ
とを特徴とする請求項１乃至請求項５のいずれか１項に
記載の半導体装置。 - 【請求項７】絶縁体上に形成された第１導電型の半導体
層と、この半導体層内に形成された電界効果型半導体素
子を有する半導体装置において、 前記電界効果型半導体素子が、 前記半導体層の表面層に形成された第１導電型の第１の
不純物拡散領域と、 この第１の不純物拡散領域内の表面層に形成された第２
導電型の第２の不純物拡散領域からなるソース領域と、 前記半導体層の表面層に、前記第１の不純物拡散領域と
側端部が接するように形成された第２導電型の第３の不
純物拡散領域と、 前記ソース領域と前記第３の不純物拡散領域に挟まれた
前記第１の不純物拡散領域上に、前記ソース領域と前記
第３の不純物拡散領域に跨るように形成されたゲート絶
縁層と、 このゲート絶縁層上に形成されたゲート電極と、 前記第３の不純物拡散領域内の表面層に形成された第２
導電型の第４の不純物拡散領域とからなるドレイン領域
とを有し、 前記第３の不純物拡散領域の深さが、前記絶縁体上にお
ける第１導電型の半導体層の厚さ未満の深さであって、
かつ前記電界効果型半導体素子に逆バイアスが印加され
た際に、前記ゲート電極の下方から前記第３の不純物拡
散領域周囲に広がる空乏層と前記絶縁体の界面近傍に広
がる空乏層が一体化される深さであることを特徴とする
半導体装置。 - 【請求項８】前記第３の不純物拡散領域は、前記絶縁体
上における第１導電型の半導体層の厚さの１／３以上の
深さを有することを特徴とする請求項７記載の半導体装
置。 - 【請求項９】絶縁体上に形成された第１導電型の半導体
層と、この半導体層内に形成された電界効果型半導体素
子を有する半導体装置において、 前記電界効果型半導体素子が、 前記半導体層の表面層に形成された第１導電型の第１の
不純物拡散領域と、 この第１の不純物拡散領域内の表面層に形成された第２
導電型の第２の不純物拡散領域からなるソース領域と、 前記半導体層の表面層に、前記第１の不純物拡散領域と
側端部が接するように形成された第２導電型の第３の不
純物拡散領域と、 前記ソース領域と前記第３の不純物拡散領域に挟まれた
前記第１の不純物拡散領域上に、前記ソース領域と前記
第３の不純物拡散領域に跨るように形成されたゲート絶
縁層と、 このゲート絶縁層上に形成されたゲート電極と、 前記第３の不純物拡散領域内の表面層に形成された第２
導電型の第４の不純物拡散領域とからなるドレイン領域
とを有し、 前記第３の不純物拡散領域の深さが、前記絶縁体上にお
ける第１導電型の半導体層の厚さの１／３以上２／３以
下であることを特徴とする半導体装置。 - 【請求項１０】前記第３の不純物拡散領域は、前記第１
の不純物拡散領域側で低く、前記ドレイン領域近傍で高
い不純物濃度を有することを特徴とする請求項７乃至請
求項９のいずれか１項に記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11182740A JP2000332247A (ja) | 1999-03-15 | 1999-06-29 | 半導体装置 |
| US09/526,471 US6307224B1 (en) | 1999-03-15 | 2000-03-15 | Double diffused mosfet |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11-69045 | 1999-03-15 | ||
| JP6904599 | 1999-03-15 | ||
| JP11182740A JP2000332247A (ja) | 1999-03-15 | 1999-06-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000332247A true JP2000332247A (ja) | 2000-11-30 |
Family
ID=26410225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11182740A Pending JP2000332247A (ja) | 1999-03-15 | 1999-06-29 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6307224B1 (ja) |
| JP (1) | JP2000332247A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003086809A (ja) * | 2001-09-11 | 2003-03-20 | Hitachi Ltd | 半導体装置 |
| JP2003124470A (ja) * | 2001-10-17 | 2003-04-25 | Hitachi Ltd | 半導体装置及びその製造方法 |
| US7245243B2 (en) | 2005-01-18 | 2007-07-17 | Sharp Kabushiki Kaisha | Lateral double-diffused MOS transistor and manufacturing method therefor |
| JP2008199029A (ja) * | 2007-02-14 | 2008-08-28 | Samsung Electronics Co Ltd | 半導体装置及びその製造方法 |
| JP2010245339A (ja) * | 2009-04-07 | 2010-10-28 | Fuji Electric Systems Co Ltd | 半導体装置 |
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|---|---|---|---|---|
| SE9901575L (sv) * | 1999-05-03 | 2000-11-04 | Eklund Klas Haakan | Halvledarelement |
| EP1111687B1 (en) * | 1999-12-22 | 2011-06-22 | Panasonic Electric Works Co., Ltd. | MOS semiconductor device |
| JP3831598B2 (ja) * | 2000-10-19 | 2006-10-11 | 三洋電機株式会社 | 半導体装置とその製造方法 |
| US20050006701A1 (en) * | 2003-07-07 | 2005-01-13 | Tzu-Chiang Sung | High voltage metal-oxide semiconductor device |
| JP4334395B2 (ja) * | 2004-03-31 | 2009-09-30 | 株式会社東芝 | 半導体装置 |
| US7180132B2 (en) * | 2004-09-16 | 2007-02-20 | Fairchild Semiconductor Corporation | Enhanced RESURF HVPMOS device with stacked hetero-doping RIM and gradual drift region |
| JP4616856B2 (ja) * | 2007-03-27 | 2011-01-19 | 株式会社日立製作所 | 半導体装置、及び半導体装置の製造方法 |
| US20140167173A1 (en) * | 2012-12-14 | 2014-06-19 | Broadcom Corporation | Increasing the breakdown voltage of a metal oxide semiconductor device |
| JP6189771B2 (ja) * | 2014-03-03 | 2017-08-30 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP6455023B2 (ja) * | 2014-08-27 | 2019-01-23 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6150697A (en) * | 1998-04-30 | 2000-11-21 | Denso Corporation | Semiconductor apparatus having high withstand voltage |
-
1999
- 1999-06-29 JP JP11182740A patent/JP2000332247A/ja active Pending
-
2000
- 2000-03-15 US US09/526,471 patent/US6307224B1/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US6307224B1 (en) | 2001-10-23 |
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|---|---|---|---|
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