JP2010245339A - 半導体装置 - Google Patents

Abstract

【課題】オン耐圧および電流能力を維持し、オフ耐圧を向上させる半導体装置を提供する。
【解決手段】高耐圧横型ＭＯＳＦＥＴ２０では、ｎ⁺⁺ドレイン領域７は、ｎ^-ドリフト領域３に直線状に延びている。ｎ⁺バッファ領域６は、ｎ⁺⁺ドレイン領域７を囲んでいる。ゲート電極１１、ｎ⁺⁺ソース領域５およびｐベース領域４は、ｎ⁺バッファ領域６側からこの順に、ｎ⁺バッファ領域６を挟むように、ストライプ形状に形成されている。ｎ半導体領域８は、ｎ⁺バッファ領域６の終端コーナー部を覆うように形成されている。また、ｎ半導体領域８は、ｎ^-ドリフト領域３の深さ方向に、ｎ⁺バッファ領域６の下の領域を占めるように形成されている。高耐圧横型ＭＯＳＦＥＴ２０は、分離トレンチ１４および分離シリコン領域により、高耐圧横型ＭＯＳＦＥＴ２０に隣接するデバイスと電気的に分離されている。
【選択図】図１

Description

この発明は、半導体装置に関する。

高耐圧を有する横型半導体装置は、高集積化および低オン抵抗化を図るための構造として、以下に示すような構造が公知である。なお、本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。

高耐圧を有する横型半導体装置として、例えば、高耐圧横型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）を例に説明する。図１０は、従来の高耐圧横型ＭＯＳＦＥＴの平面レイアウトを示す平面図である。図１０に示す平面図は、ドレイン領域、ソース領域およびゲート電極の平面レイアウトを示している。図１０に示すように、高耐圧横型ＭＯＳＦＥＴ２００では、ｎ⁺ドレイン領域１０７は、直線状に延びている。ｎ⁺ソース領域１０５は、ｎ⁺ドレイン領域１０７と離れて、ｎ⁺ドレイン領域１０７を囲んでいる。ｎ⁺ソース領域１０５は、例えば相対する直線状部分と、それら直線状部分の両端において終端同士をつなぐ弧状部分からなる。以下、このような直線状部分と弧状部分からなる閉じた平面形状をトラック形状と呼ぶ。

ゲート電極１０９は、ｎ⁺ドレイン領域１０７とｎ⁺ソース領域１０５の間において、ｎ⁺ドレイン領域１０７を囲むように、例えばトラック形状に形成されている。高耐圧横型ＭＯＳＦＥＴ２００は、絶縁膜が埋め込まれたトレンチ（以下、分離トレンチとする）１１１と、分離トレンチ１１１に隣接する図示省略するシリコン領域（以下、分離シリコン領域とする）により、同一基板上で高耐圧横型ＭＯＳＦＥＴ２００に隣接するデバイスと電気的に分離されている。ｎ⁺ドレイン領域１０７とゲート電極１０９の間の領域、およびｎ⁺ソース領域１０５と分離トレンチ１１１との間は、ｎ^-ドリフト領域１０３である。

高耐圧横型ＭＯＳＦＥＴ２００は、例えばＳＯＩ基板を用いて作製されている。ＳＯＩ基板は、支持基板、埋め込み絶縁層および半導体層（ｎ^-ドリフト領域１０３および図示省略する分離シリコン領域）からなる。分離トレンチ１１１は、ｎ^-ドリフト領域１０３と分離シリコン領域との間に、例えば埋め込み絶縁層に達するように設けられている。

このような高耐圧横型ＭＯＳＦＥＴ２００では、オフ時に、ｎ⁺ドレイン領域１０７に電圧が印加されると、ｎ⁺ドレイン領域１０７の終端部１２０に電界が集中する。この高耐圧横型ＭＯＳＦＥＴ２００をオンにした場合、ｎ⁺ドレイン領域１０７の終端部１２０に、ｎ⁺ソース領域１０５から注入される電子流が集中してしまう。そのため、高耐圧横型ＭＯＳＦＥＴ２００では、ｎ⁺ドレイン領域１０７の終端部１２０でオン耐圧が低くなってしまい、高耐圧横型ＭＯＳＦＥＴ２００全体のオン耐圧が低減してしまうという問題がある。ｎ⁺ドレイン領域１０７に印加される電圧が高い場合には、ｎ⁺ドレイン領域１０７の終端部１２０でアバランシェ増倍が生じてしまい、高耐圧横型ＭＯＳＦＥＴ２００が破壊する恐れがある。

なお、ここで述べるオン耐圧は、高耐圧横型ＭＯＳＦＥＴに所定のゲート電圧を印加し、そのゲート電圧によって決定されるオン電流を流した状態でドレイン電圧を上昇させたときに、高耐圧横型ＭＯＳＦＥＴがアバランシェ増倍で破壊されない限界の電圧とする。また、オフ耐圧は、高耐圧横型ＭＯＳＦＥＴにゲート電圧を印加しない状態で漏れ電流が流れたときに、高耐圧横型ＭＯＳＦＥＴにアバランシェ増倍が生じない限界の電圧（アバランシェ電圧）である。

ドレイン領域の終端部における電流集中を防止する半導体装置として、次のような装置が提案されている。半導体素子形成領域内に形成される横型半導体素子のドレイン領域及びソース領域が、ＳＯＩ基板表面の同一方向にストライプ状に延びるように形成し、その周囲にドリフト領域を形成している。これにより、ドレイン領域の一部に電流が集中してオン耐圧が悪化されることを防止する。また、半導体素子形成領域と、誘電体分離領域を介して隣接する隣接領域に電位が固定される電位固定領域を設けたことにより、横形半導体素子の耐圧特性が周辺素子の電位変動によって変動することが防止される（例えば、下記特許文献１参照。）。

上述した特許文献１に示す高耐圧横型ＭＯＳＦＥＴは、例えば次に示すような構造を有する。図１１は、従来の高耐圧横型ＭＯＳＦＥＴの平面レイアウトの別の一例を示す平面図である。図１１に示すように、高耐圧横型ＭＯＳＦＥＴ２１０では、ｎバッファ領域１０６は、ｎ⁺ドレイン領域１０７に接して、ｎ⁺ドレイン領域１０７を囲むように、トラック形状に形成されている。ｎ⁺ソース領域１０５は、ｎ⁺ドレイン領域１０７の直線部を挟むように、ｎ⁺ドレイン領域１０７と離れて、相対する直線状部分からなる開いた平面形状（以下、ストライプ形状とする）に形成されている。ｐベース領域１０４は、ｎ⁺ドレイン領域１０７と離れて、ｎ⁺ソース領域１０５に接して、ストライプ形状に形成されている。ゲート電極１０９は、ｎ⁺ドレイン領域１０７とｎ⁺ソース領域１０５の間において、ｎ⁺ドレイン領域１０７と離れて、ｎ⁺ドレイン領域１０７を挟むように、ストライプ形状に形成されている。それ以外の構造は、図１０に示す高耐圧横型ＭＯＳＦＥＴと同様である。

このように、高耐圧横型ＭＯＳＦＥＴ２１０は、ｎ⁺ドレイン領域１０７の終端部において、ｎバッファ領域１０６と分離トレンチ１１１の間に、ｎ⁺ソース領域１０５およびゲート電極１０９を設けない構造（以下、オープンコーナー構造とする）となっている。

図１２は、図１１の切断線ＡＢ−ＡＢ'の断面構造について示す断面図である。切断線ＡＢ−ＡＢ'は、高耐圧横型ＭＯＳＦＥＴ２１０のｎ⁺ドレイン領域１０７の終端部における断面図である。図１２に示すように、高耐圧横型ＭＯＳＦＥＴ２１０では、支持基板１０１の上に、埋め込み絶縁層１０２および半導体層（ｎ^-ドリフト領域１０３および分離シリコン領域１１２）が積層されている。ｎバッファ領域１０６は、ｎ^-ドリフト領域１０３の表面層の一部に設けられている。ｎ⁺ドレイン領域１０７は、ｎバッファ領域１０６の表面層の一部に設けられている。

ｎ⁺ドレイン領域１０７の一部、ｎバッファ領域１０６およびｎ^-ドリフト領域１０３の表面には、局部酸化膜１０８が設けられている。ドレイン電極１１０は、ｎ⁺ドレイン領域１０７と接している。分離トレンチ１１１は、ｎ^-ドリフト領域１０３と分離シリコン領域１１２との間に、ｎバッファ領域１０６と離れて、埋め込み絶縁層１０２に達して設けられている。支持基板１０１および分離シリコン領域１１２は接地されている。

特開２００６−２１０８６５号公報

通常、上述したような高耐圧横型ＭＯＳＦＥＴ２１０（図１１参照）のオフ耐圧は、ｎ⁺ドレイン領域１０７の直線部における、例えば埋め込み絶縁層１０２やｐベース領域１０４から伸びる空乏層の大きさにより決まる耐圧で決定される。しかしながら、高耐圧横型ＭＯＳＦＥＴ２１０では、ｎ⁺ドレイン領域１０７に高電圧が印加されると、分離トレンチ１１１からｎ⁺ドレイン領域１０７の終端部に向かって空乏層が伸びる。ｎ^-ドリフト領域１０３の濃度が低い場合、この空乏層の伸びは大きくなる。そのため、ｎ⁺ドレイン領域１０７の直線部における空乏層よりも先に、ｎ⁺ドレイン領域１０７の終端部における空乏層が、ｎ⁺ドレイン領域１０７に到達してしまう。その場合、高耐圧横型ＭＯＳＦＥＴ２１０のオフ耐圧は、分離トレンチ１１１からｎ⁺ドレイン領域１０７の終端部に伸びる空乏層の大きさにより決まる耐圧で決定されてしまう。つまり、高耐圧横型ＭＯＳＦＥＴのオフ耐圧が、高耐圧横型ＭＯＳＦＥＴの構造から実現可能なオフ耐圧よりも低くなってしまう恐れがある。

この発明は、上述した従来技術による問題点を解消するため、オン耐圧を維持することができる半導体装置を提供することを目的とする。また、電流能力を維持することができる半導体装置を提供することを目的とする。また、オフ耐圧を向上させることができる半導体装置を提供することを目的とする。

上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、以下の特徴を有する。この半導体装置は、以下に示す平面レイアウトを有する。第１導電型の第１半導体領域に、直線状の第２半導体領域を囲む第１導電型の第３半導体領域が配置されている。前記第３半導体領域と離れて、前記第３半導体領域を挟むように、前記第２半導体領域に平行な、相対する直線状部分からなる開いた平面形状の第１導電型の第４半導体領域が配置されている。前記第４半導体領域に接し、第３半導体領域を挟むように、前記第２半導体領域に平行な、相対する直線状部分からなる開いた平面形状の第２導電型の第５半導体領域が配置されている。前記第３半導体領域と前記第４半導体領域の間に、前記第３半導体領域と離れて、前記第２半導体領域に平行な、相対する直線状部分からなる開いた平面形状の第１電極が配置されている。前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、前記第４半導体領域、前記第５半導体領域および前記第１電極を囲む閉じた平面形状の分離領域が配置されている。前記第３半導体領域の、前記第２半導体領域の終端部に接する部分と前記分離領域との間に第１導電型の第６半導体領域が配置されている。前記第３半導体領域は、前記第１半導体領域よりも抵抗率が低い。前記第６半導体領域は、前記第１半導体領域よりも抵抗率が低く、かつ前記第３半導体領域よりも抵抗率が高い。

また、請求項２の発明にかかる半導体装置は、請求項１に記載の発明において、以下の特徴を有する。半導体装置は、支持基板上に埋め込み絶縁層を介して設けられた前記第１半導体領域と、前記第１半導体領域の表面領域に、互いに離れて設けられた前記第３半導体領域および前記第５半導体領域と、前記第３半導体領域の表面領域に設けられた前記第２半導体領域と、前記第３半導体領域の下の領域の一部を占めるように設けられた前記第６半導体領域と、前記第５半導体領域の表面領域に設けられた前記第４半導体領域と、前記第４半導体領域に接する第２電極と、前記第２半導体領域に接する第３電極と、前記埋め込み絶縁層に達する深さを有する前記分離領域と、を備えている。

また、請求項３の発明にかかる半導体装置は、請求項１に記載の発明において、以下の特徴を有する。半導体装置は、第２導電型の支持基板の上に設けられた前記第１半導体領域と、前記第１半導体領域の表面領域に、互いに離れて設けられた前記第３半導体領域および前記第５半導体領域と、前記第３半導体領域の表面領域に設けられた前記第２半導体領域と、前記第３半導体領域の下の領域の一部を占めるように設けられた前記第６半導体領域と、前記第５半導体領域の表面領域に設けられた前記第４半導体領域と、前記第４半導体領域に接する第２電極と、前記第２半導体領域に接する第３電極と、前記支持基板に達する深さを有する前記分離領域と、を備えている。

また、請求項４の発明にかかる半導体装置は、請求項１〜３のいずれか一つに記載の発明において、前記分離領域は、絶縁膜が埋め込まれたトレンチであることを特徴とする。

また、請求項５の発明にかかる半導体装置は、請求項１〜４のいずれか一つに記載の発明において、前記分離領域の外周部に隣接する第７半導体領域の電位は固定されていることを特徴とする。

また、請求項６の発明にかかる半導体装置は、請求項１〜４のいずれか一つに記載の発明において、前記分離領域の外周部に隣接する第７半導体領域は接地されていることを特徴とする。

また、請求項７の発明にかかる半導体装置は、請求項１に記載の発明において、以下の特徴を有する。半導体装置、第２導電型の支持基板の表面層に設けられた前記第１半導体領域と、前記支持基板の表面層に、前記第１半導体領域に接して設けられた、前記支持基板よりも抵抗率の低い第２導電型の第８半導体領域と、前記第１半導体領域の表面領域に、互いに離れて設けられた前記第３半導体領域および前記第５半導体領域と、前記第３半導体領域の表面領域に設けられた前記第２半導体領域と、前記第３半導体領域の下の領域の一部を占めるように設けられた前記第６半導体領域と、前記第５半導体領域の表面領域に設けられた前記第４半導体領域と、前記第４半導体領域に接する第２電極と前記第２半導体領域に接する第３電極と、を備えている。

また、請求項８の発明にかかる半導体装置は、請求項７に記載の発明において、前記支持基板は、前記第１半導体領域および第８半導体領域よりも低い電位を有することを特徴とする。

また、請求項９の発明にかかる半導体装置は、請求項１〜８のいずれか一つに記載の発明において、前記第２半導体領域は、第１導電型であることを特徴とする。

また、請求項１０の発明にかかる半導体装置は、請求項１〜８のいずれか一つに記載の発明において、前記第２半導体領域は、第２導電型であることを特徴とする。

上述した発明によれば、第６半導体領域は、第３半導体領域の終端部全体を覆っている。また、第６半導体領域は、第１半導体領域の深さ方向に、第３半導体領域の下の領域を占めるように形成されている。このように第６半導体領域を設けることで、分離領域から第２半導体領域の終端部に向かって伸びる空乏層が、第６半導体領域で抑えられ、第２半導体領域に到達することを防止する。そのため、半導体装置のオフ耐圧が、分離領域から第２半導体領域の終端部に伸びる空乏層の大きさにより決まる耐圧で決定されることを防止することができる。これにより、半導体装置のオフ耐圧が、第２半導体領域の直線部における空乏層の大きさにより決まる耐圧で決定されるため、半導体装置の構造から実現可能なオフ耐圧とすることができる。従って、従来構造のオープンコーナー構造を有する半導体装置（例えば、図１１参照）に比べて、半導体装置のオフ耐圧を向上させることができる。また、半導体装置をオープンコーナー構造とすることで、第２半導体領域の終端部でオン耐圧が低くなり、半導体装置全体のオン耐圧が低減することを防止することができる。これにより、半導体装置のオン耐圧を維持することができ、半導体装置の電流能力を維持することができる。

本発明にかかる半導体装置によれば、半導体装置のオン耐圧を維持することができるという効果を奏する。また、半導体装置の電流能力を維持することができるという効果を奏する。また、半導体装置のオフ耐圧を向上させることができるという効果を奏する。

実施の形態１にかかる高耐圧横型ＭＯＳＦＥＴの平面レイアウトを示す平面図である。 図１の切断線ＡＡ−ＡＡ'の断面構造について示す断面図である。 図１の切断線ＢＢ−ＢＢ'の断面構造について示す断面図である。 実施の形態２にかかる半導体装置を示す断面図である。 実施の形態２にかかる半導体装置を示す断面図である。 実施の形態３にかかる半導体装置を示す断面図である。 実施の形態３にかかる半導体装置を示す断面図である。 実施の形態にかかる半導体装置におけるオフ耐圧を示す特性図である。 実施の形態にかかる半導体装置におけるオン耐圧を示す特性図である。 従来の高耐圧横型ＭＯＳＦＥＴの平面レイアウトを示す平面図である。 従来の高耐圧横型ＭＯＳＦＥＴの平面レイアウトの別の一例を示す平面図である。 図１１の切断線ＡＢ−ＡＢ'の断面構造について示す断面図である。

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態１）
図１は、実施の形態１にかかる高耐圧横型ＭＯＳＦＥＴの平面レイアウトを示す平面図である。なお、図１に示す平面レイアウトは、高耐圧横型ＭＯＳＦＥＴのドレイン領域の終端部の一端における、ドレイン領域、ソース領域およびゲート電極の平面レイアウトである。図示省略するドレイン領域の他端も同様の平面形状を有する。なお、ソース電極およびドレイン電極は図示省略する。図１に示すように、高耐圧横型ＭＯＳＦＥＴ２０では、ｎ⁺⁺ドレイン領域７は、直線状に延びている。ｎ⁺バッファ領域６は、ｎ⁺⁺ドレイン領域７に接して、ｎ⁺⁺ドレイン領域７を囲んでいる。ｎ⁺バッファ領域６は、例えば相対する直線状部分と、それら直線状部分の両端において終端同士をつなぐ弧状部分からなる閉じた平面形状（トラック形状）に形成されている。ｎ⁺⁺ソース領域５は、ｎ⁺バッファ領域６と離れて、ｎ⁺バッファ領域６を挟むように、相対する直線状部分からなる開いた平面形状（ストライプ形状）に形成されている。ｎ⁺⁺ソース領域５の直線状部分は、ｎ⁺⁺ドレイン領域７の直線部と平行に形成されている。

ｐベース領域４は、ｎ⁺バッファ領域６と離れて、ｎ⁺⁺ソース領域５に接して、ストライプ形状に形成されている。ｎ半導体領域８は、ｎ⁺バッファ領域６の例えば円弧形状を有する終端部（以下、終端コーナー部とする）からｎ⁺バッファ領域６の直線部にかけて、ｎ⁺バッファ領域６を介してｎ⁺⁺ドレイン領域７の終端部全体を囲むように形成されている。ｐベース領域４は、第５半導体領域に相当する。ｎ⁺⁺ソース領域５は、第４半導体領域に相当する。ｎ⁺バッファ領域６は、第３半導体領域に相当する。ｎ⁺⁺ドレイン領域７は、第２半導体領域に相当する。ｎ半導体領域８は、第６半導体領域に相当する。

ゲート電極１１は、ｎ⁺バッファ領域６とｎ⁺⁺ソース領域５の間に、ｎ⁺バッファ領域６と離れて、ｎ⁺バッファ領域６を挟むように、ストライプ形状に形成されている。高耐圧横型ＭＯＳＦＥＴ２０は、酸化膜などの絶縁膜が埋め込まれたトレンチ（分離トレンチ）１４に囲まれている。分離トレンチ１４の外周部には、分離トレンチ１４に隣接する図示省略するシリコン領域（分離シリコン領域）が形成されている。高耐圧横型ＭＯＳＦＥＴ２０は、分離トレンチ１４および分離シリコン領域により、例えば同一基板上で高耐圧横型ＭＯＳＦＥＴ２０に隣接するデバイスと電気的に分離されている。分離トレンチ１４は、分離領域に相当する。分離シリコン領域は、第７半導体領域に相当する。

このように、高耐圧横型ＭＯＳＦＥＴ２０は、ｎ⁺⁺ドレイン領域７の終端部において、分離トレンチ１４とｎ⁺⁺ドレイン領域７との間に、ｎ⁺⁺ソース領域５およびゲート電極１１を設けない構造（オープンコーナー構造）となっている。また、高耐圧横型ＭＯＳＦＥＴ２０は、オープンコーナー構造となっているｎ⁺⁺ドレイン領域７の終端部に、ｎ⁺バッファ領域６を介してｎ⁺⁺ドレイン領域７の終端部全体を囲むようにｎ半導体領域８が形成された構造となっている。

図２は、図１の切断線ＡＡ−ＡＡ'の断面構造について示す断面図である。この切断線ＡＡ−ＡＡ'は、分離トレンチ１４とｎ⁺⁺ドレイン領域７の直線部の間において、ｎ⁺⁺ソース領域５などのストライプ形状部分を横切る。図２に示すように、高耐圧横型ＭＯＳＦＥＴ２０は、例えばＳＯＩ基板を用いて作製される。ＳＯＩ基板は、例えばｐ支持基板１の上に、埋め込み絶縁層２およびｎ型半導体層がこの順で積層されてできている。このｎ型半導体層は、ｎ^-ドリフト領域３および分離シリコン領域１５となる。ｐベース領域４およびｎ⁺バッファ領域６は、ｎ^-ドリフト領域３の表面層に、互いに離れて設けられている。ｎ⁺バッファ領域６は、ｎ^-ドリフト領域３よりも低い抵抗率を有する。ｎ⁺⁺ソース領域５は、ｐベース領域４の表面層の一部に設けられている。ｎ⁺⁺ドレイン領域７は、ｎ⁺バッファ領域６の表面層の一部に設けられている。ｎ^-ドリフト領域３は、第１半導体領域に相当する。

ｎ⁺⁺ドレイン領域７の一部、ｎ⁺バッファ領域６およびｎ^-ドリフト領域３の表面には、局部酸化膜９が設けられている。ｎ⁺⁺ソース領域５の一部、ｐベース領域４およびｎ^-ドリフト領域３の表面には、局部酸化膜９に接するゲート絶縁膜１０が設けられている。ゲート電極１１は、局部酸化膜９の一部とゲート絶縁膜１０の上に跨るように設けられている。ソース電極１３は、ｎ⁺⁺ソース領域５およびｐベース領域４と接し、ｎ⁺⁺ソース領域５とｐベース領域４とを短絡している。ドレイン電極１２は、ｎ⁺⁺ドレイン領域７と接している。ソース電極１３は、第２電極に相当する。ドレイン電極１２は、第３電極に相当する。

分離トレンチ１４は、ｐベース領域４と離れて、ｎ⁺⁺ドレイン領域７と反対側のｎ型半導体層に、埋め込み絶縁層２に達するように設けられている。また、分離トレンチ１４は、ｎ型半導体層において、ｎ^-ドリフト領域３と分離シリコン領域１５の間に設けられている。ｐ支持基板１および分離シリコン領域１５は、例えば接地され、電位が固定された状態となっている。

図３は、図１の切断線ＢＢ−ＢＢ'の断面構造について示す断面図である。この切断線ＢＢ−ＢＢ'は、ｎ⁺⁺ドレイン領域７の終端部の領域において、分離トレンチ１４からｎ⁺⁺ドレイン領域７の終端部を横切る。図３に示すように、高耐圧横型ＭＯＳＦＥＴ２０では、ｎ半導体領域８は、ｎ^-ドリフト領域３の表面層の一部に、ｎ⁺バッファ領域６の下の領域の一部を占めるように設けられている。ｎ半導体領域８は、ｎ^-ドリフト領域３よりも低い抵抗率を有し、かつｎ⁺バッファ領域６よりも高い抵抗率を有する。

ｎ⁺⁺ドレイン領域７の一部、ｎ⁺バッファ領域６、ｎ半導体領域８およびｎ^-ドリフト領域３の表面には、局部酸化膜９が設けられている。ドレイン電極１２は、ｎ⁺⁺ドレイン領域７と接している。分離トレンチ１４は、ｎ半導体領域８と離れて、埋め込み絶縁層２に達するように設けられている。このように、高耐圧横型ＭＯＳＦＥＴ２０では、切断線ＢＢ−ＢＢ'において、ｎ⁺⁺ソース領域５、ｐベース領域４、ソース電極１３およびゲート電極１１は設けられていない。それ以外の構造は、図２に示す切断線ＡＡ−ＡＡ'の断面構造と同様である。

ｎ半導体領域８の平面形状は、少なくとも、ｎ⁺バッファ領域６の終端コーナー部の、分離トレンチ１４に最も近い部分を覆うように形成するのが良い。望むらくは、ｎ⁺バッファ領域６の終端コーナー部からｎ⁺バッファ領域６の直線部にかけて、ｎ⁺バッファ領域６を介してｎ⁺⁺ドレイン領域７の終端部全体を囲むように設けるのが良い。また、ｎ半導体領域８を形成する際には、例えばｎ⁺バッファ領域６を形成するイオン注入よりも高加速電圧でイオン注入を行うのが良い。これにより、ｎ⁺バッファ領域６の下の領域を占めるように、ｎ半導体領域８を形成することができる。

オープンコーナー構造の高耐圧横型ＭＯＳＦＥＴ２０は、ｎ⁺⁺ドレイン領域７の終端部で、オン耐圧が低くなってしまうことを防止する。その理由は、後述する。また、オープンコーナー構造の高耐圧横型ＭＯＳＦＥＴ２０は、オープンコーナー構造でない高耐圧横型ＭＯＳＦＥＴ（例えば、図１０参照）に比べて、小型化を図ることができる。その理由は、次に示すとおりである。図１０に示す高耐圧横型ＭＯＳＦＥＴでは、トラック形状を有するソース領域やゲート電極のコーナー領域は、オン耐圧が低くなるなどの理由により、素子構造などの形成領域として利用することができない領域（デットスペース）となっている。一般に、高耐圧横型ＭＯＳＦＥＴは、高耐圧に設計するほど素子サイズが大きくなる。そのため、図１０に示す高耐圧横型ＭＯＳＦＥＴでは、ソース領域やゲート電極のコーナー領域も大きくなってしまうことになる。オープンコーナー構造の高耐圧横型ＭＯＳＦＥＴ２０では、ドレイン領域の終端部に、ソース領域やゲート電極を設けないため、デットスペースを短縮することができるからである。

なお、上述した高耐圧横型ＭＯＳＦＥＴ２０は、ｐ型の支持基板を有するＳＯＩ基板を用いて作製されているが、これに限らず種々変更可能であり、例えばｎ型の支持基板を有するＳＯＩ基板を用いても良い。

以上、説明したように、実施の形態１によれば、ｎ半導体領域８は、ｎ⁺バッファ領域６の終端コーナー部全体を覆っている。また、ｎ半導体領域８は、ｎ^-ドリフト領域３の深さ方向に、ｎ⁺バッファ領域６の下の領域を占めるように形成されている。このようにｎ半導体領域８を設けることで、分離トレンチ１４からｎ⁺⁺ドレイン領域７の終端部に向かって伸びる空乏層が、ｎ半導体領域８で抑えられ、ｎ⁺⁺ドレイン領域７に到達することを防止する。そのため、高耐圧横型ＭＯＳＦＥＴ２０のオフ耐圧が、分離トレンチ１４からｎ⁺⁺ドレイン領域７の終端部に伸びる空乏層の大きさにより決まる耐圧で決定されることを防止することができる。これにより、高耐圧横型ＭＯＳＦＥＴ２０のオフ耐圧が、ｎ⁺⁺ドレイン領域７の直線部における空乏層の大きさにより決まる耐圧で決定されるため、高耐圧横型ＭＯＳＦＥＴ２０の構造から実現可能なオフ耐圧とすることができる。従って、高耐圧横型ＭＯＳＦＥＴ２０は、従来構造のオープンコーナー構造を有する高耐圧横型ＭＯＳＦＥＴ（例えば、図１１参照）に比べて、オフ耐圧を向上させることができる。また、高耐圧横型ＭＯＳＦＥＴ２０をオープンコーナー構造とすることで、ｎ⁺⁺ドレイン領域７の終端部でオン耐圧が低くなり、高耐圧横型ＭＯＳＦＥＴ２０全体のオン耐圧が低減することを防止することができる。これにより、高耐圧横型ＭＯＳＦＥＴ２０のオン耐圧を維持することができ、高耐圧横型ＭＯＳＦＥＴ２０の電流能力を維持することができる。また、分離シリコン領域１５の電位を固定することで、例えば同一基板上で高耐圧横型ＭＯＳＦＥＴ２０に隣接するデバイスの電位変動により、高耐圧横型ＭＯＳＦＥＴ２０の耐圧特性が変動することを回避することができる。

（実施の形態２）
図４および図５は、実施の形態２にかかる半導体装置を示す断面図である。平面レイアウトは、実施の形態１と同様である（図１参照）。また、図４は、図１の切断線ＡＡ−ＡＡ'の断面構造である。また、図５は、図１の切断線ＢＢ−ＢＢ'の断面構造である。高耐圧横型ＭＯＳＦＥＴを、例えばｐ支持基板１に、ｎ^-ドリフト領域３としてｎ^-ウエル領域を設けたバルク基板を用いて作製しても良い。

図４および図５に示すように、高耐圧横型ＭＯＳＦＥＴ２１は、ｐ支持基板１の表面層に、ｎ^-ドリフト領域３としてｎ^-ウエル領域が設けられている。ｎ^-ウエル領域は、ｐ支持基板１に、例えばリン（Ｐ）などのｎ型不純物をイオン注入することにより形成される。分離トレンチ１４は、ｐ支持基板１に達するように設けられている。その他の構成は、実施の形態１（図２および図３参照）と同様である。

以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。

（実施の形態３）
図６および図７は、実施の形態３にかかる半導体装置を示す断面図である。平面レイアウトは、実施の形態１と同様である（図１参照）。また、図６は、図１の切断線ＡＡ−ＡＡ'の断面構造である。また、図７は、図１の切断線ＢＢ−ＢＢ'の断面構造である。実施の形態２に示す高耐圧横型ＭＯＳＦＥＴ（図４および図５）において、分離トレンチおよび分離シリコン領域に代えて、ｎ^-ドリフト領域３に接するようにｐ⁺半導体領域を設け、ｎ^-ドリフト領域３とｐ⁺半導体領域からなるｐｎ接合分離構造を形成しても良い。

図６および図７に示すように、高耐圧横型ＭＯＳＦＥＴ２２は、ｐ支持基板１の表面層の一部に、ｎ^-ドリフト領域３に接して、ｐ⁺ウエル領域１６が設けられている。ｐ⁺ウエル領域１６は、ｐ支持基板１の表面層の一部に、例えばボロン（Ｂ）などのｐ型不純物をイオン注入することにより形成される。ｐ⁺ウエル領域１６は、ｐ支持基板１よりも低い抵抗率を有する。ｐ支持基板１は、高耐圧横型ＭＯＳＦＥＴ２２で最も低い電位を有する。その他の構成は、実施の形態２と同様である。ｐ⁺ウエル領域１６は、第８半導体領域に相当する。

高耐圧横型ＭＯＳＦＥＴ２２は、ｎ^-ドリフト領域３とｐ⁺ウエル領域１６からなるｐｎ接合分離構造により、例えば同一基板上で高耐圧横型ＭＯＳＦＥＴ２２に隣接する図示省略するデバイスと電気的に分離されている。

以上、説明したように、実施の形態３によれば、実施の形態１と同様の効果を得ることができる。

なお、上述した各実施の形態にかかる半導体装置において、ｎ⁺⁺ドレイン領域７に代えて、ｐ⁺⁺コレクタ領域を設けて、高耐圧横型ＩＧＢＴ（ＬＩＧＢＴ：Ｌａｔｅｒａｌ Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）としても良い。

次に、実施の形態にかかる半導体装置において、オン耐圧およびオフ耐圧を測定した。図８は、実施の形態にかかる半導体装置におけるオフ耐圧を示す特性図である。また、図９は、実施の形態にかかる半導体装置におけるオン耐圧を示す特性図である。まず、実施の形態１に従い、横型の高耐圧ｎチャネルＭＯＳＦＥＴ（ＨＶ−ｎＭＯＳ：Ｈｉｇｈ Ｖｏｌｔａｇｅ ｎ−ｃｈａｎｎｅｌ ＭＯＳＦＥＴ）を作製した（以下、実施例とする）。実施例は、厚さ１４μｍのＳＯＩ基板を用いて作製した。実施例において、ｎ^-ドリフト領域３の抵抗率を６．８Ωｍとした。ｎ⁺バッファ領域６の終端コーナー部から分離トレンチ１４までの距離（以下、バッファ−トレンチ間距離とする）を１４μｍとした。ｎ半導体領域８の平面形状は、ｎ⁺バッファ領域６の終端コーナー部全体を覆うような半円形状とした。イオン注入条件は、ｎ⁺バッファ領域６の形成には、ドーパントとしてリンを用い、ドーズ量１．５×１０¹³ｃｍ^-2、加速電圧１００ｋｅＶとした。ｎ⁺⁺ドレイン領域７の形成には、ドーパントとして砒素（Ａｓ）を用い、ドーズ量４．５×１０¹⁵ｃｍ^-2、加速電圧８０ｋｅＶとした。ｎ半導体領域８の形成には、ドーパントとしてリンを用い、ドーズ量６．０×１０¹²ｃｍ^-2、加速電圧１００ｋｅＶとした。なお、ｎ半導体領域８は、一般的なＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型ＭＯＳ）の製造プロセスにおけるｎウエル領域の形成工程を用いて形成されている。

また、比較として、従来構造のオープンコーナー構造のＨＶ−ｎＭＯＳ（例えば、図１１参照）を作製した（以下、従来例とする）。従来例には、ｎ半導体領域８が設けられていない。その他の構成は、実施例と同様である。また、従来例では、バッファ−トレンチ間距離を１０〜２０μｍの範囲で変化させ、オン耐圧およびオフ耐圧を測定した。

図８に示す結果より、実施例は、従来例と比べて、オフ耐圧が向上することがわかる。その理由は、次に示すとおりである。図８に示すように、従来例のオフ耐圧は、バッファ−トレンチ間距離に比例して大きくなっていることがわかる。つまり、従来例のオフ耐圧は、測定データ群の近似値としては、バッファ−トレンチ間距離に比例し、正の傾きを有する直線（以下、従来例の近似値直線とする）上にあることがわかる。一般的に、半導体装置のオフ耐圧は、バッファ−トレンチ間距離に比例する。そのため、実施例のオフ耐圧においても、そのデータ群の近似値は、従来例の近似値直線とほぼ同様の傾きを有する直線上にあると推測される。図８に示す結果では、実施例のオフ耐圧の測定データは、従来例の近似値直線よりも高い値となっていることがわかる。そのため、実施例のオフ耐圧は、実施例のオフ耐圧の測定データまたはその近似値を通り、従来例の近似値直線とほぼ同様の傾きを有する直線上にある値となると推測することができるからである。なお、オープンコーナー構造の半導体装置では、バッファ−トレンチ間距離がある程度の距離以上になると、そのオフ耐圧は、ｎ⁺⁺ドレイン領域７の直線部における空乏層の大きさにより決まる耐圧により決定されると推測される。そのため、バッファ−トレンチ間距離がｎ⁺⁺ドレイン領域７の直線部における空乏層の大きさにより耐圧が決定される距離以上の範囲では、半導体装置のオフ耐圧特性は、図８に示す特性図と異なる結果となると推測される。

また、図９に示す結果より、実施例のオン耐圧は、従来例のオン耐圧をほぼ維持することができることがわかった。つまり、ドレイン領域の終端部にバッファ領域を介してｎ半導体領域８を設けたとしても、半導体装置のオン耐圧を維持することができることがわかる。その理由は、次に示すとおりである。図９に示すように、従来例のオン耐圧は、バッファ−トレンチ間距離によらず、ほぼ一定の値となることがわかる。それは、オープンコーナー構造の半導体装置において、ドレイン領域の終端部近傍の領域は、電流がほぼ流れない領域であるからである。そのため、実施例のオン耐圧においても、バッファ−トレンチ間距離によらず、ほぼ一定の値となると推測される。図９に示す結果では、実施例のオン耐圧の測定データは、従来例のオン耐圧の測定データ群と、ほぼ同様の値となっていることがわかる。そのため、実施例のオン耐圧は、バッファ−トレンチ間距離によらず、実施例のオン耐圧の測定データとほぼ一定の値となると推測されるからである。

なお、実施の形態にかかる半導体装置は、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ：プラズマディスプレイパネル）のスキャンドライバーＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：集積回路）を作製するプロセスを用いて作製することができる。ｎ半導体領域８は、その際のＣＭＯＳの製造プロセスにおけるｎウエル領域の形成工程を用いて形成することができる。そのため、ＰＤＰのスキャンドライバーＩＣを作製するための設備が整っている場合には、実施の形態にかかる半導体装置を形成するための特別な設備等の追加を必要とせず、製造コストが増大することを防止することができる。

以上のように、本発明にかかる半導体装置は、プラズマディスプレイなどを駆動するパワーＩＣなどに使用されるパワー半導体装置に有用である。

１ ｐ支持基板
２ 埋め込み絶縁層
３ ｎ^-ドリフト領域
４ ｐベース領域
５ ｎ⁺⁺ソース領域
６ ｎ⁺バッファ領域
７ ｎ⁺⁺ドレイン領域
８ ｎ半導体領域
９ 局部酸化膜
１０ ゲート絶縁膜
１１ ゲート電極
１２ ドレイン電極
１３ ソース電極
１４ 分離トレンチ
１５ 分離シリコン領域
１６ ｐ⁺ウエル領域
２０ 高耐圧横型ＭＯＳＦＥＴ

Claims (10)

1. 第１導電型の第１半導体領域に、
   直線状の第２半導体領域を囲む第１導電型の第３半導体領域が配置され、
   前記第３半導体領域と離れて、前記第３半導体領域を挟むように、前記第２半導体領域に平行な、相対する直線状部分からなる開いた平面形状の第１導電型の第４半導体領域が配置され、
   前記第４半導体領域に接し、第３半導体領域を挟むように、前記第２半導体領域に平行な、相対する直線状部分からなる開いた平面形状の第２導電型の第５半導体領域が配置され、
   前記第３半導体領域と前記第４半導体領域の間に、前記第３半導体領域と離れて、前記第２半導体領域に平行な、相対する直線状部分からなる開いた平面形状の第１電極が配置され、
   前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、前記第４半導体領域、前記第５半導体領域および前記第１電極を囲む閉じた平面形状の分離領域が配置され、
   前記第３半導体領域の、前記第２半導体領域の終端部に接する部分と前記分離領域との間に第１導電型の第６半導体領域が配置された平面レイアウトを有し、
   前記第３半導体領域は、前記第１半導体領域よりも抵抗率が低く、
   前記第６半導体領域は、前記第１半導体領域よりも抵抗率が低く、かつ前記第３半導体領域よりも抵抗率が高いことを特徴とする半導体装置。
2. 支持基板上に埋め込み絶縁層を介して設けられた前記第１半導体領域と、
   前記第１半導体領域の表面領域に、互いに離れて設けられた前記第３半導体領域および前記第５半導体領域と、
   前記第３半導体領域の表面領域に設けられた前記第２半導体領域と、
   前記第３半導体領域の下の領域の一部を占めるように設けられた前記第６半導体領域と、
   前記第５半導体領域の表面領域に設けられた前記第４半導体領域と、
   前記第４半導体領域に接する第２電極と、
   前記第２半導体領域に接する第３電極と、
   前記埋め込み絶縁層に達する深さを有する前記分離領域と、
   を備えていることを特徴とする請求項１に記載の半導体装置。
3. 第２導電型の支持基板の上に設けられた前記第１半導体領域と、
   前記第１半導体領域の表面領域に、互いに離れて設けられた前記第３半導体領域および前記第５半導体領域と、
   前記第３半導体領域の表面領域に設けられた前記第２半導体領域と、
   前記第３半導体領域の下の領域の一部を占めるように設けられた前記第６半導体領域と、
   前記第５半導体領域の表面領域に設けられた前記第４半導体領域と、
   前記第４半導体領域に接する第２電極と、
   前記第２半導体領域に接する第３電極と、
   前記支持基板に達する深さを有する前記分離領域と、
   を備えていることを特徴とする請求項１に記載の半導体装置。
4. 前記分離領域は、絶縁膜が埋め込まれたトレンチであることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
5. 前記分離領域の外周部に隣接する第７半導体領域の電位は固定されていることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
6. 前記分離領域の外周部に隣接する第７半導体領域は接地されていることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
7. 第２導電型の支持基板の表面層に設けられた前記第１半導体領域と、
   前記支持基板の表面層に、前記第１半導体領域に接して設けられた、前記支持基板よりも抵抗率の低い第２導電型の第８半導体領域と、
   前記第１半導体領域の表面領域に、互いに離れて設けられた前記第３半導体領域および前記第５半導体領域と、
   前記第３半導体領域の表面領域に設けられた前記第２半導体領域と、
   前記第３半導体領域の下の領域の一部を占めるように設けられた前記第６半導体領域と、
   前記第５半導体領域の表面領域に設けられた前記第４半導体領域と、
   前記第４半導体領域に接する第２電極と
   前記第２半導体領域に接する第３電極と、
   を備えていることを特徴とする請求項１に記載の半導体装置。
8. 前記支持基板は、前記第１半導体領域および第８半導体領域よりも低い電位を有することを特徴とする請求項７に記載の半導体装置。
9. 前記第２半導体領域は、第１導電型であることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置。
10. 前記第２半導体領域は、第２導電型であることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置。

Images