JP5446404B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP5446404B2 JP5446404B2 JP2009093156A JP2009093156A JP5446404B2 JP 5446404 B2 JP5446404 B2 JP 5446404B2 JP 2009093156 A JP2009093156 A JP 2009093156A JP 2009093156 A JP2009093156 A JP 2009093156A JP 5446404 B2 JP5446404 B2 JP 5446404B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor region
- region
- semiconductor
- conductivity type
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
図1は、実施の形態1にかかる高耐圧横型MOSFETの平面レイアウトを示す平面図である。なお、図1に示す平面レイアウトは、高耐圧横型MOSFETのドレイン領域の終端部の一端における、ドレイン領域、ソース領域およびゲート電極の平面レイアウトである。図示省略するドレイン領域の他端も同様の平面形状を有する。なお、ソース電極およびドレイン電極は図示省略する。図1に示すように、高耐圧横型MOSFET20では、n++ドレイン領域7は、直線状に延びている。n+バッファ領域6は、n++ドレイン領域7に接して、n++ドレイン領域7を囲んでいる。n+バッファ領域6は、例えば相対する直線状部分と、それら直線状部分の両端において終端同士をつなぐ弧状部分からなる閉じた平面形状(トラック形状)に形成されている。n++ソース領域5は、n+バッファ領域6と離れて、n+バッファ領域6を挟むように、相対する直線状部分からなる開いた平面形状(ストライプ形状)に形成されている。n++ソース領域5の直線状部分は、n++ドレイン領域7の直線部と平行に形成されている。
図4および図5は、実施の形態2にかかる半導体装置を示す断面図である。平面レイアウトは、実施の形態1と同様である(図1参照)。また、図4は、図1の切断線AA−AA'の断面構造である。また、図5は、図1の切断線BB−BB'の断面構造である。高耐圧横型MOSFETを、例えばp支持基板1に、n-ドリフト領域3としてn-ウエル領域を設けたバルク基板を用いて作製しても良い。
図6および図7は、実施の形態3にかかる半導体装置を示す断面図である。平面レイアウトは、実施の形態1と同様である(図1参照)。また、図6は、図1の切断線AA−AA'の断面構造である。また、図7は、図1の切断線BB−BB'の断面構造である。実施の形態2に示す高耐圧横型MOSFET(図4および図5)において、分離トレンチおよび分離シリコン領域に代えて、n-ドリフト領域3に接するようにp+半導体領域を設け、n-ドリフト領域3とp+半導体領域からなるpn接合分離構造を形成しても良い。
2 埋め込み絶縁層
3 n-ドリフト領域
4 pベース領域
5 n++ソース領域
6 n+バッファ領域
7 n++ドレイン領域
8 n半導体領域
9 局部酸化膜
10 ゲート絶縁膜
11 ゲート電極
12 ドレイン電極
13 ソース電極
14 分離トレンチ
15 分離シリコン領域
16 p+ウエル領域
20 高耐圧横型MOSFET
Claims (13)
- 第1導電型の第1半導体領域に、
直線状の第2半導体領域を囲む第1導電型の第3半導体領域が配置され、
前記第3半導体領域と離れて、前記第3半導体領域を挟むように、前記第2半導体領域に平行な、相対する直線状部分からなる開いた平面形状の第1導電型の第4半導体領域が配置され、
前記第4半導体領域に接し、前記第3半導体領域を挟むように、前記第2半導体領域に平行な、相対する直線状部分からなる開いた平面形状の第2導電型の第5半導体領域が配置され、
前記第3半導体領域と前記第4半導体領域の間に、前記第3半導体領域と離れて、前記第2半導体領域に平行な、相対する直線状部分からなる開いた平面形状の第1電極が配置され、
前記第1半導体領域、前記第2半導体領域、前記第3半導体領域、前記第4半導体領域、前記第5半導体領域および前記第1電極を囲む閉じた平面形状の分離領域が配置され、
前記第3半導体領域の、前記第2半導体領域の終端部に接する部分と前記分離領域との間に第1導電型の第6半導体領域が配置された平面レイアウトを有し、
前記第3半導体領域は、前記第1半導体領域よりも抵抗率が低く、
前記第6半導体領域は、前記第1半導体領域よりも抵抗率が低く、かつ前記第3半導体領域よりも抵抗率が高く、前記第3半導体領域と前記第1半導体領域との間の一部に形成され、前記第3半導体領域の、前記第2半導体領域の終端部の位置に対応する端部を囲むことを特徴とする半導体装置。 - 支持基板上に埋め込み絶縁層を介して設けられた前記第1半導体領域と、
前記第1半導体領域の表面領域に、互いに離れて設けられた前記第3半導体領域および前記第5半導体領域と、
前記第3半導体領域の表面領域に設けられた前記第2半導体領域と、
前記第3半導体領域の下の領域の一部を占めるように設けられた前記第6半導体領域と、
前記第5半導体領域の表面領域に設けられた前記第4半導体領域と、
前記第4半導体領域に接する第2電極と、
前記第2半導体領域に接する第3電極と、
前記埋め込み絶縁層に達する深さを有する前記分離領域と、
を備えていることを特徴とする請求項1に記載の半導体装置。 - 第2導電型の支持基板の上に設けられた前記第1半導体領域と、
前記第1半導体領域の表面領域に、互いに離れて設けられた前記第3半導体領域および前記第5半導体領域と、
前記第3半導体領域の表面領域に設けられた前記第2半導体領域と、
前記第3半導体領域の下の領域の一部を占めるように設けられた前記第6半導体領域と、
前記第5半導体領域の表面領域に設けられた前記第4半導体領域と、
前記第4半導体領域に接する第2電極と、
前記第2半導体領域に接する第3電極と、
前記支持基板に達する深さを有する前記分離領域と、
を備えていることを特徴とする請求項1に記載の半導体装置。 - 第1導電型の第1半導体領域に、
直線状の第2半導体領域を囲む第1導電型の第3半導体領域が配置され、
前記第3半導体領域と離れて、前記第3半導体領域を挟むように、前記第2半導体領域に平行な、相対する直線状部分からなる開いた平面形状の第1導電型の第4半導体領域が配置され、
前記第4半導体領域に接し、前記第3半導体領域を挟むように、前記第2半導体領域に平行な、相対する直線状部分からなる開いた平面形状の第2導電型の第5半導体領域が配置され、
前記第3半導体領域と前記第4半導体領域の間に、前記第3半導体領域と離れて、前記第2半導体領域に平行な、相対する直線状部分からなる開いた平面形状の第1電極が配置され、
前記第1半導体領域、前記第2半導体領域、前記第3半導体領域、前記第4半導体領域、前記第5半導体領域および前記第1電極を囲む閉じた平面形状の分離領域が配置され、
前記第3半導体領域の、前記第2半導体領域の終端部に接する部分と前記分離領域との間に第1導電型の第6半導体領域が配置された平面レイアウトを有し、
前記第3半導体領域は、前記第1半導体領域よりも抵抗率が低く、
前記第6半導体領域は、前記第1半導体領域よりも抵抗率が低く、かつ前記第3半導体領域よりも抵抗率が高く、
支持基板上に埋め込み絶縁層を介して設けられた前記第1半導体領域と、
前記第1半導体領域の表面領域に、互いに離れて設けられた前記第3半導体領域および前記第5半導体領域と、
前記第3半導体領域の表面領域に設けられた前記第2半導体領域と、
前記第3半導体領域の下の領域の一部を占めるように設けられた前記第6半導体領域と、
前記第5半導体領域の表面領域に設けられた前記第4半導体領域と、
前記第4半導体領域に接する第2電極と、
前記第2半導体領域に接する第3電極と、
前記埋め込み絶縁層に達する深さを有する前記分離領域と、
を備えていることを特徴とする半導体装置。 - 第1導電型の第1半導体領域に、
直線状の第2半導体領域を囲む第1導電型の第3半導体領域が配置され、
前記第3半導体領域と離れて、前記第3半導体領域を挟むように、前記第2半導体領域に平行な、相対する直線状部分からなる開いた平面形状の第1導電型の第4半導体領域が配置され、
前記第4半導体領域に接し、前記第3半導体領域を挟むように、前記第2半導体領域に平行な、相対する直線状部分からなる開いた平面形状の第2導電型の第5半導体領域が配置され、
前記第3半導体領域と前記第4半導体領域の間に、前記第3半導体領域と離れて、前記第2半導体領域に平行な、相対する直線状部分からなる開いた平面形状の第1電極が配置され、
前記第1半導体領域、前記第2半導体領域、前記第3半導体領域、前記第4半導体領域、前記第5半導体領域および前記第1電極を囲む閉じた平面形状の分離領域が配置され、
前記第3半導体領域の、前記第2半導体領域の終端部に接する部分と前記分離領域との間に第1導電型の第6半導体領域が配置された平面レイアウトを有し、
前記第3半導体領域は、前記第1半導体領域よりも抵抗率が低く、
前記第6半導体領域は、前記第1半導体領域よりも抵抗率が低く、かつ前記第3半導体領域よりも抵抗率が高く、
第2導電型の支持基板の上に設けられた前記第1半導体領域と、
前記第1半導体領域の表面領域に、互いに離れて設けられた前記第3半導体領域および前記第5半導体領域と、
前記第3半導体領域の表面領域に設けられた前記第2半導体領域と、
前記第3半導体領域の下の領域の一部を占めるように設けられた前記第6半導体領域と、
前記第5半導体領域の表面領域に設けられた前記第4半導体領域と、
前記第4半導体領域に接する第2電極と、
前記第2半導体領域に接する第3電極と、
前記支持基板に達する深さを有する前記分離領域と、
を備えていることを特徴とする半導体装置。 - 前記分離領域は、絶縁膜が埋め込まれたトレンチであることを特徴とする請求項1〜5のいずれか一つに記載の半導体装置。
- 前記分離領域の外周部に隣接する第7半導体領域の電位は固定されていることを特徴とする請求項1〜6のいずれか一つに記載の半導体装置。
- 前記分離領域の外周部に隣接する第7半導体領域は接地されていることを特徴とする請求項1〜6のいずれか一つに記載の半導体装置。
- 第2導電型の支持基板の表面層に設けられた前記第1半導体領域と、
前記支持基板の表面層に、前記第1半導体領域に接して設けられた、前記支持基板よりも抵抗率の低い第2導電型の第8半導体領域と、
前記第1半導体領域の表面領域に、互いに離れて設けられた前記第3半導体領域および前記第5半導体領域と、
前記第3半導体領域の表面領域に設けられた前記第2半導体領域と、
前記第3半導体領域の下の領域の一部を占めるように設けられた前記第6半導体領域と、
前記第5半導体領域の表面領域に設けられた前記第4半導体領域と、
前記第4半導体領域に接する第2電極と、
前記第2半導体領域に接する第3電極と、
を備えていることを特徴とする請求項1に記載の半導体装置。 - 第1導電型の第1半導体領域に、
直線状の第2半導体領域を囲む第1導電型の第3半導体領域が配置され、
前記第3半導体領域と離れて、前記第3半導体領域を挟むように、前記第2半導体領域に平行な、相対する直線状部分からなる開いた平面形状の第1導電型の第4半導体領域が配置され、
前記第4半導体領域に接し、前記第3半導体領域を挟むように、前記第2半導体領域に平行な、相対する直線状部分からなる開いた平面形状の第2導電型の第5半導体領域が配置され、
前記第3半導体領域と前記第4半導体領域の間に、前記第3半導体領域と離れて、前記第2半導体領域に平行な、相対する直線状部分からなる開いた平面形状の第1電極が配置され、
前記第1半導体領域、前記第2半導体領域、前記第3半導体領域、前記第4半導体領域、前記第5半導体領域および前記第1電極を囲む閉じた平面形状の分離領域が配置され、
前記第3半導体領域の、前記第2半導体領域の終端部に接する部分と前記分離領域との間に第1導電型の第6半導体領域が配置された平面レイアウトを有し、
前記第3半導体領域は、前記第1半導体領域よりも抵抗率が低く、
前記第6半導体領域は、前記第1半導体領域よりも抵抗率が低く、かつ前記第3半導体領域よりも抵抗率が高く、
第2導電型の支持基板の表面層に設けられた前記第1半導体領域と、
前記支持基板の表面層に、前記第1半導体領域に接して設けられた、前記支持基板よりも抵抗率の低い第2導電型の第8半導体領域と、
前記第1半導体領域の表面領域に、互いに離れて設けられた前記第3半導体領域および前記第5半導体領域と、
前記第3半導体領域の表面領域に設けられた前記第2半導体領域と、
前記第3半導体領域の下の領域の一部を占めるように設けられた前記第6半導体領域と、
前記第5半導体領域の表面領域に設けられた前記第4半導体領域と、
前記第4半導体領域に接する第2電極と、
前記第2半導体領域に接する第3電極と、
を備えていることを特徴とする半導体装置。 - 前記支持基板は、前記第1半導体領域および第8半導体領域よりも低い電位を有することを特徴とする請求項9または10に記載の半導体装置。
- 前記第2半導体領域は、第1導電型であることを特徴とする請求項1〜11のいずれか一つに記載の半導体装置。
- 前記第2半導体領域は、第2導電型であることを特徴とする請求項1〜11のいずれか一つに記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009093156A JP5446404B2 (ja) | 2009-04-07 | 2009-04-07 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009093156A JP5446404B2 (ja) | 2009-04-07 | 2009-04-07 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010245339A JP2010245339A (ja) | 2010-10-28 |
JP5446404B2 true JP5446404B2 (ja) | 2014-03-19 |
Family
ID=43098019
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009093156A Expired - Fee Related JP5446404B2 (ja) | 2009-04-07 | 2009-04-07 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5446404B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5586546B2 (ja) * | 2011-03-23 | 2014-09-10 | 株式会社東芝 | 半導体装置 |
JP6032624B2 (ja) | 2012-08-30 | 2016-11-30 | パナソニックIpマネジメント株式会社 | 半導体装置 |
JP7253523B2 (ja) * | 2020-11-25 | 2023-04-06 | 合肥晶合集成電路股▲ふん▼有限公司 | 半導体デバイス及び半導体デバイスの製造方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000332247A (ja) * | 1999-03-15 | 2000-11-30 | Toshiba Corp | 半導体装置 |
JP5092202B2 (ja) * | 2004-12-27 | 2012-12-05 | 富士電機株式会社 | 半導体装置 |
-
2009
- 2009-04-07 JP JP2009093156A patent/JP5446404B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2010245339A (ja) | 2010-10-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9214526B2 (en) | Semiconductor device | |
JP5641131B2 (ja) | 半導体装置およびその製造方法 | |
JP3721172B2 (ja) | 半導体装置 | |
JP5458809B2 (ja) | 半導体装置 | |
JP3979258B2 (ja) | Mis半導体装置およびその製造方法 | |
KR101864889B1 (ko) | 수평형 디모스 트랜지스터 및 그 제조방법 | |
JP6515484B2 (ja) | 半導体装置 | |
KR20090007327A (ko) | 전력 디바이스를 위한 전하 균형 기술 | |
JP2009059949A (ja) | 半導体装置、および、半導体装置の製造方法 | |
JP4839225B2 (ja) | 絶縁耐力の高いsoi半導体素子 | |
JP6693805B2 (ja) | 半導体装置 | |
US8030706B2 (en) | Power semiconductor device | |
JP5446404B2 (ja) | 半導体装置 | |
CN105932044B (zh) | 半导体器件 | |
EP1671372A1 (en) | Lateral thin-film soi device having a field plate with isolated metallic regions | |
CN107871782B (zh) | 双扩散金属氧化物半导体元件及其制造方法 | |
JP5567437B2 (ja) | 半導体装置および集積回路 | |
JP2008004941A (ja) | 静電放電に対する半導体保護構造体 | |
CN109564877B (zh) | 半导体装置 | |
US20240063777A1 (en) | Hvic device with combined level shifter and boost diode in junction termination region | |
JP6362925B2 (ja) | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 | |
JP2002026314A (ja) | 半導体装置 | |
JP5560124B2 (ja) | 半導体装置及びその製造方法 | |
JP6678615B2 (ja) | 半導体装置 | |
JP4150704B2 (ja) | 横型短チャネルdmos |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20110422 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20111111 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130813 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130815 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131015 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20131203 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131216 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |