JP6362925B2

JP6362925B2 - 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

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Publication number: JP6362925B2
Application number: JP2014111844A
Authority: JP
Inventors: 充金田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2014-05-30
Filing date: 2014-05-30
Publication date: 2018-07-25
Anticipated expiration: 2034-05-30
Also published as: JP2015226029A

Description

本発明は炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関するものである。

近年、省エネルギーの観点から、家電製品または産業用電力装置の制御等の用途でインバータ回路が広く用いられるようになってきている（例えば非特許文献１）。

インバータ回路は、パワー半導体デバイスにより、電圧または電流のオンとオフとを繰り返すことにより電力の制御を行う。なお、定格電圧が３００Ｖ以上では、その特性からシリコンを用いた絶縁ゲート型バイポーラトランジスタ（ｉｎｓｕｌａｔｅｄｇａｔｅｂｉｐｏｌａｒｔｒａｎｓｉｓｔｏｒ、ＩＧＢＴ）が主に用いられているが、近年、炭化珪素を用いたｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒｆｉｅｌｄ−ｅｆｆｅｃｔｔｒａｎｓｉｓｔｏｒ（ＭＯＳＦＥＴ）が提供されはじめ、実用化されつつある。

炭化珪素は、シリコンに比べバンドギャップが大きいため、同じ耐圧の素子ならば、炭化珪素の方がドリフト層の厚さをより薄くすることができる。よって、オン抵抗の低い、低損失な素子を提供できる。

ローム株式会社、「ＳｉＣパワーモジュール」、［ｏｎｌｉｎｅ］、２０１３年６月２７日、［２０１４年５月２９日検索］、インターネット＜ＵＲＬ：http://rohmfs.rohm.com/jp/products/databook/datasheet/discrete/sic/power_module/bsm180d12p2c101-j.pdf＞

シリコンでは、よりオン電圧を低くするため、ＩＧＢＴとＭＯＳＦＥＴとが並列に１チップ化している構造の、逆導通型ＩＧＢＴがすでに実用化されている。この構造は、低電流密度ではＭＯＳＦＥＴ、高電流密度ではＩＧＢＴがそれぞれ駆動することで、より低いオン電圧を得ることができる。

シリコンを用いた逆導通ＩＧＢＴでは、薄いウエハプロセスによる裏面加工技術によって、当該構造を実現していた。しかし、炭化珪素を用いた場合に同様の構造を実現しようとすると、炭化珪素を用いた場合の方がシリコンを用いた場合よりもドリフト層が薄いことに起因して、より薄いウエハプロセスが要求される。そのため、ウエハ構造の強度が低下し、製造工程における取扱の技術的ハードルが非常に高くなる。よって、シリコンと同様の構造を適用した、ＭＯＳＦＥＴとＩＧＢＴとを１チップ化した構造を製造することは困難となる。

本発明は、上記のような問題を解決するためになされたものであり、炭化珪素を用いて、ＭＯＳＦＥＴとＩＧＢＴとを１チップ化した構造を容易に製造できる技術を提供することを目的とする。

本発明の一態様に関する炭化珪素半導体装置は、第１導電型または第２導電型の半導体基板上に形成された、第１導電型の半導体層と、前記半導体層の表面において互いに離間して複数形成された、第２導電型の第１半導体領域と、前記半導体層の表面において、複数の前記第１半導体領域を囲んで形成された、前記半導体基板とは逆の導電型の不純物領域と、複数の前記第１半導体領域の表面において部分的に形成された、第１導電型の第２半導体領域と、各前記第１半導体領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極を覆って形成された層間絶縁膜と、前記層間絶縁膜上に形成され、かつ、前記第２半導体領域に接触する第１電極と、前記層間絶縁膜上に形成され、かつ、前記不純物領域に接触する第２電極と、前記半導体基板の裏面において形成された第３電極と、前記第２電極と前記第３電極とを電気的に接続する接続体とを備え、前記不純物領域は、前記半導体層の表面から半導体基板内に達して形成され、前記第２電極は、前記不純物領域に囲まれた状態で前記不純物領域に接触する。
本発明の別の態様に関する炭化珪素半導体装置は、第１導電型または第２導電型の半導体基板上に形成された、第１導電型の半導体層と、前記半導体層の表面において互いに離間して複数形成された、第２導電型の第１半導体領域と、前記半導体層の表面において、複数の前記第１半導体領域を囲んで形成された、前記半導体基板とは逆の導電型の不純物領域と、複数の前記第１半導体領域の表面において部分的に形成された、第１導電型の第２半導体領域と、各前記第１半導体領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極を覆って形成された層間絶縁膜と、前記層間絶縁膜上に形成され、かつ、前記第２半導体領域に接触する第１電極と、前記層間絶縁膜上に形成され、かつ、前記不純物領域に接触する第２電極と、前記半導体基板の裏面において形成された第３電極と、前記第２電極と前記第３電極とを電気的に接続する接続体とを備え、前記不純物領域は、前記半導体層の表面から半導体基板内に達して形成され、前記第２電極は、前記不純物領域に囲まれた状態で前記不純物領域に接触し、少なくとも、前記第２電極の前記不純物領域に囲まれた部分は、タングステンからなる。

本発明の一態様に関する炭化珪素半導体装置の製造方法は、第１導電型の半導体基板上に、第１導電型の半導体層を形成し、前記半導体層の表面において、前記半導体層を挟んで互いに離間する複数の第２導電型の第１半導体領域と、複数の前記第１半導体領域を囲む前記半導体基板とは逆の導電型の不純物領域とを同時に形成し、複数の前記第１半導体領域の表面において、第１導電型の第２半導体領域を部分的に形成し、各前記第１半導体領域上から前記半導体層上に亘ってゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート電極を覆う層間絶縁膜を形成し、前記層間絶縁膜上に、前記第２半導体領域に接触する第１電極を形成し、前記層間絶縁膜上に、前記不純物領域に接触する第２電極を形成し、前記半導体基板の裏面において第３電極を形成し、前記第２電極と前記第３電極とを電気的に接続する接続体を形成する。
本発明の別の態様に関する炭化珪素半導体装置の製造方法は、第１導電型または第２導電型の半導体基板上に、第１導電型の半導体層を形成し、前記半導体層の表面において、互いに離間する複数の第２導電型の第１半導体領域と、複数の前記第１半導体領域を囲む前記半導体基板とは逆の導電型の不純物領域とを同時に形成し、複数の前記第１半導体領域の表面において、第１導電型の第２半導体領域を部分的に形成し、各前記第１半導体領域上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート電極を覆う層間絶縁膜を形成し、前記層間絶縁膜上に、前記第２半導体領域に接触する第１電極を形成し、前記層間絶縁膜上に、前記不純物領域に接触する第２電極を形成し、前記半導体基板の裏面において第３電極を形成し、前記第２電極と前記第３電極とを電気的に接続する接続体を形成し、前記不純物領域を形成することは、前記半導体層の表面から半導体基板内に達するトレンチを形成し、前記トレンチ内に斜めに不純物イオンを注入することで前記トレンチの側壁に前記不純物領域を形成することであり、前記第２電極を形成することは、前記トレンチ内で、前記不純物領域に囲まれた状態で前記不純物領域に接触する第２電極を形成することである。

本発明の上記態様によれば、接続体を介して第３電極と電気的に接続された第２電極が、半導体基板の表面側に配置される。よって、薄いウエハ構造に対する裏面加工を行う必要がないため、ＭＯＳＦＥＴとＩＧＢＴとを１チップ化した炭化珪素半導体装置を容易に製造できる。

本発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。

実施形態に関するＭＯＳＦＥＴとＩＧＢＴとを１チップ化した炭化珪素半導体装置の構造を例示する断面図である。ＭＯＳＦＥＴおよびＩＧＢＴの出力特性を示す図である。図１に示された炭化珪素半導体装置の出力特性を示す図である。実施形態に関する炭化珪素半導体装置の製造方法を例示する断面図である。実施形態に関する炭化珪素半導体装置の製造方法を例示する断面図である。実施形態に関する炭化珪素半導体装置の製造方法を例示する断面図である。実施形態に関する炭化珪素半導体装置の製造方法を例示する断面図である。実施形態に関する炭化珪素半導体装置の製造方法を例示する断面図である。実施形態に関する炭化珪素半導体装置の製造方法を例示する断面図である。実施形態に関する炭化珪素半導体装置の製造方法を例示する断面図である。実施形態に関するＭＯＳＦＥＴとＩＧＢＴとを１チップ化した炭化珪素半導体装置の構造を例示する断面図である。実施形態に関するＭＯＳＦＥＴとＩＧＢＴとを１チップ化した炭化珪素半導体装置の構造を例示する断面図である。実施形態に関する炭化珪素半導体装置の製造方法を例示する断面図である。実施形態に関する炭化珪素半導体装置の製造方法を例示する断面図である。実施形態に関するＭＯＳＦＥＴとＩＧＢＴとを１チップ化した炭化珪素半導体装置の構造を例示する断面図である。実施形態に関するＭＯＳＦＥＴとＩＧＢＴとを１チップ化した炭化珪素半導体装置の構造を例示する断面図である。実施形態に関するＭＯＳＦＥＴとＩＧＢＴとを１チップ化した炭化珪素半導体装置の構造を例示する断面図である。

以下、添付の図面を参照しながら実施形態について説明する。以下の説明では、「上」、「下」、「側」、「底」、「表」または「裏」等の特定の位置および方向を意味する用語が用いられる場合があるが、これらの用語は、実施形態の内容を理解することを容易にするため便宜上用いられているものであり、実際に実施される際の方向とは関係しない。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称および機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。

＜第１実施形態＞
＜構成＞
図１は、本実施形態に関する、ＭＯＳＦＥＴとＩＧＢＴとを１チップ化した炭化珪素半導体装置の構造を例示する断面図である。

図１に示されるように、Ｎ⁻半導体層１の表面のセル領域では、Ｐ型の不純物が拡散されることにより複数のＰベース領域２が選択的に形成される。Ｐベース領域２は、互いに離間して形成される。Ｐベース領域２の表面の一部には、高濃度のＮ型の不純物が拡散されることによりＮ^＋エミッタ領域３が選択的に形成される。

また、ゲート電極５が、ゲート酸化膜４を介し、Ｐベース領域２上、さらには、Ｎ⁻半導体層１上に亘って形成されることで、Ｎ^＋エミッタ領域３とＮ⁻半導体層１との間に介在するＰベース領域２がチャネル領域として機能する。ゲート電極５の上面は、層間絶縁膜６で被膜され、さらに、その上にエミッタ電極７が形成される。エミッタ電極７は、Ｎ^＋エミッタ領域３に接触する。

Ｎ⁻半導体層１の裏面においては、Ｎ^＋ドレイン基板８が形成され、ＭＯＳＦＥＴのドレインとして機能する。さらに、その下にドレイン電極９が形成される。さらに、その下に、はんだ１０によって、基板パターン１１が接合される。

また、Ｎ⁻半導体層１のセル領域の外周領域にはガードリング１２が形成される。さらに、ガードリング１２の外周を囲んでＰ^＋コレクタ領域１３が選択的に形成される。Ｐ^＋コレクタ領域１３は、Ｎ^＋ドレイン基板８とは逆の導電型である。Ｐ^＋コレクタ領域１３の表面にはコレクタ電極１４が形成される。コレクタ電極１４と基板パターン１１とは、アルミ等の金属ワイヤ１５によって、電気的に接続される。すなわち、コレクタ電極１４とドレイン電極９とは、導電性を有する接続体によって電気的に接続される。

Ｎ⁻半導体層１の厚さは、例えば十数［μｍ］であり、Ｎ^＋ドレイン基板８の厚さは、例えば数百［μｍ］である。

次に、図１に示された炭化珪素半導体装置のオン動作について説明する。

図２は、ＭＯＳＦＥＴおよびＩＧＢＴの出力特性を示す図である。図２において、縦軸は電流値を示し、横軸は電圧値を示す。図３は、図１に示された炭化珪素半導体装置の出力特性を示す図である。図３において、縦軸は電流値を示し、横軸は電圧値を示す。

エミッタ電極７とドレイン電極９との間に特定の正のドレイン電圧Ｖ_ＤＳを印加した状態で、エミッタ電極７とゲート電極５との間に特定の正のゲート電圧Ｖ_ＧＳを印加して、ゲートをオン状態とする。

このとき、Ｐベース領域２のチャネル領域がＰ型からＮ型に反転してチャネルが形成され、このチャネルを通じて、エミッタ電極７からＮ⁻半導体層１に、電子が注入される。

この注入された電子がＮ^＋ドレイン基板８を通ることで、ＭＯＳＦＥＴがオン状態となる。この状態は、図３におけるａとｂとの間に相当する。

さらに、電流を増加させると、Ｎ⁻半導体層１とＰ^＋コレクタ領域１３との間の電位差がＰＮ接合のビルトインポテンシャルを超える。その時点で、Ｐ^＋コレクタ領域１３が順バイアス状態になる。そして、Ｐ^＋コレクタ領域１３から正孔（ホール）が注入されることで導電率変調が起こり、Ｎ⁻半導体層１の抵抗が大幅に下がる。電流容量は増大し、ＩＧＢＴがオン状態となる。この状態は、図３におけるｂとｃとの間に相当する。

本実施形態に関する炭化珪素半導体装置は、低電流領域ではＭＯＳＦＥＴがオン状態となり、高電流領域ではＩＧＢＴがオン状態となる。よって、ＭＯＳＦＥＴ単体、またはＩＧＢＴ単体よりも低いオン電圧を得ることができる。

＜製造方法＞
図４から図１０は、図１に示された炭化珪素半導体装置の製造方法を例示する断面図である。

図４に示される工程において、Ｎ^＋ドレイン基板８の上にＮ⁻半導体層１を形成する。

次に、図５に示される工程において、Ｎ⁻半導体層１の表面にガードリング１２を形成する。また、ＭＯＳＦＥＴのＰベース領域２と、ＩＧＢＴのＰ^＋コレクタ領域１３とを同時に形成する。Ｐベース領域２は、互いに離間して複数形成される。Ｐ^＋コレクタ領域１３は、複数のＰベース領域２を囲む。また、Ｐ^＋コレクタ領域１３は、Ｎ^＋ドレイン基板８とは逆の導電型である。ガードリング１２は、セル領域であるＰベース領域２を囲んで形成される。Ｐ^＋コレクタ領域１３は、ガードリング１２をさらに囲んで形成される。

次に、図６に示される工程において、Ｐベース領域２において、選択的に（部分的に）Ｎ^＋エミッタ領域３を形成する。また、Ｐベース領域２上、さらには、Ｎ⁻半導体層１上に亘って、選択的にゲート酸化膜４およびゲート電極５を形成する。さらに、ゲート電極５と、Ｐ^＋コレクタ領域１３上を除く外周領域とを層間絶縁膜６で被膜する。

次に、図７に示される工程において、エミッタ電極７とコレクタ電極１４とを同時に形成する。エミッタ電極７は、ゲート電極５を覆う層間絶縁膜６の上に形成される。エミッタ電極７は、Ｎ^＋エミッタ領域３に接触する。コレクタ電極１４は、層間絶縁膜６に覆われずに露出したＰ^＋コレクタ領域１３上に形成され、かつ、層間絶縁膜６上に形成される。

次に、図８に示される工程において、Ｎ^＋ドレイン基板８の裏面にドレイン電極９を形成する。

次に、図９に示される工程において、ドレイン電極９の裏面において、はんだ１０を介して基板パターン１１を接合させる。

次に、図１０に示される工程において、コレクタ電極１４と基板パターン１１とを、アルミ等の金属ワイヤ１５によって接合する。このようにすることで、図１に示された炭化珪素半導体装置が得られる。

＜効果＞
以下に、本実施形態による効果を例示する。

本実施形態によれば、炭化珪素半導体装置が、第１導電型の半導体層としてのＮ⁻半導体層１と、第２導電型の第１半導体領域としてのＰベース領域２と、不純物領域としてのＰ^＋コレクタ領域１３と、第１導電型の第２半導体領域としてのＮ^＋エミッタ領域３と、ゲート絶縁膜としてのゲート酸化膜４と、ゲート電極５と、層間絶縁膜６と、第１電極としてのエミッタ電極７と、第２電極としてのコレクタ電極１４と、第３電極としてのドレイン電極９と、接続体としての金属ワイヤ１５とを備える。

Ｎ⁻半導体層１は、第１導電型または第２導電型の半導体基板としてのＮ^＋ドレイン基板８上に形成される。

Ｐベース領域２は、Ｎ⁻半導体層１の表面において互いに離間して複数形成される。

Ｐ^＋コレクタ領域１３は、Ｎ⁻半導体層１の表面において、複数のＰベース領域２を囲んで形成された、Ｎ^＋ドレイン基板８とは逆の導電型の不純物領域である。

Ｎ^＋エミッタ領域３は、複数のＰベース領域２の表面において部分的に形成される。ゲート酸化膜４は、各Ｐベース領域２上に形成される。ゲート電極５は、ゲート酸化膜４上に形成される。層間絶縁膜６は、ゲート電極５を覆って形成される。

エミッタ電極７は、層間絶縁膜６上に形成され、かつ、Ｎ^＋エミッタ領域３に接触する。

コレクタ電極１４は、層間絶縁膜６上に形成され、かつ、Ｐ^＋コレクタ領域１３に接触する。

ドレイン電極９は、Ｎ^＋ドレイン基板８の裏面において形成される。金属ワイヤ１５は、コレクタ電極１４とドレイン電極９とを電気的に接続する。

このような構成によれば、金属ワイヤ１５を介して基板パターン１１と電気的に接続されたコレクタ電極１４が、Ｎ^＋ドレイン基板８の表面側に配置される。よって、薄いウエハ構造に対する裏面加工を行う必要がないため、ＭＯＳＦＥＴとＩＧＢＴとを１チップ化した炭化珪素半導体装置を容易に製造できる。

なお、これらの構成以外の構成については適宜省略することができるが、本実施形態に示された任意の構成を適宜追加した場合でも、上記の効果を生じさせることができる。

また、本実施形態によれば、炭化珪素半導体装置が、半導体層としてのＮ⁻半導体層１の表面において、複数の第１半導体領域としてのＰベース領域２を囲んで形成された、第２導電型のガードリング１２を備える。

不純物領域としてのＰ^＋コレクタ領域１３は、Ｎ⁻半導体層１の表面において、ガードリング１２を囲んで形成される。

層間絶縁膜６は、ゲート電極５およびガードリング１２を覆って形成される。

このような構成によれば、炭化珪素半導体装置のオフ耐圧を向上させることができる。

また、本実施形態によれば、炭化珪素半導体装置の製造方法において、第１導電型または第２導電型の半導体基板としてのＮ^＋ドレイン基板８上に、第１導電型の半導体層としてのＮ⁻半導体層１を形成する。そして、Ｎ⁻半導体層１の表面において、互いに離間する複数の第２導電型の第１半導体領域としてのＰベース領域２と、複数のＰベース領域２を囲むＮ^＋ドレイン基板８とは逆の導電型の不純物領域としてのＰ^＋コレクタ領域１３とを同時に形成する。

そして、複数のＰベース領域２の表面において、第１導電型の第２半導体領域としてのＮ^＋エミッタ領域３を部分的に形成する。そして、各Ｐベース領域２上にゲート絶縁膜としてのゲート酸化膜４を形成する。そして、ゲート酸化膜４上にゲート電極５を形成する。そして、ゲート電極５を覆う層間絶縁膜６を形成する。そして、層間絶縁膜６上に、Ｎ^＋エミッタ領域３に接触する第１電極としてのエミッタ電極７を形成する。

そして、層間絶縁膜６上に、Ｐ^＋コレクタ領域１３に接触する第２電極としてのコレクタ電極１４を形成する。そして、Ｎ^＋ドレイン基板８の裏面において第３電極としてのドレイン電極９を形成する。そして、コレクタ電極１４とドレイン電極９とを電気的に接続する接続体としての金属ワイヤ１５を形成する。

また、セル領域におけるＰベース領域２と、平面視においてセル領域を囲むＰ^＋コレクタ領域１３とを同時に形成することで、製造工程を増加させずに、炭化珪素半導体装置を製造することができる。

＜第２実施形態＞
＜構成＞
以下では、上記実施形態で説明した構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。

図１１は、本実施形態に関する、ＭＯＳＦＥＴとＩＧＢＴとを１チップ化した炭化珪素半導体装置の構造を例示する断面図である。図１に示された構造と異なる部分は、Ｎ⁻半導体層１ａをメサエッチングし、台形状となったＮ⁻半導体層１ａの側壁にＰ^＋コレクタ領域１３ａが形成される部分である。コレクタ電極１４ａは、Ｐ^＋コレクタ領域１３ａの側面に接触して形成される。Ｐ^＋コレクタ領域１３ａは、Ｎ⁻半導体層１ａの表面から深くなるにつれて、セル領域から遠ざかる位置に形成される。

このように構成されることで、図１に示された構造に比べ、Ｐ^＋コレクタ領域１３ａを増加させることができるため、ＩＧＢＴをオン状態にしやすくなる。よって、高電流領域で、さらにオン電圧を低減させることができる。

＜効果＞
以下に、本実施形態による効果を例示する。

本実施形態によれば、不純物領域としてのＰ^＋コレクタ領域１３ａは、半導体層としてのＮ⁻半導体層１ａの表面から深くなるにつれて、複数の第１半導体領域としてのＰベース領域２から遠ざかる位置に形成される。

このような構成によれば、ＩＧＢＴのＰ^＋コレクタ領域を拡大し、より大電流密度でのオン抵抗を減少させることができる。

＜第３実施形態＞
＜構成＞
以下では、上記実施形態で説明した構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。

図１２は、本実施形態に関する、ＭＯＳＦＥＴとＩＧＢＴとを１チップ化した炭化珪素半導体装置の構造を例示する断面図である。図１に示された構造と異なる部分は、Ｎ^＋ドレイン基板８まで達するよう、Ｎ⁻半導体層１をトレンチエッチした側壁にＰ^＋コレクタ領域１３ｂが形成され、さらに、Ｐ^＋コレクタ領域１３ｂに囲まれた状態でＮ^＋ドレイン基板８まで達する埋め込み材１９が形成される部分である。埋め込み材１９は、コレクタ電極１４と接続され、コレクタ電極が下方に延びた部分とみることもできる。

このように構成されることで、図１に示された構造に比べ、Ｐ^＋コレクタ領域１３ｂを増加させることができ、かつ、図１１に示された構造に比べ、Ｐ^＋コレクタ領域１３ｂを形成することによって生じる無効領域の大きさを抑制することができる。

なお、第２実施形態と組み合わせて、メサエッチングによりトレンチを傾斜させて形成し、当該トレンチ内にＰ^＋コレクタ領域１３ｂおよび埋め込み材１９を形成してもよい。

＜製造方法＞
図１３および図１４は、図１２に示された炭化珪素半導体装置の製造方法を例示する断面図である。

図１３に示される工程において、Ｎ^＋ドレイン基板８内まで達するよう、Ｎ⁻半導体層１をトレンチエッチする。そして、露出したＮ⁻半導体層１の側壁およびＮ^＋ドレイン基板８に、Ａｌ^＋＋等のＰ型ドーパントイオンを注入する。当該注入は、斜めに４方向から行われる。このようにして、Ｎ⁻半導体層１に形成されたトレンチの側壁に、Ｐ^＋コレクタ領域１３ｂを形成することができる。

次に、図１４に示される工程において、タングステン等の金属材料を用いてトレンチの埋め込み材１９を形成する。埋め込み材１９は、Ｐ^＋コレクタ領域１３ｂに囲まれた状態でＮ^＋ドレイン基板８まで達するように形成される。

埋め込み材１９によって、縦方向のＰ^＋コレクタ領域１３ｂの抵抗を低減し、ＩＧＢＴをオン状態とした場合のコンタクト抵抗を低減することができる。

＜効果＞
以下に、本実施形態による効果を例示する。

本実施形態によれば、不純物領域としてのＰ^＋コレクタ領域１３ｂは、半導体層としてのＮ⁻半導体層１の表面から半導体基板としてのＮ^＋ドレイン基板８内に達して形成される。そして、第２電極としてのコレクタ電極１４は、Ｐ^＋コレクタ領域１３ｂに囲まれた状態でＰ^＋コレクタ領域１３ｂに接触する。

このような構成によれば、Ｐ^＋コレクタ領域１３ｂの幅を縮小することができる。

また、本実施形態によれば、少なくとも、第２電極としてのコレクタ電極１４の不純物領域としてのＰ^＋コレクタ領域１３ｂに囲まれた部分は、タングステンからなる。

このような構成によれば、Ｐ^＋コレクタ領域１３ｂの縦方向の電位差を小さくすることができる。

また、本実施形態によれば、不純物領域としてのＰ^＋コレクタ領域１３ｂを形成することは、半導体層としてのＮ⁻半導体層１の表面から半導体基板としてのＮ^＋ドレイン基板８内に達するトレンチを形成し、トレンチ内に斜めに不純物イオンを注入することでトレンチの側壁にＰ^＋コレクタ領域１３ｂを形成することである。そして、第２電極としてのコレクタ電極１４を形成することは、トレンチ内で、Ｐ^＋コレクタ領域１３ｂに囲まれた状態でＰ^＋コレクタ領域１３ｂに接触するコレクタ電極１４を形成することである。

このような構成によれば、Ａｌ^＋＋等のイオン注入の角度を調整することで、特別な製造方法を用いずに、トレンチ側壁にＰ^＋コレクタ領域１３ｂを形成することができる。

＜第４実施形態＞
＜構成＞
以下では、上記実施形態で説明した構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。

図１５は、本実施形態に関する、ＭＯＳＦＥＴとＩＧＢＴとを１チップ化した炭化珪素半導体装置の上面図である。上方から見た場合、ゲート電極５、エミッタ電極７、ガードリング１２およびコレクタ電極１４が図に示されるようにそれぞれ配置される。

コレクタ電極１４は、チップ外周を取り囲んで配置される。また、コレクタ電極１４は、チップコーナー部では、金属ワイヤ１５を接続するため、電極面積を拡大している。チップコーナー部の無効領域を利用して金属ワイヤ１５を接続することで、チップサイズの増大を最小限にすることができる。

＜効果＞
以下に、本実施形態による効果を例示する。

本実施形態によれば、第２電極としてのコレクタ電極１４の形状は、平面視において、複数の第１半導体領域としてのＰベース領域２を囲む多角形状である。そして、金属ワイヤ１５は、コレクタ電極１４の各角部に接続される。

このような構成によれば、金属ワイヤ１５の接続位置をチップの角部に配置することで、角部の無効領域をパッド領域として利用することができる。よって、チップの無効面積が拡大することを防ぐことができる。

＜第５実施形態＞
＜構成＞
以下では、上記実施形態で説明した構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。

図１６は、本実施形態に関する、ＭＯＳＦＥＴとＩＧＢＴとを１チップ化した炭化珪素半導体装置の構造を例示する断面図である。図１に示された構造と異なる部分は、Ｎ⁻半導体層１の裏面においてＰ^＋コレクタ基板１７が形成され、また、ガードリング１２の外周を囲んでＮ^＋ドレイン領域１８が選択的に形成される部分である。これに伴い、Ｐ^＋コレクタ基板１７の裏面にはコレクタ電極９ｂが形成され、Ｎ^＋ドレイン領域１８の表面にはドレイン電極１４ｂが形成される。

このような構造であっても、図１に示される構造と同様に、ＭＯＳＦＥＴとＩＧＢＴとが並列接続された１チップ構造となるため、同様の効果を得ることができる。

＜効果＞
以下に、本実施形態による効果を例示する。

本実施形態によれば、炭化珪素半導体装置が、第１導電型の半導体層としてのＮ⁻半導体層１と、第２導電型の第１半導体領域としてのＰベース領域２と、不純物領域としてのＮ^＋ドレイン領域１８と、第１導電型の第２半導体領域としてのＮ^＋エミッタ領域３と、ゲート絶縁膜としてのゲート酸化膜４と、ゲート電極５と、層間絶縁膜６と、第１電極としてのエミッタ電極７と、第２電極としてのドレイン電極１４ｂと、第３電極としてのコレクタ電極９ｂと、接続体としての金属ワイヤ１５とを備える。

Ｎ⁻半導体層１は、第１導電型または第２導電型の半導体基板としてのＰ^＋コレクタ基板１７上に形成される。

Ｎ^＋ドレイン領域１８は、Ｎ⁻半導体層１の表面において、複数のＰベース領域２を囲んで形成された、Ｐ^＋コレクタ基板１７とは逆の導電型の不純物領域である。

ドレイン電極１４ｂは、層間絶縁膜６上に形成され、かつ、Ｎ^＋ドレイン領域１８に接触する。

コレクタ電極９ｂは、Ｐ^＋コレクタ基板１７の裏面において形成される。金属ワイヤ１５は、ドレイン電極１４ｂとコレクタ電極９ｂとを電気的に接続する。

このような構成によれば、金属ワイヤ１５を介して基板パターン１１と電気的に接続されたドレイン電極１４ｂが、Ｐ^＋コレクタ基板１７の表面側に配置される。よって、薄いウエハ構造に対する裏面加工を行う必要がないため、ＭＯＳＦＥＴとＩＧＢＴとを１チップ化した炭化珪素半導体装置を容易に製造できる。

また、平面視においてセル領域を囲んで形成されたＮ^＋領域がＮ^＋ドレイン領域１８となりＭＯＳＦＥＴが形成されるため、低電流密度でＭＯＳＦＥＴが動作する。そして、Ｐ^＋コレクタ基板１７の裏面においてコレクタ電極９ｂが形成されるため、高電流密度ではＩＧＢＴが動作する。よって、オン抵抗の低い半導体装置を提供することができる。

＜第６実施形態＞
＜構成＞
以下では、上記実施形態で説明した構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。

図１７は、本実施形態に関する、ＭＯＳＦＥＴとＩＧＢＴとを１チップ化した炭化珪素半導体装置の構造を例示する断面図である。図１に示された構造とは、Ｐ型導電型とＮ型導電型とを入れ替えた関係となっている。

図１７に示されるように、Ｐ⁻半導体層２０の表面のセル領域では、Ｎ型の不純物が拡散されることによりＮベース領域２１が選択的に形成される。Ｎベース領域２１の表面の一部には、高濃度のＰ型の不純物が拡散されることによりＰ^＋エミッタ領域２２が選択的に形成される。

また、ゲート電極５が、ゲート酸化膜４を介し、Ｎベース領域２１上およびＰ⁻半導体層２０上に亘って形成されることで、Ｐ^＋エミッタ領域２２とＰ⁻半導体層２０との間に介在するＮベース領域２１がチャネル領域として機能する。ゲート電極５の上面は、層間絶縁膜６で被膜され、さらに、その上にエミッタ電極７が形成される。

Ｐ⁻半導体層２０の裏面においては、Ｐ^＋ドレイン基板２３が形成され、ＭＯＳＦＥＴのドレインとして機能する。さらに、その下にドレイン電極９が形成される。さらに、その下に、はんだ１０によって、基板パターン１１が接合される。

また、Ｐ⁻半導体層２０のセル領域の外周領域にはガードリング２４が形成される。さらに、ガードリング２４の外周を囲んでＮ^＋コレクタ領域２５が選択的に形成される。Ｎ^＋コレクタ領域２５の表面にはコレクタ電極１４が形成される。コレクタ電極１４と基板パターン１１とは、アルミ等の金属ワイヤ１５によって、電気的に接続される。

このような構造であっても、図１に示される構造と同様な効果を得ることができる。

＜効果＞
以下に、本実施形態による効果を例示する。

本実施形態によれば、炭化珪素半導体装置が、第１導電型の半導体層としてのＰ⁻半導体層２０と、第２導電型の第１半導体領域としてのＮベース領域２１と、不純物領域としてのＮ^＋コレクタ領域２５と、第１導電型の第２半導体領域としてのＰ^＋エミッタ領域２２と、ゲート絶縁膜としてのゲート酸化膜４と、ゲート電極５と、層間絶縁膜６と、第１電極としてのエミッタ電極７と、第２電極としてのコレクタ電極１４と、第３電極としてのドレイン電極９と、接続体としての金属ワイヤ１５とを備える。

Ｐ⁻半導体層２０は、第１導電型または第２導電型の半導体基板としてのＰ^＋ドレイン基板２３上に形成される。

Ｎベース領域２１は、Ｐ⁻半導体層２０の表面において互いに離間して複数形成される。

Ｎ^＋コレクタ領域２５は、Ｐ⁻半導体層２０の表面において、複数のＮベース領域２１を囲んで形成された、Ｐ^＋ドレイン基板２３とは逆の導電型の不純物領域である。

Ｐ^＋エミッタ領域２２は、複数のＮベース領域２１の表面において部分的に形成される。ゲート酸化膜４は、各Ｎベース領域２１上に形成される。ゲート電極５は、ゲート酸化膜４上に形成される。層間絶縁膜６は、ゲート電極５を覆って形成される。

エミッタ電極７は、層間絶縁膜６上に形成され、かつ、Ｐ^＋エミッタ領域２２に接触する。

コレクタ電極１４は、層間絶縁膜６上に形成され、かつ、Ｎ^＋コレクタ領域２５に接触する。

ドレイン電極９は、Ｐ^＋ドレイン基板２３の裏面において形成される。金属ワイヤ１５は、コレクタ電極１４とドレイン電極９とを電気的に接続する。

このような構成によれば、金属ワイヤ１５を介して基板パターン１１と電気的に接続されたコレクタ電極１４が、Ｐ^＋ドレイン基板２３の表面側に配置される。よって、薄いウエハ構造に対する裏面加工を行う必要がないため、ＭＯＳＦＥＴとＩＧＢＴとを１チップ化した炭化珪素半導体装置を容易に製造できる。

上記実施形態では、各構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件等についても記載している場合があるが、これらはすべての局面において例示であって、本発明が記載されたものに限られることはない。よって、例示されていない無数の変形例（任意の構成要素を変形する場合または省略する場合、さらには、少なくとも１つの実施形態における少なくとも１つの構成要素を抽出し、他の実施形態の構成要素と組み合わせる場合を含む）が、本発明の範囲内において想定される。

１，１ａＮ⁻半導体層、２Ｐベース領域、３Ｎ^＋エミッタ領域、４ゲート酸化膜、５ゲート電極、６層間絶縁膜、７エミッタ電極、８Ｎ^＋ドレイン基板、９，１４ｂドレイン電極、９ｂ，１４，１４ａコレクタ電極、１０はんだ、１１基板パターン、１２，２４ガードリング、１３，１３ａ，１３ｂＰ^＋コレクタ領域、１５金属ワイヤ、１７Ｐ^＋コレクタ基板、１８Ｎ^＋ドレイン領域、１９埋め込み材、２０Ｐ⁻半導体層、２１Ｎベース領域、２２Ｐ^＋エミッタ領域、２３Ｐ^＋ドレイン基板、２５Ｎ^＋コレクタ領域。

Claims

第１導電型または第２導電型の半導体基板上に形成された、第１導電型の半導体層と、
前記半導体層の表面において互いに離間して複数形成された、第２導電型の第１半導体領域と、
前記半導体層の表面において、複数の前記第１半導体領域を囲んで形成された、前記半導体基板とは逆の導電型の不純物領域と、
複数の前記第１半導体領域の表面において部分的に形成された、第１導電型の第２半導体領域と、
各前記第１半導体領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極を覆って形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、かつ、前記第２半導体領域に接触する第１電極と、
前記層間絶縁膜上に形成され、かつ、前記不純物領域に接触する第２電極と、
前記半導体基板の裏面において形成された第３電極と、
前記第２電極と前記第３電極とを電気的に接続する接続体とを備え、
前記不純物領域は、前記半導体層の表面から半導体基板内に達して形成され、
前記第２電極は、前記不純物領域に囲まれた状態で前記不純物領域に接触する、
炭化珪素半導体装置。
第１導電型または第２導電型の半導体基板上に形成された、第１導電型の半導体層と、
前記半導体層の表面において互いに離間して複数形成された、第２導電型の第１半導体領域と、
前記半導体層の表面において、複数の前記第１半導体領域を囲んで形成された、前記半導体基板とは逆の導電型の不純物領域と、
複数の前記第１半導体領域の表面において部分的に形成された、第１導電型の第２半導体領域と、
各前記第１半導体領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極を覆って形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、かつ、前記第２半導体領域に接触する第１電極と、
前記層間絶縁膜上に形成され、かつ、前記不純物領域に接触する第２電極と、
前記半導体基板の裏面において形成された第３電極と、
前記第２電極と前記第３電極とを電気的に接続する接続体とを備え、
前記不純物領域は、前記半導体層の表面から半導体基板内に達して形成され、
前記第２電極は、前記不純物領域に囲まれた状態で前記不純物領域に接触し、
少なくとも、前記第２電極の前記不純物領域に囲まれた部分は、タングステンからなる、
炭化珪素半導体装置。
第１導電型の半導体基板上に、第１導電型の半導体層を形成し、
前記半導体層の表面において、前記半導体層を挟んで互いに離間する複数の第２導電型の第１半導体領域と、複数の前記第１半導体領域を囲む前記半導体基板とは逆の導電型の不純物領域とを同時に形成し、
複数の前記第１半導体領域の表面において、第１導電型の第２半導体領域を部分的に形成し、
各前記第１半導体領域上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極を覆う層間絶縁膜を形成し、
前記層間絶縁膜上に、前記第２半導体領域に接触する第１電極を形成し、
前記層間絶縁膜上に、前記不純物領域に接触する第２電極を形成し、
前記半導体基板の裏面において第３電極を形成し、
前記第２電極と前記第３電極とを電気的に接続する接続体を形成する、
炭化珪素半導体装置の製造方法。
第１導電型または第２導電型の半導体基板上に、第１導電型の半導体層を形成し、
前記半導体層の表面において、互いに離間する複数の第２導電型の第１半導体領域と、複数の前記第１半導体領域を囲む前記半導体基板とは逆の導電型の不純物領域とを同時に形成し、
複数の前記第１半導体領域の表面において、第１導電型の第２半導体領域を部分的に形成し、
各前記第１半導体領域上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極を覆う層間絶縁膜を形成し、
前記層間絶縁膜上に、前記第２半導体領域に接触する第１電極を形成し、
前記層間絶縁膜上に、前記不純物領域に接触する第２電極を形成し、
前記半導体基板の裏面において第３電極を形成し、
前記第２電極と前記第３電極とを電気的に接続する接続体を形成し、
前記不純物領域を形成することは、
前記半導体層の表面から半導体基板内に達するトレンチを形成し、前記トレンチ内に斜めに不純物イオンを注入することで前記トレンチの側壁に前記不純物領域を形成することであり、
前記第２電極を形成することは、
前記トレンチ内で、前記不純物領域に囲まれた状態で前記不純物領域に接触する第２電極を形成することである、
炭化珪素半導体装置の製造方法。