JP2019117867A - 半導体装置 - Google Patents

Abstract

【課題】終端領域または境界領域における電界集中を緩和することが可能な半導体装置を提供する。【解決手段】実施形態によれば、半導体装置は、トレンチゲートが設けられた素子領域と、素子領域の外側に位置する終端領域と、素子領域と終端領域との間に位置する境界領域と、を有する半導体基板を備える。また、終端領域および境界領域の各々に、半導体基板とは異なる導電型の第１拡散層と、半導体基板内で第１拡散層の厚さよりも大きな深さを有するトレンチ部と、トレンチ部の底部側で第１拡散層に接触し、第１拡散層と同じ導電型の第２拡散層と、が設けられている。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。

ＩＧＢＴ（Insulated Gate Bipolar Transistor）およびＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）は、パワー半導体素子の一例として知られている。このようなパワー半導体素子の終端領域には、素子の耐圧を確保するために、一般的にＰ型拡散層が形成されている。

上記のようなパワー半導体素子を製造する際、工程時間を短縮するために低温で上記Ｐ型拡散層を形成すると、Ｐ型拡散層の厚さが不十分になる可能性がある。この場合、素子領域の動作時に、電界集中が終端領域と素子領域との境界領域で起こり得る。その結果、素子耐圧が低下するおそれがある。

また、上記のようなパワー半導体素子が表面チャージの影響を受けると、空乏層が終端領域に向かって広がっていく。この場合、電界集中が終端領域で起こり得るので、素子耐圧が低下するおそれがある。

特許第４４１４８６３号公報

本発明の実施形態は、終端領域または境界領域における電界集中を緩和することが可能な半導体装置を提供する。

本実施形態に係る半導体装置は、トレンチゲートが設けられた素子領域と、素子領域の外側に位置する終端領域と、素子領域と終端領域との間に位置する境界領域と、を有する半導体基板を備える。また、終端領域および境界領域の各々に、半導体基板とは異なる導電型の第１拡散層と、半導体基板内で第１拡散層の厚さよりも大きな深さを有するトレンチ部と、トレンチ部の底部側で第１拡散層に接触し、第１拡散層と同じ導電型の第２拡散層と、が設けられている。

（ａ）は第１実施形態に係る半導体装置の平面図であり、（ｂ）は（ａ）に示す切断線Ａ−Ａに沿った断面図である。 第１実施形態に係る半導体装置の製造工程の一つを示す断面図である。 図２に示す製造工程の後の製造工程を示す断面図である。 図３に示す製造工程の後の製造工程を示す断面図である。 図４に示す製造工程の後の製造工程を示す断面図である。 比較例に係る半導体装置の断面図である。 （ａ）は第１実施形態の変形例に係る半導体装置の断面図であり、（ｂ）は他の変形例に係る半導体装置の断面図である。 第２実施形態に係る半導体装置の断面図である。 第３実施形態に係る半導体装置の断面図である。 第４実施形態に係る半導体装置の断面図である。 （ａ）は従来の電界強度の分布をシミュレーションした結果を示す図であり、（ｂ）は第４実施形態の電界強度の分布をシミュレーションした結果を示す図である。 耐圧特性を示すグラフである。

以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１実施形態）
図１（ａ）は、第１実施形態に係る半導体装置の平面図である。図１（ｂ）は、図１（ａ）に示す切断線Ａ−Ａに沿った断面図である。本実施形態に係る半導体装置１は、例えば、コレクタがチップの裏面側に形成された縦型構造のＩＧＢＴ、またはドレインがチップの裏面側に形成された縦型構造のＭＯＳＦＥＴに適用できる。

本実施形態に係る半導体装置１は、Ｎ⁻型の半導体基板１０を備える。なお、図１（ｂ）には示されていないが、半導体装置１がＩＧＢＴの場合、半導体基板１０には、Ｎ⁻層の下にＮ^＋バッファ層が形成され、このＮ^＋バッファ層の下にＰ^＋コレクタ層が形成される。一方、半導体装置１がＭＯＳＦＥＴの場合、Ｎ⁻層の下にＮ^＋ドレイン層が形成される。

半導体基板１０の表面側には、素子領域Ｒ１と、終端領域Ｒ２と、境界領域Ｒ３と、が設けられている。以下、各領域の構造について説明する。

素子領域Ｒ１は、トレンチゲート２０と、Ｐ型拡散層３０と、Ｎ型拡散層４０と、を有する。トレンチゲート２０は、絶縁膜２１および電極膜２２を有する。絶縁膜２１は、例えばシリコン酸化膜（ＳｉＯ_２）を用いて形成される。一方、電極膜２２は、例えばポリシリコンを用いて形成される。Ｐ型拡散層３０は、トレンチゲート２０の周囲に形成されている。Ｎ型拡散層４０は、Ｐ型拡散層３０内に形成されている。Ｎ型拡散層４０は、ＩＧＢＴのエミッタまたはＭＯＳＦＥＴのソースとして機能する。

終端領域Ｒ２は、素子領域Ｒ１の外側に位置する。終端領域Ｒ２は、Ｐ型拡散層６０（第１拡散層）と、トレンチ部７０と、Ｐ型拡散層８０(第２拡散層)とを有する。Ｐ型拡散層６０は、素子領域Ｒ１のＰ型拡散層３０と同じ材料で形成される。トレンチ部７０は、絶縁膜７１および導電膜７２を有する。絶縁膜７１および導電膜７２は、素子領域Ｒ１に設けられたトレンチゲート２０の絶縁膜２１および電極膜２２とそれぞれ同じ材料で形成される。Ｐ型拡散層８０は、トレンチ部７０の底部側でＰ型拡散層６０と接触している。これにより、Ｐ型拡散層８０およびＰ型拡散層６０が互いに電気的に接続される。

境界領域Ｒ３は、素子領域Ｒ１と終端領域Ｒ２との間に位置する。境界領域Ｒ３は、終端領域Ｒ２と同様に、Ｐ型拡散層６０と、トレンチ部７０と、Ｐ型拡散層８０とを有する。本実施形態では、終端領域Ｒ２のＰ型拡散層６０は、素子領域Ｒ１のＰ型拡散層３０の端部に相当する。

以下、図２〜図５を参照して、上述した半導体装置１の主要な製造工程について簡単に説明する。

まず、図２に示すように、Ｐ型拡散層３０を貫通する溝２３と、Ｐ型拡散層６０を貫通する溝７３とを同時に形成する。溝２３および溝７３の深さｄは、互いに等しく、かつ、Ｐ型拡散層３０およびＰ型拡散層６０の厚さｔよりも大きい。

次に、溝７３の底部に例えばボロン（Ｂ）をインプラする。その結果、図３に示すように、Ｐ型拡散層８０が終端領域Ｒ２および境界領域Ｒ３にそれぞれ形成される。

次に、図４に示すように、熱処理によって、絶縁膜２１を溝２３の内面に形成する。同時に、絶縁膜７１も溝７３の内面に形成する。続いて、図５に示すように、絶縁膜７１の表面に電極膜２２を形成する。同時に、導電膜７２も絶縁膜７１の表面に形成する。その結果、トレンチゲート２０が素子領域Ｒ１に形成される。また、トレンチ部７０が終端領域Ｒ２および境界領域Ｒ３にそれぞれ形成される。

その後、図１（ｂ）に戻って、半導体基板１０の表面に層間絶縁膜５０が形成される。続いて、層間絶縁膜５０の一部にコンタクトホール５１が形成される。最後に、金属膜５２がコンタクトホール５１内に埋め込まれる。このとき、終端領域Ｒ２および境界領域Ｒ３のトレンチ部７０は、素子領域Ｒ１のトレンチゲート２０と電気的に接続されない。そのため、トレンチ部７０の電位は、フローティング電位である。

ここで、本実施形態に係る半導体装置１と、比較例に係る半導体装置との比較について説明する。図６は、比較例に係る半導体装置の簡略的な構造を示す断面図である。図６では、図１（ｂ）に示す半導体装置１と同様の構成要素には同じ符号を付し、詳細な説明を省略する。

図６に示すように、比較例に係る半導体装置１００の境界領域Ｒ３および終端領域Ｒ２には、トレンチ部７０およびＰ型拡散層８０が設けられていない。そのため、Ｐ型拡散層３０、６０を低温で形成すると、これらの厚さが薄くなる場合がある。この場合、各拡散層の厚さとトレンチゲート２０の深さとの差が大きくなる。この差が大きいと、電界集中が境界領域Ｒ３で生じて素子耐圧が低下するおそれがある。

一方、本実施形態に係る半導体装置１によれば、トレンチ部７０およびＰ型拡散層８０が境界領域Ｒ３および終端領域Ｒ２に形成されている。トレンチ部７０の深さは、Ｐ型拡散層６０の厚さよりも大きい。また、Ｐ型拡散層８０は、トレンチ部７０の底部側でＰ型拡散層６０と接触している。

したがって、仮に、薄いＰ型拡散層６０が形成されたとしても、Ｐ型拡散層８０の存在により、終端領域Ｒ２および境界領域Ｒ３の拡散層の厚さとトレンチゲート２０の深さとの差の拡大を抑制できる。よって、境界領域Ｒ３における電界集中を緩和することが可能となる。

(変形例)
以下、図７（ａ）および図７（ｂ）を参照して第１実施形態の変形例について説明する。図７（ａ）は、第１実施形態の変形例に係る半導体装置の断面図である。図７（ｂ）は他の変形例に係る半導体装置の断面図である。図７（ａ）および図７（ｂ）では、第１実施形態に係る半導体装置１と同様の構成要素には同じ符号を付し、詳細な説明を省略する。

図１（ｂ）に示す第１実施形態に係る半導体装置１では、３本のトレンチ部７０が終端領域Ｒ２および境界領域Ｒ３にそれぞれ形成されている。しかし、トレンチ部７０の本数は制限されない。

例えば、図７（ａ）に示すように、トレンチ部７０の本数は、１本であってもよい。この場合も、トレンチ部７０の底部側にＰ型拡散層８０を形成できるので、電界集中の緩和を確保できる。

また、第１実施形態では、トレンチ部７０の本数が、終端領域Ｒ２および境界領域Ｒ３との間で同じであるが、異なっていてもよい。例えば、図７（ｂ）では、トレンチ部７０の本数は、耐圧設計に応じて、終端領域Ｒ２と境界領域Ｒ３との間で異なっている。この場合も、各トレンチ部７０の底部側にＰ型拡散層８０を形成できるので、電界集中の緩和を確保できる。

（第２実施形態）
図８は、第２実施形態に係る半導体装置の断面図である。図８では、図１に示す半導体装置１と同様の構成要素には同じ符号を付し、詳細な説明を省略する。

本実施形態に係る半導体装置２では、複数のトレンチ部７０のうちの少なくとも一つは、その深さがトレンチゲート２０の深さと異なっている。具体的には、境界領域Ｒ３では、トレンチ部７０の深さは、素子領域Ｒ１から離れるにつれて小さくなっている。また、終端領域Ｒ２では、トレンチ部７０の深さは、Ｐ型拡散層６０の端部に近づくにつれて小さくなっている。

各トレンチ部７０の底部には、第１実施形態と同様にＰ型拡散層８０が形成される。このとき、各トレンチ部７０の深さを上記のように形成すると、Ｐ型拡散層８０の外形は、図８に示すような下に凸の曲線Ｃに沿った形状となる。これにより、終端領域Ｒ２および境界領域Ｒ３では、Ｐ型拡散層６０とＰ型拡散層８０とを組み合わせた拡散層全体が、なだらかな形状になるので、さらに電界集中を緩和することが可能となる。

（第３実施形態）
図９は、第３実施形態に係る半導体装置の断面図である。図９では、図１（ｂ）に示す半導体装置１と同様の構成要素には同じ符号を付し、詳細な説明を省略する。

第１実施形態では、トレンチ部７０は、絶縁膜７１および導電膜７２で構成されている。一方、本実施形態に係る半導体装置３では、絶縁膜７１が除去されている。そのため、導電膜７２は、Ｐ型拡散層６０およびＰ型拡散層８０のそれぞれに接触する。

Ｐ型拡散層８０を導電膜７２の底部に形成する際、プロセスばらつきによって、Ｐ型拡散層８０とＰ型拡散層６０との接触が不十分になると、これらの拡散層の電気的な接続を十分に確保できないことが考えられる。

しかし、本実施形態によれば、Ｐ型拡散層８０とＰ型拡散層６０との電気的な接続は、導電膜７２によって確保される。そのため、プロセスばらつきに対する設計マージンを高めることができる。

（第４実施形態）
図１０は、第４実施形態に係る半導体装置の断面図である。図１０では、図１（ｂ）に示す半導体装置１と同様の構成要素には同じ符号を付し、詳細な説明を省略する。

本実施形態に係る半導体装置４では、複数のＰ型拡散層６０が互いに離れて終端領域Ｒ２に形成されている。さらに、少なくとも一つ以上のトレンチ部７０がＰ型拡散層６０の間に形成されている。このトレンチ部７０も、第１実施形態と同様に、素子領域Ｒ１のトレンチゲート２０と同じ材料を用いて、トレンチゲート２０と同時に形成される。

ここで、図１１および図１２を参照して、このトレンチ部７０の技術的効果について説明する。

図１１（ａ）および図１１（ｂ）は、表面チャージが存在する場合の終端領域Ｒ２における電界強度の分布をシミュレーションした結果を示す。図１１（ａ）は、従来の電界強度の分布をシミュレーションした結果を示す図である。図１１（ｂ）は、第４実施形態の電界強度の分布をシミュレーションした結果を示す図である。

また、図１２は、耐圧特性を示すグラフである。このグラフでは、横軸は、コレクタとエミッタとの間における電圧（Vces）を示す。一方、縦軸は、コレクタとエミッタとの間を流れる電流（Ices）を示す。

トレンチ部７０が終端領域Ｒ２に設けられていない従来構造の場合、高電界領域Ｅ、換言するとアバランシェポイントが素子領域Ｒ１から終端領域Ｒ２に移動してくる（図１１（ａ）参照）。この場合、図１２の点線Ｌ１に示すように、耐圧が低下する可能性が高くなる。

一方、トレンチ部７０が終端領域Ｒ２に設けられた本実施形態の場合、高電界領域Ｅは、素子領域Ｒ１に留まって終端領域Ｒ２には存在しない(図１１（ｂ）参照)。すなわち、終端領域Ｒ２における電界集中が緩和される。その結果、図１２の実線Ｌ２に示すように、耐圧低下を抑制することが可能となる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１〜４ 半導体装置、１０ 半導体基板、２０ トレンチゲート、２１ 絶縁膜、２２ 電極膜、６０ Ｐ型拡散層(第１拡散層)、７０ トレンチ部、７１ 絶縁膜、７２ 導電膜、８０ Ｐ型拡散層（第２拡散層）、Ｒ１ 素子領域、Ｒ２ 終端領域、Ｒ３ 境界領域

Claims (8)

1. トレンチゲートが設けられた素子領域と、前記素子領域の外側に位置する終端領域と、前記素子領域と前記終端領域との間に位置する境界領域と、を有する半導体基板を備え、
   前記終端領域および前記境界領域の各々に、前記半導体基板とは異なる導電型の第１拡散層と、前記半導体基板内で前記第１拡散層の厚さよりも大きな深さを有するトレンチ部と、前記トレンチ部の底部側で前記第１拡散層に接触し、前記第１拡散層と同じ導電型の第２拡散層と、が設けられている、半導体装置。
2. 前記半導体基板内で、前記トレンチ部の深さが前記トレンチゲートの深さと同じである、請求項１に記載の半導体装置。
3. 前記終端領域および前記境界領域の各々に複数の前記トレンチ部が設けられ、前記半導体基板内で、少なくとも一つの前記トレンチ部の深さが前記トレンチゲートの深さと異なっている、請求項１に記載の半導体装置。
4. 前記境界領域では、前記トレンチ部の深さは、前記素子領域から離れるにつれて小さくなっており、
   前記終端領域では、前記トレンチ部の深さは、前記第１拡散層の端部に近づくにつれて小さくなっている、請求項３に記載の半導体装置。
5. 前記トレンチ部は、前記第１拡散層および前記第２拡散層に接触する絶縁膜と、前記絶縁膜に覆われた導電膜と、を有する、請求項１から４のいずれかに記載の半導体装置。
6. 前記トレンチ部は、前記第１拡散層および前記第２拡散層に接触する導電膜を有する、請求項１から４のいずれかに記載の半導体装置。
7. トレンチゲートが設けられた素子領域と、前記素子領域の外側に位置する終端領域と、を有する半導体基板を備え、
   前記終端領域内に、前記半導体基板とは異なる導電型の複数の拡散層が互いに離れて設けられ、かつ、前記複数の拡散層の間に少なくとも一つ以上のトレンチ部が設けられている、半導体装置。
8. 前記トレンチ部の形状が、前記トレンチゲートの形状と同じである、請求項７に記載の半導体装置。