CN102867846A - 半导体器件 - Google Patents

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Abstract

本发明公开了一种半导体器件，该半导体器件具有第一导电类型半导体衬底（10）、第二导电类型沟道区（13）和第二导电类型减薄区（18）。邻近于半导体衬底（10）的衬底表面（10a）形成沟道区（13）和减薄区（18）。此外，空穴阻挡层（19）形成在每个减薄区（18）中，以将减薄区（18）划分为邻近于衬底表面（10a）的第一部分（18a）和邻近于减薄区（18）的底部的第二部分（18b）。空穴阻挡层（19）的面密度小于或等于4.0×1012cm-2，以使得耗尽层能够穿通空穴阻挡层（19），由此限制击穿特性降低。

Description

半导体器件
技术领域
本公开内容涉及具有绝缘栅极双极晶体管（IGBT）元件的半导体器件。
背景技术
例如，JP2007-266134A描述了一种具有IGBT元件的半导体器件，该半导体器件用作逆变器等的开关元件。该半导体器件具有形成漂移层的半导体衬底和位于该半导体衬底的前表面的两种类型的局部区域。
每个第一类型局部区域均包括P型第一体区、N+型发射极区和P+型第一体接触区。在第一体区的表面层部分形成N+型发射极区和P+型第一体接触区。每个第二类型局部区域具有P型第二体区和空穴阻挡层。形成空穴阻挡层，使得将P型第二体区划分为邻近半导体衬底的前表面的第一部分和邻近第二体区的底部的第二部分。
也就是说，第一体区未形成有空穴阻挡层，而第二体区未形成有发射极区。第一类型局部区域的第一体区作为沟道区，而第二类型局部区域的第二体区作为减薄（thinning-out）区。第一类型局部区域和第二类型局部区域在沿半导体衬底的表面的平面方向上交替布置。这种半导体器件被称为减薄半导体器件。在所描述的半导体器件中，沿半导体衬底的后表面形成集电极层。
在这种半导体器件中，由空穴阻挡层积累从集电极层注入的空穴。因此，有可能增加漂移层的空穴浓度。由于增强了漂移层中的电导率调制，所以可以减小导通态电压。在具有空穴阻挡层的第二类型局部区域中，由于未形成发射极区，所以未形成寄生晶体管。因此，比较不可能出现闩锁。
在这种半导体器件中，随着空穴阻挡层的面密度的增大，可以减小导通态电压。然而，如果空穴阻挡层的面密度过大，则会影响击穿特性。
即，在空穴阻挡层的面密度低的情况下，当向集电极层施加正电压时，耗尽层可以穿通（punch through）空穴阻挡层。因此，在此情况下，击穿特性不受影响。也就是说，因为由于耗尽的原因空穴阻挡层不作为PN结，所以击穿特性与未形成空穴阻挡层的情况下的击穿特性是相同水平。
另一方面，在空穴阻挡层的面密度高的情况下，耗尽层不能容易地在空穴阻挡层中扩展。也就是说，耗尽层不能穿通空穴阻挡层。因此，空穴阻挡层中仍留有非耗尽区。在这种情况下，空穴阻挡层的非耗尽区与第二体区的第二部分之间的PN结在正向方向上偏置。因此，由集电极层、漂移层、第二部分、空穴阻挡层和第一部分提供的寄生晶闸管被闩锁。因此，空穴阻挡层的面密度的过度增大导致了击穿特性的降低。
应当注意空穴阻挡层的面密度是由空穴阻挡层的杂质密度的积分值来限定。另外，空穴阻挡层的面密度的增大意味着空穴阻挡层的杂质的总量的增大。
发明内容
本公开内容的目的是提供一种能在不降低击穿特性的情况下减小导通态电压的半导体器件。
根据本公开内容的一个方面，半导体器件包括第一导电类型半导体衬底、第二导电类型沟道区和第二导电类型减薄区。沟道区和减薄区邻近于半导体衬底的衬底表面而设置。在平行于衬底表面的方向上布置沟道区和减薄区，使得至少一个减薄区设置在相邻的沟道区之间。半导体器件还具有第一导电类型发射极区、第一导电类型空穴阻挡层、发射极电极、集电极层和集电极电极。发射极区设置在每个沟道区的表面层部分上。空穴阻挡层设置在每个减薄区中，以将减薄区划分为邻近于衬底表面的第一部分和邻近于减薄区的底部的第二部分。发射极电极连接至发射极区和第一部分。集电极层设置在半导体衬底中的与沟道区和减薄区分离的位置。集电极电极电连接至集电极层。空穴阻挡层的面密度小于或等于4.0×1012cm-2。
在上述半导体器件中，由于空穴阻挡层的面密度小于或等于4.0×1012cm-2，所以能够在不减小击穿特性的情况下降低导通态电压。
附图说明
通过参照附图作出的以下详细描述，本公开内容的以上及其它目的、特征和优点会变得更加明显，在附图中，用相似的附图标记表示相似的部分，其中：
图1是根据第一实施例的半导体器件的截面图，其对应于沿图2中的线I-I获得的截面；
图2是图1中所示的半导体器件的平面图；
图3是示出根据第一实施例的空穴阻挡层的面密度与击穿特性之间的关系的曲线图；
图4是示出根据第一实施例的空穴阻挡层的面密度与导通态电压之间的关系的曲线图；
图5是示出根据第一实施例的减薄区的第一部分的面密度与耐受电压的降低之间的关系的曲线图；
图6是根据第二实施例的半导体器件的截面图，其对应于沿图7中的线VI-VI获得的截面；
图7是图6中所示的半导体器件的平面图；
图8是示出根据第二实施例的减薄区的第一部分的面密度与恢复电流的峰值之间的关系的曲线图；
图9是根据第三实施例的半导体器件的截面图；
图10是根据第四实施例的半导体器件的截面图；
图11是根据第五实施例的半导体器件的示意性截面图；
图12是根据另一实施例的半导体器件的截面图；
图13是根据再一实施例的半导体器件的平面图。
具体实施方式
（第一实施例）
以下将会参照图1至5描述第一实施例。
根据第一实施例的半导体器件具有IGBT元件，并且该半导体器件例如用作诸如逆变器等供电电路的开关元件。图1是半导体器件的截面图，图2是半导体器件的平面图。另外，图1是沿图2中的线I-I获得的截面图。在图2中未示出层间绝缘膜和发射极电极。
如图1和2中所示，半导体器件具有用作漂移层的N-型半导体衬底10。半导体衬底10包括单元区域1和在单元区域1的外围的外部外围区域2。形成半导体衬底10，沿半导体衬底10的第一表面（衬底表面）10a形成P型基极层11。基极层11具有预定的厚度。基极层11在沿半导体衬底10的第一表面10a的方向上从单元区域1延伸至外部外围区域2。此外，形成多个沟槽12，以在半导体衬底10的厚度方向（深度方向）上穿透基极层11并到达半导体衬底10。沟槽12将基极层11划分为多个区域。
每个沟道12均在沿半导体衬底10的第一表面10a的方向上延伸。在图1的示例中，沟槽12在垂直于图1的纸面的方向上延伸，该方向对应于图2中的上下方向。例如，沟道12以相等的间隔互相平行地布置，并且互相连接相邻的两个沟槽12的末端，以形成环形沟槽。在本实施例中，沟槽12从单元区域1延伸至外部外围区域2，并且在外部外围区域2中互相连接相邻的两个沟槽12的末端。
由设置在相邻的环形沟槽12之间的基极层11的区域提供P型沟道区13。即，由未被环形沟槽12围绕的基极层11的区域提供P型沟道区13。在沟道区13的表面层部分中形成N+型发射极区14。在沟道区13的表面层部分中、在发射极区14之间形成P+型体区15。
N+型发射极区14的杂质浓度比N-型半导体衬底10的杂质浓度高。发射极区14在半导体衬底10的厚度方向（诸如图1的上下方向）上在基极层11内结束。即发射极区14比基极层11薄。另外，发射极区14与沟槽12的侧表面接触。P+型体区15的杂质浓度比P型沟道区13的杂质浓度高。类似于发射极区14，体区15在厚度方向上在基极区11内结束。
具体地，每个发射极区14均具有在沟槽12的纵向方向上延伸的杆状形状。发射极区14设置在相邻的沟槽12之间的区域中，并且与沟槽12的侧表面接触。此外，发射极区14在沟槽12的纵向方向上在单元区域1内结束。
体区15具有杆状形状。体区15在沟槽12的纵向方向上在发射极区14之间延伸。也就是说，体区15沿发射极区14延伸。体区15延伸至外部外围区域2，以便容易地释放在截止状态期间外部外围区域2中所积累的空穴。
在每个沟槽12中，设置栅极绝缘膜16以覆盖沟槽12的内表面。此外，例如由多晶硅等制成的栅极电极17设置在栅极绝缘膜16上。也就是说，沟槽12填充有栅极绝缘膜16和栅极电极17。这些沟槽12提供了沟槽栅极结构。
设置在环形沟槽12中的基极层11的区域（即，没有发射极基区14的基极层11）提供了减薄区18。
如上所述，沟槽12将基极层11划分为多个区域。形成有发射极区14的基极层11的区域用作沟道区13，而未形成有发射极区14的基极层11的区域用作减薄区18。
发射极区14形成在沟槽12所划分的基极层11的交替区域中。即，沟道区13和减薄区18在沿半导体衬底10的第一表面10a的方向上，以预定的次序重复地布置。也就是说，交替地布置IGBT元件和虚设元件。因此，本实施例的半导体器件能够被称为具有减薄型IGBT元件的半导体器件。
减薄区18形成有N型空穴阻挡层19。空穴阻挡层19在沟槽12的深度方向上将减薄区18划分为第一部分18a和第二部分18b。第一部分18a邻近于沟槽12的开口端，即，邻近于半导体衬底10的第一表面10a，第二部分18b邻近于沟槽12的底部端（例如，图1中的下端）。空穴阻挡层19将第一部分18a和第二部分18b在电势上互相完全隔离。
空穴阻挡层19仅形成在基极层11的减薄区18中，而未形成在沟道区13中。也就是说，空穴阻挡层19未形成在IGBT元件中，而形成在不具有沟道区13的虚设元件中。
在沟槽12的深度方向上，邻近于减薄区18的表面层部分设置空穴阻挡层19，即邻近于减薄区18中的半导体衬底10的第一表面10a设置空穴阻挡层19。在本实施例中，空穴阻挡层19设置在从第一表面10a起的0.5至1微米（μm）的深度处，并且厚度约为0.4μm。
本发明的发明人模拟了空穴阻挡层19的面密度与诸如击穿电压等击穿特性之间的关系。图3是示出该模拟的结果的曲线图。
如图3中所示，应当明白当面密度变得大于4.0×1012cm-2时，击穿特性降低。因此，空穴阻挡层19的面密度小于或等于4.0×1012cm-2。这里，用空穴阻挡层19的杂质密度的积分值来限定空穴阻挡层19的面密度。
另外，发明人还模拟了空穴阻挡层19与导通态电压之间的关系。图4是示出模拟结果的曲线图。在图4中，当空穴阻挡层19的面密度为0.0时，即，当未形成空穴阻挡层19时，导通态电压是1.0。
如图4中所示，当空穴阻挡层19的面密度从0.0增大至1.0×1012cm-2时，导通态电压急剧降低。当空穴阻挡层19的面密度变得大于1.0×1012cm-2时，导通态电压的降低变得缓和。
因此，空穴阻挡层19的面密度例如大于或等于1.0×1012cm-2且小于或等于4.0×1012cm-2。在此情况下，提高了半导体器件的击穿特性，同时降低了导通态电压。
如图2中所示，从单元区域1至外部外围区域2形成了空穴阻挡层19。因此，空穴阻挡层19限制单元区域1的外部边缘部分处（即，邻近于单元区域1与外部外围区域2之间的边界）所积累的空穴，使其不从外部外围区域2释放。
如图1中所示，诸如硼磷硅酸盐玻璃（BPSG）膜等的层间绝缘膜20形成在基极层11上。层间绝缘膜20具有接触孔20a，以从层间绝缘膜20暴露发射极区14的部分、体区15以及减薄区18的第一部分18a的部分。发射极电极21形成在层间绝缘膜20上。发射极电极21通过接触孔20a电连接至N+型发射极区14、P+型体区15和第一部分18a。即，发射极电极21电连接至发射极区14和第一部分18a两者。
此外，N型场停止层22形成在与第一表面10a相对的N-型半导体衬底10的第二表面10b上。P型集电极层23形成在场停止层22的与半导体衬底10的相对侧，并且集电极电极24形成在集电极层23上。
本实施例的半导体器件具有上述的结构。此外，发明人研究了关于第一部分18a的面密度，并且发现在第一部分18a的面密度过低的情况下，当电压施加在集电极与发射极之间的时候，在第一部分18a中出现穿通，从而导致耐受电压降低。应当注意由第一部分18a的杂质密度的积分值来限定第一部分18a的面密度。
图5是示出关于第一部分18a的面密度与耐受电压的降低量之间的关系的模拟结果的曲线图。对于模拟中所使用的半导体器件，调节半导体衬底10的杂质浓度等，使得在第一部分18a中未发生穿通的情况下，元件的耐受电压为2400V、1200V和600V。
对于具有2400V和600V的元件耐受电压的半导体器件，第一部分18a的表面浓度是4.0×1016cm-2。对于具有1200V的元件耐受电压的半导体器件，第一部分18a的表面浓度是4.0×1016cm-2或2.0×1017cm-2。应当注意第一部分18a的表面浓度是具有发射极电极21的第一部分18a的接触部分的浓度。在模拟中，在每个半导体器件中，空穴阻挡层19的深度为0.2至0.5μm。在图5中，纵轴表示耐受电压的降低量，横轴以对数表示第一部分18a的面密度。当第一部分18a中未出现穿通时，将耐受电压的降低量限定为0。
如图5中所示，应当明白当第一部分18a的面密度变得小于1.1×1012cm-2时耐受电压的降低量急剧增大。以下是上述特性的原因。
在具有空穴阻挡层19的器件中，由第一部分18a和空穴阻挡层19提供PN结。当在集电极与发射极之间施加电压时，耗尽层朝向第一部分18a和空穴阻挡层19两者扩展。在此时，由于第一部分18a的面密度低，所以耗尽层容易地扩展。当第一部分18a的面密度低于1.1×1012cm-2时，耗尽层18a到达第一部分18a的表面，即半导体衬底10的第一表面10a。即，器件变得处在等同于空穴阻挡层19连接至发射极电极21的结构的状态中，并且由此形成了晶闸管。
因此，当第一部分18a的面密度低于1.1×1012cm-2时，耐受电压降低。也就是说，耐受电压的降低量增大。因此，在本实施例中，例如，第一部分18a的面密度大于或等于1.1×1012cm-2。在此情况下，元件耐受电压变得稳定。
此外，如图5中所示，在半导体器件中，耐受电压的降低量几乎类似地增大，而与元件耐受电压（例如，半导体衬底10的杂质浓度）、空穴阻挡层19的深度和第一部分18a的表面浓度无关。
在本实施例中，例如，“N型”、“N-型”和“N+型”对应于第一导电类型，“P型”和“P+型”对应于第二导电类型。
接着将会描述制造上述半导体器件的方法。
首先，制备N-型晶片，由热扩散技术在晶片的表面处形成基极层11。然后，在待形成半导体器件的晶片的相应区域中形成沟槽栅极结构。由已知的方法来形成沟槽栅极结构。在形成沟槽栅极结构的步骤中，形成沟槽12以通过基极层11到达半导体衬底10，并且在每个沟槽12的内表面上形成栅极绝缘膜16。此外，在沟槽12中的栅极绝缘膜16上形成作为栅极电极17的多晶硅。
接着，在晶片上放置在对应于发射极区14的位置的位置具有开口的掩模，并使用该掩模进行N型杂质的离子注入。在从晶片去除该掩模之后，在晶片上放置在对应于体区15的位置的位置具有开口的另一掩模，并使用该掩模进行P型杂质的离子注入。在从晶片去除该掩模之后，通过热处理来激活杂质。从而，形成了N+型发射极区14和P+型体区15。
接着，在晶片上放置在对应于空穴阻挡层19的位置的位置具有开口的掩模，并使用该掩模进行离子注入和热处理，以在待形成减薄区18的基极层11的部分中形成空穴阻挡层19。例如，离子注入作为掺杂剂的磷（P），并且以900摄氏度（℃）或更高的温度的热处理将其激活。从而，形成了空穴阻挡层19。
在此情况下，合适地调节加速电压和剂量，使得空穴阻挡层19的面密度大于或等于1.0×1012cm-2且小于或等于4.0×1012cm-2，且第一部分18a的面密度大于或等于1.1×1012cm-2。
作为另一示例，在通过离子注入磷（P）和热处理来形成面密度大于或等于1.0×1012cm-2且小于或等于4.0×1012cm-2的空穴阻挡层19之后，通过在第一部分18a中离子注入硼（B）并进行热处理来形成面密度大于或等于1.1×1012cm-2的第一部分18a。
接着，在基极层11上形成层间绝缘膜20，并且在基极层11中形成接触孔20a以从层间绝缘膜20暴露发射极区14的部分、体区15和减薄区18的第一部分18a的部分。然后，在基极层11上形成发射极电极21，使得发射极区14、体区15和第一部分18a通过接触孔20a电连接至发射极电极21。
此外，在晶片的背面上形成N型场停止层22，且在N型场停止层22上形成P型集电极层23。而且，在集电极层23上形成集电极电极24。此后，当将晶片切割为管芯时，制造如图1中所示的半导体器件1。
如上所述，在本实施例中，空穴阻挡层19的面密度大于或等于1.0×1012cm-2且小于或等于4.0×1012cm-2。因此，如图3和4中所示，可以在不降低击穿特性的情况下减小导通态电压。此外，如图5中所示，在第一部分18a的面密度大于或等于1.1×1012cm-2的情况下，耐受电压变得稳定。
（第二实施例）
以下将会参照图6至8描述第二实施例。根据第二实施例的半导体器件涉及具有RC-IGBT元件的半导体器件。即，根据第二实施例的半导体器件除IGBT元件以外还具有二极管元件。第二实施例的其它结构类似于第一实施例的结构。以下将会主要描述与第一实施例不同的结构。
图6是半导体器件的截面图，图7是图6中所示的半导体器件的平面图。另外，图6对应于沿图7中的线VI-VI获得的截面图。在图7中，未示出层间绝缘膜20和发射极电极21。
如图6和7中所示，半导体器件具有形成IGBT元件的IGBT区段25和形成二极管元件的二极管区段26。
具体地，在IGBT区段25中，集电极层23形成在场停止层22的与半导体衬底10相对的侧上。因此，在IGBT区段25中，由集电极层23提供空穴。
在二极管区段26中，N型阴极层27形成在场停止层22的与半导体衬底10相对的侧上。即，根据形成在场停止层22上的层是集电极层23还是阴极层27来限定IGBT区段25和二极管区段26。在二极管区段26中，沟槽栅极结构、发射极区14和空穴阻挡层19未形成在邻近于第一表面10a的侧上。
在沿半导体衬底10的第一表面10a的方向上，操作具有集电极层23的IGBT区段25作为IGBT元件，并且操作具有阴极层27的二极管区段26作为二极管元件。即，集电极电极24也用作阴极电极。
在IGBT区段25中，由沟槽栅极结构划分的且最靠近二极管区段26的基极层11的区域形成为减薄区18。因此，当与最靠近二极管区段26的基极层11的区域形成为沟道区13的情况相比时，未容易地释放在IGBT区段25的外部末端部分处所积累的空穴。如此，可以减小导通态电压。
在具有RC-IGBT元件的上述半导体器件中，在操作二极管期间所注入的空穴量随着第一部分18a的面密度的增大而增大，从而导致恢复电流的峰值增大。发明人模拟了第一部分18a的面密度与峰值电流之间的关系。图8是示出关于第一部分18a的面密度与恢复电流的峰值之间的关系的模拟结果的曲线图。
如图8中所示，恢复电流的峰值最小为210A，并且随着第一部分18a的面密度的增大而从210A逐渐增大。具体地，与峰值急剧升高的峰值特性曲线的部分相切的线L1与210A的峰值相交，交点处的面密度为3.5×1012cm-2。当第一部分18a的面密度从3.5×1012cm-2增大时，恢复电流的峰值急剧升高。因此，在本实施例中，第一部分18a的面密度大于或等于1.1×1012cm-2且小于或等于3.5×1012cm-2。
这样，本公开内容可适用于具有RC-IGBT元件的半导体器件。在具有RC-IGBT元件的半导体器件中，当第一部分18a的面密度大于或等于1.1×1012cm-2且小于或等于3.5×1012cm-2时，可以减小恢复电流的峰值，并且可以减小开关损耗。
（第三实施例）
以下将会参照图9描述第三实施例。在根据第三实施例的半导体器件中，除了第二实施例的结构以外，空穴阻挡层19也形成在二极管区段26中。第三实施例的半导体器件的其它结构类似于第二实施例的结构。以下将会主要描述不同的结构。
如图9中所示，空穴阻挡层19形成在邻近于半导体衬底10的第一表面10a的二极管区段26的基极层11中。即，二极管区段26的基极层11用作IGBT区段25的减薄区18。
在本实施例中，通过向半导体衬底10（漂移层）辐射电子束、氦线、质子等来形成寿命抑制器（lifetime killer）。
如上所述，除了IGBT区段25以外，空穴阻挡层19还形成在二极管区段26中。因此，可以减小二极管的操作期间所注入的空穴量。由此，可以进一步减小恢复电流的峰值，并且可以减小开关损耗。此外，由于可以减小二极管的操作期间所注入的空穴量，所以提高了设计的灵活性。
由于寿命抑制器形成在半导体衬底10（漂移层）中，所以可以缩短二极管的操作期间的载流子的寿命。即，可以由空穴阻挡层19来减小所注入的空穴量，并且可以由寿命抑制器来缩短载流子的寿命。因此，可以进一步减小开关损耗。
为了形成二极管区段26的空穴阻挡层19，例如，改变用来形成IGBT区段25中的空穴阻挡层19的掩模的形状。通过使用掩模的离子注入和热处理来形成二极管区段26的空穴阻挡层19。因此，未特别地增加制造方法的步骤数。
在图9中所示的示例中，空穴阻挡层19完全形成在二极管区段26中。或者，空穴阻挡层19可以部分地形成在二极管区段26中。
（第四实施例）
以下将会参照图10描述第四实施例。在根据第四实施例的半导体器件中，除了第三实施例的结构以外，二极管区段26还具有沟槽栅极结构。第四实施例的半导体器件的其它结构类似于第三实施例的结构。以下将会主要描述不同的结构。
如图10中所示，沟槽栅极结构也形成在二极管区段26中。因此，给二极管区段26提供了沟道区13和减薄区18。发射极区14和体区15形成在沟道区13中，并且空穴阻挡层19形成在减薄区18中。
如上所述，除了IGBT区段25以外，沟槽栅极结构还形成在二极管区段26中。因此，可以增加作为IGBT元件的单元，并提高IGBT效率。在形成IGBT区段25的沟槽栅极结构的同时，形成二极管区段26的沟槽栅极结构。因此，未特别地增加制造方法的步骤数。
（第五实施例）
以下将会参照图11描述第五实施例。根据第五实施例的半导体器件具有垂直型平面IGBT元件，但是根据上述实施例的半导体器件则具有通过在沟槽12中嵌入栅极绝缘膜16和栅极电极17而构成的垂直型沟槽栅极IGBT元件。即，形成空穴阻挡层19的配置可以适用于具有平面IGBT元件的半导体器件。
如图11中所示，P型区形成在邻近于第一表面10a的N-型半导体衬底10中。每个P型区均形成为在沿半导体衬底10的第一表面10a的平面方向上延伸的条形形状。形成P型区以对应于沟道区13和减薄区18。沟道区13和减薄区18在平行于半导体衬底10的第一表面10a的方向上（例如，图11中的左右方向）交替布置。
此外，N+型发射极区14沿沟道区13形成在沟道区13的表面层部分。在沟道区13中发射极区14互相分离，并且P+型体区15形成在发射极区14之间。
在减薄区18中，形成N型空穴阻挡层19，以将减薄区18划分为邻近于半导体衬底10的第一表面10a的第一部分18a和邻近于半导体衬底10的第二表面10b的第二部分18b。具体地，形成空穴阻挡层19，使得空穴阻挡层19的两个末端到达半导体衬底10的第一表面10a。如此，减薄区18完全划分为两个部分。在图11中，用粗线表示空穴阻挡层19。
另外，在本实施例中，空穴阻挡层19的面密度大于或等于1.0×1012cm-2且最多为4.0×1012cm-2，且第一部分18a的面密度大于或等于1.1×1012cm-2。
栅极绝缘膜16形成在半导体衬底10的第一表面10a上。栅极绝缘膜16形成有接触孔16c，使得从栅极绝缘膜16暴露沟道区13的体区15和发射极区14的部分以及减薄区18的第一部分18a的部分。栅极电极17形成在栅极绝缘膜16上。栅极电极17覆盖有栅极绝缘膜16。虽然未在图11中示出，但是发射极电极21设置在栅极绝缘膜16上，并且与从栅极绝缘膜16暴露的体区15、发射极区14和第一部分18a接触。
场停止层22、集电极层23和集电极电极24以此次序形成在半导体10的第二表面10b上。
如上所述，本公开内容可适用于具有平面IGBT元件结构的半导体器件。另外，在具有平面IGBT元件结构的半导体器件中，可以通过面密度小于或等于4.0×1012cm-2的空穴阻挡层19来提高击穿特性。
（其它实施例）
在上述实施例中，沟槽12具有环形形状。由环形沟槽12所围绕的基极层11的部分来提供减薄区18，并且由设置在相邻的沟槽12之间的基极层11的部分来提供沟道区13。然而，沟槽12的这种布局只是一个示例。沟槽12可以有任何其它布局。
例如，通过结合上述第二实施例与上述第五实施例，沟槽栅极型RC-IGBT元件的结构可以适用于平面RC-IGBT元件。类似地，可以通过结合上述第五实施例与上述第三实施例，来提供在二极管区段26中具有空穴阻挡层19的平面半导体器件。另外，可以通过结合上述第五实施例与上述第四实施例，来提供在二极管区段26中具有空穴阻挡层19和沟槽栅极结构的平面半导体器件。
在上述第二实施例中，类似于上述第三实施例，可以在半导体衬底10（漂移层）中形成寿命抑制器。
在上述第一实施例中，交替地布置沟道区13和减薄区18。作为另一示例，可以如图12中所示的那样布置沟道区13和减薄区18。
在图12中所示的半导体器件中，两个减薄区18形成在相邻的两个沟道区13之间。作为再一示例，三个或更多减薄区18可以形成在相邻的两个沟道区13之间。即，未特别地限制形成在相邻的两个沟道区13之间的减薄区18的数量。另外，在上述第二至第五实施例中，形成在相邻的沟道区13之间的减薄区18的数量可以是任何数。
在上述第一实施例中，发射极区14具有杆状形状并且沿沟槽12的侧表面设置。另外，体区15具有杆状（bar）形状，并且沿发射极区14设置在两个发射极区14之间。如图13中所示，可以修改这种布置。在图13中，未示出层间绝缘膜20和发射极电极21。
如图13中所示，发射极区14可以形成为阶梯图案。也就是说，在沟槽12的纵向方向上，相邻的两个发射极区14之间具有连接区。另外，在沟槽12的纵向方向上，体区15可以分离为多个部分。在此情况下，在沟槽12的纵向方向上，发射极电极21交替地连接至发射极区14和体区15。因此，可以减小相邻的沟槽12之间的距离。因此，可以进一步减小导通态电压。
在上述实施例中，本公开内容适用于垂直半导体器件，在该垂直半导体器件中，电流在半导体衬底10的厚度方向上流动。作为另一示例，本公开内容可以适用于横向半导体器件，在该横向半导体器件中，电流在半导体衬底10的平面方向上流动。即，集电极层23形成在与邻近半导体衬底10的第一表面10a设置的基极层11（沟道区13和减薄区18）分离的位置。
总结上述实施例，半导体器件包括具有衬底表面10a的第一导电类型半导体衬底10、邻近于衬底表面10a设置的第二导电类型沟道区13以及邻近于衬底表面10a而设置的第二导电类型减薄区18。在平行于衬底表面10a的方向上布置减薄区18和沟道区13，使得至少一个减薄区18设置在相邻的沟道区13之间。半导体器件还具有设置在每个沟道区13的表面层部分上的第一导电类型发射极区14以及设置在每个减薄区18中的第一导电类型空穴阻挡层19。设置空穴阻挡层19，以将减薄区18划分为邻近于衬底表面10a的第一部分18a和邻近于减薄区18的底部的第二部分18b。此外，发射极电极21连接至发射极区14和第一部分18a。集电极层23设置在半导体衬底10中的与沟道区13和减薄区18分离的位置。集电极电极24电连接至集电极层23。此外，空穴阻挡层19的面密度小于或等于4.0×1012cm-2。
在上述半导体器件中，由于空穴阻挡层19的面密度小于或等于4.0×1012cm-2，所以能够在不减小击穿特性的情况下降低导通态电压。
例如，第一部分18a的面密度可以大于或等于1.1×1012cm-2。在此情况下，限制了第一部分18a中穿通的出现。
例如，半导体器件可以配置为包括IGBT区段和二极管区段的具有RC-IGBT元件的半导体器件。即，集电极层23在一个部分提供第一导电类型的阴极层27，半导体衬底10在平行于衬底表面10a的方向上包括作为IGBT元件的IGBT区段25和作为二极管元件的二极管区段26。IGBT区段25由包括除阴极层27以外的集电极层23的区段来限定，二极管区段26由包括阴极层27的区段来限定。
在上述具有RC-IGBT元件的半导体器件中，例如，第一部分18a的面密度可以小于或等于3.5×1012cm-2。在此情况下，限制了恢复电流的峰值的过量增大并减小了开关损耗。
另外，空穴阻挡层19也可以形成在二极管区段26中。在此情况下，可以减小二极管的操作期间注入二极管区段26的空穴量。因此，限制了恢复电流的峰值的增大并可以减小开关损耗。此外，寿命抑制器可以形成在用作漂移层的半导体衬底10的区域中。在此情况下，可以进一步减小开关损耗。
此外，半导体器件可以配置为具有沟槽栅极结构。即，半导体衬底10具有邻近于衬底表面10a的第二导电类型的基极层11和穿透基极层11而将基极层11划分为多个区域的沟槽12。在此情况下，由沟槽12所划分的基极层11的多个区域来提供沟道区13和减薄区18。每个沟槽12填充有栅极绝缘膜16和栅极电极17。栅极绝缘膜16设置在沟槽12的侧壁表面上，栅极电级17设置在栅极绝缘膜16上。
虽然仅选择已选的示例性实施例来说明本公开内容，但是对本领域技术人员来说明显的是由本公开内容，可以在不脱离如所附权利要求所限定的本公开内容的范围的情况下在其中作出各种变化和修改。此外，根据本公开内容的示例性实施例的上述描述仅为了说明的目的而提供，而并非为了将本公开内容限制为如所附权利要求及其等同形式所限定的范围的目的。

Claims (7)

1.一种半导体器件，包括：
第一导电类型半导体衬底（10），其具有衬底表面（10a）；
多个第二导电类型沟道区（13），其邻近于所述衬底表面（10a）设置；
多个第二导电类型减薄区（18），其邻近于所述衬底表面（10a）设置，在平行于所述衬底表面（10a）的方向上布置所述减薄区（18）和所述沟道区（13），使得至少一个减薄区（18）设置在相邻的沟道区（13）之间；
第一导电类型发射极区（14），其设置在每个所述沟道区（13）的表面层部分上；
第一导电类型空穴阻挡层（19），其设置在每个所述减薄区（18）中，以将所述减薄区（18）划分为邻近于所述衬底表面（10a）的第一部分（18a）和邻近于所述减薄区（18）的底部的第二部分（18b）；
发射极电极（21），其连接至所述发射极区（14）和所述第一部分（18a）；
集电极层（23），其设置在所述半导体衬底（10）中的与所述沟道区（13）和所述减薄区（18）分离的位置；以及
集电极电极（24），其电连接至所述集电极层（23），其中
所述空穴阻挡层（19）的面密度小于或等于4.0×1012cm-2。
2.根据权利要求1所述的半导体器件，其中，所述第一部分（18a）的面密度大于或等于1.1×1012cm-2。
3.根据权利要求1或2所述的半导体器件，其中，
所述集电极层（23）在一个部分提供第一导电类型阴极层（27），并且
所述半导体衬底（10）在平行于所述衬底表面（10a）的方向上包括作为IGBT元件的IGBT区段（25）和作为二极管元件的二极管区段（26），所述IGBT区段（25）由包括除所述阴极层（27）以外的所述集电极层（23）的区段来限定，所述二极管区段（26）由包括所述阴极层（27）的区段来限定。
4.根据权利要求3所述的半导体器件，其中，所述第一部分（18a）的面密度小于或等于3.5×1012cm-2。
5.根据权利要求3所述的半导体器件，其中，所述空穴阻挡层（19）也设置在所述二极管区段（26）中。
6.根据权利要求3所述的半导体器件，其中，
所述半导体衬底（10）包括作为漂移层的漂移区，并且
所述漂移区形成有寿命抑制器。
7.根据权利要求1或2所述的半导体器件，其中，
所述半导体衬底（10）具有邻近于所述衬底表面（10a）的第二导电类型基极层（11）和穿透所述基极层（11）以将所述基极层（11）划分为多个区域的多个沟槽（12），
由所述沟槽（12）所划分的所述基极层（11）的所述多个区域来提供所述沟道区（13）和所述减薄区（18），并且
每个所述沟槽（12）填充有栅极绝缘膜（16）和栅极电极（17），所述栅极绝缘膜（16）设置在所述沟槽（12）的壁表面上，所述栅极电极（17）设置在所述栅极绝缘膜（16）上。
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