JP5348276B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5348276B2
JP5348276B2 JP2012094769A JP2012094769A JP5348276B2 JP 5348276 B2 JP5348276 B2 JP 5348276B2 JP 2012094769 A JP2012094769 A JP 2012094769A JP 2012094769 A JP2012094769 A JP 2012094769A JP 5348276 B2 JP5348276 B2 JP 5348276B2
Authority
JP
Japan
Prior art keywords
region
layer
semiconductor device
semiconductor substrate
hole stopper
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012094769A
Other languages
English (en)
Other versions
JP2013033919A (ja
Inventor
幸夫 都築
憲司 河野
広光 田邊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2012094769A priority Critical patent/JP5348276B2/ja
Priority to US13/534,530 priority patent/US8729600B2/en
Priority to DE102012211544A priority patent/DE102012211544A1/de
Priority to CN201210230031.7A priority patent/CN102867846B/zh
Publication of JP2013033919A publication Critical patent/JP2013033919A/ja
Application granted granted Critical
Publication of JP5348276B2 publication Critical patent/JP5348276B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴという）素子を備えた半導体装置に関するものである。
従来より、例えば、特許文献１には、インバータ等に使用されるスイッチング素子としてのＩＧＢＴ素子が形成された半導体装置が提案されており、この半導体装置には、ドリフト層を構成する半導体基板のうちの表面側に２種類の部分領域が備えられている。
具体的には、第１種類の部分領域には、Ｐ型の第１ボディ領域が形成されていると共に当該第１ボディ領域の表層部にＮ＋型エミッタ領域とＰ＋型の第１ボディコンタクト領域とが形成されている。また、第２種類の部分領域にはＰ型の第２ボディ領域が形成されていると共にこのＰ型の第２ボディ領域を半導体基板の表面側の第１領域と当該第２ボディ領域の底部側の第２領域とに２分割するホールストッパー層が形成されている。
すなわち、第１ボディ領域にはホールストッパー層が形成されておらず、第２ボディ領域にはエミッタ領域が形成されていない。つまり、第１種類の部分領域の第１ボディ領域はチャネル領域となるものであり、第２種類の部分領域の第２ボディ領域は間引き領域となるものである。そして、これら第１種類の部分領域と第２種類の部分領域とが半導体基板の面方向における一方向において、交互に形成されている。つまり、この半導体装置は、いわゆる間引き型の半導体装置である。また、半導体基板の裏面側には、コレクタ層が形成されている。
このような半導体装置では、ホールストッパー層によってコレクタ層から注入されたホールが蓄積されるため、ドリフト層のホール濃度を上昇させることができる。これにより、ドリフト層において伝導度変調を活発化させることができ、オン電圧を低減することができる。また、ホールストッパー層が形成された第２種類の部分領域にはエミッタ領域が形成されておらず、寄生トランジスタが構成されないので、ラッチアップ現象の発生も抑制される。
特開２００７−２６６１３４号公報
しかしながら、上記特許文献１のような半導体装置では、ホールストッパー層の面密度を高くするにつれてオン電圧を低減することができるものの、面密度を高くしすぎると破壊耐量が低下してしまうという問題がある。
すなわち、コレクタ層側に正電圧が印加されたとき、ホールストッパー層の面密度が低い場合には空乏層がホールストッパー層をパンチスルーすることができるため破壊耐量は低下しない。つまり、ホールストッパー層は空乏化されてＰＮ接合として動作しないため、ホールストッパー層が形成されていない場合と同一の破壊耐量となる。これに対し、ホールストッパー層の面密度が高い場合には、ホールストッパー層に空乏層が広がりにくくなり、空乏層がホールストッパー層をパンチスルーすることができずにホールストッパー層には空乏化されない領域が残る。この場合、ホールストッパー層のうち空乏化されなかった領域と第２領域とのＰＮ接合が順バイアスされることになり、コレクタ層、ドリフト層、第２領域、ホールストッパー層、第１領域によって構成される寄生サイリスタがラッチアップ動作する。したがって、ホールストッパー層の面密度を高くしすぎると破壊耐量が低下する。
なお、ホールストッパー層の面密度とは、ホールストッパー層の不純物密度を積分した値であり、ホールストッパー層の面密度が高くなるとは、言い換えるとホールストッパー層の不純物の総量が多くなることである。
本発明は上記点に鑑みて、破壊耐量を低下させずに、オン電圧を低減することができる半導体装置を提供することを目的とする。
上記目的を達成するため、本発明者らは、チャネル領域と間引き領域とが半導体基板に形成され、チャネル領域にエミッタ領域が形成されていると共に間引き領域にホールストッパー層が形成されている間引き型の半導体装置において、ホールストッパー層の面密度と破壊耐量との関係に対する検討を行った。図３は、ホールストッパー層の面密度と破壊耐量との関係を示すシミュレーション結果である。図３に示されるように、ホールストッパー層は、面密度が４．０×１０１２ｃｍ−２より大きくなると次第に破壊耐量が低下することが確認される。
このため、請求項１に記載の発明では、ホールストッパー層（１９）は、面密度が４．０×１０１２ｃｍ−２以下とされていることを特徴としている。これによれば、ホールストッパー層（１９）は、面密度が４．０×１０１２ｃｍ−２以下とされているため、破壊耐量が低下することを抑制することができる。
また、請求項２に記載の発明では、第１領域（１８ａ）は、面密度が１．１×１０１２ｃｍ−２以上とされていることを特徴としている（図５参照）。これによれば、第１領域（１８ａ）は、面密度が１．１×１０１２ｃｍ−２以上とされているため、第１領域（１８ａ）でパンチスルーが発生することを抑制することができ、安定した素子耐圧を得ることができる。
また、請求項３に記載の発明のように、半導体基板（１０）の他面（１０ｂ）側に形成されたコレクタ層（２３）の一部が第１導電型のカソード層（２７）とされており、半導体基板（１０）の一面（１０ａ）の面方向において、コレクタ層（２３）が形成された領域がＩＧＢＴ素子として動作するＩＧＢＴ領域（２５）とされ、カソード層（２７）が形成された領域がダイオード素子として動作するダイオード領域（２６）とされていてもよい。このように、ＩＧＢＴ領域（２５）とダイオード領域（２６）とを備えたいわゆるＲＣ−ＩＧＢＴ素子を備えた半導体装置に本発明を適用することも可能である。
このような半導体装置では、請求項２に記載の発明のように第１領域（１８ａ）の面密度を高くすることによってパンチスルーが発生することを抑制することができるが、第１領域（１８ａ）の面密度を高くすることに伴ってダイオード動作時のホール注入量が増え、リカバリ電流のピーク電流が大きくなる。
このため、請求項４に記載の発明では、第１領域（１８ａ）は、面密度が３．５×１０１２ｃｍ−２以下とされていることを特徴としている（図８参照）。これによれば、第１領域（１８ａ）は、面密度が３．５×１０１２ｃｍ−２以下とされているため、ピーク電流が高くなりすぎることを抑制することができ、スイッチング損失を低減することができると共に半導体装置が破壊されることを抑制することができる。
この場合、請求項５に記載の発明のように、ホールストッパー層（１９）をダイオード領域（２６）にも形成することができる。これによれば、ホールストッパー層（１９）によってダイオード動作時にダイオード領域（２６）に注入されるホール注入量を低減することができる。このため、さらにピーク電流が高くなることを抑制することができ、スイッチング損失を低減することができる。
そして、請求項６に記載の発明のように、半導体基板（１０）のうちドリフト層として機能する領域にライフタイムキラーを形成してもよい。これによれば、さらにスイッチング損失の低減することができる。
また、請求項７に記載の発明のように、半導体基板（１０）の一面（１０ａ）側に第２導電型のベース層（１１）を形成すると共に当該ベース層（１１）を貫通して半導体基板（１０）に達する複数のトレンチ（１２）を形成し、ベース層（１１）をトレンチ（１２）によって複数に分離して分離されたベース層（１１）によってチャネル領域（１３）と間引き領域（１８）とを交互に構成することができる。また、トレンチ（１２）には、壁面にゲート絶縁膜（１６）を形成すると共にゲート絶縁膜（１６）上にゲート電極（１７）を形成することができる。このように、トレンチゲート型のＩＧＢＴ素子を備えた半導体装置とすることもできる。
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
本発明の第１実施形態における半導体装置の断面構成を示す図である。 図１に示す半導体装置の平面図である。 ホールストッパー層の面密度と破壊耐量との関係を示すシミュレーション結果である。 ホールストッパー層の面密度とオン電圧との関係を示すシミュレーション結果である。 第１領域の面密度と、耐圧低下量との関係を示すシミュレーション結果である。 本発明の第２実施形態における半導体装置の断面構成を示す図である。 図６に示す半導体装置の平面図である。 第１領域の面密度とリカバリ電流のピーク電流との関係を示すシミュレーション結果である。 本発明の第３実施形態における半導体装置の断面構成を示す図である。 本発明の第４実施形態における半導体装置の断面構成を示す図である。 本発明の第５実施形態における半導体装置の断面構成を示す図である。 本発明の他の実施形態における半導体装置の断面構成を示す図である。 本発明の他の実施形態における半導体装置の平面図である。
（第１実施形態）
本発明の第１実施形態について図面を参照しつつ説明する。本実施形態の半導体装置は、ＩＧＢＴ素子を備えたものであり、例えば、インバータ等の電源回路に使用されるスイッチング素子として用いられると好適である。図１は、本実施形態における半導体装置の断面構成を示す図であり、図２は図１に示す半導体装置の平面図である。なお、図１は、図２中のI−I断面に相当している。また、図２では、層間絶縁膜およびエミッタ電極を省略して示してある。
図１および図２に示されるように、半導体装置は、ドリフト層として機能すると共に、セル領域１およびこのセル領域１を囲む外周領域２を有するＮ−型の半導体基板１０を備えている。そして、この半導体基板１０のうちの一面１０ａ側には、所定厚さのＰ型のベース層１１が形成されている。このベース層１１は、セル領域１から外周領域２まで形成されている。さらに、ベース層１１を貫通して半導体基板１０まで達するように複数個のトレンチ１２が形成されており、このトレンチ１２によってベース層１１が複数個に分離されている。
具体的には、トレンチ１２は、半導体基板１０の一面１０ａの面方向のうち一方向（図１では紙面奥行き方向）を長手方向とし、この長手方向に平行に延設されている。トレンチ１２は、例えば、複数個等間隔に平行に形成されており、各トレンチ１２の先端部が引き回されることで環状構造とされている。本実施形態では、トレンチ１２は、セル領域１から外周領域２まで延設されており、外周領域２にて各トレンチ１２の先端部が引き回されている。
そして、隣接するトレンチ１２同士の間に配置されているベース層１１（すなわち、環状のトレンチ１２に囲まれていないベース層１１）によって、Ｐ型のチャネル領域１３が構成されている。このチャネル領域１３の表層部には、Ｎ＋型のエミッタ領域１４が形成されている。また、チャネル領域１３には、当該チャネル領域１３の表層部に、エミッタ領域１４に挟まれるようにＰ＋型のボディ領域１５が形成されている。
Ｎ＋型のエミッタ領域１４は、Ｎ−型の半導体基板１０よりも高不純物濃度で構成され、ベース層１１内において終端しており、かつ、トレンチ１２の側面に接するように配置されている。一方、Ｐ＋型のボディ領域１５は、Ｐ型のチャネル領域１３よりも高不純物濃度で構成され、エミッタ領域１４と同様に、ベース層１１内において終端している。
より詳しくは、エミッタ領域１４は、トレンチ１２間の領域において、トレンチ１２の長手方向に沿ってトレンチ１２の側面に接するように棒状に延設され、トレンチ１２の先端よりも内側であるセル領域１で終端する構造とされている。また、ボディ領域１５は、２つのエミッタ領域１４に挟まれてトレンチ１２の長手方向（つまりエミッタ領域１４）に沿って棒状に延設され、オフ時に外周領域２に蓄積されたホールを抜けやすくするために、セル領域１から外周領域２まで形成されている。
各トレンチ１２内は、各トレンチ１２の内壁表面を覆うように形成されたゲート絶縁膜１６と、このゲート絶縁膜１６の上に形成されたポリシリコン等により構成されるゲート電極１７とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。
また、環状構造を構成するトレンチ１２に囲まれたベース層１１、すなわちエミッタ領域１４が形成されていないベース層１１によって間引き領域１８が構成されている。
このように、ベース層１１はトレンチ１２により分割され、分割されたベース層１１のうち、エミッタ領域１４が形成されたものがチャネル領域１３として機能すると共に、エミッタ領域１４が形成されていないものが間引き領域１８として機能する。そして、複数の分割されたベース層１１に交互にエミッタ領域１４が形成されることで、チャネル領域１３と間引き領域１８とが一定の配置順で繰り返し配置される。すなわち、ＩＧＢＴ素子とダミー素子とが交互に配置されている。このため、本実施形態の半導体装置は、間引き型のＩＧＢＴ素子を備えた半導体装置であると言える。
そして、ベース層１１のうちの間引き領域１８には、トレンチ１２の深さ方向に当該間引き領域１８をトレンチ１２の開口側の第１領域１８ａとトレンチ１２の底部側の第２領域１８ｂとに分割するＮ型のホールストッパー層１９が形成されている。このホールストッパー層１９により、第１領域１８ａと第２領域１８ｂとは電位的に完全に分離されている。
ホールストッパー層１９は、ベース層１１のうち間引き領域１８のみに形成され、ベース層１１のうちチャネル領域１３には形成されていない。すなわち、ホールストッパー層１９は、ＩＧＢＴ素子には無く、チャネル領域１３が形成されないダミー素子のみに存在している。
また、ホールストッパー層１９は、トレンチ１２の深さ方向において間引き領域１８の表層部（つまり半導体基板１０の一面１０ａ側）に位置している。本実施形態では、このホールストッパー層１９は、０．５〜１．０μｍの深さに約０．４μｍの厚さで形成されている。そして、このようなホールストッパー層１９は、図３を用いて上記で説明したように、面密度が４．０×１０１２ｃｍ−２より大きくなると破壊耐量が低下するため、面密度が４．０×１０１２ｃｍ−２以下とされている。なお、ホールストッパー層１９の面密度とは、ホールストッパー層１９の不純物密度を積分した値である。
また、本発明者らは、ホールストッパー層１９の面密度とオン電圧との関係についても検討を行った。図４は、ホールストッパー層１９の面密度とオン電圧との関係を示すシミュレーション結果である。なお、図４では、ホールストッパー層１９の面密度が０．０のとき、つまり、ホールストッパー層１９が形成されていないときのオン電圧を１としている。
図４に示されるように、オン電圧は、ホールストッパー層１９の面密度が０．０〜１．０×１０１２ｃｍ−２までの範囲で急峻に低下し、１．０×１０１２ｃｍ−２以上では低下の仕方が緩やかになる。このため、ホールストッパー層１９の面密度は、４．０×１０１２ｃｍ−２以下であって、かつ１．０×１０１２ｃｍ−２以上であることが好ましい。これにより、オン電圧を低下させつつ、破壊耐量を向上させた半導体装置とすることができる。
また、ホールストッパー層１９は、図２に示されるように、セル領域１から外周領域２まで形成されている。これにより、半導体基板１０のうちセル領域１の外縁部（外周領域２との境界部近傍）に蓄積されたホールが外周領域２から抜け出ることを抑制することができる。
そして、図１に示されるように、ベース層１１の上にはＢＰＳＧ等の層間絶縁膜２０が形成されている。層間絶縁膜２０にはコンタクトホール２０ａが形成されており、Ｎ＋型のエミッタ領域１４の一部、Ｐ＋型のボディ領域１５、および間引き領域１８のうちの第１領域１８ａの一部が層間絶縁膜２０から露出している。そして、層間絶縁膜２０の上にはエミッタ電極２１が形成されており、このエミッタ電極２１はコンタクトホール２０ａを通じてＮ＋型のエミッタ領域１４、Ｐ＋型のボディ領域１５、および第１領域１８ａに電気的に接続されている。つまり、エミッタ電極２１は、エミッタ領域１４と第１領域１８ａとの両方に電気的に接続されている。
一方、Ｎ−型の半導体基板１０のうち、一面１０ａとは反対側の他面１０ｂ側にはＮ型のフィールドストップ層２２が形成されている。また、このフィールドストップ層２２を挟んで半導体基板１０と反対側にＰ型のコレクタ層２３が形成され、コレクタ層２３上にコレクタ電極２４が形成されている。
以上が本実施形態における半導体装置の基本的な構成であるが、本発明者らは、さらに、第１領域１８ａの面密度に関する検討を行い、コレクタ−エミッタ間に電圧を印加したときに、第１領域１８ａの面密度が低すぎると当該第１領域１８ａにパンチスルーが発生して耐圧が低下することを見出した。なお、第１領域１８ａの面密度とは、第１領域１８ａの不純物密度を積分した値である。
図５は、第１領域１８ａの面密度と、耐圧低下量との関係を示すシミュレーション結果である。なお、図５は、第１領域１８ａにパンチスルーが発生しなかった場合の素子耐圧が２４００Ｖ、１２００Ｖ、６００Ｖとなるように半導体基板１０の不純物濃度等を調整した半導体装置を用いたシミュレーション結果である。そして、２４００Ｖ、６００Ｖの素子耐圧を有する半導体装置では、第１領域１８ａの表面濃度を４．０×１０１６ｃｍ−２とし、１２００Ｖの素子耐圧を有する半導体装置では、第１領域１８ａの表面濃度を４．０×１０１６ｃｍ−２、または２．０×１０１７ｃｍ−２としている。第１領域１８ａの表面濃度とは、第１領域１８ａのうちエミッタ電極２１と接触する部分の濃度のことである。また、図５は、各素子耐圧を有する半導体装置においてホールストッパー層１９の深さを０．２〜０．５μｍとしたシミュレーション結果である。そして、第１領域１８ａにパンチスルーが発生しないときの耐圧低下量を０とし、横軸を対数で示してある。
図５に示されるように、耐圧低下量は、第１領域１８ａの面密度が１．１×１０１２ｃｍ−２より低くなると急峻に大きくなっていくことが確認される。これは、以下の理由によるものである。
すなわち、ホールストッパー層１９を有する構造では、第１領域１８ａとホールストッパー層１９とによってＰＮ接合が形成される。そして、コレクタ−エミッタ間に電圧を印加すると空乏層が第１領域１８ａおよびホールストッパー層１９の両方向に伸びる。このとき、第１領域１８ａの面密度が低いほど空乏層が伸びやすくなり、第１領域１８ａの面密度が１．１×１０１２ｃｍ−２未満になると、空乏層が第１領域１８ａの表面（半導体基板１０の一面１０ａ）に到達する。つまり、ホールストッパー層１９がエミッタ電極２１に接続されたことと等価な構造になってサイリスタが構成される。したがって、第１領域１８ａの面密度が１．１×１０１２ｃｍ−２未満になると耐圧が低下する。言い換えると、耐圧低下量が大きくなる。このため、本実施形態では、第１領域１８ａは面密度が１．１×１０１２ｃｍ−２以上とされている。これにより、安定した素子耐圧を得ることができる。
なお、図５に示されるように、耐圧低下量は、素子耐圧（半導体基板１０の不純物濃度等）、ホールストッパー層１９の深さ、第１領域１８ａの表面濃度にほとんど依存せず、ほぼ同じように大きくなっている。
以上説明したように、図１に示す半導体装置が構成されている。なお、本実施形態では、Ｎ型、Ｎ−型、Ｎ＋型が本発明の第１導電型に相当し、Ｐ型、Ｐ＋型が本発明の第２導電型に相当している。
次に、上記半導体装置の製造方法について説明する。まず、Ｎ−型のウェハを用意し、ウェハの表面にＰ型のベース層１１を熱拡散で形成する。そして、ウェハのうち各半導体装置を構成する領域それぞれにトレンチゲート構造を形成する。トレンチゲート構造の具体的な製造工程に関しては、周知なものと同様であり、詳しく説明しないが、ベース層１１を貫通して半導体基板１０に達するようにトレンチ１２を形成し、このトレンチ１２の内壁表面にゲート絶縁膜１６とゲート電極１７となるポリシリコンとを形成する。
続いて、Ｎ＋型のエミッタ領域１４の形成予定領域が開口しているマスクをウェハの上に配置した後、そのマスクを用いてＮ型不純物のイオン注入を行う。また、先程使用したマスクを除去したのち、新たにＰ＋型のボディ領域１５の形成予定領域が開口しているマスクをウェハの上に配置し、さらにそのマスクを用いてＰ型不純物のイオン注入を行う。そして、再びマスクを除去したのち、熱処理にて注入された不純物を活性化させることにより、Ｎ＋型のエミッタ領域１４およびＰ＋型のボディ領域１５を形成する。
続いて、ホールストッパー層１９の形成予定領域が開口しているマスクをウェハの上に配置し、マスクを用いたイオン注入と熱処理により、ベース層１１のうち間引き領域１８となる領域にホールストッパー層１９を形成する。例えば、ドーパントであるＰ（リン）をイオン注入し、９００℃以上の熱処理で活性化させることによってホールストッパー層１９を形成する。このとき、上記のように、ホールストッパー層１９の面密度が４．０×１０１２ｃｍ−２以下であって１．０×１０１２ｃｍ−２以上であり、かつ、第１領域１８ａの面密度が１．１×１０１２ｃｍ−２以上となるように、加速電圧やドーズ量等を適宜調整する。また、Ｐ（リン）をイオン注入、熱処理して面密度が４．０×１０１２ｃｍ−２以下であって１．０×１０１２ｃｍ−２以上となるホールストッパー層１９を形成した後、第１領域１８ａにＢ（ボロン）をイオン注入、熱処理して、第１領域１８ａの面密度が１．１×１０１２ｃｍ−２以上となるようにしてもよい。
そして、ベース層１１の上に層間絶縁膜２０を形成し、この層間絶縁膜２０にＮ＋型のエミッタ領域１４の一部、Ｐ＋型のボディ領域１５、および間引き領域１８のうちの第１領域１８ａの一部が露出するようにコンタクトホール２０ａを形成する。次に、ベース層１１の上にエミッタ電極２１を形成することにより、コンタクトホール２０ａを介して、エミッタ電極２１と、エミッタ領域１４、ボディ領域１５、第１領域１８ａとを電気的に接続する。
続いて、ウェハの裏面にＮ型のフィールドストップ層２２を形成し、フィールドストップ層２２の上にＰ型のコレクタ層２３を形成する。そして、コレクタ層２３の上にコレクタ電極２４を形成し、ウェハを個々にダイシングカットすることで図１に示す半導体装置が製造される。
以上説明したように、本実施形態ではホールストッパー層１９の面密度を４．０×１０１２ｃｍ−２以下であって、かつ１．０×１０１２ｃｍ−２以上としているため、図３および図４に示されるように、オン電圧を低下させつつ破壊耐量が低下することを抑制することができる。また、第１領域１８ａの面密度を１．１×１０１２ｃｍ−２以上としているため、図５に示されるように、安定した耐圧を得ることができる。
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して、ＩＧＢＴ素子と共にダイオード素子を備えたいわゆるＲＣ−ＩＧＢＴ素子を備えた半導体装置としたものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。図６は、本実施形態における半導体装置の断面構成を示す図、図７は図６に示す半導体装置の平面図である。なお、図６は、図７中のVI−VI断面に相当している。また、図７では、層間絶縁膜２０およびエミッタ電極２１を省略して示してある。
図６および図７に示されるように、本実施形態の半導体装置は、ＩＧＢＴ素子が形成されたＩＧＢＴ領域２５とダイオード素子が形成されたダイオード領域２６とを備えた構成とされている。
具体的には、ＩＧＢＴ領域２５では、フィールドストップ層２２を挟んで半導体基板１０と反対側にＰ型のコレクタ層２３が形成されている。これにより、ＩＧＢＴ領域２５では、コレクタ層２３からホールが供給される構造となる。
これに対し、ダイオード領域２６では、フィールドストップ層２２を挟んで半導体基板１０と反対側にＮ型のカソード層２７が形成されている。すなわち、半導体基板１０の他面１０ｂ側において、フィールドストップ層２２の上に形成される層がコレクタ層２３であるかまたはカソード層２７であるかにより、ＩＧＢＴ領域２５とダイオード領域２６とが区画されている。また、ダイオード領域２６では、半導体基板１０のうちの一面１０ａ側では、ＩＧＢＴ領域２５に形成されているトレンチゲート構造、エミッタ領域１４、ホールストッパー層１９は形成されていない。
そして、半導体基板１０の一面１０ａの面方向において、コレクタ層２３が形成されたＩＧＢＴ領域２５がＩＧＢＴ素子として動作し、カソード層２７が形成されたダイオード領域２６がダイオード素子として動作する。すなわち、コレクタ電極２４はカソード電極としての役割も果たす。
また、本実施形態では、ＩＧＢＴ領域２５に形成されたチャネル領域１３および間引き領域１８のうち最もダイオード領域２６側の部分が間引き領域１８とされている。これにより、最もダイオード領域２６側の部分がチャネル領域１３とされている場合と比較して、ＩＧＢＴ領域２５の外縁部に蓄積されたホールを抜けにくくすることができ、オン電圧の低減を図ることができる。
以上が本実施形態の半導体装置における基本的な構成であるが、このようなＲＣ−ＩＧＢＴ素子を備えた半導体装置では、第１領域１８ａの面密度を高くすると、ダイオード動作時のホール注入量が増え、リカバリ電流のピーク電流が大きくなる。このため、本発明者らは、第１領域１８ａの面密度とリカバリ電流のピーク電流との関係について調べた。図８は、第１領域１８ａの面密度とリカバリ電流のピーク電流との関係を示すシミュレーション結果である。
図８に示されるように、リカバリ電流のピーク電流は、本実施形態の半導体装置では２１０Ａが最も低い値となり、２１０Ａから序々に大きくなっている。具体的には、リカバリ電流のピーク電流が急峻に大きくなる部分の接線Ｌ１と、２１０Ａとの交点が３．５×１０１２ｃｍ−２となり、リカバリ電流のピーク電流は３．５×１０１２ｃｍ−２以上より大きくなると急峻に大きくなる。したがって、本実施形態では、第１領域１８ａの面密度は、１．１×１０１２ｃｍ−２以上であって、かつ３．５×１０１２ｃｍ−２以下とされている。
以上説明したように、ＲＣ−ＩＧＢＴ素子を備えた半導体装置においても本発明を適用することができる。そして、第１領域１８ａの面密度を１．１×１０１２ｃｍ−２以上であって、かつ３．５×１０１２ｃｍ−２以下とすることにより、リカバリ電流のピーク値が大きくなることを抑制することができ、スイッチング損失を低減することができる。
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第２実施形態に対して、ダイオード領域２６にもホールストッパー層１９を備えた半導体装置としたものであり、その他に関しては第２実施形態と同様であるため、ここでは説明を省略する。図９は、本実施形態における半導体装置の断面構成を示す図である。
図９に示されるように、本実施形態の半導体装置は、ダイオード領域２６のうち半導体基板１０の一面１０ａ側にもホールストッパー層１９が形成されている。つまり、ダイオード領域２６に形成されたベース層１１がＩＧＢＴ領域２５における間引き領域１８として機能するようになっている。
さらに、特に図示していないが、本実施形態では、半導体基板１０（ドリフト層）に電子線、ヘリウム線、プロトン等が照射されることにより、ライフタイムキラーが形成されている。
以上説明したように、ダイオード領域２６にもホールストッパー層１９が形成されているため、ダイオード動作時のホール注入量を低減することができる。このため、さらにリカバリ電流のピーク値が大きくなることを抑制することができ、スイッチング損失を低減することができる。また、ダイオード動作時のホール注入量を低減することができるため、設計自由度を向上させることもできる。
また、半導体基板１０（ドリフト層）にライフタイムキラーが形成されているため、ダイオード動作時のキャリアのライフタイムを短くすることができる。すなわち、ホールストッパー層１９によってホール注入量を低減することができ、ライフタイムキラーによってキャリアのライフタイムを短くすることができる。このため、さらに、スイッチング損失を低減することができる。
なお、ダイオード領域２６のホールストッパー層１９は、ＩＧＢＴ領域２５にホールストッパー層１９を形成するためのマスクの形状を変更してイオン注入と熱処理を行うことにより形成されるため、特に製造工程が増加することもない。
また、図９では、半導体基板１０の一面１０ａ側のうちダイオード領域２６の全面にホールストッパー層１９が形成された例について示しているが、ダイオード領域２６においてホールストッパー層１９は部分的に形成されていてもよい。
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第３実施形態に対して、ダイオード領域２６にトレンチゲート構造を備えた半導体装置としたものであり、その他に関しては第３実施形態と同様であるため、ここでは説明を省略する。図１０は、本実施形態における半導体装置の断面構成を示す図である。
図１０に示されるように、本実施形態の半導体装置は、ダイオード領域２６にもトレンチゲート構造が形成されてチャネル領域１３と間引き領域１８とが構成されている。そして、チャネル領域１３にはエミッタ領域１４とボディ領域１５とが形成され、間引き領域１８にはホールストッパー層１９が形成されている。
このように、ダイオード領域２６にもトレンチゲート構造を形成することにより、ＩＧＢＴ素子として機能するセルを増加せることができ、ＩＧＢＴ性能を向上させることができる。なお、ダイオード領域２６に形成されるトレンチゲート構造は、ＩＧＢＴ領域２５のトレンチゲート構造と同時に形成されるため、製造工程が特に増加することもない。
（第５実施形態）
上記各実施形態では、半導体基板１０に形成したトレンチ１２にゲート絶縁膜１６を介してゲート電極１７を埋め込んだ縦型のトレンチゲートＩＧＢＴ素子を備えた半導体装置について説明したが、ホールストッパー層１９を形成する構造を縦型のプレーナＩＧＢＴ素子を備えた半導体装置に適用することもできる。本実施形態では、プレーナ型のＩＧＢＴ素子を備えた半導体装置について説明する。図１１は、本実施形態における半導体装置の断面斜視図である。
図１１に示されるように、Ｎ−型の半導体基板１０のうちの一面１０ａ側にＰ型の領域が形成されている。このＰ型の領域は、半導体基板１０の一面１０ａの面方向に平行な一方向に沿ってストライプ状に形成されている。Ｐ型の各領域は上述のチャネル領域１３と間引き領域１８とにそれぞれ対応する領域であり、半導体基板１０の一面１０ａの面方向に平行な一方向（図１１中紙面左右方向）において、チャネル領域１３と間引き領域１８とが交互に配置されている。
また、チャネル領域１３の表層部には当該チャネル領域１３に沿ってＮ＋型のエミッタ領域１４が離間して形成されている。そして、離間したエミッタ領域１４の間に当該エミッタ領域１４に沿ってＰ＋型のボディ領域１５が形成されている。
一方、間引き領域１８には、当該間引き領域１８を半導体基板１０の一面１０ａ側の第１領域１８ａと他面１０ｂ側の第２領域１８ｂとに分割するＮ型のホールストッパー層１９が形成されている。具体的には、ホールストッパー層１９は、チャネル領域１３側の両端部が半導体基板１０の一面１０ａに達するように形成されている。これにより、間引き領域１８はホールストッパー層１９によって完全に２分割されている。なお、図１１では、ホールストッパー層１９を太線で表現している。
また、ホールストッパー層１９は、本実施形態においても、面密度が４．０×１０１２ｃｍ−２以下であって、かつ１．０×１０１２ｃｍ−２とされており、第１領域１８ａは面密度が１．１×１０１２ｃｍ−２以上とされている。
そして、半導体基板１０の一面１０ａにゲート絶縁膜１６が形成され、チャネル領域１３のうちのボディ領域１５およびエミッタ領域１４の一部、間引き領域１８のうちの第１領域１８ａの一部が露出するようにゲート絶縁膜１６にコンタクト１６ａが形成されている。そして、このゲート絶縁膜１６の上にゲート電極１７が形成され、ゲート電極１７はゲート絶縁膜１６によって覆われている。また、ゲート絶縁膜１６から露出したボディ領域１５、エミッタ領域１４、および第１領域１８ａに接触するように図示しないエミッタ電極２１が設けられている。
また、半導体基板１０のうちの他面１０ｂ側には、Ｎ型のフィールドストップ層２２、Ｐ＋型のコレクタ層２３、およびコレクタ電極２４が順に形成されている。
以上説明したように、本発明をプレーナ型のＩＧＢＴ素子構造を有する半導体装置に適用することもできる。そして、このような半導体装置においてもホールストッパー層１９の面密度を４．０×１０１２ｃｍ−２以下とすることにより、破壊耐量を向上させることができる。
（他の実施形態）
上記第１〜第４実施形態では、トレンチ１２を環状に形成し、ベース層１１のうち隣接するトレンチ１２に挟まれた領域をチャネル領域１３とし、トレンチ１２に囲まれた領域を間引き領域１８としたが、これはトレンチ１２のレイアウトの一例である。したがって、トレンチ１２のレイアウトはこれに限らず他のレイアウトでも良い。
上記第２実施形態と上記第５実施形態とを組み合わせて、トレンチゲート型のＲＣ−ＩＧＢＴ素子の構造をプレーナ型のＲＣ−ＩＧＢＴ素子に適用してもよい。同様に上記第３、第４実施形態に上記第５実施形態を組み合わせて、ダイオード領域２６にホールストッパー層１９が形成されているプレーナ型の半導体装置としてもよいし、ダイオード領域２６にトレンチゲート構造が形成されているプレーナ型の半導体装置としてもよい。
そして、上記第２実施形態において、上記第３実施形態のように、半導体基板１０（ドリフト層）にライフタイムキラーを形成してもよい。
また、上記第１実施形態では、チャネル領域１３と間引き領域１８とが交互に繰り返し形成された例について説明したが、次のようにしてもよい。図１２は、他の実施形態における半導体装置の断面構成を示す図である。
図１２に示されるように、隣接するチャネル領域１３の間に２つの間引き領域１８が形成されている半導体装置としてもよい。すなわち、隣接するチャネル領域１３の間に形成される間引き領域１８はいくつであってもよく、例えば、隣接するチャネル領域１３の間に３つの間引き領域１８が形成されていてもよい。また、特に図示しないが、上記第２〜第５実施形態においても、隣接するチャネル領域１３の間に間引き領域１８がいくつ形成されていてもよい。
さらに、上記第１実施形態では、エミッタ領域１４はトレンチ１２の側面に接するように棒状に延設され、ボディ領域１５は２つのエミッタ領域１４に挟まれてトレンチ１２の長手方向（つまりエミッタ領域１４）に沿って棒状に延設されたものを説明したが、次のようにしてもよい。図１３は、他の実施形態における半導体装置の平面図である。なお、図１３では、層間絶縁膜およびエミッタ電極を省略して示してある。
図１３に示されるように、エミッタ領域１４の平面形状が、２つのエミッタ領域１４を繋ぐ接続領域をトレンチ１２の長手方向に沿って複数設けたラダー（梯子）状となるようにしてもよい。そして、ボディ領域１５の平面形状がトレンチ１２の長手方向に沿って複数離間して形成されるようにしてもよい。これによれば、トレンチ１２の長手方向に沿って、エミッタ電極２１がエミッタ領域１４およびボディ領域１５と交互に接続されるため、隣接するトレンチ１２の間を狭くすることができる。このため、さらに、オン電圧の低減を図ることができる。
また、上記各実施形態では、半導体基板１０の厚さ方向に電流を流す縦型の半導体装置について説明したが、半導体基板１０の平面方向に電流を流す横型の半導体装置に本発明を適用することもできる。すなわち、半導体基板１０の一面１０ａ側のベース層１１（チャネル領域１３および間引き領域１８）と離間した位置にコレクタ層２３を形成すればよい。
１０ 半導体基板
１０ａ 半導体基板の一面
１０ｂ 半導体基板の他面
１１ ベース層
１２ トレンチ
１３ チャネル領域
１４ エミッタ領域
１６ ゲート絶縁膜
１７ ゲート電極
１８ 間引き領域
１８ａ 第１領域
１８ｂ 第２領域
１９ ホールストッパー層
２１ エミッタ電極
２３ コレクタ層
２４ コレクタ電極

Claims (7)

  1. 一面（１０ａ）を有する第１導電型の半導体基板（１０）と、
    前記一面（１０ａ）側に形成される第２導電型の複数のチャネル領域（１３）と、
    前記一面（１０ａ）側に形成され、前記半導体基板（１０）の一面（１０ａ）と平行な面方向において、前記チャネル領域（１３）と共に繰り返し形成され、隣接するチャネル領域（１３）に挟まれて形成される第２導電型の複数の間引き領域（１８）と、
    前記チャネル領域（１３）の表層部に形成される第１導電型のエミッタ領域（１４）と、
    前記間引き領域（１８）に形成され、前記間引き領域（１８）を前記半導体基板（１０）の一面（１０ａ）側の第１領域（１８ａ）と前記間引き領域（１８）の底部側の第２領域（１８ｂ）とに分割する第１導電型のホールストッパー層（１９）と、
    前記エミッタ領域（１４）および前記第１領域（１８ａ）と接続されるエミッタ電極（２１）と、
    前記半導体基板（１０）のうち前記チャネル領域（１３）および前記間引き領域（１８）と離間した位置に形成されたコレクタ層（２３）と、
    前記コレクタ層（２３）と電気的に接続されるコレクタ電極（２４）と、を備え、
    前記ホールストッパー層（１９）は、面密度が４．０×１０１２ｃｍ−２以下とされていることを特徴とする半導体装置。
  2. 前記第１領域（１８ａ）は、面密度が１．１×１０１２ｃｍ−２以上とされていることを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体基板（１０）に形成された前記コレクタ層（２３）の一部が第１導電型のカソード層（２７）とされており、
    前記半導体基板（１０）の一面（１０ａ）の面方向において、前記コレクタ層（２３）が形成された領域がＩＧＢＴ素子として動作するＩＧＢＴ領域（２５）とされ、前記カソード層（２７）が形成された領域がダイオード素子として動作するダイオード領域（２６）とされることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１領域（１８ａ）は、面密度が３．５×１０１２ｃｍ−２以下とされていることを特徴とする請求項３に記載の半導体装置。
  5. 前記ホールストッパー層（１９）は、前記ダイオード領域（２６）にも形成されていることを特徴とする請求項３または４に記載の半導体装置。
  6. 前記半導体基板（１０）のうちドリフト層として機能する領域には、ライフタイムキラーが形成されていることを特徴とする請求項３ないし５のいずれか１つに記載の半導体装置。
  7. 前記半導体基板（１０）には、一面（１０ａ）側に第２導電型のベース層（１１）が形成されていると共に当該ベース層（１１）を貫通して前記半導体基板（１０）に達する複数のトレンチ（１２）が形成され、
    前記ベース層（１１）は、前記トレンチ（１２）によって複数に分離されており、分離されたベース層（１１）によって前記チャネル領域（１３）と前記間引き領域（１８）とが構成されており、
    前記トレンチ（１２）は、壁面にゲート絶縁膜（１６）が形成されていると共にゲート絶縁膜（１６）上にゲート電極（１７）が形成されていることを特徴とする請求項１ないし６のいずれか１つに記載の半導体装置。
JP2012094769A 2011-07-04 2012-04-18 半導体装置 Active JP5348276B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2012094769A JP5348276B2 (ja) 2011-07-04 2012-04-18 半導体装置
US13/534,530 US8729600B2 (en) 2011-07-04 2012-06-27 Insulated gate bipolar transistor (IGBT) with hole stopper layer
DE102012211544A DE102012211544A1 (de) 2011-07-04 2012-07-03 Halbleitervorrichtung
CN201210230031.7A CN102867846B (zh) 2011-07-04 2012-07-04 半导体器件

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011148138 2011-07-04
JP2011148138 2011-07-04
JP2012094769A JP5348276B2 (ja) 2011-07-04 2012-04-18 半導体装置

Publications (2)

Publication Number Publication Date
JP2013033919A JP2013033919A (ja) 2013-02-14
JP5348276B2 true JP5348276B2 (ja) 2013-11-20

Family

ID=47426743

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012094769A Active JP5348276B2 (ja) 2011-07-04 2012-04-18 半導体装置

Country Status (4)

Country Link
US (1) US8729600B2 (ja)
JP (1) JP5348276B2 (ja)
CN (1) CN102867846B (ja)
DE (1) DE102012211544A1 (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5630579B2 (ja) * 2011-06-09 2014-11-26 トヨタ自動車株式会社 半導体装置および半導体装置の製造方法
JP6102354B2 (ja) * 2013-03-06 2017-03-29 トヨタ自動車株式会社 逆導通ｉｇｂｔ
CN103594467B (zh) * 2013-11-27 2016-06-22 杭州士兰集成电路有限公司 集成续流二极管的功率半导体器件及其形成方法
JP6158058B2 (ja) * 2013-12-04 2017-07-05 株式会社東芝 半導体装置
JP2015170654A (ja) * 2014-03-05 2015-09-28 株式会社東芝 半導体装置
JP6277814B2 (ja) * 2014-03-25 2018-02-14 株式会社デンソー 半導体装置
US9570577B2 (en) * 2014-05-12 2017-02-14 Infineon Technologies Ag Semiconductor device and insulated gate bipolar transistor with source zones formed in semiconductor mesas
DE112015000206T5 (de) 2014-10-03 2016-08-25 Fuji Electric Co., Ltd. Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
CN104300001B (zh) * 2014-10-31 2017-06-13 无锡同方微电子有限公司 一种mosfet芯片布局结构
JP6261494B2 (ja) * 2014-12-03 2018-01-17 三菱電機株式会社 電力用半導体装置
JP6531589B2 (ja) * 2015-09-17 2019-06-19 株式会社デンソー 半導体装置
JP6634860B2 (ja) 2016-02-10 2020-01-22 株式会社デンソー 半導体装置
US10164078B2 (en) * 2016-03-18 2018-12-25 Infineon Technologies Americas Corp. Bipolar semiconductor device with multi-trench enhancement regions
WO2018016208A1 (ja) * 2016-07-19 2018-01-25 三菱電機株式会社 半導体装置及びその製造方法
EP3324443B1 (en) * 2016-11-17 2019-09-11 Fuji Electric Co., Ltd. Semiconductor device
CN106920846A (zh) * 2017-02-21 2017-07-04 深圳深爱半导体股份有限公司 功率晶体管及其制造方法
JP6804379B2 (ja) * 2017-04-24 2020-12-23 三菱電機株式会社 半導体装置
DE102017129955B4 (de) 2017-12-14 2021-10-07 Infineon Technologies Austria Ag Halbleitervorrichtung mit einem barrierengebiet sowie elektrische vorrichtung
US11707785B1 (en) * 2019-07-22 2023-07-25 Keystone Powdered Metal Company Powder metal parts with improved machinability
CN112786448B (zh) * 2021-03-15 2022-05-31 绍兴同芯成集成电路有限公司 一种igbt晶圆的加工工艺

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5751024A (en) 1995-03-14 1998-05-12 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device
JP4366938B2 (ja) * 2003-01-16 2009-11-18 トヨタ自動車株式会社 半導体装置
JP2007266134A (ja) * 2006-03-27 2007-10-11 Toyota Central Res & Dev Lab Inc 半導体装置
US7638839B2 (en) * 2007-03-09 2009-12-29 Hitachi, Ltd. Power semiconductor device and power conversion device using the same
JP4605251B2 (ja) * 2007-06-14 2011-01-05 株式会社デンソー 半導体装置
JP4644730B2 (ja) 2008-08-12 2011-03-02 株式会社日立製作所 半導体装置及びそれを用いた電力変換装置
CN101393928A (zh) * 2008-10-31 2009-03-25 电子科技大学 一种阳极短路的隧道泵igbt
JP4957840B2 (ja) 2010-02-05 2012-06-20 株式会社デンソー 絶縁ゲート型半導体装置
JP5937413B2 (ja) * 2011-06-15 2016-06-22 株式会社デンソー 半導体装置

Also Published As

Publication number Publication date
CN102867846A (zh) 2013-01-09
US8729600B2 (en) 2014-05-20
JP2013033919A (ja) 2013-02-14
DE102012211544A1 (de) 2013-01-10
US20130009205A1 (en) 2013-01-10
CN102867846B (zh) 2015-06-17

Similar Documents

Publication Publication Date Title
JP5348276B2 (ja) 半導体装置
JP6817443B2 (ja) ゲート・トレンチと、埋め込まれた終端構造とを有するパワー半導体デバイス、及び、関連方法
JP5787853B2 (ja) 電力用半導体装置
US10062760B2 (en) Semiconductor device
JP5605073B2 (ja) 半導体装置
JP5103830B2 (ja) 絶縁ゲート型半導体装置
JP4957840B2 (ja) 絶縁ゲート型半導体装置
CN107210299B (zh) 半导体装置
US8841699B2 (en) Semiconductor device including insulated gate bipolar transistor and diode
JP6127421B2 (ja) 半導体装置
WO2015145929A1 (ja) 半導体装置
JP5434961B2 (ja) 横型ダイオードを有する半導体装置
JP2009289904A (ja) 半導体装置
JP2007184486A (ja) 半導体装置
JP2012039082A (ja) 半導体装置およびその製造方法
JP4904625B2 (ja) 半導体装置
JP2023065461A (ja) 半導体装置
JPWO2017098547A1 (ja) 炭化珪素半導体装置
JP6733829B2 (ja) 半導体装置
JP2011238681A (ja) 半導体装置
JP2008244466A (ja) 半導体装置
JP2008060152A (ja) 半導体装置及びその製造方法
JP2005243716A (ja) 半導体装置
WO2018198575A1 (ja) 半導体装置
JP6935373B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20121114

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130613

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130723

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130805

R151 Written notification of patent or utility model registration

Ref document number: 5348276

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250