JP5348276B2 - 半導体装置 - Google Patents

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Description

本発明は、絶縁ゲートバイポーラトランジスタ(以下、IGBTという)素子を備えた半導体装置に関するものである。
従来より、例えば、特許文献1には、インバータ等に使用されるスイッチング素子としてのIGBT素子が形成された半導体装置が提案されており、この半導体装置には、ドリフト層を構成する半導体基板のうちの表面側に2種類の部分領域が備えられている。
具体的には、第1種類の部分領域には、P型の第1ボディ領域が形成されていると共に当該第1ボディ領域の表層部にN型エミッタ領域とP型の第1ボディコンタクト領域とが形成されている。また、第2種類の部分領域にはP型の第2ボディ領域が形成されていると共にこのP型の第2ボディ領域を半導体基板の表面側の第1領域と当該第2ボディ領域の底部側の第2領域とに2分割するホールストッパー層が形成されている。
すなわち、第1ボディ領域にはホールストッパー層が形成されておらず、第2ボディ領域にはエミッタ領域が形成されていない。つまり、第1種類の部分領域の第1ボディ領域はチャネル領域となるものであり、第2種類の部分領域の第2ボディ領域は間引き領域となるものである。そして、これら第1種類の部分領域と第2種類の部分領域とが半導体基板の面方向における一方向において、交互に形成されている。つまり、この半導体装置は、いわゆる間引き型の半導体装置である。また、半導体基板の裏面側には、コレクタ層が形成されている。
このような半導体装置では、ホールストッパー層によってコレクタ層から注入されたホールが蓄積されるため、ドリフト層のホール濃度を上昇させることができる。これにより、ドリフト層において伝導度変調を活発化させることができ、オン電圧を低減することができる。また、ホールストッパー層が形成された第2種類の部分領域にはエミッタ領域が形成されておらず、寄生トランジスタが構成されないので、ラッチアップ現象の発生も抑制される。
特開2007−266134号公報
しかしながら、上記特許文献1のような半導体装置では、ホールストッパー層の面密度を高くするにつれてオン電圧を低減することができるものの、面密度を高くしすぎると破壊耐量が低下してしまうという問題がある。
すなわち、コレクタ層側に正電圧が印加されたとき、ホールストッパー層の面密度が低い場合には空乏層がホールストッパー層をパンチスルーすることができるため破壊耐量は低下しない。つまり、ホールストッパー層は空乏化されてPN接合として動作しないため、ホールストッパー層が形成されていない場合と同一の破壊耐量となる。これに対し、ホールストッパー層の面密度が高い場合には、ホールストッパー層に空乏層が広がりにくくなり、空乏層がホールストッパー層をパンチスルーすることができずにホールストッパー層には空乏化されない領域が残る。この場合、ホールストッパー層のうち空乏化されなかった領域と第2領域とのPN接合が順バイアスされることになり、コレクタ層、ドリフト層、第2領域、ホールストッパー層、第1領域によって構成される寄生サイリスタがラッチアップ動作する。したがって、ホールストッパー層の面密度を高くしすぎると破壊耐量が低下する。
なお、ホールストッパー層の面密度とは、ホールストッパー層の不純物密度を積分した値であり、ホールストッパー層の面密度が高くなるとは、言い換えるとホールストッパー層の不純物の総量が多くなることである。
本発明は上記点に鑑みて、破壊耐量を低下させずに、オン電圧を低減することができる半導体装置を提供することを目的とする。
上記目的を達成するため、本発明者らは、チャネル領域と間引き領域とが半導体基板に形成され、チャネル領域にエミッタ領域が形成されていると共に間引き領域にホールストッパー層が形成されている間引き型の半導体装置において、ホールストッパー層の面密度と破壊耐量との関係に対する検討を行った。図3は、ホールストッパー層の面密度と破壊耐量との関係を示すシミュレーション結果である。図3に示されるように、ホールストッパー層は、面密度が4.0×1012cm−2より大きくなると次第に破壊耐量が低下することが確認される。
このため、請求項1に記載の発明では、ホールストッパー層(19)は、面密度が4.0×1012cm−2以下とされていることを特徴としている。これによれば、ホールストッパー層(19)は、面密度が4.0×1012cm−2以下とされているため、破壊耐量が低下することを抑制することができる。
また、請求項2に記載の発明では、第1領域(18a)は、面密度が1.1×1012cm−2以上とされていることを特徴としている(図5参照)。これによれば、第1領域(18a)は、面密度が1.1×1012cm−2以上とされているため、第1領域(18a)でパンチスルーが発生することを抑制することができ、安定した素子耐圧を得ることができる。
また、請求項3に記載の発明のように、半導体基板(10)の他面(10b)側に形成されたコレクタ層(23)の一部が第1導電型のカソード層(27)とされており、半導体基板(10)の一面(10a)の面方向において、コレクタ層(23)が形成された領域がIGBT素子として動作するIGBT領域(25)とされ、カソード層(27)が形成された領域がダイオード素子として動作するダイオード領域(26)とされていてもよい。このように、IGBT領域(25)とダイオード領域(26)とを備えたいわゆるRC−IGBT素子を備えた半導体装置に本発明を適用することも可能である。
このような半導体装置では、請求項2に記載の発明のように第1領域(18a)の面密度を高くすることによってパンチスルーが発生することを抑制することができるが、第1領域(18a)の面密度を高くすることに伴ってダイオード動作時のホール注入量が増え、リカバリ電流のピーク電流が大きくなる。
このため、請求項4に記載の発明では、第1領域(18a)は、面密度が3.5×1012cm−2以下とされていることを特徴としている(図8参照)。これによれば、第1領域(18a)は、面密度が3.5×1012cm−2以下とされているため、ピーク電流が高くなりすぎることを抑制することができ、スイッチング損失を低減することができると共に半導体装置が破壊されることを抑制することができる。
この場合、請求項5に記載の発明のように、ホールストッパー層(19)をダイオード領域(26)にも形成することができる。これによれば、ホールストッパー層(19)によってダイオード動作時にダイオード領域(26)に注入されるホール注入量を低減することができる。このため、さらにピーク電流が高くなることを抑制することができ、スイッチング損失を低減することができる。
そして、請求項6に記載の発明のように、半導体基板(10)のうちドリフト層として機能する領域にライフタイムキラーを形成してもよい。これによれば、さらにスイッチング損失の低減することができる。
また、請求項7に記載の発明のように、半導体基板(10)の一面(10a)側に第2導電型のベース層(11)を形成すると共に当該ベース層(11)を貫通して半導体基板(10)に達する複数のトレンチ(12)を形成し、ベース層(11)をトレンチ(12)によって複数に分離して分離されたベース層(11)によってチャネル領域(13)と間引き領域(18)とを交互に構成することができる。また、トレンチ(12)には、壁面にゲート絶縁膜(16)を形成すると共にゲート絶縁膜(16)上にゲート電極(17)を形成することができる。このように、トレンチゲート型のIGBT素子を備えた半導体装置とすることもできる。
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
本発明の第1実施形態における半導体装置の断面構成を示す図である。 図1に示す半導体装置の平面図である。 ホールストッパー層の面密度と破壊耐量との関係を示すシミュレーション結果である。 ホールストッパー層の面密度とオン電圧との関係を示すシミュレーション結果である。 第1領域の面密度と、耐圧低下量との関係を示すシミュレーション結果である。 本発明の第2実施形態における半導体装置の断面構成を示す図である。 図6に示す半導体装置の平面図である。 第1領域の面密度とリカバリ電流のピーク電流との関係を示すシミュレーション結果である。 本発明の第3実施形態における半導体装置の断面構成を示す図である。 本発明の第4実施形態における半導体装置の断面構成を示す図である。 本発明の第5実施形態における半導体装置の断面構成を示す図である。 本発明の他の実施形態における半導体装置の断面構成を示す図である。 本発明の他の実施形態における半導体装置の平面図である。
(第1実施形態)
本発明の第1実施形態について図面を参照しつつ説明する。本実施形態の半導体装置は、IGBT素子を備えたものであり、例えば、インバータ等の電源回路に使用されるスイッチング素子として用いられると好適である。図1は、本実施形態における半導体装置の断面構成を示す図であり、図2は図1に示す半導体装置の平面図である。なお、図1は、図2中のI−I断面に相当している。また、図2では、層間絶縁膜およびエミッタ電極を省略して示してある。
図1および図2に示されるように、半導体装置は、ドリフト層として機能すると共に、セル領域1およびこのセル領域1を囲む外周領域2を有するN型の半導体基板10を備えている。そして、この半導体基板10のうちの一面10a側には、所定厚さのP型のベース層11が形成されている。このベース層11は、セル領域1から外周領域2まで形成されている。さらに、ベース層11を貫通して半導体基板10まで達するように複数個のトレンチ12が形成されており、このトレンチ12によってベース層11が複数個に分離されている。
具体的には、トレンチ12は、半導体基板10の一面10aの面方向のうち一方向(図1では紙面奥行き方向)を長手方向とし、この長手方向に平行に延設されている。トレンチ12は、例えば、複数個等間隔に平行に形成されており、各トレンチ12の先端部が引き回されることで環状構造とされている。本実施形態では、トレンチ12は、セル領域1から外周領域2まで延設されており、外周領域2にて各トレンチ12の先端部が引き回されている。
そして、隣接するトレンチ12同士の間に配置されているベース層11(すなわち、環状のトレンチ12に囲まれていないベース層11)によって、P型のチャネル領域13が構成されている。このチャネル領域13の表層部には、N型のエミッタ領域14が形成されている。また、チャネル領域13には、当該チャネル領域13の表層部に、エミッタ領域14に挟まれるようにP型のボディ領域15が形成されている。
型のエミッタ領域14は、N型の半導体基板10よりも高不純物濃度で構成され、ベース層11内において終端しており、かつ、トレンチ12の側面に接するように配置されている。一方、P型のボディ領域15は、P型のチャネル領域13よりも高不純物濃度で構成され、エミッタ領域14と同様に、ベース層11内において終端している。
より詳しくは、エミッタ領域14は、トレンチ12間の領域において、トレンチ12の長手方向に沿ってトレンチ12の側面に接するように棒状に延設され、トレンチ12の先端よりも内側であるセル領域1で終端する構造とされている。また、ボディ領域15は、2つのエミッタ領域14に挟まれてトレンチ12の長手方向(つまりエミッタ領域14)に沿って棒状に延設され、オフ時に外周領域2に蓄積されたホールを抜けやすくするために、セル領域1から外周領域2まで形成されている。
各トレンチ12内は、各トレンチ12の内壁表面を覆うように形成されたゲート絶縁膜16と、このゲート絶縁膜16の上に形成されたポリシリコン等により構成されるゲート電極17とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。
また、環状構造を構成するトレンチ12に囲まれたベース層11、すなわちエミッタ領域14が形成されていないベース層11によって間引き領域18が構成されている。
このように、ベース層11はトレンチ12により分割され、分割されたベース層11のうち、エミッタ領域14が形成されたものがチャネル領域13として機能すると共に、エミッタ領域14が形成されていないものが間引き領域18として機能する。そして、複数の分割されたベース層11に交互にエミッタ領域14が形成されることで、チャネル領域13と間引き領域18とが一定の配置順で繰り返し配置される。すなわち、IGBT素子とダミー素子とが交互に配置されている。このため、本実施形態の半導体装置は、間引き型のIGBT素子を備えた半導体装置であると言える。
そして、ベース層11のうちの間引き領域18には、トレンチ12の深さ方向に当該間引き領域18をトレンチ12の開口側の第1領域18aとトレンチ12の底部側の第2領域18bとに分割するN型のホールストッパー層19が形成されている。このホールストッパー層19により、第1領域18aと第2領域18bとは電位的に完全に分離されている。
ホールストッパー層19は、ベース層11のうち間引き領域18のみに形成され、ベース層11のうちチャネル領域13には形成されていない。すなわち、ホールストッパー層19は、IGBT素子には無く、チャネル領域13が形成されないダミー素子のみに存在している。
また、ホールストッパー層19は、トレンチ12の深さ方向において間引き領域18の表層部(つまり半導体基板10の一面10a側)に位置している。本実施形態では、このホールストッパー層19は、0.5〜1.0μmの深さに約0.4μmの厚さで形成されている。そして、このようなホールストッパー層19は、図3を用いて上記で説明したように、面密度が4.0×1012cm−2より大きくなると破壊耐量が低下するため、面密度が4.0×1012cm−2以下とされている。なお、ホールストッパー層19の面密度とは、ホールストッパー層19の不純物密度を積分した値である。
また、本発明者らは、ホールストッパー層19の面密度とオン電圧との関係についても検討を行った。図4は、ホールストッパー層19の面密度とオン電圧との関係を示すシミュレーション結果である。なお、図4では、ホールストッパー層19の面密度が0.0のとき、つまり、ホールストッパー層19が形成されていないときのオン電圧を1としている。
図4に示されるように、オン電圧は、ホールストッパー層19の面密度が0.0〜1.0×1012cm−2までの範囲で急峻に低下し、1.0×1012cm−2以上では低下の仕方が緩やかになる。このため、ホールストッパー層19の面密度は、4.0×1012cm−2以下であって、かつ1.0×1012cm−2以上であることが好ましい。これにより、オン電圧を低下させつつ、破壊耐量を向上させた半導体装置とすることができる。
また、ホールストッパー層19は、図2に示されるように、セル領域1から外周領域2まで形成されている。これにより、半導体基板10のうちセル領域1の外縁部(外周領域2との境界部近傍)に蓄積されたホールが外周領域2から抜け出ることを抑制することができる。
そして、図1に示されるように、ベース層11の上にはBPSG等の層間絶縁膜20が形成されている。層間絶縁膜20にはコンタクトホール20aが形成されており、N型のエミッタ領域14の一部、P型のボディ領域15、および間引き領域18のうちの第1領域18aの一部が層間絶縁膜20から露出している。そして、層間絶縁膜20の上にはエミッタ電極21が形成されており、このエミッタ電極21はコンタクトホール20aを通じてN型のエミッタ領域14、P型のボディ領域15、および第1領域18aに電気的に接続されている。つまり、エミッタ電極21は、エミッタ領域14と第1領域18aとの両方に電気的に接続されている。
一方、N型の半導体基板10のうち、一面10aとは反対側の他面10b側にはN型のフィールドストップ層22が形成されている。また、このフィールドストップ層22を挟んで半導体基板10と反対側にP型のコレクタ層23が形成され、コレクタ層23上にコレクタ電極24が形成されている。
以上が本実施形態における半導体装置の基本的な構成であるが、本発明者らは、さらに、第1領域18aの面密度に関する検討を行い、コレクタ−エミッタ間に電圧を印加したときに、第1領域18aの面密度が低すぎると当該第1領域18aにパンチスルーが発生して耐圧が低下することを見出した。なお、第1領域18aの面密度とは、第1領域18aの不純物密度を積分した値である。
図5は、第1領域18aの面密度と、耐圧低下量との関係を示すシミュレーション結果である。なお、図5は、第1領域18aにパンチスルーが発生しなかった場合の素子耐圧が2400V、1200V、600Vとなるように半導体基板10の不純物濃度等を調整した半導体装置を用いたシミュレーション結果である。そして、2400V、600Vの素子耐圧を有する半導体装置では、第1領域18aの表面濃度を4.0×1016cm−2とし、1200Vの素子耐圧を有する半導体装置では、第1領域18aの表面濃度を4.0×1016cm−2、または2.0×1017cm−2としている。第1領域18aの表面濃度とは、第1領域18aのうちエミッタ電極21と接触する部分の濃度のことである。また、図5は、各素子耐圧を有する半導体装置においてホールストッパー層19の深さを0.2〜0.5μmとしたシミュレーション結果である。そして、第1領域18aにパンチスルーが発生しないときの耐圧低下量を0とし、横軸を対数で示してある。
図5に示されるように、耐圧低下量は、第1領域18aの面密度が1.1×1012cm−2より低くなると急峻に大きくなっていくことが確認される。これは、以下の理由によるものである。
すなわち、ホールストッパー層19を有する構造では、第1領域18aとホールストッパー層19とによってPN接合が形成される。そして、コレクタ−エミッタ間に電圧を印加すると空乏層が第1領域18aおよびホールストッパー層19の両方向に伸びる。このとき、第1領域18aの面密度が低いほど空乏層が伸びやすくなり、第1領域18aの面密度が1.1×1012cm−2未満になると、空乏層が第1領域18aの表面(半導体基板10の一面10a)に到達する。つまり、ホールストッパー層19がエミッタ電極21に接続されたことと等価な構造になってサイリスタが構成される。したがって、第1領域18aの面密度が1.1×1012cm−2未満になると耐圧が低下する。言い換えると、耐圧低下量が大きくなる。このため、本実施形態では、第1領域18aは面密度が1.1×1012cm−2以上とされている。これにより、安定した素子耐圧を得ることができる。
なお、図5に示されるように、耐圧低下量は、素子耐圧(半導体基板10の不純物濃度等)、ホールストッパー層19の深さ、第1領域18aの表面濃度にほとんど依存せず、ほぼ同じように大きくなっている。
以上説明したように、図1に示す半導体装置が構成されている。なお、本実施形態では、N型、N型、N型が本発明の第1導電型に相当し、P型、P型が本発明の第2導電型に相当している。
次に、上記半導体装置の製造方法について説明する。まず、N型のウェハを用意し、ウェハの表面にP型のベース層11を熱拡散で形成する。そして、ウェハのうち各半導体装置を構成する領域それぞれにトレンチゲート構造を形成する。トレンチゲート構造の具体的な製造工程に関しては、周知なものと同様であり、詳しく説明しないが、ベース層11を貫通して半導体基板10に達するようにトレンチ12を形成し、このトレンチ12の内壁表面にゲート絶縁膜16とゲート電極17となるポリシリコンとを形成する。
続いて、N型のエミッタ領域14の形成予定領域が開口しているマスクをウェハの上に配置した後、そのマスクを用いてN型不純物のイオン注入を行う。また、先程使用したマスクを除去したのち、新たにP型のボディ領域15の形成予定領域が開口しているマスクをウェハの上に配置し、さらにそのマスクを用いてP型不純物のイオン注入を行う。そして、再びマスクを除去したのち、熱処理にて注入された不純物を活性化させることにより、N型のエミッタ領域14およびP型のボディ領域15を形成する。
続いて、ホールストッパー層19の形成予定領域が開口しているマスクをウェハの上に配置し、マスクを用いたイオン注入と熱処理により、ベース層11のうち間引き領域18となる領域にホールストッパー層19を形成する。例えば、ドーパントであるP(リン)をイオン注入し、900℃以上の熱処理で活性化させることによってホールストッパー層19を形成する。このとき、上記のように、ホールストッパー層19の面密度が4.0×1012cm−2以下であって1.0×1012cm−2以上であり、かつ、第1領域18aの面密度が1.1×1012cm−2以上となるように、加速電圧やドーズ量等を適宜調整する。また、P(リン)をイオン注入、熱処理して面密度が4.0×1012cm−2以下であって1.0×1012cm−2以上となるホールストッパー層19を形成した後、第1領域18aにB(ボロン)をイオン注入、熱処理して、第1領域18aの面密度が1.1×1012cm−2以上となるようにしてもよい。
そして、ベース層11の上に層間絶縁膜20を形成し、この層間絶縁膜20にN型のエミッタ領域14の一部、P型のボディ領域15、および間引き領域18のうちの第1領域18aの一部が露出するようにコンタクトホール20aを形成する。次に、ベース層11の上にエミッタ電極21を形成することにより、コンタクトホール20aを介して、エミッタ電極21と、エミッタ領域14、ボディ領域15、第1領域18aとを電気的に接続する。
続いて、ウェハの裏面にN型のフィールドストップ層22を形成し、フィールドストップ層22の上にP型のコレクタ層23を形成する。そして、コレクタ層23の上にコレクタ電極24を形成し、ウェハを個々にダイシングカットすることで図1に示す半導体装置が製造される。
以上説明したように、本実施形態ではホールストッパー層19の面密度を4.0×1012cm−2以下であって、かつ1.0×1012cm−2以上としているため、図3および図4に示されるように、オン電圧を低下させつつ破壊耐量が低下することを抑制することができる。また、第1領域18aの面密度を1.1×1012cm−2以上としているため、図5に示されるように、安定した耐圧を得ることができる。
(第2実施形態)
本発明の第2実施形態について説明する。本実施形態は、第1実施形態に対して、IGBT素子と共にダイオード素子を備えたいわゆるRC−IGBT素子を備えた半導体装置としたものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。図6は、本実施形態における半導体装置の断面構成を示す図、図7は図6に示す半導体装置の平面図である。なお、図6は、図7中のVI−VI断面に相当している。また、図7では、層間絶縁膜20およびエミッタ電極21を省略して示してある。
図6および図7に示されるように、本実施形態の半導体装置は、IGBT素子が形成されたIGBT領域25とダイオード素子が形成されたダイオード領域26とを備えた構成とされている。
具体的には、IGBT領域25では、フィールドストップ層22を挟んで半導体基板10と反対側にP型のコレクタ層23が形成されている。これにより、IGBT領域25では、コレクタ層23からホールが供給される構造となる。
これに対し、ダイオード領域26では、フィールドストップ層22を挟んで半導体基板10と反対側にN型のカソード層27が形成されている。すなわち、半導体基板10の他面10b側において、フィールドストップ層22の上に形成される層がコレクタ層23であるかまたはカソード層27であるかにより、IGBT領域25とダイオード領域26とが区画されている。また、ダイオード領域26では、半導体基板10のうちの一面10a側では、IGBT領域25に形成されているトレンチゲート構造、エミッタ領域14、ホールストッパー層19は形成されていない。
そして、半導体基板10の一面10aの面方向において、コレクタ層23が形成されたIGBT領域25がIGBT素子として動作し、カソード層27が形成されたダイオード領域26がダイオード素子として動作する。すなわち、コレクタ電極24はカソード電極としての役割も果たす。
また、本実施形態では、IGBT領域25に形成されたチャネル領域13および間引き領域18のうち最もダイオード領域26側の部分が間引き領域18とされている。これにより、最もダイオード領域26側の部分がチャネル領域13とされている場合と比較して、IGBT領域25の外縁部に蓄積されたホールを抜けにくくすることができ、オン電圧の低減を図ることができる。
以上が本実施形態の半導体装置における基本的な構成であるが、このようなRC−IGBT素子を備えた半導体装置では、第1領域18aの面密度を高くすると、ダイオード動作時のホール注入量が増え、リカバリ電流のピーク電流が大きくなる。このため、本発明者らは、第1領域18aの面密度とリカバリ電流のピーク電流との関係について調べた。図8は、第1領域18aの面密度とリカバリ電流のピーク電流との関係を示すシミュレーション結果である。
図8に示されるように、リカバリ電流のピーク電流は、本実施形態の半導体装置では210Aが最も低い値となり、210Aから序々に大きくなっている。具体的には、リカバリ電流のピーク電流が急峻に大きくなる部分の接線L1と、210Aとの交点が3.5×1012cm−2となり、リカバリ電流のピーク電流は3.5×1012cm−2以上より大きくなると急峻に大きくなる。したがって、本実施形態では、第1領域18aの面密度は、1.1×1012cm−2以上であって、かつ3.5×1012cm−2以下とされている。
以上説明したように、RC−IGBT素子を備えた半導体装置においても本発明を適用することができる。そして、第1領域18aの面密度を1.1×1012cm−2以上であって、かつ3.5×1012cm−2以下とすることにより、リカバリ電流のピーク値が大きくなることを抑制することができ、スイッチング損失を低減することができる。
(第3実施形態)
本発明の第3実施形態について説明する。本実施形態は、第2実施形態に対して、ダイオード領域26にもホールストッパー層19を備えた半導体装置としたものであり、その他に関しては第2実施形態と同様であるため、ここでは説明を省略する。図9は、本実施形態における半導体装置の断面構成を示す図である。
図9に示されるように、本実施形態の半導体装置は、ダイオード領域26のうち半導体基板10の一面10a側にもホールストッパー層19が形成されている。つまり、ダイオード領域26に形成されたベース層11がIGBT領域25における間引き領域18として機能するようになっている。
さらに、特に図示していないが、本実施形態では、半導体基板10(ドリフト層)に電子線、ヘリウム線、プロトン等が照射されることにより、ライフタイムキラーが形成されている。
以上説明したように、ダイオード領域26にもホールストッパー層19が形成されているため、ダイオード動作時のホール注入量を低減することができる。このため、さらにリカバリ電流のピーク値が大きくなることを抑制することができ、スイッチング損失を低減することができる。また、ダイオード動作時のホール注入量を低減することができるため、設計自由度を向上させることもできる。
また、半導体基板10(ドリフト層)にライフタイムキラーが形成されているため、ダイオード動作時のキャリアのライフタイムを短くすることができる。すなわち、ホールストッパー層19によってホール注入量を低減することができ、ライフタイムキラーによってキャリアのライフタイムを短くすることができる。このため、さらに、スイッチング損失を低減することができる。
なお、ダイオード領域26のホールストッパー層19は、IGBT領域25にホールストッパー層19を形成するためのマスクの形状を変更してイオン注入と熱処理を行うことにより形成されるため、特に製造工程が増加することもない。
また、図9では、半導体基板10の一面10a側のうちダイオード領域26の全面にホールストッパー層19が形成された例について示しているが、ダイオード領域26においてホールストッパー層19は部分的に形成されていてもよい。
(第4実施形態)
本発明の第4実施形態について説明する。本実施形態は、第3実施形態に対して、ダイオード領域26にトレンチゲート構造を備えた半導体装置としたものであり、その他に関しては第3実施形態と同様であるため、ここでは説明を省略する。図10は、本実施形態における半導体装置の断面構成を示す図である。
図10に示されるように、本実施形態の半導体装置は、ダイオード領域26にもトレンチゲート構造が形成されてチャネル領域13と間引き領域18とが構成されている。そして、チャネル領域13にはエミッタ領域14とボディ領域15とが形成され、間引き領域18にはホールストッパー層19が形成されている。
このように、ダイオード領域26にもトレンチゲート構造を形成することにより、IGBT素子として機能するセルを増加せることができ、IGBT性能を向上させることができる。なお、ダイオード領域26に形成されるトレンチゲート構造は、IGBT領域25のトレンチゲート構造と同時に形成されるため、製造工程が特に増加することもない。
(第5実施形態)
上記各実施形態では、半導体基板10に形成したトレンチ12にゲート絶縁膜16を介してゲート電極17を埋め込んだ縦型のトレンチゲートIGBT素子を備えた半導体装置について説明したが、ホールストッパー層19を形成する構造を縦型のプレーナIGBT素子を備えた半導体装置に適用することもできる。本実施形態では、プレーナ型のIGBT素子を備えた半導体装置について説明する。図11は、本実施形態における半導体装置の断面斜視図である。
図11に示されるように、N型の半導体基板10のうちの一面10a側にP型の領域が形成されている。このP型の領域は、半導体基板10の一面10aの面方向に平行な一方向に沿ってストライプ状に形成されている。P型の各領域は上述のチャネル領域13と間引き領域18とにそれぞれ対応する領域であり、半導体基板10の一面10aの面方向に平行な一方向(図11中紙面左右方向)において、チャネル領域13と間引き領域18とが交互に配置されている。
また、チャネル領域13の表層部には当該チャネル領域13に沿ってN型のエミッタ領域14が離間して形成されている。そして、離間したエミッタ領域14の間に当該エミッタ領域14に沿ってP型のボディ領域15が形成されている。
一方、間引き領域18には、当該間引き領域18を半導体基板10の一面10a側の第1領域18aと他面10b側の第2領域18bとに分割するN型のホールストッパー層19が形成されている。具体的には、ホールストッパー層19は、チャネル領域13側の両端部が半導体基板10の一面10aに達するように形成されている。これにより、間引き領域18はホールストッパー層19によって完全に2分割されている。なお、図11では、ホールストッパー層19を太線で表現している。
また、ホールストッパー層19は、本実施形態においても、面密度が4.0×1012cm−2以下であって、かつ1.0×1012cm−2とされており、第1領域18aは面密度が1.1×1012cm−2以上とされている。
そして、半導体基板10の一面10aにゲート絶縁膜16が形成され、チャネル領域13のうちのボディ領域15およびエミッタ領域14の一部、間引き領域18のうちの第1領域18aの一部が露出するようにゲート絶縁膜16にコンタクト16aが形成されている。そして、このゲート絶縁膜16の上にゲート電極17が形成され、ゲート電極17はゲート絶縁膜16によって覆われている。また、ゲート絶縁膜16から露出したボディ領域15、エミッタ領域14、および第1領域18aに接触するように図示しないエミッタ電極21が設けられている。
また、半導体基板10のうちの他面10b側には、N型のフィールドストップ層22、P型のコレクタ層23、およびコレクタ電極24が順に形成されている。
以上説明したように、本発明をプレーナ型のIGBT素子構造を有する半導体装置に適用することもできる。そして、このような半導体装置においてもホールストッパー層19の面密度を4.0×1012cm−2以下とすることにより、破壊耐量を向上させることができる。
(他の実施形態)
上記第1〜第4実施形態では、トレンチ12を環状に形成し、ベース層11のうち隣接するトレンチ12に挟まれた領域をチャネル領域13とし、トレンチ12に囲まれた領域を間引き領域18としたが、これはトレンチ12のレイアウトの一例である。したがって、トレンチ12のレイアウトはこれに限らず他のレイアウトでも良い。
上記第2実施形態と上記第5実施形態とを組み合わせて、トレンチゲート型のRC−IGBT素子の構造をプレーナ型のRC−IGBT素子に適用してもよい。同様に上記第3、第4実施形態に上記第5実施形態を組み合わせて、ダイオード領域26にホールストッパー層19が形成されているプレーナ型の半導体装置としてもよいし、ダイオード領域26にトレンチゲート構造が形成されているプレーナ型の半導体装置としてもよい。
そして、上記第2実施形態において、上記第3実施形態のように、半導体基板10(ドリフト層)にライフタイムキラーを形成してもよい。
また、上記第1実施形態では、チャネル領域13と間引き領域18とが交互に繰り返し形成された例について説明したが、次のようにしてもよい。図12は、他の実施形態における半導体装置の断面構成を示す図である。
図12に示されるように、隣接するチャネル領域13の間に2つの間引き領域18が形成されている半導体装置としてもよい。すなわち、隣接するチャネル領域13の間に形成される間引き領域18はいくつであってもよく、例えば、隣接するチャネル領域13の間に3つの間引き領域18が形成されていてもよい。また、特に図示しないが、上記第2〜第5実施形態においても、隣接するチャネル領域13の間に間引き領域18がいくつ形成されていてもよい。
さらに、上記第1実施形態では、エミッタ領域14はトレンチ12の側面に接するように棒状に延設され、ボディ領域15は2つのエミッタ領域14に挟まれてトレンチ12の長手方向(つまりエミッタ領域14)に沿って棒状に延設されたものを説明したが、次のようにしてもよい。図13は、他の実施形態における半導体装置の平面図である。なお、図13では、層間絶縁膜およびエミッタ電極を省略して示してある。
図13に示されるように、エミッタ領域14の平面形状が、2つのエミッタ領域14を繋ぐ接続領域をトレンチ12の長手方向に沿って複数設けたラダー(梯子)状となるようにしてもよい。そして、ボディ領域15の平面形状がトレンチ12の長手方向に沿って複数離間して形成されるようにしてもよい。これによれば、トレンチ12の長手方向に沿って、エミッタ電極21がエミッタ領域14およびボディ領域15と交互に接続されるため、隣接するトレンチ12の間を狭くすることができる。このため、さらに、オン電圧の低減を図ることができる。
また、上記各実施形態では、半導体基板10の厚さ方向に電流を流す縦型の半導体装置について説明したが、半導体基板10の平面方向に電流を流す横型の半導体装置に本発明を適用することもできる。すなわち、半導体基板10の一面10a側のベース層11(チャネル領域13および間引き領域18)と離間した位置にコレクタ層23を形成すればよい。
10 半導体基板
10a 半導体基板の一面
10b 半導体基板の他面
11 ベース層
12 トレンチ
13 チャネル領域
14 エミッタ領域
16 ゲート絶縁膜
17 ゲート電極
18 間引き領域
18a 第1領域
18b 第2領域
19 ホールストッパー層
21 エミッタ電極
23 コレクタ層
24 コレクタ電極

Claims (7)

  1. 一面(10a)を有する第1導電型の半導体基板(10)と、
    前記一面(10a)側に形成される第2導電型の複数のチャネル領域(13)と、
    前記一面(10a)側に形成され、前記半導体基板(10)の一面(10a)と平行な面方向において、前記チャネル領域(13)と共に繰り返し形成され、隣接するチャネル領域(13)に挟まれて形成される第2導電型の複数の間引き領域(18)と、
    前記チャネル領域(13)の表層部に形成される第1導電型のエミッタ領域(14)と、
    前記間引き領域(18)に形成され、前記間引き領域(18)を前記半導体基板(10)の一面(10a)側の第1領域(18a)と前記間引き領域(18)の底部側の第2領域(18b)とに分割する第1導電型のホールストッパー層(19)と、
    前記エミッタ領域(14)および前記第1領域(18a)と接続されるエミッタ電極(21)と、
    前記半導体基板(10)のうち前記チャネル領域(13)および前記間引き領域(18)と離間した位置に形成されたコレクタ層(23)と、
    前記コレクタ層(23)と電気的に接続されるコレクタ電極(24)と、を備え、
    前記ホールストッパー層(19)は、面密度が4.0×1012cm−2以下とされていることを特徴とする半導体装置。
  2. 前記第1領域(18a)は、面密度が1.1×1012cm−2以上とされていることを特徴とする請求項1に記載の半導体装置。
  3. 前記半導体基板(10)に形成された前記コレクタ層(23)の一部が第1導電型のカソード層(27)とされており、
    前記半導体基板(10)の一面(10a)の面方向において、前記コレクタ層(23)が形成された領域がIGBT素子として動作するIGBT領域(25)とされ、前記カソード層(27)が形成された領域がダイオード素子として動作するダイオード領域(26)とされることを特徴とする請求項1または2に記載の半導体装置。
  4. 前記第1領域(18a)は、面密度が3.5×1012cm−2以下とされていることを特徴とする請求項3に記載の半導体装置。
  5. 前記ホールストッパー層(19)は、前記ダイオード領域(26)にも形成されていることを特徴とする請求項3または4に記載の半導体装置。
  6. 前記半導体基板(10)のうちドリフト層として機能する領域には、ライフタイムキラーが形成されていることを特徴とする請求項3ないし5のいずれか1つに記載の半導体装置。
  7. 前記半導体基板(10)には、一面(10a)側に第2導電型のベース層(11)が形成されていると共に当該ベース層(11)を貫通して前記半導体基板(10)に達する複数のトレンチ(12)が形成され、
    前記ベース層(11)は、前記トレンチ(12)によって複数に分離されており、分離されたベース層(11)によって前記チャネル領域(13)と前記間引き領域(18)とが構成されており、
    前記トレンチ(12)は、壁面にゲート絶縁膜(16)が形成されていると共にゲート絶縁膜(16)上にゲート電極(17)が形成されていることを特徴とする請求項1ないし6のいずれか1つに記載の半導体装置。
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