JP6127421B2 - 半導体装置 - Google Patents

Description

本発明は、絶縁ゲートバイポーラトランジスタ（以下では、単にＩＧＢＴという）素子を備えた半導体装置に関するものである。

従来より、例えば、特許文献１には、インバータ等に使用されるスイッチング素子としてのＩＧＢＴ素子を備えた半導体装置が提案されている。

具体的には、この半導体装置では、Ｎ⁻型のドリフト層を構成する半導体基板の表層部に、エミッタ領域が形成されたチャネル領域およびエミッタ領域が形成されていない間引き領域が半導体基板の一面に平行な面方向に所定の配置順で繰り返し配置されている。つまり、間引き型の半導体装置とされている。

そして、間引き領域には、間引き領域を深さ方向に分割するホールストッパー層（以下では、単にＨＳ層という）が形成されている。つまり、間引き領域は、半導体基板の一面側の第１領域と、底部側の第２領域とにＨＳ層とによって分割されている。

このような半導体装置では、間引き領域にＨＳ層が形成されているため、間引き領域からエミッタ電極にホールを抜け難くすることができる。このため、ドリフト層に多量のホールを蓄積させることができ、オン電圧の低減を図ることができる。

特開２０１２−２８７１９号公報

しかしながら、上記半導体装置においても、チャネル領域からエミッタ電極にホールが抜け出てしまうため、間引き領域にＨＳ層を形成するのみではオン電圧の低減を図るのに限界がある。

本発明は上記点に鑑みて、オン電圧を低減できる半導体装置を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、一面（１１ａ）を有し、第１導電型のドリフト層（１０）を構成する半導体基板（１１）と、半導体基板の一面側に形成された第２導電型の複数のチャネル領域（１４）と、チャネル領域の表層部に形成された第１導電型のエミッタ領域（１５）と、半導体基板の一面側にチャネル領域と分離して形成された第２導電型の複数の間引き領域（１９）と、間引き領域に形成され、間引き領域を半導体基板の一面側の第１領域（１９ａ）と間引き領域の底部側の第２領域（１９ｂ）とに電位的に分離する第１導電型のＨＳ層（２０）と、エミッタ領域および第１領域と電気的に接続されるエミッタ電極（２３）と、半導体基板のうちチャネル領域および間引き領域と離間した位置に形成された第２導電型のコレクタ層（２５）と、コレクタ層と電気的に接続されるコレクタ電極（２６）と、を備え、チャネル領域の間にエミッタ領域が形成されていない間引き領域が配置された間引き型の半導体装置であって、以下の点を特徴としている。

すなわち、半導体基板には、一面側に第２導電型のベース層（１２）が形成されていると共に当該ベース層を貫通してドリフト層に達する複数のトレンチ（１３）が所定方向に延設されており、ベース層は、トレンチによって複数に分離され、分離されたベース層によってチャネル領域と間引き領域とを構成し、トレンチは、壁面にゲート絶縁膜（１７）が形成されていると共にゲート絶縁膜上にゲート電極（１８）が配置されており、ＨＳ層は、チャネル領域とドリフト層との間には、ドリフト層より不純物濃度が高くされた第１導電型の単層のキャリアストレージ層（２１）が形成されており、キャリアストレージ層は、トレンチの側面から離間して形成され、チャネル領域は、トレンチと接する部分のうちの少なくとも一部がドリフト層と繋がっており、チャネル領域の表層部には、エミッタ領域と共に、当該チャネル領域よりも高不純物濃度で構成された第２導電型のボディ領域（１６）が形成されており、ＨＳ層は、ボディ領域の底部より浅い位置に形成されていることを特徴としている。

これによれば、間引き領域にはＨＳ層が形成されており、ドリフト層とチャネル領域との間にはドリフト層よりも不純物濃度が高くされたキャリアストレージ層が形成されているため、ドリフト層に供給されたホールは、チャネル領域からもエミッタ電極に抜け難くなる。このため、ドリフト層にさらに多量のホールを蓄積させることができ、オン電圧の低減を図ることができる。
また、キャリアストレージ層がトレンチと接していないため、トレンチの底部に電界が集中することを抑制でき、コレクタ耐圧を向上させることができる。

また、請求項２に記載の発明のように、キャリアストレージ層をトレンチの延設方向において複数に分離して形成することができる。

なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

本発明の第１実施形態における半導体装置の平面図である。 図１中のII−II線に沿った断面図である。 図２中の最小単位の構造を示す断面図である。 図１中のIV−IV線に沿った断面図である。 オン電圧とコレクタ耐圧との関係を示す図である。 本発明の第２実施形態におけるＩＧＢＴ素子の最小単位のドリフト層、トレンチ、キャリアストレージ層の平面レイアウトである。 図６中のVII−VII線に沿った断面図である。 本発明の第３実施形態におけるＩＧＢＴ素子の最小単位のドリフト層、トレンチ、キャリアストレージ層の平面レイアウトである。 図８中のIX−IX線に沿った断面図である。 図８中のX−X線に沿った断面図である。 本発明の第３実施形態の変形例におけるＩＧＢＴ素子の最小単位のドリフト層、トレンチ、キャリアストレージ層の平面レイアウトである。 本発明の第４実施形態における半導体装置の断面図である。 図１２に示すダイオード領域におけるダイオード素子の最小単位の断面図である。 図１２に示す半導体装置の平面図である。 本発明の第５実施形態における半導体装置の断面斜視図である。 図１５に示す半導体装置の平面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
本発明の第１実施形態について説明する。なお、本実施形態の半導体装置は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として利用されると好適である。

図１に示されるように、半導体装置１は、セルエリア２と、このセルエリア２の外周に位置するガードリング部３と、複数のパッド４とを備えて構成されている。

セルエリア２は、図２に示されるようにＩＧＢＴ素子が形成された領域であり、図３に示される構造を最小単位とし、この構造が繰り返しミラー反転されることで構成されている。

具体的には、図２および図３に示されるように、ＩＧＢＴ素子は、ドリフト層１０として機能するＮ⁻型の半導体基板１１を用いて構成されており、この半導体基板１１のうちの一面１１ａ側に所定厚さのＰ型のベース層１２が形成されている。そして、ベース層１２を貫通してドリフト層１０に達するように複数個のトレンチ１３が形成されており、このトレンチ１３によってベース層１２が複数個に分離されている。なお、本実施形態では、半導体基板１１としてシリコン基板が用いられる。

トレンチ１３は、半導体基板１１の一面１１ａの面方向のうちの一方向（図２中紙面奥行き方向）を長手方向とし、この長手方向に平行に延設されている。本実施形態では、各トレンチ１３は、先端部が引き回されることで環状構造とされている。なお、以下では、トレンチ１３が環状構造とされているものについて説明するが、トレンチ１３は先端部が引き回されていないストライプ構造とされていてもよい。

隣接するトレンチ１３同士の間に配置されているベース層１２（すなわち、環状のトレンチ１３に囲まれていないベース層１２）は、Ｐ型のチャネル領域１４とされている。そして、チャネル領域１４の表層部には、Ｎ^＋型のエミッタ領域１５と、エミッタ領域１５に挟まれるようにＰ^＋型のボディ領域１６とが形成されている。

エミッタ領域１５は、ドリフト層１０よりも高不純物濃度で構成され、ベース層１２内において終端しており、かつ、トレンチ１３の側面に接するように配置されている。一方、ボディ領域１６は、チャネル領域１４よりも高不純物濃度で構成され、エミッタ領域１５と同様に、ベース層１２内において終端している。また、ボディ領域１６は、半導体基板１１の一面１１ａを基準としてエミッタ領域１５よりも深く形成されている。

より詳しくは、エミッタ領域１５は、トレンチ１３間の領域において、トレンチ１３の長手方向に沿ってトレンチ１３の側面に接するように棒状に延設され、トレンチ１３の先端よりも内側で終端した構造とされている。また、ボディ領域１６は、２つのエミッタ領域１５に挟まれてトレンチ１３の長手方向（つまりエミッタ領域１５）に沿って棒状に延設されている。

各トレンチ１３内は、各トレンチ１３の内壁表面を覆うように形成されたゲート絶縁膜１７と、このゲート絶縁膜１７の上に形成されたＰ型のポリシリコン等により構成されるゲート電極１８とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。

なお、ゲート電極１８は、図２および図３とは別断面において、半導体基板１１の一面１１ａ上に形成されたゲート配線と電気的に接続されており、このゲート配線を介して図１に示されるパッド４のうちゲート用のものに接続されている。

また、環状構造を構成するトレンチ１３に囲まれたベース層１２、すなわちエミッタ領域１５が形成されていないベース層１２によって間引き領域１９が構成されている。

このように、ベース層１２はトレンチ１３により分割され、分割されたベース層１２のうち、エミッタ領域１５が形成されたものがチャネル領域１４とされていると共に、エミッタ領域１５が形成されていないものが間引き領域１９とされている。そして、複数に分割されたベース層１２に交互にエミッタ領域１５が形成されることで、チャネル領域１４と間引き領域１９とが半導体基板１１の一面１１ａに平行な面方向に一定の配置順で繰り返し配置されている。すなわち、セルエリア２には、ＩＧＢＴセルといわゆるダミーセルとが交互に配置されている。このため、本実施形態のセルエリア２には、間引き型のＩＧＢＴ素子が形成されているといえる。なお、ここでの半導体基板１１の一面１１ａに平行な面方向とは、トレンチ１３の側面に対する法線方向のことである。

そして、ベース層１２のうちの間引き領域１９には、トレンチ１３の深さ方向に当該間引き領域１９をトレンチ１３の開口側の第１領域１９ａとトレンチ１３の底部側の第２領域１９ｂとに分割するＮ型のＨＳ層２０が形成されており、このＨＳ層２０により、第１領域１９ａと第２領域１９ｂとが電位的に完全に分離されている。

なお、このＨＳ層２０はベース層１２のうち間引き領域１９のみに形成され、ベース層１２のうちチャネル領域１４には形成されていない。すなわち、ＨＳ層２０は、ＩＧＢＴセルには無く、ダミーセルのみに存在している。

また、ＨＳ層２０は、コレクタ耐圧の低下を抑制するために、トレンチ１３の深さ方向においては間引き領域１９の表層部側（つまり半導体基板１１の一面１１ａ側）であって、チャネル領域１４に設けられたボディ領域１６の底部よりも浅い位置に形成されることが好ましい。特に限定されるものではないが、本実施形態のＨＳ層２０は、不純物濃度が１×１０^１６〜１×１０^１７ｃｍ^−３とされ、半導体基板１１の一面１１ａから０．５μｍの深さに０．２μｍの厚さで形成されている。

ドリフト層１０とチャネル領域１４との間には、Ｎ型のキャリアストレージ層（以下では、単にＣＳ層という）２１が形成されており、ＣＳ層２１によってドリフト層１０とチャネル領域１４とが電位的に完全に分離されている。

このＣＳ層２１は、ＩＧＢＴセルのみに存在しており、チャネル領域１４が形成されないダミーセルには存在していない。つまり、ＩＧＢＴセルにおいては、ドリフト層１０、ＣＳ層２１、チャネル領域１４が順に積層されているといえる。

特に限定されるものではないが、本実施形態のＣＳ層２１は、不純物濃度が１×１０^１６〜１×１０^１７ｃｍ^−３とされ、半導体基板１１の一面１１ａから３μｍの深さに２μｍの厚さで形成されている。

また、ベース層１２の上にはＢＰＳＧ等の層間絶縁膜２２が形成されている。そして、層間絶縁膜２２にはコンタクトホール２２ａが形成されており、エミッタ領域１５の一部、ボディ領域１６、および間引き領域１９のうちの第１領域１９ａの一部が層間絶縁膜２２から露出している。

層間絶縁膜２２の上にはエミッタ電極２３が形成されており、このエミッタ電極２３は、コンタクトホール２２ａを通じてエミッタ領域１５、ボディ領域１６、および第１領域１９ａに電気的に接続されている。

なお、第１領域１９ａをエミッタ電極２３に接続するのは、後述するコレクタ電極２６から間引き領域１９を介してゲート電極１８に到達する経路に形成されるミラー容量を低減することでスイッチング損失の低減を図るためである。

また、半導体基板１１のうち、一面１１ａとは反対側の他面１１ｂ側にはＮ型のフィールドストップ層（以下では、単にＦＳ層という）２４が形成されている。このＦＳ層２４は、必ずしも必要なものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図ると共に、基板裏面側から注入されるホールの注入量を制御するために備えてある。

そして、このＦＳ層２４を挟んでドリフト層１０と反対側にＰ型のコレクタ層２５が形成され、コレクタ層２５上（半導体基板１１の他面１１ｂ）にコレクタ電極２６が形成されている。

以上が本実施形態におけるセルエリア２の構成である。セルエリア２の周囲に形成されたガードリング部３は、図４に示されるように、半導体基板１１の表層部にセルエリア２を囲むように環状のＰ型のウェル領域１２ａや複数のＰ型のガードリング１２ｂが多重リング構造として形成された構造になっている。

また、ガードリング１２ｂの上に酸化膜２２ｂが設けられ、酸化膜２２ｂのうちのガードリング１２ｂに対応する部分に開口部が設けられている。そして、この酸化膜２２ｂの開口部を介してガードリング１２ｂに外周電極２３ａが電気的に接続されている。さらに、外周電極２３ａはパッシベーション膜２３ｂで覆われている。

なお、図４では、トレンチゲート構造を簡略化して図示し、トレンチ１３のみを図示している。

図１に示される複数のパッド４の一部は、ＩＧＢＴ素子と外部回路とを電気的に接続するための接続部であり、上述のように、ゲート電極１８が半導体基板１１の一面１１ａ上に形成されたゲート配線を介してパッド４に接続されている。また、パッド４の残部は、温度センス用等に用いられるものである。

以上説明したように、本実施形態の半導体装置１が構成されている。なお、本実施形態では、Ｎ型、Ｎ⁻型、Ｎ^＋型が本発明の第１導電型に相当し、Ｐ型、Ｐ^＋型が本発明の第２導電型に相当している。

次に、上記半導体装置１の製造方法について説明する。まず、Ｎ⁻型のウェハを用意し、ウェハの表面にＰ型のベース層１２を熱拡散で形成する。そして、ウェハの各チップ形成領域それぞれにトレンチゲート構造を形成する。トレンチゲート構造の具体的な製造工程に関しては、周知なものと同様であり、詳しく説明しないが、トレンチ１３を形成し、このトレンチ１３の内壁表面にゲート絶縁膜１７とゲート電極１８となるポリシリコンとを形成すればよい。

次に、ＣＳ層２１の形成予定領域が開口しているマスクをウェハの上に配置し、このマスクを用いてＮ型不純物のイオン注入を行う。イオン注入は、ＣＳ層２１を深く形成するため、１ＭｅＶ程度の高加速インプラ、若しくは６００ＫｅＶ程度のチャネリングインプラで行う。なお、ドーズ量は、いずれの場合も約１×１０^１１〜１×１０^１３ｃｍ^−２である。

続いて、エミッタ領域１５の形成予定領域が開口しているマスクをウェハの上に配置し、このマスクを用いてＮ型不純物のイオン注入を行う。また、先程使用したマスクを除去した後、新たにボディ領域１６の形成予定領域が開口しているマスクをウェハの上に配置し、さらにそのマスクを用いてＰ型不純物のイオン注入を行う。そして、再びマスクを除去した後、熱処理にて注入された不純物を活性化させることにより、エミッタ領域１５およびボディ領域１６を形成する。

次に、ＨＳ層２０の形成予定領域が開口しているマスクをウェハの上に配置し、このマスクを用いてＮ型不純物のイオン注入を行って熱処理する。例えば、イオン注入は、加速電圧を５００ＫｅＶ、ドーズ量を１×１０^１２〜１×１０^１４ｃｍ^−２としてＰ（リン）をイオン注入すればよい。また、Ｐ（リン）をイオン注入して熱処理した後、Ｂ（ボロン）をイオン注入して第１領域１９ａの不純物濃度を調整するようにしてもよい。

なお、不純物を活性化させる熱処理は、例えば、ＣＳ層２１を構成する不純物、エミッタ領域１５を構成する不純物、ボディ領域１６を構成する不純物、ＨＳ層２０を構成する不純物を全てイオン注入した後に同時に行ってもよい。

その後、ベース層１２の上に層間絶縁膜２２を形成し、この層間絶縁膜２２にエミッタ領域１５の一部、ボディ領域１６、および間引き領域１９のうちの第１領域１９ａの一部が露出するようにコンタクトホール２２ａを形成する。続いて、層間絶縁膜２２の上にエミッタ電極２３を形成し、コンタクトホール２２ａを介してエミッタ電極２３と間引き領域１９のうちの第１領域１９ａとを電気的に接続する。なお、エミッタ電極２３の形成と同時に、パッド４等も形成する。

さらに、ウェハの裏面側にＦＳ層２４を形成し、ＦＳ層２４を挟んでドリフト層１０と反対側にコレクタ層２５を形成する。そして、コレクタ層２５の上（ウェハの裏面）にコレクタ電極２６を形成し、ウェハを個々にダイシングカットすることにより、半導体装置１が製造される。なお、ガードリング部３等は上記の工程内で、もしくは、専用の工程で形成される。

次に、上記半導体装置１におけるＩＧＢＴ素子の作動について説明する。

まず、オン状態について説明する。ＩＧＢＴ素子は、ゲート電極１８にＭＯＳゲートの閾値電圧以上となる電圧が印加されることにより、チャネル領域１４のうちトレンチ１３と接する部分に反転層が形成される。そして、エミッタ領域１５から反転層を介して電子がドリフト層１０に供給されると共に、コレクタ層２５からホールがドリフト層１０に供給され、伝導度変調によりドリフト層１０の抵抗値が低下してオン状態となる。

このとき、本実施形態では、ドリフト層１０に供給されたホールは、ダミーセルではＨＳ層２０によってエミッタ電極２３に抜け難くなり、ＩＧＢＴセルではＣＳ層２１によってエミッタ電極２３に抜け難くなる。このため、オン電圧の低減を図ることができる。

次に、オフ状態について説明する。ゲート電極１８にＭＯＳゲートの閾値電圧未満となる電圧が印加されると、チャネル領域１４に形成されていた反転層が消滅し、エミッタ領域１５から電子が供給されなくなると共にコレクタ層２５からホールが供給されなくなる。その後、ドリフト層１０に蓄積されている電子およびホールは、互いに再結合して消滅するか、エミッタ電極２３、またはコレクタ電極２６を介して排出される。

以上説明したように、本実施形態では、間引き領域１９にはＨＳ層２０が形成されており、ドリフト層１０とチャネル領域１４との間にはＣＳ層２１が形成されている。このため、ドリフト層１０に供給されたホールは、チャネル領域１４からもエミッタ電極２３に抜け難くなり、ドリフト層１０にさらに多量のホールを蓄積させることができる。したがって、さらにオン電圧の低減を図ることができる。

また、ＣＳ層２１の不純物濃度は適宜変更可能であり、図５に示されるように、ＣＳ層２１の不純物濃度を高くするほどＣＳ層２１が電位の壁となるため、ホールをエミッタ電極２３に抜け難くすることができる。具体的には、ＣＳ層２１の不純物濃度を７．０×１０^１６ｃｍ^−３とした場合、オン電圧を約２．８３Ｖまで低減することができ、コレクタ耐圧を１３２０Ｖ程度にすることができる。なお、図５は、ＣＳ層なしのプロットから７．０×１０^１６ｃｍ^−３のプロットまでＣＳ層２１の不純物濃度を順に高くしたときのオン電圧とコレクタ耐圧との関係を示す図である。

また、本発明者らは、オン電圧を低減できる半導体装置として、間引き領域１９が形成されておらず、ドリフト層１０とチャネル領域１４との間にＣＳ層２１が形成されている半導体装置についても検討を行った。なお、間引き領域１９が形成されていない半導体装置とは、言い換えると、ダミーセルが形成されておらず、ベース層１２が全てチャネル領域１４として機能する半導体装置のことである。また、図５では、このような半導体装置を全面ＣＳ構造として示してある。

図５に示されるように、全面ＣＳ構造の半導体装置では、ＣＳ層２１の不純物濃度を７．０×１０^１６ｃｍ^−３とした場合、オン電圧を約２．７Ｖまで低下させることができるが、コレクタ耐圧が約８８０Ｖまで低下してしまう。

すなわち、本実施形態のように、間引き領域１９にＨＳ層２０を形成し、チャネル領域１４とドリフト層１０との間にＣＳ層２１を形成してなる半導体装置１では、コレクタ耐圧の低下を抑制しつつ、オン電圧の低減を図ることができる。

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して、ＣＳ層２１の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。

図６および図７に示されるように、本実施形態では、ＣＳ層２１がトレンチ１３から離間して形成されている。つまり、チャネル領域１４は、トレンチ１３の側面と接する部分ではドリフト層１０と繋がっている。なお、図６では、トレンチ１３内のゲート絶縁膜１７およびゲート電極１８は省略して示してある。

これによれば、ＣＳ層２１がトレンチ１３と接していないため、トレンチ１３の底部に電界が集中することを抑制でき、コレクタ耐圧を向上させることができる。

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対して、ＣＳ層２１の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。

図８〜図１０に示されるように、本実施形態では、ＣＳ層２１がトレンチ１３の延設方向に複数に離間して形成されている。言い換えると、ＣＳ層２１は、トレンチ１３の延設方向において部分的に間引かれている。なお、図８では、トレンチ１３内のゲート絶縁膜１７およびゲート電極１８は省略して示してある。

このような半導体装置１としても、ＣＳ層２１がトレンチ１３と接しない部分が存在するため、上記第２実施形態と同様の効果を得ることができる。

なお、本実施形態を第２実施形態と組み合わせることもできる。すなわち、図１１に示されるように、ＣＳ層２１をトレンチ１３の側面から離間して形成しつつ、ＣＳ層２１をトレンチ１３の延設方向に間引いてもよい。これによれば、さらにトレンチ１３の底部に電界が集中することをさらに抑制できる。

（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第１実施形態に対して、セルエリア２にＩＧＢＴ素子と共にダイオード素子が形成されたいわゆるＲＣ−ＩＧＢＴ素子が形成されたものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。

図１２に示されるように、本実施形態では、セルエリア２には、ＲＣ−ＩＧＢＴ素子が形成されている。具体的には、図３に示される構造を最小単位としてこの構造が繰り返しミラー反転されてＩＧＢＴ領域２７が形成され、図１３に示される構造を最小単位としてこの構造が繰り返しミラー反転されてダイオード領域２８が構成されている。

ＩＧＢＴ領域２７では、図３および図１２に示されるように、ＦＳ層２４を挟んでドリフト層１０と反対側にコレクタ層２５が形成されている。これにより、ＩＧＢＴ領域２７では、コレクタ層２５からホールが供給される構造となる。

一方、ダイオード領域２８では、図１２および図１３に示されるように、ＦＳ層２４を挟んでドリフト層１０と反対側にＮ型のカソード層２９が形成されている。これにより、ダイオード領域２８では、エミッタ−コレクタ間にダイオード素子が形成された構造となる。すなわち、半導体基板１１の他面１１ｂ側において、ＦＳ層２４の上に形成される層がコレクタ層２５であるかまたはカソード層２９であるかにより、ＩＧＢＴ領域２７とダイオード領域２８とが区画されている。また、ダイオード領域２８には、ＩＧＢＴ領域２７に形成されているトレンチゲート構造のみが形成されており、エミッタ領域１５、ボディ領域１６、ＨＳ層２０は形成されていない。

そして、半導体基板１１の一面１１ａの面方向において、コレクタ層２５が形成されたＩＧＢＴ領域２７がＩＧＢＴ素子として動作し、カソード層２９が形成されたダイオード領域２８がダイオード素子として動作する。すなわち、本実施形態のコレクタ電極２６はカソード電極としての役割も果すようになっている。

なお、本実施形態では、図１４に示されるように、セルエリア２には、ＩＧＢＴ領域２７およびダイオード領域２８が交互に形成されており、図１２は図１４中のXII−XII線に沿った断面図である。

以上説明したように、本実施形態における半導体装置１が構成されている。このように、セルエリア２にＲＣ−ＩＧＢＴ素子が形成された半導体装置１においても本発明を適用することができる。

なお、ダイオード領域２８におけるベース層１２は、アノード層として機能する部分であり、ＩＧＢＴ領域２７におけるベース層１２と同じ不純物濃度とされていてもよく、ＩＧＢＴ領域２７におけるベース層１２より低不純物濃度とされていてもよい。

ダイオード領域２８におけるベース層１２がＩＧＢＴ領域２７におけるベース層１２より低不純物濃度とされている場合には、ダイオード動作時のホール注入量を低減することができ、リカバリ損失の低減を図ることができる。このような半導体装置１は、例えば、ＩＧＢＴ領域２７におけるベース層１２と、ダイオード領域２８におけるベース層（アノード層）１２とを別工程で形成すればよい。

また、上記では、ダイオード領域２８にエミッタ領域１５、ボディ領域１６、ＨＳ層２０等が構成されていないものを説明したが、ダイオード領域２８にエミッタ領域１５、ボディ領域１６、ＨＳ層２０が形成されていてもよい。すなわち、図２に示されるセルエリア２において、コレクタ層２５の一部がカソード層２９とされた半導体装置１であってもよい。

さらに、本実施形態において、ダイオード領域２８には、トレンチゲート構造が形成されていなくてもよい。

（第５実施形態）
本発明の第５実施形態について説明する。本実施形態は、第１実施形態に対して、セルエリア２にプレーナ型のＩＧＢＴ素子が形成されたものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。

図１５に示されるように、Ｎ⁻型の半導体基板１１のうちの一面１１ａ側に複数のＰ型の領域が形成されている。このＰ型の各領域は上述のチャネル領域１４と間引き領域１９とにそれぞれ対応する領域であり、本実施形態では、図１６に示されるように、チャネル領域１４と間引き領域１９とが半導体基板１１の一面１１ａの面方向に交互に千鳥状に形成されている。なお、図１５および図１６では、エミッタ電極２３を省略して示してある。

チャネル領域１４の表層部にはエミッタ領域１５が離間して形成されている。そして、離間したエミッタ領域１５の間にＰ^＋型のボディ領域１６が形成されている。また、ドリフト層１０とチャネル領域１４との間には、チャネル領域１４に沿ってＣＳ層２１が形成されている。具体的には、ＣＳ層２１は、間引き領域１９側の端部が半導体基板１１の一面１１ａに達するように形成されている。

一方、間引き領域１９には、当該間引き領域１９を半導体基板１１の一面１１ａ側の第１領域１９ａと他面１１ｂ側の第２領域１９ｂとに分割するＮ型のＨＳ層２０が形成されている。具体的には、ＨＳ層２０は、チャネル領域１４側の端部が半導体基板１１の一面１１ａに達するように形成されている。また、ＨＳ層２０は、本実施形態においても、コレクタ耐圧の低下を抑制するために、ボディ領域１６の底部よりも浅く形成されている。

半導体基板１１の一面１１ａにはゲート絶縁膜１７が形成されており、このゲート絶縁膜１７には、チャネル領域１４のうちのボディ領域１６、エミッタ領域１５の一部、間引き領域１９のうちの第１領域１９ａの一部が露出するようにコンタクト１７ａが形成されている。そして、ゲート絶縁膜１７の上にゲート電極１８が形成されていると共に、このゲート電極１８がゲート絶縁膜１７で覆われている。また、ゲート絶縁膜１７から露出したボディ領域１６、エミッタ領域１５、および第１領域１９ａに接触するように図示しないエミッタ電極２３が設けられている。

半導体基板１１のうちの他面１１ｂ側には、ＦＳ層２４、コレクタ層２５が形成されており、コレクタ層２５の上（半導体基板１１の他面１１ｂ）にコレクタ電極２６が形成されている。

以上説明したように、本実施形態における半導体装置１が構成されている。このように、セルエリア２にプレーナ型のＩＧＢＴ素子が形成された半導体装置１に本発明を適用することもできる。

（他の実施形態）
上記各実施形態で示された構造は一例であり、上記で示した構造に限定されることなく、本発明の特徴を含んだ他の構造とすることもできる。

例えば、ゲート電極１８をＰ型のポリシリコンとしたが、外部の回路で電圧を制御できれば、ゲート電極１８をＮ^＋型のポリシリコンとしてもよい。

そして、上記各実施形態では、エミッタ領域１５およびボディ領域１６は第１領域１９ａにおいてトレンチ１３の長手方向に沿って設けられていたが、トレンチ１３の長手方向に沿ってエミッタ領域１５とボディ領域１６とが交互に配置されていてもよい。

また、上記第１〜第４実施形態では、チャネル領域１４と間引き領域１９とが交互に配置された例を説明したが、例えば、隣接するチャネル領域１４の間に２つの間引き領域１９が配置されていてもよい。つまり、チャネル領域１４と間引き領域１９との配置の順番は適宜変更可能である。同様に、上記第５実施形態において、チャネル領域１４と間引き領域１９とが千鳥状に形成されていなくてもよい。

さらに、上記各実施形態では、半導体基板１１の厚さ方向に電流を流す縦型の半導体装置１について説明したが、半導体基板１１の平面方向に電流を流す横型の半導体装置１に本発明を適用することもできる。すなわち、半導体基板１１の一面１１ａ側のベース層１２（チャネル領域１４および間引き領域１９）と離間した位置にコレクタ層２５を形成してなる半導体装置１としてもよい。この場合、上記第４実施形態においては、半導体基板１１の一面１１ａ側のベース層１２（チャネル領域１４および間引き領域１９）と離間した位置にコレクタ層２５と共にカソード層２９を形成してなる半導体装置１とすればよい。

そして、上記第３実施形態では、ＣＳ層２１のうち間引かれる部分が１つの領域であってもよい。つまり、ＣＳ層２１がトレンチ１３と接しない部分が僅かでも存在すれば、その領域におけるトレンチ１３の底部に電界が集中することを抑制でき、コレクタ耐圧を向上させることができる。

１ 半導体装置
１０ ドリフト層
１１ 半導体基板
１１ａ 一面
１１ｂ 他面
１２ ベース層
１３ トレンチ
１４ チャネル領域
１５ エミッタ領域
１７ ゲート絶縁膜
１８ ゲート電極
１９ 間引き領域
１９ａ 第１領域
１９ｂ 第２領域
２０ ＨＳ層
２１ ＣＳ層
２３ エミッタ電極
２５ コレクタ層
２６ コレクタ電極

Claims (3)

1. 一面（１１ａ）を有し、第１導電型のドリフト層（１０）を構成する半導体基板（１１）と、
   前記一面側に形成された第２導電型の複数のチャネル領域（１４）と、
   前記チャネル領域の表層部に形成された第１導電型のエミッタ領域（１５）と、
   前記一面側に前記チャネル領域と分離して形成された第２導電型の複数の間引き領域（１９）と、
   前記間引き領域に形成され、前記間引き領域を前記一面側の第１領域（１９ａ）と前記間引き領域の底部側の第２領域（１９ｂ）とに電位的に分離する第１導電型のホールストッパー層（２０）と、
   前記エミッタ領域および前記第１領域と電気的に接続されるエミッタ電極（２３）と、
   前記半導体基板のうち前記チャネル領域および前記間引き領域と離間した位置に形成された第２導電型のコレクタ層（２５）と、
   前記コレクタ層と電気的に接続されるコレクタ電極（２６）と、を備え、
   前記チャネル領域の間に前記エミッタ領域が形成されていない前記間引き領域が配置された間引き型の半導体装置であって、
   前記半導体基板には、前記一面側に第２導電型のベース層（１２）が形成されていると共に当該ベース層を貫通して前記ドリフト層に達する複数のトレンチ（１３）が所定方向に延設されており、
   前記ベース層は、前記トレンチによって複数に分離され、分離された前記ベース層によって前記チャネル領域と前記間引き領域とを構成し、
   前記トレンチは、壁面にゲート絶縁膜（１７）が形成されていると共に前記ゲート絶縁膜上にゲート電極（１８）が配置されており、
   前記チャネル領域と前記ドリフト層との間には、前記ドリフト層より不純物濃度が高くされた第１導電型の単層のキャリアストレージ層（２１）が形成されており、
   前記キャリアストレージ層は、前記トレンチの側面から離間して形成され、
   前記チャネル領域は、前記トレンチと接する部分のうちの少なくとも一部が前記ドリフト層と繋がっており、
   前記チャネル領域の表層部には、前記エミッタ領域と共に、当該チャネル領域よりも高不純物濃度で構成された第２導電型のボディ領域（１６）が形成されており、
   前記ホールストッパー層は、前記ボディ領域の底部より浅い位置に形成されていることを特徴とする半導体装置。
2. 前記キャリアストレージ層は、前記トレンチの延設方向において複数に分離されていることを特徴とする請求項１に記載の半導体装置。
3. 前記コレクタ層の一部が第１導電型のカソード層（２７）とされていることを特徴とする請求項１または２に記載の半導体装置。

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