JP6421570B2 - 半導体装置 - Google Patents

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Description

本発明は、絶縁ゲート型電界効果トランジスタ（以下、ＩＧＢＴという）とフリーホイールダイオード（以下、単にダイオードという）とが共に１つの基板に形成された半導体装置に関するものである。
従来、例えば特許文献１において、インバータなどの回路に備えられるＩＧＢＴとダイオードとが並列して備えられた半導体装置が提案されている。この特許に示される半導体装置では、次のような手法によってライフタイム制御を行っている。
具体的には、半導体プロセスを経てＩＧＢＴおよびダイオードを共に１つの基板に形成したものを用意する。そして、基板表面側からＩＧＢＴおよびダイオードの形成位置にイオン注入を行うと共に、基板裏面側からダイオードの形成位置にイオン注入を行い、さらにアニール処理を行う。これにより、イオン注入が行われた部分に欠陥が形成され、ライフタイム制御を行うことが可能となる。
特開２００８−４８６６号公報
しかしながら、上記特許文献１に記載のライフタイム制御では、イオン注入が行われる位置にトレンチゲート構造を構成するトレンチが存在すると、トレンチ内壁面に形成されたゲート絶縁膜にイオン注入によるダメージを与えてしまう。このダメージは高温度でのアニール処理を行えば回復可能であるが、ライフタイム制御のために形成した欠陥が３８０℃以上のアニール処理で回復してしまうため、３８０℃以上のアニール処理を行うことができない。
これに対して、従来より、基板裏面側からＩＧＢＴおよびダイオードの形成位置の全域にイオン注入を行うことでライフタイム制御を行うことも一般的に行われている。しかしながら、このような手法では、ＩＧＢＴとダイオードとが同時にライフタイム制御が行われることになり、ＩＧＢＴとダイオードとのライフタイム制御を個別に最適化して行うことができない。特に、ＩＧＢＴについては、ライフタイム制御を行うことによる特性劣化が懸念され、ライフタイム制御を最小限に抑える方が好ましい。
本発明は上記点に鑑みて、ゲート絶縁膜にイオン注入によるダメージを与えることなく、かつ、ライフタイム制御を最小限、好ましくはライフタイム制御を行わなくても、ＩＧＢＴとダイオードの特性を別々に最適化できる半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するため、請求項１ないし５に記載の発明では、ＩＧＢＴが形成されるＩＧＢＴ部（１００）とダイオードが形成されるダイオード部（２００）とが１つの基板に備えられる半導体装置であって、ダイオード部において、ドリフト層（１）の上層部に、ダイオード部における第２導電型領域（５）により構成されるアノード領域（５ｂ）よりも深くて低不純物濃度とされ、かつ、ドリフト層よりも高不純物濃度とされた第１導電型のホール注入低減層（２０）を備え、ＩＧＢＴ部のうちダイオード部に隣接している部分にも、ホール注入低減層が形成され、該ホール注入低減層は、ダイオード部からＩＧＢＴ部の一部にのみはみ出して形成されていることを特徴としている。
このように、ダイオード部にホール注入低減層を備えている。このため、ＩＧＢＴ動作中にダイオード部を通じて注入されるホールを低減することが可能となる。これにより、スイッチング時のＡＣ損失を低減することが可能となる。また、ホール注入低減層の不純物濃度に応じて、ＡＣ損失やＡＣ損失とトレードオフの関係となるＤＣ損失について調整できる。したがって、ダイオード部にホール注入低減層を備えることによって、ＡＣ損失とＤＣ損失を最適に設定できることから、ＩＧＢＴとダイオードの特性を別々に最適化することが可能となる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
本発明の第１実施形態にかかるＩＧＢＴとダイオードを備えた半導体装置の断面図である。 ｐ型領域５とホール注入低減層２０の不純物濃度分布を示した図である。 ＩＧＢＴのオフ時にコレクタ電流Ｉｃの変化を測定した結果を示した図である。 ホール注入低減層２０の不純物濃度ピークを変化させたときの各濃度分布を示した図である。 ホール注入低減層２０の不純物濃度ピークを変化させたときのＡＣ損失とＤＣ損失について調べた結果を示す図である。 ホール注入低減層２０が備えられた第１実施形態の構造と備えられていない従来構造それぞれについてＡＣ損失とＤＣ損失の関係について調べた結果を示す図である。 本発明の第２実施形態にかかるＩＧＢＴとダイオードを備えた半導体装置の断面図である。 本発明の第３実施形態にかかるＩＧＢＴとダイオードを備えた半導体装置の断面図である。 ＩＧＢＴ部１００にホール注入低減層２０を形成していない場合におけるホール分布を示す図である。 ホール注入低減層２０のはみ出し量を変化させた場合のＡＣ損失とＤＣ損失とを調べた結果を示す図である。 ホール注入低減層２０のはみ出し量を変化させた場合のダイオード部２００での全損失を調べた結果を示す図である。 本発明の第４実施形態にかかるＩＧＢＴとダイオードを備えた半導体装置の断面図である。 本発明の第５実施形態にかかるＩＧＢＴとダイオードを備えた半導体装置の断面図である。 ＩＧＢＴ部１００にホール注入低減層２０を形成していない場合におけるホール分布とＩＧＢＴ部１００とダイオード部２００のホール密度の比較結果を示した図である。 ボディｐ型領域５ｃの不純物濃度の変化に対するはみ出し量Ｌ１と板厚Ｔ１との比Ｌ１／Ｔ１の関係を示した図である。 板厚Ｔ１とホール拡散長との関係をボディｐ型領域５ｃの不純物濃度を変えて調べた結果を示す図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
本発明の第１実施形態について説明する。図１に示すように、本実施形態にかかる半導体装置は、基板厚み方向に電流を流す縦型のＩＧＢＴとダイオードとが１つの基板に備えられることにより構成されている。具体的には、本実施形態にかかる半導体装置は以下のように構成されている。
図１に示されるように、本実施形態にかかる半導体装置は、ＩＧＢＴが備えられるＩＧＢＴ部１００と、ＩＧＢＴ部１００に沿って備えられ、ダイオードが形成されたダイオード部２００とを有した構成とされている。これらＩＧＢＴ部１００やダイオード部２００は、例えばチップの中央部のセル領域に形成されており、セル領域の外周、つまりチップの外縁部に図示しない外周耐圧部が配置されることにより、本実施形態にかかる半導体装置が構成されている。
ＩＧＢＴおよびダイオードは、ｎ-型ドリフト層１を構成する半導体基板を用いて形成されている。ＩＧＢＴ部１００およびダイオード部２００において、ｎ-型ドリフト層１の裏面側におけるｎ-型ドリフト層１の表層部には、ｎ型層によって構成されるフィールドストップ（以下、ＦＳという）層２が形成されている。ＦＳ層２は、ｎ-型ドリフト層１の裏面から比較的浅い所定深さの位置まで形成され、リン（Ｐ）などのｎ型不純物が注入されることで構成されている。ＦＳ層２の不純物濃度や拡散深さについては、要求されるＩＧＢＴやダイオードの特性に応じて設定されている。
ＩＧＢＴ部１００において、ＦＳ層２の表層部に、ｐ+型不純物層にて構成されたコレクタ領域３が形成されている。コレクタ領域３は、ボロン等のｐ型不純物が注入されて形成されている。また、ダイオード部２００において、ＦＳ層２の表層部に、ｎ+型不純物層にて構成されたカソード領域４が形成されている。カソード領域４は、リン等のｎ型不純物が注入されて形成されている。これらコレクタ領域３やカソード領域４の不純物濃度や拡散深さについては、要求されるＩＧＢＴやダイオードの特性に応じて設定されている。
さらに、ＩＧＢＴ部１００およびダイオード部２００の両方において、ｎ-型ドリフト層１の表面側の表層部にｐ型領域５が形成されている。このｐ型領域５を貫通してｎ-型ドリフト層１まで達するように複数個のトレンチ６が形成されており、このトレンチ６によってｐ型領域５が複数個に分離されている。具体的には、トレンチ６は複数個所定のピッチ（間隔）で形成されており、図１の紙面垂直方向において各トレンチ６が平行に延設されたストライプ構造、もしくは並行に延設されたのちその先端部において引き回されることで環状構造とされている。環状構造とされる場合、例えば各トレンチ６が構成する環状構造は複数本ずつを１組として多重リング構造が構成される。
トレンチ６によって複数に分割されたｐ型領域５のうち、ＩＧＢＴ部１００に形成された部分は、チャネル領域を構成するチャネルｐ型領域５ａとなる。このチャネルｐ型領域５ａの表層部に、ｎ+型不純物層にて構成されたエミッタ領域７が形成されている。
ｐ型領域５のうち、チャネルｐ型領域５ａの表層部、具体的にはチャネルｐ型領域５ａ内の両側に配置されたエミッタ領域７の間に、チャネルｐ型領域５ａのコンタクト部としても機能する高濃度なボディｐ型領域５ｃが形成されている。このため、ＩＧＢＴ部１００ではｐ型領域５のｐ型不純物濃度の表面濃度が高濃度とされている。
エミッタ領域７は、ｎ-型ドリフト層１よりも高不純物濃度で構成され、ｐ型領域５内において終端しており、かつ、トレンチ６の側面に接するように配置されている。より詳しくは、トレンチ６の長手方向に沿って棒状に延設され、トレンチ６の先端よりも内側で終端した構造とされている。
トレンチ６は、ｐ型領域５よりも深くされており、上述したように図１に示す断面において所定のピッチで配置されている。また、各トレンチ６内は、各トレンチ６の内壁表面を覆うように形成されたゲート絶縁膜８と、このゲート絶縁膜８の表面に形成されたドープトＰｏｌｙ−Ｓｉ等により構成されるゲート電極９とにより埋め込まれている。ＩＧＢＴ部１００に形成されたゲート電極９は、図１とは別断面において互いに電気的に接続され、同電位のゲート電圧が印加されるようになっている。
さらに、エミッタ領域７およびチャネルｐ型領域５ａは、層間絶縁膜１０に形成されたコンタクトホール１０ａを通じて、エミッタ電極を構成する上部電極１１と電気的に接続されている。また、図示しないが、上部電極１１や配線などを保護するようにパッシベーション膜が形成されている。そして、コレクタ領域３の裏面側にコレクタ電極を構成する下部電極１２が形成されることにより、ＩＧＢＴが構成されている。
トレンチ６によって複数に分割されたｐ型領域５のうち、ダイオード部２００に形成された部分は、アノード領域５ｂとされ、表層部が比較的高濃度とされることでコンタクト領域が構成されている。上記した上部電極１１はダイオード部２００にも延設されており、アノード領域５ｂにオーミック接続されることでアノード電極としても機能する。さらに、上記した下部電極１２もダイオード部２００まで延設されており、カソード領域４にオーミック接触されられることでカソード電極としても機能する。このような構成により、ダイオードが構成されている。
そして、本実施形態では、上記のように構成されたダイオード部２００にｎ型層にて構成されたホール注入低減層２０が備えられている。ホール注入低減層２０は、ｎ-型ドリフト層１の上層部において、アノード領域５ｂからのホールの注入を低減させる役割を果たし、アノード領域５ｂよりも深く、かつ、トレンチ６の底部よりも浅い位置に形成されている。ホール注入低減層２０の不純物濃度は、ｎ-型ドリフト層１の不純物濃度よりも濃く、かつ、図２に示すように、不純物濃度ピーク値がアノード領域５ｂの不純物濃度ピーク値よりも低く設定されている。例えば、ｎ-型ドリフト層１の不純物濃度が７×１０13〜８×１０14ｃｍ-3、ホール注入低減層２０の不純物濃度が１×１０16〜１×１０17ｃｍ-3、アノード領域５ｂの不純物濃度が１×１０17ｃｍ-3以上に設定される。ホール注入低減層２０の厚みについては任意であるが、例えば１〜２μｍとされている。
なお、本実施形態では、ホール注入低減層２０の底部がトレンチ６の底部よりも浅くなる構成としたが、トレンチ６の底部よりも深くなる構成であっても構わない。
以上のようにして、本実施形態にかかるＩＧＢＴおよびダイオードを備えた半導体装置が構成されている。このように構成された半導体装置では、ダイオード部２００にホール注入低減層２０が備えられている。このため、ＩＧＢＴ動作中にダイオード部２００を通じて注入されるホールを低減することが可能となる。これにより、ＩＧＢＴのオフ時に引き抜かなければならないホール量を少なくすることが可能となって、図３に示すように、ＩＧＢＴのオフ時にコレクタ電流Ｉｃが０になるときに、０を下回ってオーバーシュートするときの突き出し量が小さくなる。よって、スイッチング時のＡＣ損失を低減することが可能となる。
ホール注入量についてはホール注入低減層２０の濃度を濃くすればするほど少なくなることから、ホール注入低減層２０の不純物濃度ピークを高くすることで、よりＡＣ損失を低減することが可能となる。ただし、スイッチング時のＤＣ損失についてはＡＣ損失とトレードオフの関係となっており、ホール注入低減層２０の不純物濃度ピークが高くなるほど、ＤＣ損失が大きくなる。例えば、図４に示すように、ホール注入低減層２０の不純物濃度ピークを４段階に変化させて、ＡＣ損失とＤＣ損失の関係について調べたところ、図５に示す関係が得られた。
このように、ＡＣ損失とＤＣ損失にはトレードオフの関係が有り、これらをホール注入低減層２０の不純物濃度ピークに応じて調整できる。このため、要求される仕様に応じてホール注入低減層２０の不純物濃度ピークを設定すれば、ＡＣ損失とＤＣ損失を最適に設定できる。そして、ダイオード部２００にホール注入低減層２０を備えることによって、ＡＣ損失とＤＣ損失を最適に設定できることから、ＩＧＢＴとダイオードの特性を別々に最適化することが可能となる。
また、本実施形態のようにホール注入低減層２０が備えられた構造と備えられていない従来構造それぞれについてＡＣ損失とＤＣ損失の関係について調べたところ、図６に示す結果が得られた。このように、本実施形態の構造の方が従来構造と比較してＡＣ損失を同じ値とした場合のＤＣ損失が改善されており、半導体装置の性能が向上できていることが判る。したがって、本実施形態のように、ホール注入低減層２０を備えることにより、半導体装置の性能向上を図ることが可能となる。
続いて、このように構成される半導体装置の製造方法について説明する。ただし、本実施形態のような構造の半導体装置については、従来構造の半導体装置とほぼ同様の製造方法によって製造可能であるため、従来と異なる部分について主に説明する。
まず、ｎ-型ドリフト層１を構成する半導体基板を用意したのち、ダイオード部２００におけるホール注入低減層２０の形成位置にｎ型不純物をイオン注入する。また、ＩＧＢＴ部１００およびダイオード部２００において、ｎ-型ドリフト層１の表層部にｐ型領域５の形成のためにｐ型不純物をイオン注入する。さらに、ＩＧＢＴ部１００におけるボディｐ型領域５ｃやエミッタ領域７の形成位置にそれぞれｐ型不純物とｎ型不純物をイオン注入する。そして、アニール処理による熱拡散工程を行うことで、注入したイオンを熱拡散させ、ホール注入低減層２０、ｐ型領域５、ボディｐ型領域５ｃおよびエミッタ領域７を形成する。
次に、ＩＧＢＴ部１００およびダイオード部２００において、トレンチゲート構造の形成予定位置が開口するマスク（図示せず）を配置したのち、異方性エッチングを行うことでトレンチ６を形成する。その後、熱酸化によるゲート絶縁膜８の形成工程、ドープトポリシリコンの成膜およびパターニングによるゲート電極９の形成工程を行う。そして、層間絶縁膜１０を形成した後、コンタクトホール１０ａの形成工程を行い、さらにＡｌなどの電極材料をパターニングして上部電極１１を形成する。これにより、基板表面側の製造工程が終了する。
続いて、ｎ-型ドリフト層１を構成する半導体基板の裏面側を所望厚さとなるまで研削してから必要に応じてエッチングして表面平坦化を行する。その後、ＦＳ層２の形成のためのリンのイオン注入、コレクタ領域３の形成のためのボロンのイオン注入およびカソード領域４の形成のためのリンのイオン注入を行う。そして、レーザアニール等によって表面側に影響を与えない局所的な熱処理を行い、注入されたイオンの拡散工程を行う。更に、Ａｌなどの電極材料を成膜するなどの下部電極１２の形成工程を行う。これにより、基板裏面側の製造工程が終了し、図１に示したＩＧＢＴおよびダイオードを備えた半導体装置が完成する。
このような製造方法においては、ホール注入低減層２０を備えることによってダイオードの特性をＩＧＢＴの特性と切り離して個別に最適化できる。このため、上記の製造方法においては、トレンチゲート構造を形成してから基板表面側からライフタイム制御のためのイオン注入を行う必要がなくなる。したがって、ゲート絶縁膜８にイオン注入によるダメージを与えることなく、かつ、ライフタイム制御を最小限、好ましくはライフタイム制御を行わなくても、ＩＧＢＴとダイオードの特性を別々に最適化することが可能となる。
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してＩＧＢＴ部１００の構成を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図７に示すように、本実施形態では、ＩＧＢＴ部１００において、隣接するトレンチ６によって複数に分割されたｐ型領域５の一部のみをチャネルｐ型領域５ａとしている。つまり、ｐ型領域５の一部のみにｎ+型不純物にて構成されたエミッタ領域７を形成している。このエミッタ領域７が形成された部分がチャネルｐ型領域５ａとされることでＩＧＢＴ動作させられるＩＧＢＴ動作部となる。また、ｐ型領域５のうちのエミッタ領域７が形成されない残りの部分は間引き部となり、ＩＧＢＴ動作は行われないようになっている。
このように、ＩＧＢＴ部１００の全域をＩＧＢＴ動作部とせずに、部分的に間引き部が備えられた構成とされていても、ダイオード部２００について第１実施形態と同様の構造とすることができる。このような構成としても、第１実施形態と同様の効果を得ることができる。
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１、第２実施形態に対してホール注入低減層２０の形成位置を増加させたものであり、その他については第１、第２実施形態と同様であるため、第１、第２実施形態と異なる部分についてのみ説明する。なお、ここでは第２実施形態に対してホール注入低減層２０の形成位置を増加させた場合について説明するが、第１実施形態に対しても同様の構成を適用できる。
図８に示すように、本実施形態では、第２実施形態と同様、ｐ型領域５の一部が間引き部とされているのに加え、ＩＧＢＴ部１００のうちダイオード部２００の近傍に位置する部分にもホール注入低減層２０を備えた構造としている。つまり、ホール注入低減層２０をＩＧＢＴ部１００側にはみ出すように形成している。具体的には、ＩＧＢＴ部１００のうち、ダイオード部２００との境界位置から６０μｍ以上の位置までホール注入低減層２０を備えている。
第１実施形態のようにＩＧＢＴ部１００にホール注入低減層２０を形成していない場合におけるホール分布、すなわちｐ型領域５の表面から１０μｍの深さでのホール濃度を調べると、図９に示される結果となった。ここでの実験では、半導体基板の板厚、つまり各拡散層を形成する前の状態におけるｎ-型ドリフト層１の厚み（各拡散層の形成後におけるｎ-型ドリフト層１、コレクタ領域３、チャネルｐ型領域５ａ、エミッタ領域７のトータルの厚み）を７５μｍとした。また、ボディｐ型領域５ｃの不純物濃度（ピーク値）を３×１０15ｃｍ-3とした。この図より、ＩＧＢＴ部１００の中でもダイオード部２００の近傍に位置している部分においてホール密度が高まっていることが判る。
上記したように、ダイオード部２００にホール注入低減層２０を形成することによってＩＧＢＴ動作中にダイオード部２００を通じて注入されるホールを低減させ、スイッチング時のＡＣ損失を低減させることが可能となる。しかしながら、実際にはＩＧＢＴ部１００から注入されるホールもＡＣ損失に影響を与え、特にＩＧＢＴ部１００の中でもダイオード部２００の近傍に位置する部分からのホール注入が大きな影響を与える。
このため、本実施形態では、ダイオード部２００よりもホール密度が高くなっている部分、つまりＩＧＢＴ部１００のうち少なくともダイオード部２００との境界位置から６０μｍの位置までホール注入低減層２０を形成している。これにより、ＩＧＢＴ部１００から注入されるホールがＡＣ損失に影響を与えることを抑制することが可能となり、よりＡＣ損失の低減を図ることが可能となる。
なお、参考として、ホール注入低減層２０のはみ出し量を変化させた場合のＡＣ損失とＤＣ損失とを調べると共に、ダイオード部２００での全損失を調べた。その結果、図１０および図１１に示す結果が得られた。図１０に示す結果から、はみ出し量が大きくなる程（はみ出し量１＜はみ出し量２＜はみ出し量３）、性能向上が図れていた。ただし、図１１に示すように、はみ出し量が一定量に至ると、ダイオード部２００での全損失がほぼ一定値に収まっていた。このことから、ホール注入低減層２０をＩＧＢＴ部１００の一部にはみ出すように形成することで、半導体装置の更なる性能向上を図ることが可能になると言える。
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第２、第３実施形態に対してホールストッパ層を備えたものであり、その他については第２、第３実施形態と同様であるため、第２、第３実施形態と異なる部分についてのみ説明する。なお、ここでは第３実施形態に対してホールストッパ層を形成した場合について説明するが、第２実施形態に対しても同様の構成を適用できる。
図１２に示すように、本実施形態でも、第３実施形態と同様、ｐ型領域５の一部を間引き部としているのに加え、ＩＧＢＴ部１００のうちダイオード部２００の近傍に位置する部分にホール注入低減層２０を備えている。さらに、本実施形態では間引き部にホールストッパ層３０を備えている。
ホールストッパ層３０は、間引き部におけるｐ型領域５内に形成されており、ｎ-型ドリフト層１に注入されたホールが間引き部におけるｐ型領域５を介して抜け出ることを抑制するためのｎ型層にて構成されている。ホールストッパ層３０は、トレンチ６の深さ方向において、間引き部におけるｐ型領域５を上下に分割するように形成されており、この上下に分割された各領域が電位的に分離された構成とされている。
このように、ホールストッパ層３０を備えた構造とすることもできる。その場合、ＩＧＢＴ部１００のうちホール注入低減層２０が備えられているダイオード部２００の近傍の位置においては、図１２に示すように、ホールストッパ層３０を形成していなくても構わない。
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態は、第１〜第４実施形態に対してＩＧＢＴ部１００側にはみ出させたホール注入低減層２０の形成位置を具体的に特定したものであり、その他については第１〜４実施形態と同様であるため、第１〜第４実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態に対してホール注入低減層２０の形成位置を増加させた場合について説明するが、第２〜第４実施形態に対しても同様の構成を適用できる。
図１３に示すように、 本実施形態も、第１実施形態と同様、ＩＧＢＴ部１００において、各トレンチゲート構造の間のｐ型領域５の表層部にボディｐ型領域５ｃおよびエミッタ領域７が形成され、すべてがＩＧＢＴ動作部とされている。このような構造において、ＩＧＢＴ部１００のうちダイオード部２００の近傍に位置する部分にもホール注入低減層２０を備えた構造としている。つまり、ホール注入低減層２０をＩＧＢＴ部１００にはみ出すように形成している。具体的には、ボディｐ型領域５ｃの不純物濃度（ピーク値）が６×１０ 15 ｃｍ-3以上とされている構造において、ＩＧＢＴ部１００のうち、ダイオード部２００との境界位置から半導体基板の板厚の１．１倍以上の距離の位置までホール注入低減層２０を備えている。
実験により、ホール注入低減層２０の形成位置は、ボディｐ型領域５ｃの不純物濃度が薄いときには半導体基板の板厚とボディｐ型領域５ｃの不純物濃度に依存し、ボディｐ型領域５ｃの不純物濃度が濃くなると半導体基板の板厚に依存した値になることが確認された。具体的には、ホール注入低減層２０を設けていない構造において、ボディｐ型領域５ｃの不純物濃度Ｐａを変化させて、ホールがどの程度ＩＧＢＴ部１００側にはみ出すかを調べた。つまり、ＩＧＢＴ部１００の方がダイオード部２００よりもキャリア量が多くなる領域を調べ、その領域のＩＧＢＴ部１００とダイオード部２００との境界位置からＩＧＢＴ部１００側へのはみ出し量Ｌ１がどの程度になるかを調べた。ここでは、図１に示す構造のうちダイオード部２００におけるカソード領域４を設けない構造を用いてシミュレーション解析を行い、ホール拡散幅を求めた。そして、図１４に示すように、ＩＧＢＴ部１００のうちダイオード部２００よりもキャリア（ホール密度）が多くなる部分をX、キャリアが少なくなる部分をOとして表して、不純物濃度Ｐａの変化に対するはみ出し量Ｌ１と板厚Ｔ１との比との関係を調べた。その結果、図１５に示す関係となった。
この図に示されるように、ボディｐ型領域５ｃの不純物濃度が６×１０15ｃｍ-3以下のときには、不純物濃度Ｐａに対してＩＧＢＴ部１００とダイオード部２００のキャリアの大小が切り替わるはみ出し量Ｌ１と板厚Ｔ１との比Ｌ１／Ｔ１が変化する。具体的には、不純物濃度Ｐａが多くなるほど、ＩＧＢＴ部１００の方がダイオード部２００よりもキャリアが少なくなる比Ｌ１／Ｔ１の下限値が大きくなる。つまり、不純物濃度Ｐａが多くなるに連れて、はみ出し量Ｌ１が大きくならないとＩＧＢＴ部１００のキャリアがダイオード部２００のキャリアより少なくならない。
しかしながら、ボディｐ型領域５ｃの不純物濃度が６×１０15ｃｍ-3以上になると、不純物濃度Ｐａに対してＩＧＢＴ部１００とダイオード部２００のキャリアの大小が切り替わるはみ出し量Ｌ１と板厚Ｔ１との比Ｌ１／Ｔ１が一定になる。具体的には、ボディｐ型領域５ｃの濃度にかかわらず、比Ｌ１／Ｔ１＝１．１以上であれば、ＩＧＢＴ部１００の方がダイオード部２００よりもキャリアが少なくなる。
これは、ボディｐ型領域５ｃの不純物濃度が薄いときにはホールの拡散が小さくなるが、ある程度濃くなると半導体基板の板厚Ｔ１に依存してボディｐ型領域５ｃの不純物濃度に依らなくなるためである。図１６に示すように、ボディｐ型領域５ｃの不純物濃度が３×１０ 15 ｃｍ-3の際には、半導体基板の板厚Ｔ１の変化に伴ってホール拡散長が大きくなっているものの、板厚Ｔ１に対してホール拡散長が大きくなる割合は、正比例の関係から若干ずれる。これに対して、ボディｐ型領域５ｃの不純物濃度が１×１０ 16 ｃｍ-3や３×１０ 16 ｃｍ-3の際には、板厚Ｔ１に対してホール拡散長が大きくなる割合が正比例の関係となる。そして、いずれの濃度の場合でも、同じ近似直線（板厚をｘ、ホール拡散長をｙとした場合にｙ＝１．１２３８ｘ−１．４２８６の直線）で示される線形の関係となっている。これは、ボディｐ型領域５ｃの不純物濃度が濃くなると、ホールの拡散が飽和するためである。このため、ホール拡散長が板厚Ｔ１に依存することになる。
よって、本実施形態では、ボディｐ型領域５ｃの不純物濃度が６×１０ 15 ｃｍ-3以上とされている構造において、はみ出し量Ｌ１と半導体基板の板厚Ｔ１との比Ｌ１／Ｔ１が１．１倍以上となる関係を満たすようにホール注入低減層２０のはみ出し量Ｌを設定している。つまり、少なくともホールのＩＧＢＴ部１００側へのはみ出し量Ｌ１の長さとなるように、ホール注入低減層２０のはみ出し量Ｌを設定している。これにより、ＩＧＢＴ部１００から注入されるホールがＡＣ損失に影響を与えることを抑制することが可能となり、よりＡＣ損失の低減を図ることが可能となる。
なお、第３実施形態では、半導体基板の板厚Ｔ１を７５μｍとし、ボディｐ型領域５ｃの不純物濃度を３×１０15ｃｍ-3としているが、これは、図１６における点Ａの場合に相当している。この条件は、ボディｐ型領域５ｃの不純物濃度が６×１０15ｃｍ-3以下の場合に相当し、ホール注入低減層２０のはみ出し量Ｌと板厚Ｔ１の比の関係が図１５中の点Ａとなればよい。点Ａでは、ホール注入低減層２０のはみ出し量Ｌと板厚Ｔ１の比Ｌ／Ｔ１＝０．８となっており、板厚Ｔ１＝７５μｍのときであれば、ホール注入低減層２０のはみ出し量Ｌ＝６０μｍあれば良いことが分かる。したがって、第３実施形態では、ホール注入低減層２０のはみ出し量Ｌを６０μｍ以上としており、これによって上記効果を得ることを可能としている。
また、ここでは、ボディｐ型領域５ｃの不純物濃度が６×１０ 15 ｃｍ-3以上とされている構造において、ホール注入低減層２０のはみ出し量Ｌと板厚Ｔ１の比が１．１倍以上となるようにした。これに対して、ボディｐ型領域５ｃの不純物濃度が６×１０ 15 ｃｍ-3以下とされる構造において、図１５におけるボディｐ型領域５ｃの不純物濃度の変化に対する比Ｌ／Ｔ１の関係を表す直線に基づいて、ホール注入低減層２０のはみ出し量Ｌを設定しても良い。具体的には、図１５において、ボディｐ型領域５ｃの不純物濃度をｘ［１×１０15ｃｍ-3］、はみ出し量Ｌ１と板厚Ｔ１との比Ｌ１／Ｔ１をｙとすると、ｙ＝０．１ｘ＋０．５の直線を示す関数式となる。したがって、ホール注入低減層２０のはみ出し量Ｌと板厚Ｔ１との比Ｌ／Ｔ１がこの関数式に示されるｙ（＝Ｌ１／Ｔ１）以上となるように、Ｌ／Ｔ１≧ｙ＝０．１ｘ＋０．５を満たすようにホール注入低減層２０のはみ出し量Ｌを設定すれば良い。
また、第２〜第４実施形態で示したような間引き部を有する構造においては、間引き部においてホールが低注入となることから、よりＩＧＢＴ部１００側の方がダイオード部２００側よりもホール密度が低くなる。したがって、図１５に示した関係よりもホール注入低減層２０のはみ出し量Ｌと板厚Ｔ１との比Ｌ／Ｔ１が低くても、ＩＧＢＴ部１００の方がダイオード部２００よりもキャリアを低減できることになる。よって、本実施形態で説明したように、ボディｐ型領域５ｃの不純物濃度が６×１０ １５ ｃｍ−３以上とされている構造において、ホール注入低減層２０のはみ出し量Ｌと板厚Ｔ１の比が１．１倍以上となるようにすれば、間引き部を有する構造であっても、上記効果が得られる。
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
例えば、上記実施形態においてホール注入低減層２０を含む各部の不純物濃度や厚みの一例を挙げたが、ここに挙げた数値に限るものではなく、適宜変更可能である。つまり、ホール注入低減層２０の不純物濃度について、ｎ-型ドリフト層１の不純物濃度よりも濃く、かつ、不純物濃度ピーク値がアノード領域５ｂの不純物濃度ピーク値よりも低く設定されていれば良い。特に、ホール注入低減層２０については、要求されるＡＣ損失とＤＣ損失との設定に応じて適宜変更され得る。
また、上記実施形態では、ＩＧＢＴ部１００とダイオード部２００のトレンチ６のピッチを変えているが、同じピッチであっても良い。また、ＩＧＢＴ部１００やダイオード部２００内において、トレンチ６のピッチが一定である必要はなく、異なるピッチとされたものがあっても良い。
また、ダイオード部２００にもＩＧＢＴ部１００と同様に、アノード領域５ｂとされるｐ型領域５にエミッタ領域７やボディｐ型領域５ｃが形成された構造とされていても良い。
また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＩＧＢＴを備えた半導体装置を例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＩＧＢＴとしても良い。
１ ｎ-型ドリフト層
３ コレクタ領域
４ カソード領域
５ａ チャネルｐ型領域
５ｂ アノード領域
６ トレンチ
７ エミッタ領域
９ ゲート電極
２０ ホール注入低減層
３０ ホールストッパ層
１００ ＩＧＢＴ部
２００ ダイオード部

Claims (5)

  1. 縦型のＩＧＢＴが形成されたＩＧＢＴ部（１００）と、前記ＩＧＢＴ部に沿って備えられ、ダイオードが形成されたダイオード部（２００）と、を有する半導体装置であって、
    第１導電型のドリフト層（１）と、
    前記ＩＧＢＴ部において、前記ドリフト層の裏面側に形成された第２導電型のコレクタ領域（３）と、
    前記ダイオード部において、前記ドリフト層の裏面側に形成された第１導電型のカソード領域（４）と、
    前記ドリフト層の表面側の表層部において、前記ＩＧＢＴ部および前記ダイオード部の双方に形成された第２導電型領域（５）と、
    前記ＩＧＢＴ部において、複数本並べられ、前記第２導電型領域よりも深く形成されて前記第２導電型領域を複数に分けることで、前記第２導電型領域の少なくとも一部によってチャネル領域（５ａ）を構成するトレンチ（６）と、
    前記ＩＧＢＴ部において、前記チャネル領域の表層部に前記トレンチの側面に沿って形成された第１導電型のエミッタ領域（７）と、
    前記ダイオード部において、前記ドリフト層の上層部に、該ダイオード部における前記第２導電型領域により構成されるアノード領域（５ｂ）よりも深くて低不純物濃度とされ、かつ、前記ドリフト層よりも高不純物濃度とされた第１導電型のホール注入低減層（２０）と、
    前記トレンチの表面に形成されたゲート絶縁膜（８）と、
    前記ゲート絶縁膜の表面に形成されたゲート電極（９）と、
    前記ＩＧＢＴ部において前記第２導電型領域に電気的に接続されると共に、前記アノード領域に電気的に接続された上部電極（１１）と、
    前記ＩＧＢＴ部において前記コレクタ領域に電気的に接続されると共に、前記ダイオード部において前記カソード領域と電気的に接続された下部電極（１２）と、を備え、
    前記ＩＧＢＴ部のうち前記ダイオード部に隣接している部分にも、前記ホール注入低減層が形成され、
    該ホール注入低減層は、前記ダイオード部から前記ＩＧＢＴ部の一部にのみはみ出して形成されていることを特徴とする半導体装置。
  2. 前記ＩＧＢＴ部には、前記トレンチにて複数に分けられた前記第２導電型領域のうち前記チャネル領域ではない部分によって前記エミッタ領域が形成されていない間引き部が構成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記間引き部において、前記トレンチの深さ方向において前記第２導電型領域を上下に分割する第１導電型のホールストッパ層（３０）が形成されていることを特徴とする請求項２に記載の半導体装置。
  4. 前記ＩＧＢＴ部には、前記トレンチにて複数に分けられた前記第２導電型領域のうち前記チャネル領域ではない部分によって前記エミッタ領域が形成されていない間引き部が構成されていると共に、該間引き部において、前記トレンチの深さ方向において前記第２導電型領域を上下に分割する第１導電型のホールストッパ層（３０）が形成されており、
    前記ホールストッパ層は、前記間引き部のうち前記ホール注入低減層が形成されている部分には形成されておらず、前記ホール注入低減層が形成されていない部分に形成されていることを特徴とする請求項１に記載の半導体装置。
  5. 前記ホール注入低減層は、前記トレンチの底部よりも浅く形成されていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
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