CN113287201A - 半导体装置 - Google Patents

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Abstract

提供一种半导体装置，其具备：半导体基板，其包含第一导电型的漂移区；内侧区域，其包含设置于半导体基板的上表面与漂移区之间的第二导电型的基区，以及阱区，其掺杂浓度比基区的掺杂浓度高，且从半导体基板的上表面起设置到比基区的下端深的位置为止，并被配置为在半导体基板的上表面夹着内侧区域，内侧区域具有多个沿半导体基板的上表面的预定的长边方向具有长边，并从半导体基板的上表面到达漂移区的沟槽部，至少一个沟槽部在与阱区不重叠的区域中沿长边方向分离为2个以上的部分沟槽。

Description

半导体装置
技术领域
本发明涉及一种半导体装置。
背景技术
以往，已知具备IGBT(绝缘栅双极型晶体管)和FWD(续流二极管)等半导体元件的半导体装置(例如，参照专利文献1)。
现有技术文献
专利文献
专利文献1：WO2018/105299号
发明内容
技术问题
期望改善半导体装置的开关特性等特性。
技术方案
为了解决上述问题，在本发明的一个方式中，提供具备包含第一导电型的漂移区的半导体基板的半导体装置。半导体装置可以具备包含设置于半导体基板的上表面与漂移区之间的第二导电型的基区的内侧区域。半导体装置可以具备掺杂浓度比基区的掺杂浓度高，且从半导体基板的上表面起设置到比基区的下端深的位置为止，并被配置为在半导体基板的上表面夹着内侧区域的阱区。内侧区域可以具有多个沿半导体基板的上表面的预定的长边方向具有长边，并从半导体基板的上表面到达漂移区的沟槽部。至少一个沟槽部可以在与阱区不重叠的区域中沿长边方向分离为2个以上的部分沟槽。
内侧区域可以具有包含被施加栅极电压的栅极沟槽部的晶体管部、以及包含被施加发射极电压的虚设沟槽部的二极管部。二极管部中的至少一个虚设沟槽部可以具有部分沟槽。
二极管部可以具有被设置为与半导体基板的下表面接触，并且掺杂浓度比漂移区的掺杂浓度高的第一导电型的阴极区。部分沟槽可以在阴极区的上方与其他部分沟槽分离。
二极管部可以具有被设置为在长边方向上相邻的2个部分沟槽之间与半导体基板的上表面接触的第一导电型的第一沟槽间区域。
二极管部可以具有在与半导体基板的上表面的长边方向垂直的方向上夹着第一沟槽间区域的第二导电型的区域。
二极管部可以具有在与半导体基板的上表面的长边方向垂直的方向上夹着第一沟槽间区域的第一导电型的区域。
二极管部可以具有被设置为在长边方向上相邻的2个部分沟槽之间与半导体基板的上表面接触的第二导电型的第二沟槽间区域。第一沟槽间区域可以被配置为比第二沟槽间区域更远离晶体管部。
二极管部可以具有被设置为在长边方向上相邻的2个部分沟槽之间与半导体基板的上表面接触的第二导电型的第二沟槽间区域。
内侧区域可以具有被设置为在长边方向上相邻的2个部分沟槽之间与半导体基板的上表面接触的沟槽间区域。内侧区域可以具有设置于沟槽间区域的下方，并将2个部分沟槽连接的掩埋沟槽。
在排列方向上夹着沟槽间区域而配置的2个沟槽部可以以第一间隔配置。在长边方向上夹着沟槽间区域而配置的2个部分沟槽之间的距离可以比第一间隔小。
内侧区域可以具有包含被施加栅极电压的栅极沟槽部和被施加发射极电压的虚设沟槽部的晶体管部、以及包含虚设沟槽部的二极管部。晶体管部中的至少一个虚设沟槽部可以具有部分沟槽。晶体管部中的至少一个栅极沟槽部可以具有部分沟槽。
应予说明，上述的发明概要并未列举出本发明的全部必要特征。此外，这些特征组的子组合也能够成为发明。
附图说明
图1是示出本发明的一个实施方式的半导体装置100的一例的俯视图。
图2是图1中的区域A的放大图。
图3是示出图2中的b-b截面的一例的图。
图4是示出图1中的c-c截面的一例的图。
图5是示出在半导体基板10的上表面21的、阱区11的配置例的图。
图6是将图5中的区域D放大而得的俯视图。
图7是示出图6中的e-e截面的一例的图。
图8是示出图6中的f-f截面的一例的图。
图9是示出区域D的另一例的图。
图10是图9中的e-e截面的一例。
图11是图9中的f-f截面的一例。
图12是示出e-e截面的另一例的图。
图13是示出f-f截面的另一例的图。
图14是示出俯视时的接触孔54的配置例的图。
图15是示出区域D的另一例的图。
图16是示出区域D的另一例的图。
图17是示出区域D的另一例的图。
图18A是示出在栅极沟槽部40分离为部分沟槽222的情况下的、栅极布线的配置例的图。
图18B是图18A中的g-g截面的一例。
图19A是示出在栅极沟槽部40分离为部分沟槽222的情况下的、栅极布线的另一配置例的图。
图19B是图19A中的g’-g’截面的一例。
图19C是图19A中的g”-g”截面的一例。
图20是示出部分沟槽用布线132的另一配置例的图。
图21是示出图20中的h-h截面的一例的图。
图22是示出图20中的j-j截面的一例的图。
图23是示出部分沟槽用布线132和发射电极52的另一配置例的图。
图24示出图23的例子中的XZ截面的一例。
图25A是示出部分沟槽用布线132和发射电极52的另一配置例的图。
图25B示出图25A的例子中的半导体装置100的XZ截面的一例。
图26是示出区域D的另一结构例的图。
图27A示出了半导体装置100的俯视图。
图27B是示出图27A中的n-n截面和o-o截面的图。
图27C是示出图27A中的n-n截面和o-o截面的另一例的图。
图28A示出了半导体装置100的俯视图。
图28B是示出图28A中的p-p截面和q-q截面的图。
图28C是示出图28A中的p-p截面和q-q截面的另一例的图。
符号说明
10：半导体基板，11：阱区，12：发射区，14：基区，15：接触区，16：蓄积区，18：漂移区，20：缓冲区，21：上表面，22：集电区，23：下表面，24：集电电极，29：直线部分，30：虚设沟槽部，31：前端部，32：虚设绝缘膜，34：虚设导电部，36：绝缘膜，37：保护膜，38：层间绝缘膜，39：直线部分，40：栅极沟槽部，41：前端部，42：栅极绝缘膜，44：栅极导电部，52：发射电极，54、55、57：接触孔，60、61：台面部，70：晶体管部，80：二极管部，81：延长区，82：阴极区，90：边缘终止结构部，92：保护环，94：场板，100：半导体装置，102：端边，112：栅极焊盘，130：外周栅极布线，131：有源侧栅极布线，132：部分沟槽用布线，140：外周阱区，141：有源侧阱区，160：有源部，174：沟道截断环，202：部分沟槽，204：第一沟槽间区域，206：第二沟槽间区域，208：掩埋沟槽，210：等电位面，212：突出部，222：部分沟槽
具体实施方式
以下，通过发明的实施方式对本发明进行说明，但是以下的实施方式并不限定权利要求所涉及的发明。此外，在实施方式中所说明的特征的全部组合并不一定是发明的解决方案所必须的。
在本说明书中，将与半导体基板的深度方向平行的方向上的一侧称为“上”，将另一侧称为“下”。将基板、层或其他部件的两个主面中的一面称为上表面，将另一面称为下表面。“上”和“下”的方向不限于重力方向或安装半导体装置时的方向。
在本说明书中，有时使用X轴、Y轴以及Z轴的正交坐标轴来说明技术事项。正交坐标轴仅确定构成要素的相对位置，并不限定特定的方向。例如，Z轴不限于表示相对于地面的高度方向。应予说明，+Z轴方向和-Z轴方向为彼此反向的方向。在未记载正负而记载为Z轴方向的情况下，是指与+Z轴和-Z轴平行的方向。
在本说明书中，将与半导体基板的上表面和下表面平行的正交轴设为X轴和Y轴。此外，将与半导体基板的上表面和下表面垂直的轴设为Z轴。在本说明书中，有时将Z轴的方向称为深度方向。此外，在本说明书中，有时包括X轴和Y轴在内将与半导体基板的上表面和下表面平行的方向称为水平方向。
在本说明书中，在称为“相同”或“相等”的情况下，也可以包括具有因制造偏差等引起的误差的情况。该误差为例如10％以内。
在本说明书中，将掺杂有杂质的掺杂区的导电型设为P型或N型进行说明。在本说明书中，杂质有时特别指N型的施主和P型的受主中的任一种，有时记载为掺杂剂。在本说明书中，掺杂是指向半导体基板导入施主或受主，设为显示N型的导电型的半导体或显示P型的导电型的半导体。
在本说明书中，掺杂浓度是指热平衡状态下的施主的浓度或受主的浓度。在本说明书中，净掺杂浓度是指以施主浓度为正离子的浓度，以受主浓度为负离子的浓度，并包括电荷的极性在内进行相加而得到的净的浓度。作为一个例子，如果将施主浓度设为ND，将受主浓度设为NA，则任意的位置处的净的净掺杂浓度为ND-NA。
施主具有向半导体供给电子的功能。受主具有从半导体接受电子的功能。施主和受主不限于杂质本身。例如，存在于半导体中的空位(V)、氧(O)和氢(H)结合而成的VOH缺陷作为供给电子的施主发挥功能。
在本说明书中，在记载为P+型或N+型的情况下，是指掺杂浓度比P型或N型的掺杂浓度高，在记载为P-型或N-型的情况下，是指掺杂浓度比P型或N型的掺杂浓度低。另外，在本说明书中，在记载为P++型或N++型的情况下，是指掺杂浓度比P+型或N+型的掺杂浓度高。
在本说明书中，化学浓度是指无论电活化的状态如何而测定的杂质的浓度。化学浓度例如可以通过二次离子质谱法(SIMS)进行测量。上述的净掺杂浓度可以通过电压-电容测定法(CV法)进行测定。另外，可以将通过扩散电阻测定法(SR法)测量的载流子浓度作为净掺杂浓度。通过CV法或SR法测量的载流子浓度可以作为热平衡状态下的值。另外，在N型的区域中，施主浓度充分大于受主浓度，因此，可以将该区域中的载流子浓度作为施主浓度。同样地，在P型的区域中，可以将该区域中的载流子浓度作为受主浓度。
另外，在施主、受主或净掺杂的浓度分布具有峰的情况下，可以将该峰值作为该区域中的施主、受主或净掺杂的浓度。在施主、受主或净掺杂的浓度大致均匀的情况下等，可以将该区域中的施主、受主或净掺杂的浓度的平均值作为施主、受主或净掺杂的浓度。
通过SR法测量的载流子浓度可以低于施主或受主的浓度。在测定扩散电阻时电流所流动的范围中，有时半导体基板的载流子迁移率低于结晶状态的值。载流子迁移率的降低是通过由晶格缺陷等所引起的晶体结构的紊乱(无序)使载流子散乱而产生的。
根据通过CV法或SR法测量的载流子浓度而算出的施主或受主的浓度可以低于表示施主或受主的元素的化学浓度。作为一个例子，在硅的半导体中成为施主的磷或砷的施主浓度或者成为受主的硼(Boron)的受主浓度是它们的化学浓度的99％左右。另一方面，在硅的半导体中成为施主的氢的施主浓度是氢的化学浓度的0.1％～10％程度。
图1是示出本发明的一个实施方式的半导体装置100的一例的俯视图。在图1中，示出了将各部件投影到半导体基板10的上表面的位置。在图1中，仅示出了半导体装置100的一部分部件，并省略了一部分部件。
半导体装置100具备半导体基板10。半导体基板10在俯视时具有端边102。在本说明书中简称为俯视的情况下是指从半导体基板10的上表面侧观察的情况。本例的半导体基板10在俯视时具有彼此相对的两组端边102。在图1中，X轴和Y轴与某一端边102平行。此外，Z轴与半导体基板10的上表面垂直。
在半导体基板10设置有有源部160。有源部160是在半导体装置100动作的情况下在半导体基板10的上表面与下表面之间沿深度方向流通有主电流的区域。在有源部160的上方设置有发射电极，但是在图1中省略。
在有源部160设置有包括IGBT等晶体管元件的晶体管部70和包括续流二极管(FWD)等二极管元件的二极管部80中的至少一方。在图1的例子中，晶体管部70和二极管部80沿着半导体基板10的上表面的预定的排列方向(在本例中为X轴方向)交替地配置。在另一例中，在有源部160也可以仅设置晶体管部70和二极管部80中的一方。
在图1中，在配置有晶体管部70的区域标记符号“I”，在配置有二极管部80的区域标记符号“F”。在本说明书中，有时将在俯视时与排列方向垂直的方向称为延伸方向(在图1中为Y轴方向)。晶体管部70和二极管部80可以分别在延伸方向上具有长边。即，晶体管部70的Y轴方向上的长度比X轴方向上的宽度大。同样地，二极管部80的Y轴方向上的长度比X轴方向上的宽度大。晶体管部70和二极管部80的延伸方向与后述的各沟槽部的长边方向可以相同。
二极管部80在与半导体基板10的下表面接触的区域具有N+型的阴极区。在本说明书中，将设置有阴极区的区域称为二极管部80。即，二极管部80是在俯视时与阴极区重叠的区域。在半导体基板10的下表面，在除阴极区以外的区域可以设置有P+型的集电区。在本说明书中，有时将二极管部80沿Y轴方向延长到后述的栅极布线的延长区81也包含于二极管部80。在延长区81的下表面设置有集电区。
晶体管部70在与半导体基板10的下表面接触的区域具有P+型的集电区。此外，晶体管部70在半导体基板10的上表面侧周期性地配置有N型的发射区、P型的基区、具有栅极导电部以及栅极绝缘膜的栅极结构。
半导体装置100可以在半导体基板10的上方具有一个以上的焊盘。本例的半导体装置100具有栅极焊盘112。半导体装置100也可以具有阳极焊盘、阴极焊盘以及电流检测焊盘等焊盘。各焊盘被配置于端边102的附近。端边102的附近是指俯视时的端边102与发射电极之间的区域。在安装半导体装置100时，各焊盘可以介由导线等布线而连接于外部的电路。
在栅极焊盘112施加有栅极电位。栅极焊盘112电连接于有源部160的栅极沟槽部的导电部。半导体装置100具备将栅极焊盘112与栅极沟槽部连接的栅极布线。在图1中，在栅极布线上标记有斜阴影线。
本例的栅极布线具有外周栅极布线130、以及有源侧栅极布线131。外周栅极布线130在俯视时配置于有源部160与半导体基板10的端边102之间。本例的外周栅极布线130在俯视时包围有源部160。也可以将在俯视时被外周栅极布线130包围的区域设为有源部160。此外，外周栅极布线130与栅极焊盘112连接。外周栅极布线130配置于半导体基板10的上方。外周栅极布线130可以是包含铝等的金属布线。
有源侧栅极布线131设置于有源部160。通过在有源部160设置有源侧栅极布线131，从而能够针对半导体基板10的各区域降低从栅极焊盘112起算的布线长度的偏差。
有源侧栅极布线131与有源部160的栅极沟槽部连接。有源侧栅极布线131配置于半导体基板10的上方。有源侧栅极布线131可以是由掺杂有杂质的多晶硅等半导体形成的布线。有源侧栅极布线131也可以由与外周栅极布线130相同的材料形成。
有源侧栅极布线131可以与外周栅极布线130连接。本例的有源侧栅极布线131被设置为在Y轴方向的大致中央以横穿有源部160的方式沿X轴方向从一侧的外周栅极布线130延伸到另一侧的外周栅极布线130。在有源部160被有源侧栅极布线131分割的情况下，在各个分割区域中，晶体管部70和二极管部80可以沿X轴方向交替地配置。
此外，半导体装置100也可以具备：作为由多晶硅等形成的PN结二极管的未图示的温度感测部、和/或模拟设置于有源部160的晶体管部的动作的未图示的电流检测部。
本例的半导体装置100在有源部160与端边102之间具备边缘终止结构部90。本例的边缘终止结构部90配置于外周栅极布线130与端边102之间。边缘终止结构部90缓和半导体基板10的上表面侧的电场集中。边缘终止结构部90可以具有多个保护环。保护环是与半导体基板10的上表面接触的P型的区域。通过设置多个保护环，能够使有源部160的上表面侧的耗尽层向外侧延伸，并能够提高半导体装置100的耐压。边缘终止结构部90可以还具备包围有源部160而被设置为环状的场板和降低表面电场中的至少一种。
图2是图1中的区域A的放大图。区域A为包括晶体管部70、二极管部80、以及有源侧栅极布线131的区域。本例的半导体装置100具备：设置于半导体基板10的上表面侧的内部的栅极沟槽部40、虚设沟槽部30、阱区11、发射区12、基区14以及接触区15。栅极沟槽部40和虚设沟槽部30分别是沟槽部的一例。此外，本例的半导体装置100具备设置于半导体基板10的上表面的上方的发射电极52和有源侧栅极布线131。发射电极52和有源侧栅极布线131彼此分离地设置。
在发射电极52和有源侧栅极布线131与半导体基板10的上表面之间设置有层间绝缘膜，但是在图1中省略。在本例的层间绝缘膜以贯通该层间绝缘膜的方式设置有接触孔54。在图2中，在各个接触孔54标记有斜阴影线。
发射电极52设置于栅极沟槽部40、虚设沟槽部30、阱区11、发射区12、基区14以及接触区15的上方。发射电极52通过接触孔54而与半导体基板10的上表面的发射区12、接触区15以及基区14接触。此外，发射电极52通过设置于层间绝缘膜的接触孔而与虚设沟槽部30内的虚设导电部连接。发射电极52可以在虚设沟槽部30的Y轴方向上的前端与虚设沟槽部30的虚设导电部连接。
有源侧栅极布线131通过设置于层间绝缘膜的接触孔而与栅极沟槽部40连接。有源侧栅极布线131可以在栅极沟槽部40的Y轴方向上的前端部41与栅极沟槽部40的栅极导电部连接。有源侧栅极布线131不与虚设沟槽部30内的虚设导电部连接。
发射电极52由包含金属的材料形成。在图2中，示出了设置发射电极52的范围。例如，发射电极52的至少一部分区域由铝或铝-硅合金形成。发射电极52可以在由铝等形成的区域的下层具有由钛和/或钛化合物等形成的势垒金属。进一步地，在接触孔内，可以具有以与势垒金属和铝等接触的方式埋入钨等而形成的插塞。
阱区11被设置为与有源侧栅极布线131重叠。阱区11被设置为在与有源侧栅极布线131不重叠的范围也以预定的宽度延伸。本例的阱区11被设置为从接触孔54的Y轴方向的端部向有源侧栅极布线131侧远离。阱区11是掺杂浓度比基区14的掺杂浓度高的第二导电型的区域。本例的基区14为P-型，阱区11为P+型。此外，阱区11从半导体基板10的上表面起形成到比基区14的下端更深的位置为止。
晶体管部70和二极管部80分别具有沿排列方向排列有多个的沟槽部。在本例的晶体管部70沿着排列方向交替地设置有一个以上的栅极沟槽部40、以及一个以上的虚设沟槽部30。在本例的二极管部80沿着排列方向设置有多个虚设沟槽部30。在本例的二极管部80未设置有栅极沟槽部40。
本例的栅极沟槽部40可以具有沿着与排列方向垂直的延伸方向延伸的两个直线部分39(沿着延伸方向为直线状的沟槽的部分)、以及连接两个直线部分39的前端部41。图2中的延伸方向为Y轴方向。
前端部41的至少一部分优选在俯视时设置为曲线状。通过前端部41将两个直线部分39的Y轴方向上的端部彼此连接，从而能够缓和在直线部分39的端部的电场集中。
在晶体管部70中，虚设沟槽部30设置于栅极沟槽部40的各个直线部分39之间。在各个直线部分39之间可以设置有一根虚设沟槽部30，也可以设置有多根虚设沟槽部30。虚设沟槽部30可以具有沿延伸方向延伸的直线形状，也可以与栅极沟槽部40同样地，具有直线部分29和前端部31。图2所示的半导体装置100包括不具有前端部31的直线形状的虚设沟槽部30、以及具有前端部31的虚设沟槽部30这两者。
阱区11的扩散深度可以比栅极沟槽部40和虚设沟槽部30的深度深。栅极沟槽部40和虚设沟槽部30的Y轴方向的端部在俯视时设置于阱区11。即，在各沟槽部的Y轴方向的端部，各沟槽部的深度方向的底部被阱区11覆盖。由此，能够缓和在各沟槽部的该底部的电场集中。
在排列方向上在各沟槽部之间设置有台面部。台面部是指在半导体基板10的内部被沟槽部所夹的区域。作为一例，台面部的上端为半导体基板10的上表面。台面部的下端的深度位置与沟槽部的下端的深度位置相同。本例的台面部被设置为被在X轴方向上邻接的沟槽部所夹，并在半导体基板10的上表面沿着沟槽在延伸方向(Y轴方向)上延伸。在本例中，在晶体管部70设置有台面部60，在二极管部80设置有台面部61。在本说明书中，在简称为台面部的情况下，是指各个台面部60和台面部61。
在各个台面部设置有基区14。将在台面部中在半导体基板10的上表面露出的基区14中的被配置为最接近有源侧栅极布线131的区域设为基区14-e。在图2中，示出了配置于各个台面部的延伸方向上的一侧的端部的基区14-e，但是在各个台面部的另一侧的端部也配置有基区14-e。在各个台面部可以在俯视时被基区14-e所夹的区域设置第一导电型的发射区12和第二导电型的接触区15中的至少一方。本例的发射区12为N+型，接触区15为P+型。发射区12和接触区15在深度方向上可以设置于基区14与半导体基板10的上表面之间。
晶体管部70的台面部60具有在半导体基板10的上表面露出的发射区12。发射区12被设置为与栅极沟槽部40接触。与栅极沟槽部40接触的台面部60可以设置有在半导体基板10的上表面露出的接触区15。
台面部60中的接触区15和发射区12分别被设置为从X轴方向上的一侧的沟槽部到另一侧的沟槽部。作为一例，台面部60的接触区15和发射区12沿着沟槽部的延伸方向(Y轴方向)而交替地配置。
在另一例中，台面部60的接触区15和发射区12可以沿着沟槽部的延伸方向(Y轴方向)而被设置为条纹状。例如在与沟槽部接触的区域设置有发射区12，在被发射区12所夹的区域设置有接触区15。
在二极管部80的台面部61未设置有发射区12。在台面部61的上表面可以设置有基区14和接触区15。在台面部61的上表面被基区14-e所夹的区域可以以与各个基区14-e接触的方式设置有接触区15。在台面部61的上表面被接触区15所夹的区域可以设置有基区14。基区14可以配置于被接触区15所夹的整个区域。
在各个台面部的上方设置有接触孔54。接触孔54配置于被基区14-e所夹的区域。本例的接触孔54设置于接触区15、基区14以及发射区12的各区域的上方。接触孔54不设置于与基区14-e和阱区11对应的区域。接触孔54可以配置于台面部60的排列方向(X轴方向)上的中央。
在二极管部80中，在与半导体基板10的下表面邻接的区域设置有N+型的阴极区82。在半导体基板10的下表面，在未设置有阴极区82的区域可以设置P+型的集电区22。在图2中，用虚线示出了阴极区82和集电区22之间的边界。
阴极区82被配置为在Y轴方向上远离阱区11。由此，能够确保掺杂浓度较高且形成到深的位置为止的P型的区域(阱区11)与阴极区82之间的距离，而提高耐压。本例的阴极区82的Y轴方向上的端部被配置为比接触孔54的Y轴方向上的端部更远离阱区11。在另一例中，阴极区82的Y轴方向上的端部也可以配置于阱区11与接触孔54之间。
图3是示出图2中的b-b截面的一例的图。b-b截面是通过发射区12和阴极区82的XZ面。本例的半导体装置100在该截面中具有：半导体基板10、层间绝缘膜38、发射电极52以及集电电极24。层间绝缘膜38设置于半导体基板10的上表面。层间绝缘膜38是包含添加有硼或磷等杂质的硅酸盐玻璃等的绝缘膜、热氧化膜以及其他绝缘膜中的至少一层的膜。在层间绝缘膜38设置有在图2中说明的接触孔54。
发射电极52设置于层间绝缘膜38的上方。发射电极52通过层间绝缘膜38的接触孔54而与半导体基板10的上表面21接触。集电电极24设置于半导体基板10的下表面23。发射电极52和集电电极24由铝等金属材料形成。在本说明书中，将连结发射电极52和集电电极24的方向(Z轴方向)称为深度方向。
半导体基板10具有N-型的漂移区18。漂移区18分别设置于晶体管部70和二极管部80。
在晶体管部70的台面部60，从半导体基板10的上表面21侧起依次设置有N+型的发射区12和P-型的基区14。在基区14的下方设置有漂移区18。在台面部60可以设置有N+型的蓄积区16。蓄积区16配置于基区14与漂移区18之间。
发射区12在半导体基板10的上表面21露出，并且被设置为与栅极沟槽部40接触。发射区12可以与台面部60的两侧的沟槽部接触。发射区12的掺杂浓度比漂移区18的掺杂浓度高。
基区14设置于发射区12的下方。本例的基区14被设置为与发射区12接触。基区14可以与台面部60的两侧的沟槽部接触。
蓄积区16设置于基区14的下方。蓄积区16是掺杂浓度比漂移区18的掺杂浓度高的N+型的区域。通过在漂移区18与基区14之间设置高浓度的蓄积区16，从而能够提高载流子注入增强效应(IE效应)，而降低导通电压。蓄积区16可以设置为覆盖各台面部60中的基区14的整个下表面。
在二极管部80的台面部61以与半导体基板10的上表面21接触的方式设置有P-型的基区14。在基区14的下方设置有漂移区18。在台面部61中，也可以在基区14的下方设置有蓄积区16。通过在二极管部80设置蓄积区16，从而在二极管部80的导通时，抑制空穴从基区14向漂移区18注入。因此，改善开关特性。
在晶体管部70和二极管部80中均可以在漂移区18下设置有N+型的缓冲区20。缓冲区20的掺杂浓度比漂移区18的掺杂浓度高。缓冲区20具有施主浓度比漂移区18的施主浓度高的1个或多个施主浓度峰。多个施主浓度峰配置于半导体基板10的深度方向上的不同位置。缓冲区20的施主浓度峰可以是例如氢(质子)或磷的浓度峰。缓冲区20可以作为防止从基区14的下端扩展的耗尽层到达P+型的集电区22和N+型的阴极区82的场截止层而发挥功能。
在晶体管部70中，在缓冲区20下设置有P+型的集电区22。集电区22的受主浓度比基区14的受主浓度高。集电区22可以包含与基区14相同的受主，也可以包含与基区14不同的受主。集电区22的受主为例如硼。
在二极管部80中，在缓冲区20下设置有N+型的阴极区82。阴极区82的施主浓度比漂移区18的施主浓度高。阴极区82的施主为例如氢或磷。应予说明，成为各区域的施主和受主的元素不限于上述的例子。集电区22和阴极区82在半导体基板10的下表面23露出，并与集电电极24连接。集电电极24可以与半导体基板10的整个下表面23接触。发射电极52和集电电极24由铝等金属材料形成。
在半导体基板10的上表面21侧设置有一个以上的栅极沟槽部40和一个以上的虚设沟槽部30。各沟槽部从半导体基板10的上表面21起贯通基区14而到达漂移区18。在设置有发射区12、接触区15和蓄积区16中的至少一个的区域中，各沟槽部还贯通这些掺杂区而到达漂移区18。沟槽部贯通掺杂区并不限于以在形成掺杂区之后形成沟槽部的顺序进行制造而得。在形成沟槽部之后，在沟槽部之间形成掺杂区也包含于沟槽部贯通掺杂区中。
如上所述，在晶体管部70设置有栅极沟槽部40和虚设沟槽部30。在二极管部80设置有虚设沟槽部30，并未设置栅极沟槽部40。在本例中，二极管部80与晶体管部70之间的在X轴方向上的边界是阴极区82与集电区22之间的边界。
栅极沟槽部40具有设置于半导体基板10的上表面21的栅极沟槽、栅极绝缘膜42以及栅极导电部44。栅极绝缘膜42被设置为覆盖栅极沟槽的内壁。栅极绝缘膜42可以通过将栅极沟槽的内壁的半导体氧化或氮化而形成。栅极导电部44在栅极沟槽的内部设置于比栅极绝缘膜42更靠内侧的位置。即，栅极绝缘膜42将栅极导电部44与半导体基板10绝缘。栅极导电部44由多晶硅等导电材料形成。
栅极导电部44在深度方向上可以设置得比基区14长。该截面中的栅极沟槽部40在半导体基板10的上表面21被层间绝缘膜38所覆盖。栅极导电部44电连接于栅极布线。如果在栅极导电部44施加预定的栅极电压，则在基区14中的与栅极沟槽部40接触的界面的表层形成由电子的反型层形成的沟道。
虚设沟槽部30在该截面中可以具有与栅极沟槽部40相同的结构。虚设沟槽部30具有设置于半导体基板10的上表面21的虚设沟槽、虚设绝缘膜32以及虚设导电部34。虚设导电部34电连接于发射电极52。虚设绝缘膜32被设置为覆盖虚设沟槽的内壁。虚设导电部34设置于虚设沟槽的内部，并且设置于比虚设绝缘膜32更靠内侧的位置。虚设绝缘膜32将虚设导电部34与半导体基板10绝缘。虚设导电部34可以由与栅极导电部44相同的材料形成。例如虚设导电部34由多晶硅等导电材料形成。虚设导电部34在深度方向上可以具有与栅极导电部44相同的长度。虚设导电部34与发射电极52电连接。即，在虚设导电部34施加有发射极电压。
本例的栅极沟槽部40和虚设沟槽部30在半导体基板10的上表面21被层间绝缘膜38所覆盖。应予说明，虚设沟槽部30和栅极沟槽部40的底部可以为向下侧凸起的曲面状(在截面中为曲线状)。
图4是示出图1中的c-c截面的一例的图。c-c截面是通过边缘终止结构部90、晶体管部70以及二极管部80的XZ面。晶体管部70和二极管部80的结构与在图2和图3中说明的晶体管部70和二极管部80的结构相同。在图4中，简化示出栅极沟槽部40和虚设沟槽部30的结构。
在半导体基板10中，在边缘终止结构部90和晶体管部70之间设置有阱区11。阱区11是与半导体基板10的上表面21接触的P+型的区域。阱区11可以设置到比栅极沟槽部40和虚设沟槽部30的下端更深的位置为止。栅极沟槽部40和虚设沟槽部30的一部分可以配置于阱区11的内部。
在半导体基板10的上表面21可以设置有覆盖阱区11的层间绝缘膜38。在层间绝缘膜38的上方设置有发射电极52和外周栅极布线130等电极和布线。发射电极52被设置为从有源部160的上方延伸到阱区11的上方。发射电极52可以介由设置于层间绝缘膜38的接触孔与阱区11连接。
外周栅极布线130配置于发射电极52与边缘终止结构部90之间。发射电极52和外周栅极布线130被配置为彼此分离，但是在图4中省略了发射电极52与外周栅极布线130之间的间隙。外周栅极布线130通过层间绝缘膜38与阱区11电绝缘。
在边缘终止结构部90设置有多个保护环92、多个场板94以及沟道截断环(channelstopper)174。在边缘终止结构部90中，在与下表面23接触的区域可以设置有集电区22。各保护环92可以以在上表面21包围有源部160的方式设置。多个保护环92可以具有使在有源部160产生的耗尽层向半导体基板10的外侧扩展的功能。由此，能够防止半导体基板10内部的电场集中，并能够提高半导体装置100的耐压。
本例的保护环92是在上表面21附近通过离子注入而形成的P+型的半导体区。保护环92的底部的深度可以比栅极沟槽部40和虚设沟槽部30的底部的深度深。保护环92的底部的深度可以与阱区11的底部的深度相同，也可以与阱区11的底部的深度不同。
保护环92的上表面被层间绝缘膜38覆盖。场板94由铝等金属或多晶硅等导电材料形成。场板94也可以由AlSi、AlSiCu等金属合金形成。场板94可以由与外周栅极布线130或发射电极52相同的材料形成。场板94设置于层间绝缘膜38上。本例的场板94通过设置于层间绝缘膜38的贯通孔而与保护环92连接。
沟道截断环174被设置为在半导体基板10的端边102附近的上表面21和侧壁露出。沟道截断环174是掺杂浓度比漂移区18的掺杂浓度高的N型的区域。沟道截断环174具有使在有源部160产生的耗尽层在半导体基板10的端边102附近终止的功能。应予说明，场板94、外周栅极布线130和发射电极52中的至少一部分由聚酰亚胺或氮化膜等保护膜覆盖，但是在本说明书的附图中有时将保护膜省略。
图5是示出在半导体基板10的上表面21的、阱区11的配置例的图。在图5中省略了栅极布线。本例的阱区11具有外周阱区140和有源侧阱区141。外周阱区140在俯视时配置于有源部160与半导体基板10的端边102之间。本例的外周阱区140在俯视时包围有源部160。也可以将在俯视时被外周阱区140包围的区域设为有源部160。此外，可以将外周阱区140与端边102之间的区域设为边缘终止结构部90。
外周阱区140可以与图1所示的外周栅极布线130在Z轴方向上重叠。
本例的外周阱区140沿着外周栅极布线130而设置。外周阱区140可以设置于在俯视时比外周栅极布线130更广的范围。即，可以在俯视时整个外周栅极布线130与外周阱区140重叠。外周阱区140可以与栅极焊盘112等各个焊盘在Z轴方向上重叠。外周阱区140可以设置于在俯视时比栅极焊盘112更广的范围。即，可以在俯视时各个焊盘整个与外周阱区140重叠。
有源侧阱区141设置于有源部160。有源侧阱区141可以与有源侧栅极布线131在Z轴方向上重叠。本例的有源侧阱区141沿着有源侧栅极布线131而设置。有源侧阱区141可以设置于在俯视时比有源侧栅极布线131更广的范围。即，可以在俯视时整个有源侧栅极布线131与有源侧阱区141重叠。有源侧阱区141的掺杂浓度可以与外周阱区140的掺杂浓度相同。有源侧阱区141的下端的深度位置可以与外周阱区140的下端的深度位置相同。
有源侧阱区141可以与外周阱区140连接。本例的有源侧阱区141被设置为在有源部160的Y轴方向的大致中央以横穿有源部160的方式沿X轴方向从一侧的外周阱区140延伸到另一侧的外周阱区140。
在本说明书中，将在俯视时被阱区11(在本例中包括外周阱区140和有源侧阱区141)所夹的区域称为内侧区域。即，在俯视时的任一方向上夹在阱区11之间的点包含于内侧区域。但是，在内侧区域中不包含阱区11本身。即，即使存在在俯视时被阱区11所夹的阱区11，该阱区11也不包含于内侧区域。在图5的例子中，有源部160中的除了有源侧阱区141以外的区域相当于内侧区域。
图6是将图5中的区域D放大而得的俯视图。区域D是内侧区域的一部分。在本例的区域D包括晶体管部70和二极管部80。如上所述，在内侧区域具有沿预定的长边方向(在图6中为Y轴方向)具有长边，并且从半导体基板10的上表面21到达漂移区18的多个沟槽部。在图2等中说明的栅极沟槽部40和虚设沟槽部30为沟槽部的一例。
至少一个沟槽部在与阱区11不重叠的内侧区域中，沿Y轴方向分离为2个以上的部分沟槽。在图6的例子中，二极管部80中的虚设沟槽部30分离为部分沟槽202。部分沟槽202是在与Y轴平行的直线上配置有该部分沟槽202和其他部分沟槽202的沟槽。该部分沟槽202和其他部分沟槽202均可以沿Y轴方向具有长边。可以二极管部80中的一部分虚设沟槽部30分离为部分沟槽202，也可以所有的虚设沟槽部30都分离为部分沟槽202。在另一例中，可以晶体管部70中的虚设沟槽部30分离为部分沟槽，也可以晶体管部70中的栅极沟槽部40分离为部分沟槽。此外，也可以二极管部80中的虚设沟槽部30、晶体管部70中的栅极沟槽部40、以及晶体管部70中的虚设沟槽部30中的2种以上的沟槽部分离为部分沟槽。
将在俯视时部分沟槽之间的区域称为沟槽间区域。沟槽间区域是在半导体基板10中与上表面21接触的区域。在本例中，在部分沟槽202之间设置有第一沟槽间区域204。第一沟槽间区域204是N型的区域。第一沟槽间区域204的Y轴方向的两端与部分沟槽202接触，X轴方向的两端与台面部61接触。在本例的台面部61的上表面设置有基区14。即，第一沟槽间区域204在半导体基板10的上表面21夹在基区14之间。第一沟槽间区域204的X轴方向上的宽度可以与虚设沟槽部30的X轴方向上的宽度相同，也可以比虚设沟槽部30的X轴方向上的宽度小。
本例的部分沟槽202在阴极区82(参照图2和图3)的上方与其他部分沟槽202分离。即，第一沟槽间区域204配置于阴极区82的上方。
通过在二极管部80设置N型的第一沟槽间区域204，从而在二极管部80的上表面侧变得容易抽取电子。在二极管部80的导通时，作为少数载流子的空穴从作为阳极区发挥功能的基区14注入到漂移区18。此外，作为多数载流子的电子从阴极区82注入到漂移区18。
被注入的电子与空穴复合而消失。但是，一部分电子到达第一沟槽间区域204并被抽取到发射电极52。因此，漂移区18中的电子浓度下降，抑制来自基区14的空穴注入。因此，在二极管部80的反向恢复时，缩短从漂移区18抽取空穴的期间，并改善开关特性。此外，在二极管部80的反向恢复时，能够从第一沟槽间区域204注入电子，因此，能够缓和急剧的电场变化。因此，通过设置第一沟槽间区域204，从而能够抑制反向恢复损耗、浪涌的发生等。应予说明，在如本例那样将二极管部80中的虚设沟槽部30在Y轴方向上分离为2个以上的部分沟槽202的情况下，也可以不设置该虚设沟槽部30的前端部31，而设为直线形状的虚设沟槽部30。
图7是示出图6中的e-e截面的一例的图。e-e截面是通过第一沟槽间区域204的XZ面。第一沟槽间区域204被设置为与半导体基板10的上表面21接触。第一沟槽间区域204在半导体基板10的上表面21与发射电极52连接。由此，能够介由第一沟槽间区域204将电子抽取到发射电极52。
本例的第一沟槽间区域204被基区14包围。即，在第一沟槽间区域204与蓄积区16和漂移区18之间设置有基区14。由此，防止第一沟槽间区域204与蓄积区16或漂移区18直接地连接。
第一沟槽间区域204可以设置到与发射区12相同的深度为止。由此，易于利用共同的工序形成发射区12和第一沟槽间区域204。在另一例中，第一沟槽间区域204可以设置到比发射区12浅的位置为止，也可以设置到比发射区12深的位置为止。
第一沟槽间区域204可以是与漂移区18相同的掺杂浓度。第一沟槽间区域204的掺杂浓度可以比漂移区18的掺杂浓度高，也可以比漂移区18的掺杂浓度低。第一沟槽间区域204可以是与发射区12相同的掺杂浓度。由此，易于利用共同的工序形成发射区12和第一沟槽间区域204。第一沟槽间区域204的掺杂浓度可以比发射区12的掺杂浓度高，也可以比发射区12的掺杂浓度低。
在图7中，利用虚线示出了预定的电压的等电位面210。在图7中，省略了晶体管部70的一部分区域中的等电位面210。等电位面210在虚设沟槽部30和栅极沟槽部40的下方向半导体基板10的下表面23侧突出。此外，等电位面210在台面部60和台面部61中向半导体基板10的上表面21侧突出。因此，如果X轴方向上的沟槽部的间隔大，则等电位面210向上表面21侧突出得大，电场易于集中。
在e-e截面中，在X轴方向上夹着第一沟槽间区域204的2个虚设沟槽部30的第一间隔W1变大。但是，如图6所示，第一沟槽间区域204在Y轴方向上被2个部分沟槽202所夹。部分沟槽202的Y轴方向上的距离D(参照图6)优选比第一间隔W1小。距离D相当于第一沟槽间区域204的Y轴方向上的长度。通过部分沟槽202，等电位面210被向下表面23侧压低。由此，在第一沟槽间区域204的下方，在等电位面210设置有向下表面23侧突出的突出部212。由此，能够缓和第一沟槽间区域204的下方附近的电场集中。应予说明，突出部212的朝向下表面23侧的突出量可以比沟槽部正下方的等电位面210的朝向下表面23侧的突出量小。
如图6所示，将在X轴方向上与部分沟槽202相邻的沟槽部与部分沟槽202之间的间隔设为第二间隔W2。第二间隔W2相当于在X轴方向上与第一沟槽间区域204相邻的台面部61的X轴方向上的宽度。部分沟槽202之间的距离D可以为第二间隔W2的2倍以下。距离D也可以为第二间隔W2以下。通过减小距离D，从而能够增大等电位面210中的突出部212的突出幅度。由此，能够使突出部212的下端位置接近沟槽部的下方的等电位面210的深度位置。由此，能够缓和由于设置第一沟槽间区域204而产生的电场集中。
如图6所示，将部分沟槽202在X轴方向上的宽度设为宽度W3。距离D可以为宽度W3的2倍以下，也可以为宽度W3以下。
图8是示出图6中的f-f截面的一例的图。f-f截面是通过部分沟槽202和第一沟槽间区域204的YZ面。第一沟槽间区域204在阴极区82的上方与半导体基板10的上表面21接触。在层间绝缘膜38设置有使各个部分沟槽202的虚设导电部34露出的接触孔54以及使各个第一沟槽间区域204露出的接触孔54。
在本例中，层间绝缘膜38被设置为覆盖部分沟槽202与第一沟槽间区域204之间的边界。在另一例中，接触孔54可以跨越部分沟槽202和第一沟槽间区域204而连续地设置。即，在部分沟槽202与第一沟槽间区域204之间的边界也可以不设置层间绝缘膜38。发射电极52通过接触孔54与各个部分沟槽202以及各个第一沟槽间区域204连接。
在第一沟槽间区域204与漂移区18之间设置有基区14。在本例中，在基区14与漂移区18之间设置有蓄积区16。部分沟槽202的下端的深度可以与图7等所示的虚设沟槽部30和栅极沟槽部40的下端的深度相同。
本例的半导体装置100中的各沟槽部能够通过在半导体基板10的上表面21设置预定的形状的掩模并对上表面21进行各向异性蚀刻而形成。这里，通过利用掩模覆盖应形成第一沟槽间区域204的区域，从而能够使虚设沟槽部30在Y轴方向上分离。
通过对由各向异性蚀刻形成的沟槽的侧面和底面进行热氧化，从而形成栅极绝缘膜42和虚设绝缘膜32。然后，使多晶硅等导电材料在沟槽内沉积，形成栅极导电部44和虚设导电部34。
在除去残留在半导体基板10的上表面21的不需要的掩模、氧化膜、多晶硅等之后形成层间绝缘膜38。半导体基板10的内部的各掺杂区的至少一部分可以在形成各沟槽部之前形成，也可以在形成各沟槽部之后形成。
接下来，在层间绝缘膜38形成接触孔54。接下来，在层间绝缘膜38上和接触孔54中形成发射电极52。由此，发射电极52与基区14、发射区12、接触区15以及第一沟槽间区域204接触。在接触孔54的内部可以填充钨。由此，能够容易地在细微的接触孔54的内部形成发射电极52。
接下来，可以对半导体基板10的下表面23侧进行研磨来调整半导体基板10的厚度。可以在调整半导体基板10的厚度之后，形成缓冲区20、集电区22以及阴极区82等掺杂区。可以在形成下表面23侧的掺杂区之后，在下表面23形成集电电极24。
此外，半导体装置100还可以在半导体基板10的上表面21侧具有调整载流子的寿命的寿命调整区。半导体基板10的上表面21侧是指半导体基板10的深度方向上的中央与上表面21之间的区域。此外，寿命调整区是深度方向上的寿命分布显示极小值的区域。寿命调整区中的空位型缺陷可以以密度比其他区域中的空位型缺陷的密度高的方式分布。空位型缺陷能够通过照射氦、质子等粒子而形成于寿命调整区。通过空位型缺陷与载流子复合，从而缩短载流子的寿命。
通过设置寿命调整区，从而能够进一步改善二极管部80的开关特性。在另一例中，半导体装置100可以在半导体基板10的上表面21侧不具有寿命调整区。即使不设置寿命调整区，也能够通过设置第一沟槽间区域204而改善二极管部80的开关特性。此外，通过不设置寿命调整区，从而能够抑制由照射氦等引起的对绝缘膜或基区14等的损伤。
图9是示出区域D的另一例的图。在本例中与在图6至图8中说明的例子的不同之处在于，设置P型的第二沟槽间区域206来代替第一沟槽间区域204。其他结构可以与在图6至图8中说明的例子相同。
对于第二沟槽间区域206而言，除了导电型和掺杂浓度以外，可以与第一沟槽间区域204相同。通过设置P型的第二沟槽间区域206，从而能够增加作为二极管而发挥功能的区域。
第二沟槽间区域206的掺杂浓度可以比基区14的掺杂浓度低。在该情况下，能够抑制来自第二沟槽间区域206的空穴的注入量。第二沟槽间区域206也可以是与基区14相同的掺杂浓度。在该情况下，能够容易地形成第二沟槽间区域206。第二沟槽间区域206的掺杂浓度也可以比基区14的掺杂浓度高。
图10是图9中的e-e截面的一例。本例的半导体装置100相对于在图7中说明的例子，不同之处在于具备第二沟槽间区域206来代替第一沟槽间区域204。其他结构可以与图7的例子相同。在本例中，也能够缓和第二沟槽间区域206的下方附近的电场集中。
图11是图9中的f-f截面的一例。本例的半导体装置100相对于在图8中说明的例子，不同之处在于具备第二沟槽间区域206来代替第一沟槽间区域204。其他结构可以与图8的例子相同。
图12是示出e-e截面的另一例的图。本例的半导体装置100相对于图7或图10所示的例子，不同之处在于还具备掩埋沟槽208。其他结构可以与图7或图10的例子相同。在图12中，对在图7的例子中设置了掩埋沟槽208的结构进行说明。
掩埋沟槽208设置于沟槽间区域的下方。在本例中，对作为沟槽间区域而设置有第一沟槽间区域204的例子进行说明。掩埋沟槽208可以设置到与在X轴方向上相邻的虚设沟槽部30相同的深度为止。即，掩埋沟槽208的下端的Z轴方向上的位置与虚设沟槽部30的下端的Z轴方向上的位置可以相同。
通过设置掩埋沟槽208，从而能够使等电位面210的突出部212的位置与其他虚设沟槽部30的下方的等电位面210的位置等同。由此，能够缓和第一沟槽间区域204的下方的电场集中。掩埋沟槽208可以设置到比相邻的虚设沟槽部30深的位置为止，也可以设置得比相邻的虚设沟槽部30浅。
掩埋沟槽208可以被配置为与第一沟槽间区域204分离。在该情况下，在掩埋沟槽208与第一沟槽间区域204之间可以设置有基区14。在掩埋沟槽208与第一沟槽间区域204之间也可以设置有基区14和蓄积区16。在另一例中，掩埋沟槽208可以与第一沟槽间区域204接触。即，掩埋沟槽208的上端可以与第一沟槽间区域204的下端接触。
图13是示出f-f截面的另一例的图。本例的半导体装置100相对于图8或图11所示的例子，不同之处在于还具备掩埋沟槽208。其他结构可以与图8或图11的例子相同。在图13中，对在图8的例子中设置了掩埋沟槽208的结构进行说明。
掩埋沟槽208设置于在Y轴方向上相邻的2个部分沟槽202之间。掩埋沟槽208连接2个部分沟槽202。掩埋沟槽208的虚设导电部34可以利用与部分沟槽202的虚设导电部34相同的材料而连续地设置。掩埋沟槽208的虚设绝缘膜32可以利用与部分沟槽202的虚设绝缘膜32相同的材料而连续地设置。在图13中，利用虚线示出部分沟槽202与掩埋沟槽208之间的边界，但是部分沟槽202与掩埋沟槽208可以连续地设置。
通过这样的结构，能够抑制电场集中，并且改善开关特性。本例的掩埋沟槽208和部分沟槽202能够如下所述地形成。首先，在半导体基板10形成虚设沟槽部30。接下来，在形成掩埋沟槽208的区域，去除虚设沟槽部30的上侧部分。在去除了虚设沟槽部30的上侧部分的区域，通过外延生长而形成硅等的半导体层。在形成的半导体层形成基区14和第一沟槽间区域204。由此，能够形成掩埋沟槽208和部分沟槽202。
图14是示出俯视时的接触孔54的配置例的图。在图14中示出了二极管部80的一部分。接触孔54设置于台面部61的上方。台面部61的接触孔54可以沿Y轴方向具有长边。此外，接触孔54还设置于沟槽间区域的上方。在本例中，对作为沟槽间区域而设置有第一沟槽间区域204的例子进行说明。
设置于第一沟槽间区域204的接触孔54可以与台面部61的接触孔54连接。在俯视时，接触孔54可以包围部分沟槽202。
此外，接触孔54还设置于部分沟槽202的虚设导电部34的上方。在各个接触孔54的上方设置有发射电极52。发射电极52通过接触孔54与半导体基板10的上表面接触。
图15是示出区域D的另一例的图。在本例中，二极管部80的结构与在图1至图14中说明的例子不同。晶体管部70的结构可以与在图1至图14中说明的例子相同。
在本例的二极管部80中，部分沟槽202和沟槽间区域的配置与在图1至图14中说明的例子不同。在本例中，对作为沟槽间区域而设置有第一沟槽间区域204的例子进行说明。
在图6等所示的例子中，在沿X轴方向相邻的虚设沟槽部30中，第一沟槽间区域204的Y轴方向上的位置不同。即，各个第一沟槽间区域204被配置为在X轴方向上与部分沟槽202对置。在本例中，在沿X轴方向相邻的虚设沟槽部30中，第一沟槽间区域204的Y轴方向上的位置相同。即，各个第一沟槽间区域204被配置为在X轴方向上与另一第一沟槽间区域204对置。
在X轴方向上相邻的2个第一沟槽间区域204之间设置有台面部61。在整个台面部61设置有基区14的情况下，在X轴方向上相邻的2个第一沟槽间区域204之间设置有基区14。
在台面部61可以形成有除了基区14以外的区域。在图15的例子中，在台面部61的上表面设置有发射区12和接触区15。即，在半导体基板10的上表面21，台面部61的掺杂区的配置可以与台面部60的掺杂区的配置相同。沟槽间区域的导电型可以与在X轴方向上邻接的台面部61的掺杂区的导电型相同。
在图15的例子中，第一沟槽间区域204在X轴方向上被发射区12所夹。在该情况下，第一沟槽间区域204可以为N型。第一沟槽间区域204的掺杂浓度可以与发射区12相同。即，在部分沟槽202之间的区域可以设置有发射区12。
在另一例中，第一沟槽间区域204可以在X轴方向上被接触区15所夹。在该情况下，第一沟槽间区域204可以为P型。第一沟槽间区域204的掺杂浓度可以与接触区15相同。即，在部分沟槽202之间的区域可以设置有接触区15。
部分沟槽202可以以与设置接触区15或发射区12的Y轴方向上的周期相同的周期沿着Y轴方向设置。部分沟槽202可以针对台面部61的每个接触区15设置，也可以针对每个发射区12设置。
第一沟槽间区域204可以以与设置接触区15或发射区12的Y轴方向上的周期相同的周期沿着Y轴方向设置。第一沟槽间区域204可以针对台面部61的每个接触区15设置，也可以针对每个发射区12设置。
部分沟槽202的Y轴方向上的长度L1可以与第一沟槽间区域204的Y轴方向上的长度D相同，也可以比第一沟槽间区域204的Y轴方向上的长度D大。长度L1可以为长度D以上且长度D的2倍以下。将一个发射区12与一个接触区15的Y轴方向上的长度之和设为长度L2。长度L1与长度D之和可以与长度L2相等。
这里，设为第一沟槽间区域204在X轴方向上被发射区12所夹，或者第一沟槽间区域204在X轴方向上被接触区15所夹，但并不限于该例。例如，邻接的部分沟槽202和第一沟槽间区域204的沿Y轴方向排列而成的列可以在X轴方向上偏移地配置。即，部分沟槽可以被配置为千鸟格子状，而不是矩阵状。
图16是示出区域D的另一例的图。在本例中，晶体管部70中的至少一个沟槽部在Y轴方向上分离为2个以上的部分沟槽。即，可以至少一个栅极沟槽部40分离为2个以上的部分沟槽222。此外，可以晶体管部70的至少一个虚设沟槽部30分离为2个以上的部分沟槽202。此外，可以至少一个栅极沟槽部40分离为2个以上的部分沟槽222，并且至少一个虚设沟槽部30分离为2个以上的部分沟槽202。应予说明，在如本例那样地将晶体管部70中的栅极沟槽部40在Y轴方向上分离为2个以上的部分沟槽222的情况下，可以不设置该栅极沟槽部40的前端部41，而设为直线形状的栅极沟槽部40。同样地，在将晶体管部70中的虚设沟槽部30在Y轴方向上分离为2个以上的部分沟槽202的情况下，可以不设置该虚设沟槽部30的前端部31，而设为直线形状的虚设沟槽部30。
在部分沟槽222之间设置有沟槽间区域。部分沟槽222之间的沟槽间区域可以为第一沟槽间区域204，也可以为第二沟槽间区域206。第一沟槽间区域204可以具有与在X轴方向上邻接的台面部60的掺杂区相同的导电型和掺杂浓度。
在虚设沟槽部30和栅极沟槽部40可以设置有第一沟槽间区域204和第二沟槽间区域206中的、相同种类的沟槽间区域，也可以设置有不同种类的沟槽间区域。在栅极沟槽部40的部分沟槽222之间可以设置有N型的第一沟槽间区域204。在该情况下，能够增大在俯视时沟道的面积，并能够提高电流密度。
此外，在部分沟槽222之间设置有第一沟槽间区域204的情况下，部分沟槽222可以不通过在图12和图13中说明的掩埋沟槽208来连接。由此，第一沟槽间区域204的下方的基区14易于作为沟道发挥功能。与此相对，部分沟槽202可以通过掩埋沟槽208连接。在另一例中，部分沟槽222也可以通过掩埋沟槽208连接。此外，也可以在任一个沟槽部都不设置掩埋沟槽208。
图17是示出区域D的另一例的图。在本例中，在晶体管部70和二极管部80中分别有至少一个沟槽部在Y轴方向上分离为2个以上的部分沟槽。晶体管部70的结构可以与图16所示的例子相同。二极管部80的结构可以与图6至图15所示的任一例相同。
晶体管部70和二极管部80之间的边界处的沟槽部可以在Y轴方向上不分离为部分沟槽。在另一例中，该边界处的沟槽部也可以分离为部分沟槽。
图18A是示出在栅极沟槽部40分离为部分沟槽222的情况下的、栅极布线的配置例的图。除栅极布线以外的结构与在图1至图17中说明的例子相同。
本例的栅极布线具有部分沟槽用布线132。部分沟槽用布线132可以由与外周栅极布线130相同的材料形成，也可以由与有源侧栅极布线131相同的材料形成。部分沟槽用布线132与外周栅极布线130或有源侧栅极布线131连接，并传输栅极电压。
本例的部分沟槽用布线132沿着分离为部分沟槽222的栅极沟槽部40，在Y轴方向上具有长边。部分沟槽用布线132设置于部分沟槽222和沟槽间区域的上方。因此，在部分沟槽用布线132的下方未设置有阱区11。在外周栅极布线130和有源侧栅极布线131的下方设置有阱区11。
在部分沟槽用布线132与半导体基板10之间设置有层间绝缘膜38等，但是在图18A中省略。此外，部分沟槽用布线132配置于发射电极52与半导体基板10之间。即，部分沟槽用布线132的至少一部分与发射电极52在Z轴方向上重叠。在部分沟槽用布线132与发射电极52之间也设置有层间绝缘膜38等。
在部分沟槽222与部分沟槽用布线132之间的层间绝缘膜38设置有接触孔55。接触孔55是用于连接栅极布线与半导体基板10的贯通孔。通过接触孔55，部分沟槽用布线132与各个部分沟槽222的栅极导电部44连接。
在部分沟槽222之间的沟槽间区域的上方不设置接触孔55。用于连接发射电极52与半导体基板10的接触孔54的配置与图14所示的例子相同。其中，在部分沟槽222之间的沟槽间区域的上方也不设置接触孔54。
图18B是图18A中的g-g截面的一例。g-g截面是通过部分沟槽202和部分沟槽222的XZ面。部分沟槽用布线132配置于部分沟槽222的上方。部分沟槽222通过设置于层间绝缘膜38的接触孔55，与部分沟槽222的栅极导电部44连接。部分沟槽用布线132可以被层间绝缘膜38包围。
发射电极52具有设置于比部分沟槽用布线132更靠上方的位置的部分。发射电极52的一部分被配置为在俯视时与部分沟槽用布线132重叠。发射电极52和部分沟槽用布线132被层间绝缘膜38绝缘。通过将部分沟槽用布线132和发射电极52设为双层结构，从而能够容易地将栅极电压传输到各个部分沟槽222。发射电极52可以通过超音波接合和/或焊接等将导线和/或引线框架等与外部的电路连接。
部分沟槽用布线132可以由铝等金属材料形成。由此，能够抑制施加到各个部分沟槽222的栅极电压的延迟和衰减。应予说明，在图18B中，通过接触孔54将发射电极52与半导体基板之间直接连接，但是也可以是在发射电极52与半导体基板的连接之间包含部分沟槽用布线132的成膜时的金属层的结构。
图19A是示出在栅极沟槽部40分离为部分沟槽222的情况下的、栅极布线的另一配置例的图。本例的部分沟槽用布线132由与栅极导电部44相同的材料形成。在该情况下，易于利用共同的工序形成栅极导电部44和部分沟槽用布线132。例如，在栅极沟槽部40的内部填充多晶硅而形成栅极导电部44的工序中，在半导体基板10的上表面21之上也形成用于部分沟槽用布线132的多晶硅。由此，能够利用共同的工序形成栅极导电部44和部分沟槽用布线132。除部分沟槽用布线132以外的结构与图18A和图18B的例子相同。
在本例中，栅极导电部44和部分沟槽用布线132在同一工序中形成。层间绝缘膜38在栅极导电部44和部分沟槽用布线132之后形成。因此，在本例的层间绝缘膜38不设置连接部分沟槽用布线132与部分沟槽222的接触孔55。
在本例中，部分沟槽用布线132也被设置为遍及多个部分沟槽222而沿Y轴方向延伸。部分沟槽用布线132不与部分沟槽222之间的沟槽间区域连接。在部分沟槽用布线132与沟槽间区域之间可以设置有LOCOS等绝缘膜。该绝缘膜在形成栅极导电部44和部分沟槽用布线132之前形成于半导体基板10的上表面21。
图19B是图19A中的g’-g’截面的一例。g’-g’截面是通过部分沟槽202和部分沟槽222的XZ面。部分沟槽用布线132与部分沟槽222的栅极导电部44连续地配置于半导体基板10的上表面21的上方。部分沟槽用布线132可以被层间绝缘膜38包围。除部分沟槽用布线132以外的结构与图18B的例子相同。
图19C是图19A中的g”-g”截面的一例。g”-g”截面是通过部分沟槽202和部分沟槽222之间的沟槽间区域(例如第一沟槽间区域204)的XZ面。在第一沟槽间区域204的上方设置有部分沟槽用布线132。其中，在第一沟槽间区域204与部分沟槽用布线132之间设置有绝缘膜36。绝缘膜36可以是对半导体基板10的上表面21局部地进行氧化而得的膜。通过这样的结构，也能够容易地将栅极电压传输到各个部分沟槽222。
图20是示出部分沟槽用布线132的另一配置例的图。虽然图18A或图19A所示的部分沟槽用布线132沿Y轴方向具有长边，但是本例的部分沟槽用布线132沿X轴方向具有长边。除部分沟槽用布线132以外的结构与在图1至图19C中说明的例子相同。
本例的部分沟槽用布线132针对每个沿Y轴方向排列的部分沟槽222而沿Y轴方向排列有多个。各个部分沟槽用布线132的X轴方向上的端部可以连接于外周栅极布线130。
各个部分沟槽用布线132具有与部分沟槽222重叠的部分。在部分沟槽用布线132与部分沟槽222之间的层间绝缘膜38设置有接触孔55。
部分沟槽用布线132可以具有与部分沟槽202重叠的部分。在部分沟槽用布线132与部分沟槽202之间的层间绝缘膜38未设置有接触孔。
部分沟槽用布线132可以具有与台面部60重叠的部分。在部分沟槽用布线132与台面部60之间的层间绝缘膜38未设置有接触孔。
部分沟槽用布线132可以具有与二极管部80重叠的部分。在部分沟槽用布线132与二极管部80之间的层间绝缘膜38未设置有接触孔。
此外，接触孔54未设置于与部分沟槽用布线132重叠的位置。例如，台面部60的接触孔54被部分沟槽用布线132切断。此外，部分沟槽202的接触孔54也设置于不与部分沟槽用布线132重叠的范围。
图21是示出图20中的h-h截面的一例的图。h-h截面是通过部分沟槽用布线132的XZ面。部分沟槽用布线132通过设置于层间绝缘膜38的接触孔55而与部分沟槽222的栅极导电部44连接。
发射电极52配置于部分沟槽用布线132的上方。发射电极52和部分沟槽用布线132被层间绝缘膜38等绝缘。
图22是示出图20中的j-j截面的一例的图。j-j截面是通过部分沟槽202和第一沟槽间区域204的XZ面。发射电极52通过接触孔54而与部分沟槽202的虚设导电部34连接。此外，发射电极52通过接触孔54而与台面部60的发射区12和第一沟槽间区域204连接。
图23是示出部分沟槽用布线132和发射电极52的另一配置例的图。图23是将有源部160的一部分放大的俯视图。本例中的部分沟槽用布线132和发射电极52被配置为在俯视时不重叠。在图23中，以粗实线表示部分沟槽用布线132，在发射电极52标记有比栅极布线细的斜阴影线。在图23中，示意性地表示一部分的部分沟槽用布线132。
本例的部分沟槽用布线132与图18A或图19A所示的例子同样地，沿Y轴方向具有长边。部分沟槽用布线132的Y轴方向的端部连接于外周栅极布线130或有源侧栅极布线131。部分沟槽用布线132针对每个被分割为部分沟槽222的栅极沟槽部40设置。
发射电极52设置于有源部160的上方中的、未设置有部分沟槽用布线132的区域。发射电极52在俯视时不与部分沟槽用布线132重叠，并且也不与部分沟槽用布线132接触。即，发射电极52被配置为在俯视时与部分沟槽用布线132分离。在发射电极52与部分沟槽用布线132之间可以设置有层间绝缘膜38。
图24示出图23的例子中的XZ截面的一例。该截面通过部分沟槽202和部分沟槽222。部分沟槽用布线132设置于部分沟槽222的上方。部分沟槽用布线132通过设置于层间绝缘膜38的接触孔55与部分沟槽222连接。
发射电极52设置于不与部分沟槽用布线132重叠的范围。发射电极52在Z轴方向上具有设置于与部分沟槽用布线132相同的位置的部分。即，发射电极52和部分沟槽用布线132设置在同一层。发射电极52通过设置于层间绝缘膜38的接触孔54而连接于半导体基板10。在发射电极52与部分沟槽用布线132之间也设置有层间绝缘膜38。
部分沟槽用布线132的上表面可以用层间绝缘膜38覆盖。此外，在部分沟槽用布线132的上方可以设置有聚酰亚胺等保护膜37。保护膜37可以设置到比发射电极52的上表面更靠上侧的位置为止。被部分沟槽用布线132切断的各个发射电极52可以全部连接于外部的电路。
图25A是示出部分沟槽用布线132和发射电极52的另一配置例的图。在本例中，与图23和图24的例子的不同之处在于，部分沟槽用布线132沿X轴方向具有长边。其他结构与图23和图24的例子相同。
对于本例的部分沟槽用布线132而言，部分沟槽用布线132的Y轴方向的端部连接于外周栅极布线130。部分沟槽用布线132可以针对每个沿Y轴方向排列的部分沟槽222设置。在图25A中，示意性地表示一部分的部分沟槽用布线132。
发射电极52设置于有源部160的上方中的、未设置有部分沟槽用布线132的区域。发射电极52在俯视时不与部分沟槽用布线132重叠，并且也不与部分沟槽用布线132接触。即，发射电极52被配置为在俯视时与部分沟槽用布线132分离。在发射电极52与部分沟槽用布线132之间可以设置有层间绝缘膜38。被部分沟槽用布线132切断的各个发射电极52可以全部连接于外部的电路。
图25B示出图25A的例子中的半导体装置100的XZ截面的一例。在图25B中，截面H是通过图25A中的部分沟槽用布线132的截面，截面J是通过图25A中的发射电极52的截面。截面H与图21所示的h-h截面同样地，通过部分沟槽222和部分沟槽202。此外，截面J与图22所示的j-j截面同样地，通过第一沟槽间区域204。
在本例中，也与图24的例子同样地，部分沟槽用布线132与发射电极52设置于同一层。其中，如图25A所示，部分沟槽用布线132和发射电极52被设置为在Y轴方向上分离。部分沟槽用布线132的上表面可以用保护膜37覆盖。
图26是示出区域D的另一结构例的图。在本例中，二极管部80中的沟槽间区域的导电型与在图1至图25B中说明的例子不同。其他结构与在图1至图25B中说明的例子相同。
本例的二极管部80具有第一沟槽间区域204和第二沟槽间区域206这两者。作为一例，在某一虚设沟槽部30设置第一沟槽间区域204，并在另一虚设沟槽部30设置第二沟槽间区域206。
第一沟槽间区域204可以被配置为与第二沟槽间区域206相比在X轴方向上更远离晶体管部70。通过将P型的第二沟槽间区域206配置于晶体管部70的附近，从而易于利用第二沟槽间区域206抽取从晶体管部70向二极管部80流动的空穴。因此，能够改善与晶体管部70之间的边界附近的二极管部80的开关特性。
图27A和图27B是说明半导体基板10的上表面21的上方的发射电极52和部分沟槽用布线132的另一配置例的图。图27A示出了半导体装置100的俯视图。本例的半导体装置100与图18A的例子同样地，配置有各沟槽部和部分沟槽用布线132。图27B是示出图27A中的n-n截面和o-o截面的图。n-n截面是通过部分沟槽202和部分沟槽222的XZ面。o-o截面是通过第一沟槽间区域204的XZ面。
如图27B所示，本例的发射电极52具有端子层52-1和基板连接层52-2。基板连接层52-2与在图1至图26中说明的发射电极52相同。端子层52-1配置于比基板连接层52-2更靠上方的位置。此外，端子层52-1可以连接有外部布线。
在端子层52-1与基板连接层52-2之间设置有层间绝缘膜38和部分沟槽用布线132。端子层52-1将被层间绝缘膜38和部分沟槽用布线132切断的多个基板连接层52-2彼此连接。在层间绝缘膜38设置有用于连接端子层52-1和基板连接层52-2的接触孔57。发射电极52还填充在接触孔57的内部。
部分沟槽用布线132通过层间绝缘膜38与发射电极52绝缘。如n-n截面所示，部分沟槽用布线132通过设置于层间绝缘膜38的接触孔55而连接于部分沟槽222。在接触孔55通过的区域未设置有基板连接部52-2。
此外，如o-o截面所示，第一沟槽间区域204与基板连接层52-2连接。即，在第一沟槽间区域204与部分沟槽用布线132之间设置有基板连接部52-2。配置于第一沟槽间区域204的上方的部分沟槽用布线132可以在X轴方向上被接触孔57所夹。在部分沟槽用布线132与接触孔57之间设置有层间绝缘膜38。如此，通过具备基板连接层52-2、部分沟槽用布线132以及端子层52-1这3层，从而部分沟槽用布线132的下方的第一沟槽间区域204也能够与发射电极52连接。因此，能够扩大在与发射电极52之间载流子所流动的区域。
本例的接触孔55可以通过对层间绝缘膜38从部分沟槽用布线132到半导体基板10的上表面21连续地进行蚀刻而形成，也可以通过分成多个工序进行蚀刻而形成。例如，在层叠多层层间绝缘膜38的情况下，可以在每次形成各层层间绝缘膜38时，形成接触孔55，并在接触孔55内填充导电材料。接触孔57也可以通过对层间绝缘膜38从端子层52-1到基板连接层52-2连续地进行蚀刻而形成，也可以通过分成多个工序进行蚀刻而形成。应予说明，具备基板连接层52-2、部分沟槽用布线132以及端子层52-1这3层的结构可以适当应用于图1至图26所示的各方式。
图27C是示出图27A中的n-n截面和o-o截面的另一例的图。本例的半导体装置100与图27B的例子的不同之处在于，不具备端子层52-1和接触孔57。其他结构与图27B的例子相同。在本例中，将图27B中的基板连接层52-2称为发射电极52。
本例的部分沟槽用布线132配置于比发射电极52更靠上方的位置。部分沟槽用布线132通过层间绝缘膜38与发射电极52绝缘。部分沟槽用布线132还可以通过层间绝缘膜38或保护膜37覆盖上表面和侧面。
图28A和图28B是说明半导体基板10的上表面21的上方的发射电极52和部分沟槽用布线132的另一配置例的图。图28A示出了半导体装置100的俯视图。本例的半导体装置100与图20的例子同样地，配置有各沟槽部和部分沟槽用布线132。图28B是示出图28A中的p-p截面和q-q截面的图。p-p截面是通过部分沟槽202和部分沟槽222的XZ面。q-q截面是通过第一沟槽间区域204的XZ面。
如图28B所示，本例的发射电极52也与图27B的例子同样地，具有端子层52-1和基板连接层52-2。在端子层52-1与基板连接层52-2之间设置有层间绝缘膜38和部分沟槽用布线132。端子层52-1将被层间绝缘膜38和部分沟槽用布线132在Y轴方向上切断的多个基板连接层52-2彼此连接。在层间绝缘膜38设置有用于连接端子层52-1和基板连接层52-2的接触孔57。发射电极52还填充在接触孔57的内部。
部分沟槽用布线132通过层间绝缘膜38与发射电极52绝缘。如p-p截面所示，部分沟槽用布线132通过设置于层间绝缘膜38的接触孔55而连接于部分沟槽222。在接触孔55通过的区域未设置有基板连接部52-2。
此外，如q-q截面所示，第一沟槽间区域204与基板连接层52-2连接。即，在第一沟槽间区域204与部分沟槽用布线132之间设置有基板连接部52-2。在本例中，在第一沟槽间区域204的上方未设置有部分沟槽用布线132。如此，通过具备基板连接层52-2、部分沟槽用布线132以及端子层52-1这3层，从而部分沟槽用布线132的下方的第一沟槽间区域204也能够与发射电极52连接。因此，能够扩大作为晶体管元件而发挥功能的区域。
如图28A和图28B所示，设置于本例的部分沟槽202的接触孔54还可以配置于部分沟槽用布线132的下方。由此，能够增大部分沟槽202与基板连接层52-2之间的连接面积。
此外，部分沟槽用布线132可以具备沿着部分沟槽222在Y轴方向上突出的分支部(未图示)。在分支部与部分沟槽222之间也可以设置有接触孔55。分支部可以将在Y轴方向上相邻的2个部分沟槽用布线132连接。即，部分沟槽用布线132可以具有沿X轴方向延伸的部分与沿Y轴方向延伸的分支部交叉的网格形状。
图28C是示出图28A中的p-p截面和q-q截面的另一例的图。本例的半导体装置100与图28B的例子的不同之处在于，不具备端子层52-1和接触孔57。其他结构与图28B的例子相同。在本例中，将图28B中的基板连接层52-2称为发射电极52。
本例的部分沟槽用布线132配置于比发射电极52更靠上方的位置。部分沟槽用布线132通过层间绝缘膜38与发射电极52绝缘。部分沟槽用布线132还可以通过层间绝缘膜38或保护膜37覆盖上表面和侧面。
应予说明，在各实施例中，使用第一沟槽间区域204或第二沟槽间区域206作为沟槽间区域来进行了说明，但是可以将第一沟槽间区域204置换为第二沟槽间区域206，也可以将第二沟槽间区域206置换为第一沟槽间区域204。
以上，使用实施方式对本发明进行了说明，但是本发明的技术范围并不限于上述实施方式所记载的范围。对本领域技术人员来说可以对上述实施方式进行各种变更或改进是显而易见的。根据权利要求书的记载可知进行了那样的变更或改进的方式也可以包括在本发明的技术范围内。
应当注意的是，在权利要求书、说明书和附图中所示的装置、系统、程序和方法中的动作、顺序、步骤和阶段等各处理的执行顺序只要未特别明示“在……之前”，“事先”等，另外，不是在之后的处理中使用之前的处理的结果，就可以按任意顺序来实现。即使为方便起见，对权利要求书、说明书和附图中的动作流程使用“首先”、“接下来”等进行说明，也不表示必须按照该顺序实施。
权利要求书(按照条约第19条的修改)
1.一种半导体装置，其特征在于，具备：
半导体基板，其包含第一导电型的漂移区；
内侧区域，其包含设置于所述半导体基板的上表面与所述漂移区之间的第二导电型的基区；以及
阱区，其掺杂浓度比所述基区的掺杂浓度高，且从所述半导体基板的上表面起设置到比所述基区的下端深的位置为止，并被配置为在所述半导体基板的上表面夹着所述内侧区域，
所述内侧区域具有多个沟槽部，所述沟槽部沿所述半导体基板的所述上表面的预定的长边方向具有长边，且所述沟槽部从所述半导体基板的所述上表面到达所述漂移区，
至少一个所述沟槽部在与所述阱区不重叠的区域中沿所述长边方向分离为2个以上的部分沟槽。
2.根据权利要求1所述的半导体装置，其特征在于，
所述内侧区域具有包含被施加栅极电压的栅极沟槽部的晶体管部、以及包含被施加发射极电压的虚设沟槽部的二极管部，
所述二极管部中的至少一个所述虚设沟槽部具有所述部分沟槽。
3.根据权利要求2所述的半导体装置，其特征在于，
所述二极管部的所述虚设沟槽部在所述长边方向上分离为2个以上的部分沟槽。
4.根据权利要求2或3所述的半导体装置，其特征在于，
所述二极管部具有第一导电型的阴极区，所述第一导电型的阴极区被设置为与所述半导体基板的下表面接触，并且掺杂浓度比所述漂移区的掺杂浓度高，
所述部分沟槽在所述阴极区的上方与其他所述部分沟槽分离。
5.根据权利要求2至4中任一项所述的半导体装置，其特征在于，
所述二极管部具有第一导电型的第一沟槽间区域，所述第一导电型的第一沟槽间区域被设置为在所述长边方向上相邻的2个所述部分沟槽之间与所述半导体基板的所述上表面接触。
6.根据权利要求5所述的半导体装置，其特征在于，
所述二极管部具有第二导电型的区域，所述第二导电型的区域在与所述半导体基板的所述上表面的所述长边方向正交的方向上夹着所述第一沟槽间区域。
7.根据权利要求5所述的半导体装置，其特征在于，
所述二极管部具有第一导电型的区域，所述第一导电型的区域在与所述半导体基板的所述上表面的所述长边方向正交的方向上夹着所述第一沟槽间区域。
8.根据权利要求5至7中任一项所述的半导体装置，其特征在于，
所述二极管部还具有第二导电型的第二沟槽间区域，所述第二导电型的第二沟槽间区域被设置为在所述长边方向上相邻的2个所述部分沟槽之间与所述半导体基板的所述上表面接触，
所述第一沟槽间区域被配置为比所述第二沟槽间区域更远离所述晶体管部。
9.根据权利要求2至4中任一项所述的半导体装置，其特征在于，
所述二极管部具有第二导电型的第二沟槽间区域，所述第二导电型的第二沟槽间区域被设置为在所述长边方向上相邻的2个所述部分沟槽之间与所述半导体基板的所述上表面接触。
10.根据权利要求1至9中任一项所述的半导体装置，其特征在于，
所述内侧区域具有：
沟槽间区域，其被设置为在所述长边方向上相邻的2个所述部分沟槽之间与所述半导体基板的所述上表面接触；以及
掩埋沟槽，其设置于所述沟槽间区域的下方，并将2个所述部分沟槽连接。
11.根据权利要求5至8中任一项所述的半导体装置，其特征在于，
在与所述长边方向正交的方向上夹着所述沟槽间区域而配置的2个所述沟槽部以第一间隔配置，
在所述长边方向上夹着所述沟槽间区域而配置的2个所述部分沟槽之间的距离比所述第一间隔小。
12.根据权利要求5至8中任一项所述的半导体装置，其特征在于，
在所述长边方向上夹着所述沟槽间区域而配置的2个所述部分沟槽之间的距离比在与所述长边方向正交的方向上相邻的所述部分沟槽之间的距离小。
13.根据权利要求5至8中任一项所述的半导体装置，其特征在于，
在所述长边方向上夹着所述沟槽间区域而配置的2个所述部分沟槽之间的距离比所述部分沟槽在与所述长边方向正交的方向上的宽度小。
14.根据权利要求1所述的半导体装置，其特征在于，
所述内侧区域具有包含被施加栅极电压的栅极沟槽部和被施加发射极电压的虚设沟槽部的晶体管部、以及包含所述虚设沟槽部的二极管部，
所述晶体管部中的至少一个所述虚设沟槽部具有所述部分沟槽。
15.根据权利要求14所述的半导体装置，其特征在于，
所述晶体管部的所述虚设沟槽部在所述长边方向上分离为2个以上的部分沟槽。
16.根据权利要求1所述的半导体装置，其特征在于，
所述内侧区域具有包含被施加栅极电压的栅极沟槽部的晶体管部、以及包含被施加发射极电压的虚设沟槽部的二极管部，
所述晶体管部中的至少一个所述栅极沟槽部具有所述部分沟槽。
17.根据权利要求16所述的半导体装置，其特征在于，
所述晶体管部的所述栅极沟槽部在所述长边方向上分离为2个以上的部分沟槽。
18.根据权利要求1至17中任一项所述的半导体装置，其特征在于，
所述部分沟槽具有导电部，
在所述长边方向上相邻的所述部分沟槽的所述导电部连接于相同电极。
19.根据权利要求18所述的半导体装置，其特征在于，
在所述长边方向上相邻的所述部分沟槽的所述导电部为相同电位。

Claims (12)

1.一种半导体装置，其特征在于，具备：
半导体基板，其包含第一导电型的漂移区；
内侧区域，其包含设置于所述半导体基板的上表面与所述漂移区之间的第二导电型的基区；以及
阱区，其掺杂浓度比所述基区的掺杂浓度高，且从所述半导体基板的上表面起设置到比所述基区的下端深的位置为止，并被配置为在所述半导体基板的上表面夹着所述内侧区域，
所述内侧区域具有多个沟槽部，所述沟槽部沿所述半导体基板的所述上表面的预定的长边方向具有长边，且所述沟槽部从所述半导体基板的所述上表面到达所述漂移区，
至少一个所述沟槽部在与所述阱区不重叠的区域中沿所述长边方向分离为2个以上的部分沟槽。
2.根据权利要求1所述的半导体装置，其特征在于，
所述内侧区域具有包含被施加栅极电压的栅极沟槽部的晶体管部、以及包含被施加发射极电压的虚设沟槽部的二极管部，
所述二极管部中的至少一个所述虚设沟槽部具有所述部分沟槽。
3.根据权利要求2所述的半导体装置，其特征在于，
所述二极管部具有第一导电型的阴极区，所述第一导电型的阴极区被设置为与所述半导体基板的下表面接触，并且掺杂浓度比所述漂移区的掺杂浓度高，
所述部分沟槽在所述阴极区的上方与其他所述部分沟槽分离。
4.根据权利要求2或3所述的半导体装置，其特征在于，
所述二极管部具有第一导电型的第一沟槽间区域，所述第一导电型的第一沟槽间区域被设置为在所述长边方向上相邻的2个所述部分沟槽之间与所述半导体基板的所述上表面接触。
5.根据权利要求4所述的半导体装置，其特征在于，
所述二极管部具有第二导电型的区域，所述第二导电型的区域在与所述半导体基板的所述上表面的所述长边方向正交的方向上夹着所述第一沟槽间区域。
6.根据权利要求4所述的半导体装置，其特征在于，
所述二极管部具有第一导电型的区域，所述第一导电型的区域在与所述半导体基板的所述上表面的所述长边方向正交的方向上夹着所述第一沟槽间区域。
7.根据权利要求4至6中任一项所述的半导体装置，其特征在于，
所述二极管部还具有第二导电型的第二沟槽间区域，所述第二导电型的第二沟槽间区域被设置为在所述长边方向上相邻的2个所述部分沟槽之间与所述半导体基板的所述上表面接触，
所述第一沟槽间区域被配置为比所述第二沟槽间区域更远离所述晶体管部。
8.根据权利要求2或3所述的半导体装置，其特征在于，
所述二极管部具有第二导电型的第二沟槽间区域，所述第二导电型的第二沟槽间区域被设置为在所述长边方向上相邻的2个所述部分沟槽之间与所述半导体基板的所述上表面接触。
9.根据权利要求1至8中任一项所述的半导体装置，其特征在于，
所述内侧区域具有：
沟槽间区域，其被设置为在所述长边方向上相邻的2个所述部分沟槽之间与所述半导体基板的所述上表面接触；以及
掩埋沟槽，其设置于所述沟槽间区域的下方，并将2个所述部分沟槽连接。
10.根据权利要求4至7中任一项所述的半导体装置，其特征在于，
在与所述长边方向正交的方向上夹着所述沟槽间区域而配置的2个所述沟槽部以第一间隔配置，
在所述长边方向上夹着所述沟槽间区域而配置的2个所述部分沟槽之间的距离比所述第一间隔小。
11.根据权利要求1所述的半导体装置，其特征在于，
所述内侧区域具有包含被施加栅极电压的栅极沟槽部和被施加发射极电压的虚设沟槽部的晶体管部、以及包含所述虚设沟槽部的二极管部，
所述晶体管部中的至少一个所述虚设沟槽部具有所述部分沟槽。
12.根据权利要求1所述的半导体装置，其特征在于，
所述内侧区域具有包含被施加栅极电压的栅极沟槽部的晶体管部、以及包含被施加发射极电压的虚设沟槽部的二极管部，
所述晶体管部中的至少一个所述栅极沟槽部具有所述部分沟槽。
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