JP6679892B2

JP6679892B2 - 半導体装置

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Publication number: JP6679892B2
Application number: JP2015223328A
Authority: JP
Inventors: 内藤　達也; 達也内藤
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2015-05-15
Filing date: 2015-11-13
Publication date: 2020-04-15
Anticipated expiration: 2035-11-13
Also published as: JP2016219774A

Description

本発明は、半導体装置に関する。

従来、ＩＧＢＴ等の半導体装置において、トレンチゲートおよびダミートレンチを用いる技術が知られている（例えば、特許文献１から３参照）。ダミートレンチを配置することで、ドリフト領域へのキャリア注入促進効果（ＩＥ効果）を高めてオン電圧を低減することができる。
［先行技術文献］
［特許文献］
［特許文献１］特開２００２−３５３４５６号公報
［特許文献２］特開２００９−２７７７９２号公報
［特許文献３］特開２０１１−１６５９７１号公報

トレンチゲートおよびダミートレンチをより深く形成することで、ＩＥ効果をより高くすることができる。しかしトレンチを深く形成すると、ゲートと裏面のコレクタとの距離が小さくなるので、コレクタゲート間容量が増大する。コレクタゲート間容量が増大すると、オン損失が増大してしまう。また、ゲート制御性も悪化する。

本発明の態様においては、半導体基板と、半導体基板の表面側に形成されたベース領域と、ベース領域の表面側からベース領域を貫通して形成されたゲートトレンチ部と、ベース領域の表面側からベース領域を貫通して形成され、ベース領域の裏面側に突出する部分が、ゲートトレンチ部がベース領域の裏面側に突出する部分よりも長いダミートレンチ部とを備える半導体装置を提供する。

なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

第１実施例に係る半導体装置１００の断面の一例を示す図である。半導体装置１００の表面の一部を示す図である。第２実施例に係る半導体装置１００の断面の一例を示す図である。ゲートトレンチ部４０の構造例を示す図である。第３実施例に係る半導体装置１００の断面の一例を示す図である。第４実施例に係る半導体装置１００の断面の一例を示す図である。第５実施例に係る半導体装置１００の断面の一例を示す図である。第６実施例に係る半導体装置１００の断面の一例を示す図である。第１比較例に係る半導体装置２００の構成例を示す図である。第２比較例に係る半導体装置２００の構成例を示す図である。第１実施例、第２実施例、第１比較例および第２比較例のオン電圧Ｖｏｎとターンオフ損失Ｅｏｆｆとの関係を示す図である。第１実施例、第２実施例、第１比較例および第２比較例のオン電圧Ｖｏｎとターンオン損失Ｅｏｎとの関係を示す図である。第１実施例、第２実施例、第１比較例および第２比較例の順方向電圧Ｖｆと逆回復損失Ｅｒｒとの関係を示す図である。第７実施例に係る半導体装置１００の構成例を示す図である。図１４におけるｂ−ｂ'断面を示す図である。第８実施例に係る半導体装置１００の構成例を示す図である。裏面トレンチ部１１０、および、ダミートレンチ部３０の枝部９０の配置例を示す図である。裏面トレンチ部１１０、および、ダミートレンチ部３０の枝部９０の他の配置例を示す図である。第９実施例に係る半導体装置１００の構成例を示す断面図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、第１実施例に係る半導体装置１００の断面の一例を示す図である。半導体装置１００は、基板の表面および裏面に電極が形成された縦型の半導体装置である。本例における半導体装置１００は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を有する。本例の半導体装置１００は、半導体基板１０、コレクタ電極２４、エミッタ電極２８および絶縁層２６を有する。

また、図１においては半導体装置１００の活性領域を示すが、半導体装置１００は、活性領域を囲んで耐圧構造部を有してよい。活性領域は、半導体装置１００をオン状態に制御した場合に電流が流れる領域を指す。耐圧構造部は、半導体基板１０の表面側の電界集中を緩和する。耐圧構造部は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。

エミッタ電極２８は、半導体基板１０の表面に形成される。エミッタ電極２８は、エミッタ端子５２と電気的に接続される。コレクタ電極２４は、半導体基板１０の裏面に形成される。コレクタ電極２４は、コレクタ端子と電気的に接続される。エミッタ電極２８およびコレクタ電極２４は、金属等の導電材料で形成される。また本明細書において、基板、層、領域等の各部材のエミッタ電極２８側の面を表面、コレクタ電極２４側の面を裏面または底部と称する。

半導体基板１０は、シリコン基板であってよく、炭化シリコン基板、窒化物半導体基板等であってもよい。半導体基板１０の表面側には、第１導電型のベース領域１４が形成される。また、第２導電型のエミッタ領域１２が、ベース領域１４の表面側における一部の領域に選択的に形成される。本例において第１導電型はＰ型であり、第２導電型はＮ型であるが、第１導電型がＮ型であり、第２導電型がＰ型であってもよい。

また、半導体基板１０は、第２導電型の蓄積領域１６、第２導電型のドリフト層１８、第２導電型のバッファ層２０、および、第１導電型のコレクタ層２２を更に有する。蓄積領域１６は、ベース領域１４の裏面側に形成される。蓄積領域１６の不純物濃度は、ドリフト層１８の不純物濃度よりも高い。

ドリフト層１８は、蓄積領域１６の裏面側に形成される。バッファ層２０は、ドリフト層１８の裏面側に形成される。バッファ層２０の不純物濃度は、ドリフト層１８の不純物濃度よりも高い。バッファ層２０は、ベース領域１４の裏面側から広がる空乏層が、コレクタ層２２に到達することを防ぐフィールドストップ層として機能してよい。コレクタ層２２は、バッファ層２０の裏面側に形成される。また、コレクタ層２２の裏面にはコレクタ電極２４が設けられる。

また、半導体基板１０の表面側には、１または複数のゲートトレンチ部４０および１または複数のダミートレンチ部３０が形成される。ゲートトレンチ部４０は、ベース領域１４の表面側からベース領域１４を貫通して形成される。本例のゲートトレンチ部４０は、半導体基板１０の表面から、エミッタ領域１２、ベース領域１４および蓄積領域１６を貫通して、ドリフト層１８に到達する。ゲートトレンチ部４０は、半導体基板１０の表面側に形成されたトレンチ、絶縁膜４２および導電部４４を有する。

絶縁膜４２は、トレンチの内壁を覆って形成される。絶縁膜４２は、トレンチの内壁の半導体を酸化または窒化して形成してよい。導電部４４は、トレンチの内部において絶縁膜４２よりも内側に形成される。つまり絶縁膜４２は、導電部４４と半導体基板１０とを絶縁する。導電部４４は、ポリシリコン等の導電材料で形成される。

導電部４４は、少なくとも隣接するベース領域１４と対向する領域を含む。それぞれの導電部４４は、ゲート端子５０に電気的に接続される。ゲート端子５０を介して導電部４４に所定の電圧が印加されると、ベース領域１４のうちトレンチに接する界面の表層にチャネルが形成される。

ダミートレンチ部３０は、ベース領域１４の表面側からベース領域１４を貫通して形成される。本例のダミートレンチ部３０は、半導体基板１０の表面から、エミッタ領域１２、ベース領域１４および蓄積領域１６を貫通して、ドリフト層１８に到達する。ダミートレンチ部３０は、ゲートトレンチ部４０と同様に、半導体基板１０の表面側に形成されたトレンチ、絶縁膜３２および導電部３４を有する。絶縁層２６は、各トレンチの導電部３４および導電部４４と、エミッタ電極２８との間に形成される。ただし、導電部３４とエミッタ電極２８との間には、絶縁層２６が形成されなくともよい。

本例においてゲートトレンチ部４０およびダミートレンチ部３０は、図１に示すように所定の配列方向において交互に配置される。また、各トレンチ部は一定の間隔で配置されてよい。ただし、各トレンチの配置は上記の例に限定されない。２つのダミートレンチ部３０の間に複数のゲートトレンチ部４０が配置されてよい。また、それぞれのダミートレンチ部３０の間に設けられるゲートトレンチ部４０の数は一定でなくともよい。

ダミートレンチ部３０がベース領域１４の裏面側に突出する部分は、ゲートトレンチ部４０がベース領域１４の裏面側に突出する部分よりも長い。つまり、ダミートレンチ部３０とコレクタ電極２４との距離は、ゲートトレンチ部４０とコレクタ電極２４との距離よりも短い。

ダミートレンチ部３０がベース領域１４の裏面側に突出する部分の長さは、ゲートトレンチ部４０がベース領域１４の裏面側に突出する部分の長さの２倍以上であってよく、３倍以上であってもよい。また、ダミートレンチ部３０がベース領域１４の裏面側に突出する部分の長さは、ゲートトレンチ部４０がベース領域１４の裏面側に突出する部分の長さの５倍以下であってよく、６倍以下であってもよい。

ダミートレンチ部３０の開口部から底部までの長さは、５μｍ以上、１０μｍ以下であってよい。ゲートトレンチ部４０の開口部から底部までの長さは、２μｍ以上、６μｍ以下であってよい。ただし、ゲートトレンチ部４０は、ダミートレンチ部３０よりも短い。本例においてダミートレンチ部３０の長さは８μｍ、ゲートトレンチ部４０の長さは５μｍ、ベース領域１４の裏面の深さは３．５μｍである。

本例の半導体装置１００によれば、ゲートトレンチ部４０よりも長いダミートレンチ部３０を設けることで、ＩＥ効果を高めることができる。このため、オン電圧を低減することができる。また、ゲートトレンチ部４０とコレクタ電極２４との距離を維持することができるので、コレクタゲート間容量を増大させずにＩＥ効果を高めることができる。

また、蓄積領域１６は、ダミートレンチ部３０の底部よりもベース領域１４側に形成される。蓄積領域１６の底面が、ダミートレンチ部３０の底部よりも基板表面側に配置されてよい。蓄積領域１６は、隣接するトレンチ間に形成される。本例の蓄積領域１６は、ダミートレンチ部３０およびゲートトレンチ部４０の間に形成される。蓄積領域１６は、ダミートレンチ部３０およびゲートトレンチ部４０の間の全領域を覆うように設けられてよい。蓄積領域１６を設けることで、ＩＥ効果を高めて、オン電圧を低減することができる。

ダミートレンチ部３０の導電部３４は、ゲートトレンチ部４０の導電部４４とは電気的に絶縁される。これにより、半導体基板１０の単位面積あたりのゲート容量が低減される。ダミートレンチ部３０の導電部３４は、エミッタ端子５２またはエミッタ電極２８に電気的に接続されてよい。

それぞれのダミートレンチ部３０の間隔は、４μｍ以下であってよい。また、各トレンチ部の間隔は、２μｍ以下であってよい。当該間隔は、トレンチの中心間の距離を指す。これにより、耐圧を維持しながらオン電圧を低減することができる。

また、ゲートトレンチ部４０およびダミートレンチ部３０は、同一層のベース領域１４を貫通する。例えば、ベース領域１４は、ゲートトレンチ部４０が形成される部分の厚さと、ダミートレンチ部３０が形成される部分の厚さが同一である。トレンチ部が形成されるベース領域１４の部分とは、トレンチ部と隣接するベース領域１４の部分を指してよい。つまり、ゲートトレンチ部４０と接するベース領域１４の部分の厚さと、ダミートレンチ部３０と接するベース領域１４の部分の厚さは同一であってよい。

また、半導体基板１０の表面側において、ゲートトレンチ部４０の開口幅Ｗｇは、ダミートレンチ部３０の開口幅Ｗｄよりも小さい。ここで開口幅とは、開口が有する幅のうち最大の幅を指してよい。開口が円形状の場合、開口幅は円形状の直径を指す。このような構成により、同一の工程でゲートトレンチ部４０およびダミートレンチ部３０のトレンチを形成することができる。つまり、ダミートレンチ部３０の開口幅Ｗｄを大きくすることで、同一のエッチング工程でゲートトレンチ部４０およびダミートレンチ部３０のトレンチを形成した場合に、ダミートレンチ部３０の長さをゲートトレンチ部４０よりも長くすることができる。このため、長さの異なるゲートトレンチ部４０およびダミートレンチ部３０を容易に形成することができる。

図２は、半導体装置１００の表面の一部を示す図である。ただし、半導体装置１００の表面の構造は、図２の例に限定されない。図２においては、エミッタ電極２８および絶縁層２６を省略している。ゲートトレンチ部４０およびダミートレンチ部３０は、それぞれ所定の延伸方向に延伸して設けられる。また、ゲートトレンチ部４０およびダミートレンチ部３０は、所定の配列方向に沿って所定の間隔で配列される。

各トレンチ部に挟まれる領域には、ベース領域１４が形成される。ベース領域１４の表面には、Ｐ＋型のコンタクト領域１５が形成される。また、コンタクト領域１５の表面の一部に、エミッタ領域１２が選択的に形成される。コンタクト領域１５およびエミッタ領域１２のそれぞれは、隣接する一方のトレンチから、他方のトレンチまで形成される。コンタクト領域１５およびエミッタ領域１２は、各トレンチ部に挟まれる領域において、トレンチ部の延伸方向に沿って交互に露出するように形成される。

次に、第１実施例に係る半導体装置１００の製造方法の一例を説明する。ただし、半導体装置１００の製造方法は本例に限定されない。まず、ドリフト層１８と同一の導電型（本例ではＮ−型として説明する）の半導体基板を準備する。次に、半導体基板の表面に所定のパターンのエッチングマスクを設け、ゲートトレンチ部４０およびダミートレンチ部３０用の複数のトレンチを形成する。

このとき、ゲートトレンチ部４０を形成するためのマスク開口幅を、ダミートレンチ部３０を形成するためのマスク開口幅よりも小さくする。トレンチを形成した後、トレンチの内壁に絶縁膜を形成する。そして、トレンチの内部に導電材料を充填する。

次に、半導体基板の表面側からＰ型不純物を注入して、１１００度程度の温度で２時間程度の熱処理を行い、半導体基板表面全体に、トレンチよりも浅いＰ型ベース領域を形成する。次に、半導体基板の表面側からＮ型不純物を注入して、ベース領域より深く、トレンチよりも浅いＮ型蓄積領域を形成する。例えば、加速電圧２．８ＭｅＶ、５．０×１０^１２／ｃｍ^２程度でリンをイオン注入することで、Ｎ型蓄積領域を形成する。

次に、エミッタ領域１２に対応する部分が開口したマスクを用いて、半導体基板の表面側からＮ型不純物を選択的に注入する。これにより、Ｐ型ベース領域の内部にＮ＋型エミッタ領域を選択的に形成する。その後、半導体基板の表面側に各電極、層間絶縁膜等を適宜形成する。また、層間絶縁膜には、トレンチの長手方向に所定間隔でコンタクトホールを形成する。当該コンタクトホールにより、エミッタ電極とＮ＋型エミッタ領域およびＰ型ベース領域を接続する。

次に、半導体基板の裏面側から例えば１．０×１０^１４／ｃｍ^２程度でセレンをイオン注入した後、９００度程度の温度で２時間程度の熱処理を行う。これにより、半導体基板の裏面側にＮ＋型のバッファ層を形成する。残った半導体基板のＮ−型の領域がドリフト層になる。拡散係数の大きいセレンを用いることで、深い位置にバッファ層を形成できる。また、バッファ層を形成する前に、半導体基板を研磨して、厚みを調整してもよい。

セレンのイオン注入に代えて、プロトンを異なるドーズ量で複数回イオン注入することで、Ｎ＋型バッファ層を形成してもおい。これにより、不純物濃度が基板表面側から基板裏面側に向けて不純物濃度が増加するバッファ層を形成できる。

次に、半導体基板の裏面側から例えば１．０×１０^１３／ｃｍ^２以上、４．０×１０^１３／ｃｍ^２以下のドーズ量でＰ型不純物をイオン注入する。これにより、半導体基板の裏面側に、バッファ層よりも薄いＰ＋型コレクタ層を形成する。Ｐ型不純物のドーズ量が１．０×１０^１３／ｃｍ^２未満の場合、コレクタ層とコレクタ電極とがオーミック接合できないので、好ましくない。そして、半導体基板の裏面側にコレクタ電極等を適宜形成する。

図３は、第２実施例に係る半導体装置１００の断面の一例を示す図である。本例の半導体装置１００は、第１実施例に係る半導体装置１００の構成に対して、第２導電型の低濃度領域５４を更に有する。また、蓄積領域１６が設けられる位置が異なる。他の構成は、第１実施例に係る半導体装置１００と同一であってよい。

本例の蓄積領域１６は、ゲートトレンチ部４０の底部よりも半導体装置１００の裏面側に設けられ、且つ、ゲートトレンチ部４０と離間して形成される。また、蓄積領域１６は、ダミートレンチ部３０の底部よりも半導体装置１００の表面側に設けられる。本例において蓄積領域１６は、隣接する一方のダミートレンチ部３０から、他方のダミートレンチ部３０まで形成される。蓄積領域１６は、２つのダミートレンチ部３０の間の全領域を覆うように設けられてよい。

蓄積領域１６とゲートトレンチ部４０の底部との距離は、例えば０．５μｍ以上、２μｍ以下程度である。当該距離は、１μｍ以下であってもよい。本例において、ダミートレンチ部３０の長さは８μｍ、ゲートトレンチ部４０の長さは２．８μｍ、蓄積領域１６の裏面の深さは３．５μｍである。本例の蓄積領域１６は、半導体基板１０の表面側から、例えば加速電圧６．０ＭｅＶ、１．０×１０^１３／ｃｍ^２程度でリンを注入することで形成できる。

低濃度領域５４は、蓄積領域１６と、ゲートトレンチ部４０の底部との間に形成される。また、低濃度領域５４は、蓄積領域１６とベース領域１４との間にも形成される。低濃度領域５４は、蓄積領域１６よりも不純物濃度が低い。

本例の半導体装置１００によれば、ゲートトレンチ部４０と蓄積領域１６とが接していないので、半導体装置１００のターンオン時に過渡的にコレクタゲート間容量が増加しない。このため、ターンオン時のｄｉ／ｄｔが増大しない。

図４は、ゲートトレンチ部４０の構造例を示す図である。本例のゲートトレンチ部４０は、第１絶縁膜４２−１、第２絶縁膜４２−２および導電部４４を有する。第１絶縁膜４２−１は、半導体基板１０の表面側のトレンチ開口部分から、所定の深さまで形成される。第１絶縁膜４２−１の長さは、ゲートトレンチ部４０の長さの半分以上であってよい。第２絶縁膜４２−２は、トレンチの底部から、第１絶縁膜４２−１の底部まで形成される。

本例の第２絶縁膜４２−２は、第１絶縁膜４２−１よりも厚い。つまり、トレンチの底部に形成された絶縁膜４２は、半導体基板１０の表面におけるトレンチの開口部分に形成された絶縁膜４２よりも厚い。第１絶縁膜４２−１は、略一定の厚みを有してよい。

長いダミートレンチ部３０に挟まれたゲートトレンチ部４０の底部には電界が集中しやすい。本例のように、ゲートトレンチ部４０の底部における絶縁膜４２を厚くすることで、ゲートトレンチ部４０の耐圧を維持することができる。

また、蓄積領域１６の底部よりもトレンチの底部側に形成された絶縁膜４２の少なくとも一部は、蓄積領域１６の底部よりもトレンチの開口側に形成された絶縁膜４２よりも厚くてよい。本例においては、第２絶縁膜４２−２が、蓄積領域１６の底部よりも、トレンチの底部側に形成される。

図５は、第３実施例に係る半導体装置１００の断面の一例を示す図である。本例の半導体装置１００は、第１実施例に係る半導体装置１００の構成に対して、ダミートレンチ部３０の形状が異なる。他の構成は、第１実施例に係る半導体装置１００と同一であってよい。

本例におけるダミートレンチ部３０は、半導体基板１０の表面から延伸する表面側部分３６と、表面側部分３６よりもトレンチの底部側に設けられ、表面側部分３６よりも幅の大きい底部側部分３８とを有する。表面側部分３６は、略一定の幅で形成されてよい。底部側部分３８の最大幅は、表面側部分３６の最大幅の１．５倍以上、３倍以下程度であってよい。

底部側部分３８は、図５に示すように幅が連続的に変化する形状を有してよく、幅がステップ状に変化する形状を有してもよい。それぞれのダミートレンチ部３０における底部側部分３８は、互いに同一の深さ位置に設けられる。底部側部分３８は、ゲートトレンチ部４０の底部および蓄積領域１６の底部のいずれよりも、半導体基板１０の裏面側に形成される。

このような構成により、コレクタ層２２から、ゲートトレンチ部４０が形成されるメサ部分を狭窄することができる。このため、ＩＥ効果を更に高めることができる。本例のダミートレンチ部３０の絶縁膜３２は、表面側部分３６および底部側部分３８において均一な厚さを有してよい。

図６は、第４実施例に係る半導体装置１００の断面の一例を示す図である。本例の半導体装置１００は、第１から第３実施例のいずれかの実施例に係る半導体装置１００の構成に対して、ダミートレンチ部３０の絶縁膜３２の厚みが異なる。他の構成は、第１実施例から第３実施例のいずれかの実施例に係る半導体装置１００と同一であってよい。

本例においてダミートレンチ部３０の底部に形成された絶縁膜３２は、ゲートトレンチ部４０の絶縁膜４２よりも厚い。ダミートレンチ部３０の底部に形成された絶縁膜３２は、絶縁膜４２の最小の厚みよりも厚くてよく、絶縁膜４２の最大の厚みよりも厚くてよい。

ダミートレンチ部３０は、ゲートトレンチ部４０よりも半導体基板１０の裏面側に突出しているので、底部に電界が集中しやすい。本例のダミートレンチ部３０によれば、ダミートレンチ部３０の底部の絶縁膜３２が厚いので、耐圧を維持することができる。なお、ダミートレンチ部３０の絶縁膜３２の全体が、ゲートトレンチ部４０の絶縁膜４２よりも厚くてよい。ダミートレンチ部３０の絶縁膜３２は、均一な厚みを有してよい。

図７は、第５実施例に係る半導体装置１００の断面の一例を示す図である。本例の半導体基板１０は、トランジスタ部７０およびダイオード部８０を有する。トランジスタ部７０は、第１から第４実施例のいずれかの実施例に係る半導体基板１０と同一の構成を有する。

ダイオード部８０は、トランジスタ部７０と隣接した領域に設けられる。ダイオード部８０は、トランジスタ部７０と同一層のベース領域１４、蓄積領域１６、ドリフト層１８およびバッファ層２０を有する。ダイオード部８０のバッファ層２０の裏面側にはカソード層８２が設けられる。また、ダイオード部８０は、１以上のエミッタトレンチ部６０を有する。また、ダイオード部８０には、エミッタ領域１２が形成されない。

エミッタトレンチ部６０は、ベース領域１４の表面側からベース領域１４を貫通して、ドリフト層１８まで到達して形成される。それぞれのエミッタトレンチ部６０は、ゲートトレンチ部４０と同様に、絶縁膜６２および導電部６４を有する。

本例におけるそれぞれのエミッタトレンチ部６０は、ベース領域１４の裏面側に突出する長さが同一である。それぞれのエミッタトレンチ部６０は、ダミートレンチ部３０と同一の長さを有してよい。

また、本例におけるトランジスタ部７０におけるトレンチ部の間隔Ｐ１と、ダイオード部８０におけるエミッタトレンチ部６０の間隔Ｐ２とは同一である。図７に示すように、トランジスタ部７０においてゲートトレンチ部４０とダミートレンチ部３０とが交互に配置されている場合、ゲートトレンチ部４０とダミートレンチ部３０との間隔Ｐ１と、エミッタトレンチ部６０の間隔Ｐ２とが同一であってよい。また、エミッタトレンチ部６０の絶縁膜６２の厚さは、ゲートトレンチ部４０における絶縁膜４２の厚さと同一であってよい。

図８は、第６実施例に係る半導体装置１００の断面の一例を示す図である。本例の半導体装置１００は、エミッタトレンチ部６０の長さが、第５実施例に係る半導体装置１００のエミッタトレンチ部６０の長さと異なる。他の構成は、第５実施例に係る半導体装置１００と同一であってよい。

本例において、エミッタトレンチ部６０は、ベース領域１４の表面側からベース領域１４を貫通して、ドリフト層１８まで到達して形成される。ただし、ダイオード部８０は、ベース領域１４の裏面側に突出する長さが異なる複数のエミッタトレンチ部６０を有する。

例えば、ダイオード部８０における少なくとも一つのエミッタトレンチ部６０がベース領域１４の裏面側に突出する長さは、ゲートトレンチ部４０がベース領域１４の裏面側に突出する長さと同一である。また、エミッタトレンチ部６０の他の少なくとも一つがベース領域１４の裏面側に突出する長さは、ダミートレンチ部３０がベース領域１４の裏面側に突出する長さと同一である。ゲートトレンチ部４０と同一の長さのエミッタトレンチ部６０と、ダミートレンチ部３０と同一の長さのエミッタトレンチ部６０とは、交互に配置されてよい。

図９は、第１比較例に係る半導体装置２００の構成例を示す図である。本例の半導体装置２００は、図７または図８に示した半導体装置１００の構成に対して、各トレンチ部の長さが異なる。第１比較例に係る半導体装置２００のゲートトレンチ部２４０、ダミートレンチ部２３０およびエミッタトレンチ部２６０は、図７または図８に示した半導体装置１００のゲートトレンチ部４０と同一の長さを有する。第１比較例に係る半導体装置２００は、各トレンチ部のトレンチ深さが浅いので、ＩＥ効果が低い。このため、オン電圧が高くなってしまう。

図１０は、第２比較例に係る半導体装置２００の構成例を示す図である。本例の半導体装置２００は、図９に示した半導体装置２００の構成に対して、各トレンチ部が長い。第２比較例に係る半導体装置２００のゲートトレンチ部２４０、ダミートレンチ部２３０およびエミッタトレンチ部２６０は、図７または図８に示した半導体装置１００のダミートレンチ部３０と同一の長さを有する。第２比較例に係る半導体装置２００は、各トレンチ部のトレンチ深さが深いので、ＩＥ効果を高くすることができる。このため、オン電圧を低くできる。しかし、ゲートトレンチ部２４０とコレクタ電極２４との距離が小さくなるので、コレクタゲート間容量が増大してしまう。

図１１は、第１実施例、第２実施例、第１比較例および第２比較例のオン電圧Ｖｏｎとターンオフ損失Ｅｏｆｆとの関係を示す図である。第１比較例と第２比較例とを比べると、各トレンチ部を深くした第２比較例はＶｏｎ−Ｅｏｆｆ特性が大幅に改善していることがわかる。また、ダミートレンチ部３０を深くした第１実施例および第２実施例も、第２比較例と同等程度にＶｏｎ−Ｅｏｆｆ特性が改善していることがわかる。

図１２は、第１実施例、第２実施例、第１比較例および第２比較例のオン電圧Ｖｏｎとターンオン損失Ｅｏｎとの関係を示す図である。第１比較例と第２比較例とを比べると、ゲートトレンチ部２４０とコレクタ電極２４との距離が小さい第２比較例は、コレクタゲート間容量が増大するので、ターンオン損失Ｅｏｎが大幅に増大してしまう。

一方、第１実施例は、ゲートトレンチ部４０を深くしないので、コレクタゲート間容量が増大せず、ターンオン損失Ｅｏｎが増大しない。また、第２実施例は、ゲートトレンチ部４０を深くしていないことに加え、蓄積領域１６がゲートトレンチ部４０の底部よりもコレクタ電極側に設けられる。このため、第２実施例は過渡的なコレクタゲート間容量の影響も低減され、Ｖｏｎ−Ｅｏｎ特性が大幅に改善している。

つまり、第１実施例によれば、第１比較例に比べてＶｏｎ−Ｅｏｆｆ特性を改善しつつ、Ｖｏｎ−Ｅｏｎ特性の劣化を防ぐことができる。また、第２実施例によれば、第１比較例に比べてＶｏｎ−Ｅｏｆｆ特性を改善し、更に、Ｖｏｎ−Ｅｏｎ特性をも改善することができる。

図１３は、第１実施例、第２実施例、第１比較例および第２比較例の順方向電圧Ｖｆと逆回復損失Ｅｒｒとの関係を示す図である。第１比較例と第２比較例とを比べると、ゲートトレンチ部２４０とコレクタ電極２４との距離が小さい第２比較例は、逆回復損失Ｅｒｒが大幅に増大してしまう。コレクタゲート間容量が増大して、ターンオン時のｄｉ／ｄｔが大きくなると、逆回復時のｄｉ／ｄｔも大きくなる。そして、逆回復時のｄｉ／ｄｔが大きくなると、逆回復時のピーク電流Ｉｒｐが大きくなり、逆回復損失が大きくなる。

一方、第１実施例は、ゲートトレンチ部４０を深くしないので、コレクタゲート間容量が増大せず、逆回復損失Ｅｒｒが増大しない。また、第２実施例は、ゲートトレンチ部４０を深くしていないことに加え、蓄積領域１６がゲートトレンチ部４０の底部よりもコレクタ電極側に設けられる。このため、第２実施例は過渡的なコレクタゲート間容量の影響も低減され、Ｖｆ−Ｅｒｒ特性が大幅に改善している。

つまり、第１実施例によれば、第１比較例に比べてＶｏｎ−Ｅｏｆｆ特性を改善しつつ、Ｖｆ−Ｅｒｒ特性の劣化を防ぐことができる。また、第２実施例によれば、第１比較例に比べてＶｏｎ−Ｅｏｆｆ特性を改善し、更に、Ｖｆ−Ｅｒｒ特性をも改善することができる。また、図１２に示したように、第２実施例はＶｏｎ−Ｅｏｎ特性も改善する。

図１４は、第７実施例に係る半導体装置１００の構成例を示す図である。図１４においてはチップ端部周辺のチップ表面を示しており、他の領域を省略している。また、図１４においては半導体装置１００における半導体基板の活性領域を示すが、半導体装置１００は、活性領域を囲んで耐圧構造部を有してよい。活性領域は、半導体装置１００をオン状態に制御した場合に電流が流れる領域を指す。耐圧構造部は、半導体基板１０の表面側の電界集中を緩和する。耐圧構造部は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。

本例の半導体装置１００は、チップの表面側において、ゲート電極５１、エミッタ電極２８、ゲートトレンチ部４０、ダミートレンチ部３０、エミッタトレンチ部６０、ウェル領域１７、エミッタ領域１２、ベース領域１４、コンタクト領域１５、コンタクトホール５５、コンタクトホール５７およびコンタクトホール５９を有する。

ゲートトレンチ部４０、ダミートレンチ部３０、エミッタトレンチ部６０、ウェル領域１７、エミッタ領域１２、ベース領域１４およびコンタクト領域１５は、半導体基板１０の表面側の内部に形成され、エミッタ電極２８およびゲート電極５１は、半導体基板１０の表面の上方に設けられる。

エミッタ電極２８およびゲート電極５１と、半導体基板の表面との間には絶縁層２６が形成されるが、図１４では省略している。コンタクトホール５５、５７および５９は、当該層間絶縁膜を貫通して形成される。エミッタ電極２８は、コンタクトホール５７を通って半導体基板１０と接触する。ゲート電極５１は、コンタクトホール５５を通って半導体基板１０と接触する。

エミッタ電極２８およびゲート電極５１は、金属を含む材料で形成される。例えば、各電極の少なくとも一部の領域はアルミまたはアルミシリコン合金で形成される。各電極は、下層にチタンやチタン化合物等のバリアメタルを有してよく、アルミとバリアメタルの間にタングステンを埋め込んだプラグを含む材料で形成される領域を有してもよい。

１以上のゲートトレンチ部４０および１以上のダミートレンチ部３０は、トランジスタ部７０の領域において所定の配列方向に沿って所定の間隔で配列される。ダミートレンチ部３０は、半導体基板１０の表面において予め定められた延伸方向に延伸して形成される。本例におけるダミートレンチ部３０は直線形状を有しており、上述した配列方向とは垂直な方向に延伸して形成される。

ゲートトレンチ部４０は、対向部４１および突出部４３を有する。対向部４１は、ダミートレンチ部３０と対向する範囲において、上述した延伸方向に延伸して形成される。つまり、対向部４１は、ダミートレンチ部３０と平行に形成される。突出部４３は、対向部４１から更に延伸して、ダミートレンチ部３０と対向しない範囲に形成される。本例において、ダミートレンチ部３０の両側に設けられた２つの対向部４１が、１つの突出部４３により接続される。突出部４３の少なくとも一部は曲線形状を有してよい。ダミートレンチ部３０の開口幅は、ゲートトレンチ部４０の開口幅より広くてよい。

突出部４３を覆う絶縁層に、コンタクトホール５５が形成される。コンタクトホール５５は、突出部４３において対向部４１から最も離れた領域に対応して形成されてよい。本例の突出部４３は、対向部４１から最も離れた領域において、対向部４１とは直交する方向に延伸する部分を有する。コンタクトホール５５は、突出部４３の当該部分に対応して形成されてよい。

突出部４３の当該部分は、２つの対向部４１を突出部４３で接続する接続部４５であってよい。接続部４５は、突出部４３のうち、対向部４１とは直交する方向に延伸する領域であって、且つ、トレンチの開口幅が最大となる部分を指してよい。コンタクトホール５５の少なくとも一部は、接続部４５に形成されてよい。ゲートトレンチ部４０の接続部４５の開口幅は、対向部４１の開口幅より広くてよい。本例において、接続部４５におけるトレンチ開口幅は、対向部４１の延伸方向における幅を指す。また、対向部４１におけるトレンチ開口幅は、対向部４１の延伸方向と直交する方向における幅を指す。また、ゲートトレンチ部４０の接続部４５の開口幅は、ダミートレンチ部３０の開口幅と同じでよい。

エミッタトレンチ部６０は、ダイオード部８０の領域に設けられる。エミッタトレンチ部６０は、ゲートトレンチ部４０と同様の形状を有してよい。ただし、エミッタトレンチ部６０の延伸方向における長さは、ゲートトレンチ部４０よりも短くてよく、長くてもよい。

ゲート電極５１は、突出部４３の一部を覆って形成される。ゲート電極５１は、突出部４３においてコンタクトホール５５が設けられた部分を覆って形成される。本例のゲート電極５１は、対向部４１、ダミートレンチ部３０およびエミッタトレンチ部６０の上方には形成されない。

エミッタ電極２８は、ゲートトレンチ部４０、ダミートレンチ部３０、エミッタトレンチ部６０、ウェル領域１７、エミッタ領域１２、ベース領域１４およびコンタクト領域１５の上方に形成される。本例のエミッタ電極２８は、ウェル領域１７およびゲートトレンチ部４０の一部を覆って形成される。

ウェル領域１７は、ゲート電極５１が設けられる側の半導体基板１０の端部から、所定の範囲で形成される。ウェル領域１７は、ベース領域１４よりも半導体基板１０の端部側に形成される。ウェル領域１７の拡散深さは、ゲートトレンチ部４０、ダミートレンチ部３０、エミッタトレンチ部６０の深さよりも深くてよい。ダミートレンチ部３０、エミッタトレンチ部６０および対向部４１の、ゲート電極５１側の一部の領域はウェル領域１７に形成される。ダミートレンチ部３０の延伸方向の端の底は、ウェル領域１７に覆われていてよい。突出部４３は、全体がウェル領域１７に形成されてよい。

各トレンチ部に挟まれる領域には、ベース領域１４が形成される。ベース領域１４は、ウェル領域１７よりも不純物濃度の低い第２導電型である。本例のベース領域１４はＰ−型である。

ベース領域１４の表面には、ベース領域１４よりも不純物濃度の高い第２導電型のコンタクト領域１５が形成される。本例のコンタクト領域１５はＰ＋型である。また、トランジスタ部７０においては、コンタクト領域１５の表面の一部に、半導体基板１０よりも不純物濃度が高い第１導電型のエミッタ領域１２が選択的に形成される。本例のエミッタ領域１２はＮ＋型である。

コンタクト領域１５およびエミッタ領域１２のそれぞれは、隣接する一方のトレンチ部から、他方のトレンチ部まで形成される。トランジスタ部７０の１以上のコンタクト領域１５および１以上のエミッタ領域１２は、各トレンチ部に挟まれる領域において、トレンチ部の延伸方向に沿って交互に半導体基板１０の表面に露出するように形成される。

トランジスタ部７０において、コンタクトホール５７は、コンタクト領域１５およびエミッタ領域１２の上方に形成される。コンタクトホール５７は、コンタクト領域１５およびエミッタ領域１２の少なくとも一部の領域を露出させる。コンタクトホール５７は、ベース領域１４およびウェル領域１７に対応する領域には形成されない。

また、ダイオード部８０において、コンタクトホール５７は、コンタクト領域１５およびベース領域１４の上方に形成される。ダイオード部８０におけるコンタクトホール５７は、コンタクト領域１５およびベース領域１４の少なくとも一部の領域を露出させる。本例のコンタクトホール５７は、複数のベース領域１４のうち、最もゲート電極５１に近いベース領域１４に対しては形成されない。本例においてトランジスタ部７０のコンタクトホール５７と、ダイオード部８０のコンタクトホール５７とは、各トレンチ部の延伸方向において同一の長さを有する。

本例のダミートレンチ部３０は、枝部９０を有する。枝部９０は、ゲートトレンチ部４０と平行に延伸する部分から、ゲートトレンチ部４０に向かって突出して設けられる。本例の枝部９０は、半導体基板１０の表面において、ウェル領域１７の端辺と平行な方向に延伸する。枝部９０は、ダミートレンチ部３０の他の部分と同一の深さを有する。枝部９０は、ダミートレンチ部３０の他の部分よりも深く形成されてもよい。

ダミートレンチ部３０が枝部９０を有することで、活性領域の正孔が、ウェル領域１７に流れ出ることを抑制できる。このため、オン電圧を低減することができる。

枝部９０は、エミッタ領域１２と交互に形成された複数のコンタクト領域１５のうち、最もウェル領域１７に近いコンタクト領域１５に形成されてよい。つまり枝部９０は、活性領域の最も外側に形成されてよい。これにより、活性領域の正孔がウェル領域１７に流れ出ることを効率よく抑制できる。

また、それぞれのダミートレンチ部３０における枝部９０は、同一の直線上に形成されることが好ましい。これにより、活性領域とウェル領域１７とを分離する壁状のトレンチを形成できる。ただし枝部９０は、隣接するゲートトレンチ部４０とは接触しないように形成される。つまり、それぞれの枝部９０は、同一の直線上で互いに離間して設けられる。

図１５は、図１４におけるｂ−ｂ'断面を示す図である。ダミートレンチ部３０の枝部９０は、コンタクト領域１５およびベース領域１４を貫通して設けられる。枝部９０は、コンタクト領域１５とウェル領域１７の間のベース領域１４を貫通して設けられてもよい。枝部９０は、コンタクトホール５５の下方に形成されるゲートトレンチ部４０と同一の深さまで形成されてよく、更に深くまで形成されてもよい。枝部９０は、トレンチ内壁に形成された絶縁膜９２、および、トレンチ内において絶縁膜９２に囲まれた導電部９４を有する。

また、枝部９０は、ウェル領域１７と同一の深さまで形成されてよく、ウェル領域１７よりも深く形成されてもよい。この場合、コンタクトホール５５の下方に形成されるゲートトレンチ部４０も、ウェル領域１７より深く形成されてよい。ベース領域１４を貫通する枝部９０を設けることで、ウェル領域１７とベース領域１４との境界における電界分布がなだらかになる。このため、活性領域において半導体基板１０の裏面側からドリフト層１８に注入される正孔が、ウェル領域１７側に流れることを抑制できる。

図１６は、第８実施例に係る半導体装置１００の構成例を示す図である。本例の半導体装置１００は、第７実施例に係る半導体装置１００の構成に加え、半導体基板１０の裏面側に形成された裏面トレンチ部１１０を更に備える。裏面トレンチ部１１０は、トレンチの内壁に形成された絶縁膜１１２およびトレンチ内部において絶縁膜１１２に囲まれた導電部１１４を有する。本例の裏面トレンチ部１１０は、半導体基板１０の裏面からドリフト層１８に達するように形成される。

深さ方向において、裏面トレンチ部１１０は、ダミートレンチ部３０よりも長くてよい。一例として、ダミートレンチ部３０の深さは１０μｍ以下であり、裏面トレンチ部１１０の深さは１００μｍ以上である。ただし、裏面トレンチ部１１０およびダミートレンチ部３０の深さの和は、半導体基板１０の厚みより小さい。つまり、裏面トレンチ部１１０の先端と、ダミートレンチ部３０の先端は、深さ方向において離間している。裏面トレンチ部１１０を設けることで、活性領域からウェル領域１７に正孔が流れることを更に抑制できる。

裏面トレンチ部１１０は、ダミートレンチ部３０の枝部９０と対向しない位置に設けられることが好ましい。これにより、半導体基板１０の強度を維持することができる。裏面トレンチ部１１０は、ダミートレンチ部３０の枝部９０よりも、半導体基板１０の中心側に設けられてよい。このような配置により、活性領域からウェル領域１７に正孔が流れる経路を狭くできる。また、裏面トレンチ部１１０は、ダミートレンチ部３０の枝部９０よりも、半導体基板１０の端部側に設けられてもよい。

図１７は、裏面トレンチ部１１０、および、ダミートレンチ部３０の枝部９０の配置例を示す図である。図１７は、半導体装置１００の裏面の模式図を示す。図１７においては、ダミートレンチ部３０、裏面トレンチ部１１０およびウェル領域１７以外の、ゲートトレンチ部４０等の構成を省略している。また、ダミートレンチ部３０は半導体基板１０の表面側に形成されるが、図１７においてはダミートレンチ部３０を半導体基板１０の裏面に投影した場合の位置を示している。

本例の裏面トレンチ部１１０は、半導体基板１０の裏面において環状に形成される。裏面トレンチ部１１０が囲む領域には、ダミートレンチ部３０、ゲートトレンチ部４０およびエミッタトレンチ部６０等が形成される。ただし、ダミートレンチ部３０およびゲートトレンチ部４０の一部は、裏面トレンチ部１１０の外側の領域に突出している。具体的には、ダミートレンチ部３０の枝部９０が、裏面トレンチ部１１０の外側に形成される。それぞれの枝部９０は、裏面トレンチ部１１０の外側において、同一の直線上に、且つ、互いに離間して形成されている。このような構造により、裏面トレンチ部１１０が囲む活性領域から、ウェル領域１７に正孔が流れることを抑制できる。

図１８は、裏面トレンチ部１１０、および、ダミートレンチ部３０の枝部９０の他の配置例を示す図である。本例の裏面トレンチ部１１０は、半導体基板１０の裏面において環状に形成される。裏面トレンチ部１１０が囲む領域には、ダミートレンチ部３０、ゲートトレンチ部４０およびエミッタトレンチ部６０等が形成される。なお、本例においてはダミートレンチ部３０の全体が、裏面トレンチ部１１０が囲む領域内に形成される。

それぞれの枝部９０は、裏面トレンチ部１１０が囲む領域内において、同一の直線上に、且つ、互いに離間して形成されている。このような構造によっても、裏面トレンチ部１１０が囲む活性領域から、ウェル領域１７に正孔が流れることを抑制できる。また、本例の構造によれば、裏面トレンチ部１１０とダミートレンチ部３０とが交差しないので、半導体基板１０の強度を維持することができる。

図１９は、第９実施例に係る半導体装置１００の構成例を示す断面図である。本例の半導体装置１００は、図７に示した第５実施例に係る半導体装置１００の構成に加え、裏面トレンチ部１２０を更に備える。裏面トレンチ部１２０の構造および大きさは、裏面トレンチ部１１０と同一であってよい。

裏面トレンチ部１２０は、トランジスタ部７０およびダイオード部８０を分離する位置に設けられる。このような構成により、トランジスタ部７０およびダイオード部８０の間で正孔が流れることを抑制できる。なお、図１９に示す裏面トレンチ部１２０に加え、図１６に示した裏面トレンチ部１１０が更に設けられていてもよい。

裏面トレンチ部１２０は、ダミートレンチ部３０と対向しない位置に設けられることが好ましい。本例の裏面トレンチ部１２０は、複数のゲートトレンチ部４０のうち、最もダイオード部８０に近いゲートトレンチ部４０と対向する位置に設けられる。裏面トレンチ部１２０は、トランジスタ部７０を囲んで環状に形成されてよい。このような構成により、トランジスタ部７０およびダイオード部８０を分離しつつ、半導体基板１０の強度を維持することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０・・・半導体基板、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１８・・・ドリフト層、２０・・・バッファ層、２２・・・コレクタ層、２４・・・コレクタ電極、２６・・・絶縁層、２８・・・エミッタ電極、３０・・・ダミートレンチ部、３２・・・絶縁膜、３４・・・導電部、３６・・・表面側部分、３８・・・底部側部分、４０・・・ゲートトレンチ部、４１・・・対向部、４２・・・絶縁膜、４３・・・突出部、４４・・・導電部、４５・・・接続部、５０・・・ゲート端子、５２・・・エミッタ端子、５４・・・低濃度領域、５５、５７、５９・・・コンタクトホール、６０・・・エミッタトレンチ部、６２・・・絶縁膜、６４・・・導電部、７０・・・トランジスタ部、８０・・・ダイオード部、８２・・・カソード層、９０・・・枝部、９２・・・絶縁膜、９４・・・導電部、１００・・・半導体装置、１１０・・・裏面トレンチ部、１１２・・・絶縁膜、１１４・・・導電部、１２０・・・裏面トレンチ部、２００・・・半導体装置、２３０・・・ダミートレンチ部、２４０・・・ゲートトレンチ部、２６０・・・エミッタトレンチ部

Claims

半導体基板と、
前記半導体基板の表面側に形成されたベース領域と、
前記ベース領域の表面側から前記ベース領域を貫通して形成されたゲートトレンチ部と、
前記ベース領域の表面側から前記ベース領域を貫通して形成され、前記ベース領域の裏面側に突出する部分が、前記ゲートトレンチ部が前記ベース領域の裏面側に突出する部分よりも長いダミートレンチ部と、
前記ベース領域の表面側に設けられたエミッタ電極と、
前記半導体基板の表面側において、前記ベース領域よりも前記半導体基板の端部側に形成されたウェル領域と
を備え、
前記ダミートレンチ部が前記エミッタ電極に接続され、
前記ゲートトレンチ部および前記ダミートレンチ部はそれぞれ、
前記半導体基板の表面側に形成されたトレンチと、
前記トレンチの内壁に形成された絶縁膜と、
前記トレンチの内部において前記絶縁膜よりも内側に形成された導電部と
を有し、
前記ダミートレンチ部の前記導電部は、前記ダミートレンチ部の前記絶縁膜により、前記ベース領域と絶縁され、
前記ダミートレンチ部が前記ベース領域の裏面側に突出する部分の長さは、前記ゲートトレンチ部が前記ベース領域の裏面側に突出する部分の長さの２倍以上であり、
前記ゲートトレンチ部は、前記ウェル領域の深さ以上深く形成される
半導体装置。
半導体基板と、
前記半導体基板の表面側に形成されたベース領域と、
前記ベース領域の表面側から前記ベース領域を貫通して形成されたゲートトレンチ部と、
前記ベース領域の表面側から前記ベース領域を貫通して形成され、前記ベース領域の裏面側に突出する部分が、前記ゲートトレンチ部が前記ベース領域の裏面側に突出する部分よりも長いダミートレンチ部と、
前記ベース領域の表面側に設けられたエミッタ電極と
を備え
前記ダミートレンチ部が前記エミッタ電極に接続され、
前記半導体基板は、
前記ベース領域、前記ゲートトレンチ部および前記ダミートレンチ部が形成されるトランジスタ部と、
前記ベース領域およびエミッタトレンチ部が形成されるダイオード部と
を備え、
前記エミッタトレンチ部は、前記ベース領域の表面側から前記ベース領域を貫通して形成され、
前記ダイオード部は、前記ベース領域の裏面側に突出する長さが異なる複数の前記エミッタトレンチ部を有し、
前記エミッタトレンチ部の少なくとも一つが前記ベース領域の裏面側に突出する長さは、前記ゲートトレンチ部が前記ベース領域の裏面側に突出する長さと同一であり、
前記エミッタトレンチ部の他の少なくとも一つが前記ベース領域の裏面側に突出する長さは、前記ダミートレンチ部が前記ベース領域の裏面側に突出する長さと同一である
半導体装置。
半導体基板と、
前記半導体基板の表面側に形成されたベース領域と、
前記ベース領域の表面側から前記ベース領域を貫通して形成されたゲートトレンチ部と、
前記ベース領域の表面側から前記ベース領域を貫通して形成され、前記ベース領域の裏面側に突出する部分が、前記ゲートトレンチ部が前記ベース領域の裏面側に突出する部分よりも長いダミートレンチ部と、
前記ベース領域の表面側に設けられたエミッタ電極と
を備え、前記半導体基板は、
前記ベース領域、前記ゲートトレンチ部および前記ダミートレンチ部が形成されるトランジスタ部と、
前記ベース領域およびエミッタトレンチ部が形成されるダイオード部と
を備え、
前記ダミートレンチ部が前記エミッタ電極に接続され、
前記ゲートトレンチ部および前記ダミートレンチ部はそれぞれ、
前記半導体基板の表面側に形成されたトレンチと、
前記トレンチの内壁に形成された絶縁膜と、
前記トレンチの内部において前記絶縁膜よりも内側に形成された導電部と
を有し、
前記ダミートレンチ部の前記導電部は、前記ダミートレンチ部の前記絶縁膜により、前記ベース領域と絶縁され、
前記ダミートレンチ部が前記ベース領域の裏面側に突出する部分の長さは、前記ゲートトレンチ部が前記ベース領域の裏面側に突出する部分の長さの２倍以上であり、
前記エミッタトレンチ部は、前記ベース領域の表面側から前記ベース領域を貫通して形成され、
前記ダイオード部は、前記ベース領域の裏面側に突出する長さがそれぞれ同一の複数の前記エミッタトレンチ部を有する
半導体装置。
前記エミッタトレンチ部どうしの間隔は、前記トランジスタ部におけるトレンチ部の間隔と同一である
請求項２に記載の半導体装置。
前記トランジスタ部において、前記半導体基板の裏面側に前記ベース領域とは導電型が同一であるコレクタ層と、
前記ダイオード部において、前記半導体基板の裏面側に前記ベース領域とは導電型が異なるカソード層と
を更に備え、
前記コレクタ層および前記カソード層の境界の位置において、前記ゲートトレンチ部が配置される
請求項２から４のいずれか一項に記載の半導体装置。
前記コレクタ層および前記カソード層の境界の位置に最も近い前記エミッタトレンチ部が前記ベース領域の裏面側に突出する長さは、前記ダミートレンチ部が前記ベース領域の裏面側に突出する長さと同一である
請求項５に記載の半導体装置。
半導体基板と、
前記半導体基板の表面側に形成されたベース領域と、
前記ベース領域の表面側から前記ベース領域を貫通して形成されたゲートトレンチ部と、
前記ベース領域の表面側から前記ベース領域を貫通して形成され、前記ベース領域の裏面側に突出する部分が、前記ゲートトレンチ部が前記ベース領域の裏面側に突出する部分よりも長いダミートレンチ部と、
前記ベース領域の表面側に設けられたエミッタ電極と
を備え、
前記ダミートレンチ部が前記エミッタ電極に接続され、
前記半導体基板の表面側において、前記ベース領域よりも前記半導体基板の端部側に形成されたウェル領域を更に備え、
前記ダミートレンチ部は、前記半導体基板の表面において前記ウェル領域の端辺と平行な方向に延伸する枝部を有する
半導体装置。
前記半導体基板の表面側において、第１導電型のエミッタ領域と、第２導電型のコンタクト領域とが交互に形成され、
前記枝部は、最も前記ウェル領域に近い前記コンタクト領域に形成される
請求項７に記載の半導体装置。
互いに分離した複数の前記ダミートレンチ部を備え、
それぞれの前記ダミートレンチ部における前記枝部は、同一の直線上に形成される
請求項８に記載の半導体装置。
前記半導体基板の裏面側に形成された裏面トレンチ部を更に備える
請求項７から９のいずれか一項に記載の半導体装置。
前記裏面トレンチ部は、前記ダミートレンチ部の前記枝部よりも、前記半導体基板の中心側に設けられる
請求項１０に記載の半導体装置。
前記裏面トレンチ部は、前記半導体基板の裏面において環状に形成される
請求項１０または１１に記載の半導体装置。
前記裏面トレンチ部は、前記ダミートレンチ部の深さ以上深く形成される
請求項１０から１２のいずれか一項に記載の半導体装置。
前記裏面トレンチ部は、前記ダミートレンチ部の前記枝部と対向しない位置に設けられる
請求項１０から１３のいずれか一項に記載の半導体装置。
前記ダミートレンチ部の全体が、前記裏面トレンチ部が囲む領域内に形成される
請求項１０に記載の半導体装置。
前記半導体基板は、
前記ベース領域、前記ゲートトレンチ部および前記ダミートレンチ部が形成されるトランジスタ部と、
前記ベース領域およびエミッタトレンチ部が形成されるダイオード部と
を備え、
前記トランジスタ部において、前記半導体基板の裏面側に前記ベース領域とは導電型が同一であるコレクタ層と、
前記ダイオード部において、前記半導体基板の裏面側に前記ベース領域とは導電型が異なるカソード層と
を更に備え、
前記裏面トレンチ部は、前記コレクタ層および前記カソード層の境界の位置に設けられる
請求項１０から１５のいずれか一項に記載の半導体装置。
前記半導体基板の裏面に設けられたコレクタ電極を更に備える
請求項１から１６のいずれか一項に記載の半導体装置。