JP2021073714A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2021073714A
JP2021073714A JP2021009921A JP2021009921A JP2021073714A JP 2021073714 A JP2021073714 A JP 2021073714A JP 2021009921 A JP2021009921 A JP 2021009921A JP 2021009921 A JP2021009921 A JP 2021009921A JP 2021073714 A JP2021073714 A JP 2021073714A
Authority
JP
Japan
Prior art keywords
region
semiconductor substrate
conductive type
concentration
anode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2021009921A
Other languages
English (en)
Other versions
JP7020570B2 (ja
Inventor
要 三塚
Kaname Mitsuzuka
要 三塚
美咲 高橋
Misaki Takahashi
美咲 高橋
徹 白川
Toru Shirakawa
徹 白川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of JP2021073714A publication Critical patent/JP2021073714A/ja
Application granted granted Critical
Publication of JP7020570B2 publication Critical patent/JP7020570B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2252—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
    • H01L21/2253—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks

Abstract

【課題】ＲＣ−ＩＧＢＴのトランジスタ部およびダイオード部の導通特性をそれぞれ改善する。【解決手段】トランジスタ部７０およびダイオード部８０の導通特性が優れた半導体装置１００であって、半導体基板１０に設けられた第１導電型のドリフト領域と、半導体基板の上面側に設けられた第２導電型の第１ウェル領域１１と、ダイオード部において、半導体基板の上面側に設けられた第２導電型のアノード領域１３と、アノード領域と第１ウェル領域との間において、第１ウェル領域と接して設けられ、アノード領域より高ドーピング濃度である第２導電型の第１高濃度領域９１と、を備える。【選択図】図１Ａ

Description

本発明は、半導体装置およびその製造方法に関する。
従来、トランジスタ部およびダイオード部を有するＲＣ−ＩＧＢＴが知られている。特許文献１の段落００１５には、例えば、「アノード層４０の不純物濃度は、ベース領域１４の不純物濃度より低く、Ｐ＋コンタクト領域１８の不純物濃度より低い」ことが記載されている。
特許文献１ 国際公開第２０１６／０３０９６６号
ＲＣ−ＩＧＢＴでは、トランジスタ部およびダイオード部の導通特性をそれぞれ改善することが好ましい。
本発明の第１の態様においては、トランジスタ部とダイオード部とを有する半導体装置であって、半導体基板に設けられた第１導電型のドリフト領域と、半導体基板の上面側に設けられた第２導電型の第１ウェル領域と、ダイオード部において、半導体基板の上面側に設けられた第２導電型のアノード領域と、アノード領域と第１ウェル領域との間において、第１ウェル領域と接して設けられ、アノード領域より高ドーピング濃度である第２導電型の第１高濃度領域とを備える半導体装置を提供する。
トランジスタ部は、半導体基板の上面側に設けられた第２導電型のベース領域を有してよい。アノード領域のドーピング濃度は、ベース領域のドーピング濃度よりも低くてよい。
第１高濃度領域のドーピング濃度は、ベース領域のドーピング濃度と同一であってよい。
半導体装置は、半導体基板の上面の上方に設けられた層間絶縁膜と、層間絶縁膜の上方に設けられたエミッタ電極とを更に備えてよい。層間絶縁膜は、エミッタ電極と半導体基板とを電気的に接続するための１又は複数のコンタクトホールが設けられており、１又は複数のコンタクトホールは、トランジスタ部が有する複数のトレンチ部の延伸方向に延伸して設けられ、アノード領域と第１高濃度領域との間が、平面視における延伸方向において、ダイオード部における１又は複数のコンタクトホールの延伸方向の端部よりも外側に位置してよい。
半導体装置は、半導体基板の上面の上方に設けられた層間絶縁膜と、層間絶縁膜の上方に設けられたエミッタ電極とを更に備えてよい。層間絶縁膜は、エミッタ電極と半導体基板とを電気的に接続するための１又は複数のコンタクトホールが設けられており、１又は複数のコンタクトホールは、トランジスタ部が有する複数のトレンチ部の延伸方向に延伸して設けられ、アノード領域と第１高濃度領域との間が、平面視における延伸方向において、ダイオード部における１又は複数のコンタクトホールの延伸方向の端部と同一の位置に位置してよい。
半導体装置は、半導体基板の上面の上方に設けられた層間絶縁膜と、層間絶縁膜の上方に設けられたエミッタ電極とを更に備えてよい。層間絶縁膜は、エミッタ電極と半導体基板とを電気的に接続するための１又は複数のコンタクトホールが設けられており、１又は複数のコンタクトホールは、トランジスタ部が有する複数のトレンチ部の延伸方向に延伸して設けられ、アノード領域と第１高濃度領域との間が、平面視における延伸方向において、ダイオード部における１又は複数のコンタクトホールの延伸方向の端部よりも内側に位置してよい。
ダイオード部は、半導体基板の下面側に設けられたカソード領域を備えてよい。アノード領域と第１高濃度領域との間が、複数のトレンチ部の平面視における延伸方向において、カソード領域の外側に位置してよい。
ダイオード部は、半導体基板の下面側に設けられたカソード領域を備えてよい。アノード領域と第１高濃度領域との間が、複数のトレンチ部の平面視における延伸方向において、カソード領域の端部と同一の位置に位置してよい。
トランジスタ部は、半導体基板の下面側に設けられたコレクタ領域を備えてよい。ダイオード部は、半導体基板の下面側に設けられたカソード領域を備えてよい。アノード領域は、平面視で、トランジスタ部が有する複数のトレンチ部の配列方向において、カソード領域とコレクタ領域の境界と同一の位置に端部を有してよい。
トランジスタ部は、半導体基板の下面側に設けられたコレクタ領域を備えてよい。アノード領域は、平面視で、ダイオード部からコレクタ領域が設けられた領域まで延伸していてよい。
半導体装置は、１又は複数のトランジスタ部および１又は複数のダイオード部と、１又は複数のトランジスタ部および１又は複数のダイオード部のいずれかの間において、半導体基板の上面側に設けられた第２導電型の第２ウェル領域と、第２ウェル領域に接して設けられ、アノード領域より高ドーピング濃度である第２導電型の第２高濃度領域を更に備えてよい。
第２高濃度領域は、第１高濃度領域と同一のドーピング濃度を有してよい。
本発明の第２の態様においては、トランジスタ部とダイオード部とを有する半導体装置の製造方法であって、半導体基板に第１導電型のドリフト領域を形成する段階と、ドリフト領域よりも半導体基板の上面側に第２導電型の第１ウェル領域を設ける段階と、ダイオード部において、半導体基板の上面側に第２導電型のアノード領域を設ける段階と、アノード領域と第１ウェル領域との間において、第１ウェル領域と隣接して、アノード領域より高ドーピング濃度である第２導電型の第１高濃度領域を設ける段階とを備える製造方法を提供する。
第１高濃度領域を設ける段階は、アノード領域が設けられる領域をマスクして、半導体基板にドーパントを注入する段階を含んでよい。
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
実施例１に係る半導体装置１００の上面図の一例である。 実施例１に係る半導体装置１００のａ−ａ'断面図の一例である。 比較例に係る半導体装置５００の上面図の一例である。 実施例２に係る半導体装置１００の上面図の一例である。 実施例２に係る半導体装置１００のａ−ａ'断面図の一例である。 実施例３に係る半導体装置１００の上面図の一例である。 ゲートランナー４８の周辺の上面図の一例を示す。 半導体装置１００の製造方法の一例を示す。 半導体装置１００の製造方法の他の例を示す。 半導体装置１００と半導体装置５００の逆回復耐量とを比較したグラフを示す。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては、半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」、「おもて」、「裏」の方向は重力方向、または、半導体装置の実装時における基板等への取り付け方向に限定されない。
本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。本明細書では、半導体基板の上面と平行な面をＸＹ面とし、半導体基板の深さ方向をＺ軸とする。なお、本明細書において、Ｚ軸方向に半導体基板を視た場合について平面視と称する。
各実施例においては、第１導電型をＮ型、第２導電型をＰ型とした例を示しているが、第１導電型をＰ型、第２導電型をＮ型としてもよい。この場合、各実施例における基板、層、領域等の導電型は、それぞれ逆の極性となる。
本明細書では、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれ、それが付されていない層や領域よりも高ドーピング濃度および低ドーピング濃度であることを意味し、＋＋は＋よりも高ドーピング濃度、−−は−よりも低ドーピング濃度であることを意味する。
本明細書においてドーピング濃度とは、ドナーまたはアクセプタ化したドーパントの濃度を指す。したがって、その単位は、／ｃｍ３である。本明細書において、ドナーおよびアクセプタの濃度差（すなわちネットドーピング濃度）をドーピング濃度とする場合がある。この場合、ドーピング濃度はＳＲ法で測定できる。また、ドナーおよびアクセプタの化学濃度をドーピング濃度としてもよい。この場合、ドーピング濃度はＳＩＭＳ法で測定できる。特に限定していなければ、ドーピング濃度として、上記のいずれを用いてもよい。特に限定していなければ、ドーピング領域におけるドーピング濃度分布のピーク値を、当該ドーピング領域におけるドーピング濃度としてよい。
また、本明細書においてドーズ量とは、イオン注入を行う際に、ウェーハに注入される単位面積あたりのイオンの個数をいう。したがって、その単位は、／ｃｍ２である。なお、半導体領域のドーズ量は、その半導体領域の深さ方向にわたってドーピング濃度を積分した積分濃度とすることができる。その積分濃度の単位は、／ｃｍ２である。したがって、ドーズ量と積分濃度とを同じものとして扱ってよい。積分濃度は、半値幅までの積分値としてもよく、他の半導体領域のスペクトルと重なる場合には、他の半導体領域の影響を除いて導出してよい。
よって、本明細書では、ドーピング濃度の高低をドーズ量の高低として読み替えることができる。即ち、一の領域のドーピング濃度が他の領域のドーピング濃度よりも高い場合、当該一の領域のドーズ量が他の領域のドーズ量よりも高いものと理解することができる。
図１Ａは、実施例１に係る半導体装置１００の構成の一例を示す。本例の半導体装置１００は、トランジスタ部７０およびダイオード部８０を備える半導体チップである。例えば、半導体装置１００は、逆導通ＩＧＢＴ（ＲＣ−ＩＧＢＴ：Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ）である。
トランジスタ部７０は、半導体基板１０の下面側に設けられたコレクタ領域を半導体基板１０の上面に投影した領域である。コレクタ領域は、第２導電型を有する。本例のコレクタ領域は、一例としてＰ＋型である。トランジスタ部７０は、ＩＧＢＴ等のトランジスタを含む。トランジスタ部７０は、トランジスタ部７０とダイオード部８０の境界に位置する境界部９０を含む。
ダイオード部８０は、カソード領域８２を半導体基板１０の上面に投影した領域であってよい。ダイオード部８０は、半導体基板１０の上面においてトランジスタ部７０と隣接して設けられた還流ダイオード（ＦＷＤ：Ｆｒｅｅ Ｗｈｅｅｌ Ｄｉｏｄｅ）等のダイオードを含む。
図１Ａにおいては、半導体装置１００のエッジ側であるチップ端部周辺の領域を示しており、他の領域を省略している。例えば、本例の半導体装置１００のＸ軸方向の負側の領域には、エッジ終端構造部が設けられてよい。エッジ終端構造部は、半導体基板１０の上面側の電界集中を緩和する。エッジ終端構造部は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。なお、本例では、便宜上、Ｘ軸方向の負側のエッジについて説明するものの、半導体装置１００の他のエッジについても同様である。
半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板１０は、シリコン基板である。
本例の半導体装置１００は、半導体基板１０の上面において、ゲートトレンチ部４０、ダミートレンチ部３０、第１ウェル領域１１、エミッタ領域１２、アノード領域１３、ベース領域１４、コンタクト領域１５および第１高濃度領域９１を備える。また、本例の半導体装置１００は、半導体基板１０の上面の上方に設けられたエミッタ電極５２およびゲート金属層５０を備える。
エミッタ電極５２およびゲート金属層５０は、金属を含む材料で形成される。例えば、エミッタ電極５２の少なくとも一部の領域は、アルミニウム、アルミニウム‐シリコン合金、またはアルミニウム‐シリコン−銅合金で形成されてよい。ゲート金属層５０の少なくとも一部の領域は、アルミニウム、アルミニウム‐シリコン合金、またはアルミニウム‐シリコン−銅合金で形成されてよい。エミッタ電極５２およびゲート金属層５０は、アルミニウム等で形成された領域の下層にチタンやチタン化合物等で形成されたバリアメタルを有してよい。エミッタ電極５２およびゲート金属層５０は、互いに分離して設けられる。
エミッタ電極５２およびゲート金属層５０は、層間絶縁膜を挟んで、半導体基板１０の上方に設けられる。層間絶縁膜は、図１Ａでは省略されている。層間絶縁膜には、コンタクトホール４９、コンタクトホール５４およびコンタクトホール５６が貫通して設けられている。
コンタクトホール４９は、ゲート金属層５０とゲートランナー４８とを接続する。コンタクトホール４９の内部には、タングステン等で形成されたプラグが形成されてもよい。
ゲートランナー４８は、ゲート金属層５０とトランジスタ部７０のゲートトレンチ部４０とを接続する。一例において、ゲートランナー４８は、半導体基板１０の上面において、ゲートトレンチ部４０内のゲート導電部と接続される。ゲートランナー４８は、ダミートレンチ部３０内のダミー導電部とは接続されない。例えば、ゲートランナー４８は、不純物がドープされたポリシリコン等で形成される。
本例のゲートランナー４８は、コンタクトホール４９の下方から、ゲートトレンチ部４０の先端部まで形成される。ゲートランナー４８と半導体基板１０の上面との間には、酸化膜等の絶縁膜が形成される。ゲートトレンチ部４０の先端部において、ゲート導電部は半導体基板１０の上面に露出している。ゲートトレンチ部４０は、ゲート導電部の当該露出した部分にて、ゲートランナー４８と接触する。
コンタクトホール５６は、エミッタ電極５２とダミートレンチ部３０内のダミー導電部とを接続する。コンタクトホール５６の内部には、タングステン等で形成されたプラグが形成されてもよい。
接続部２５は、エミッタ電極５２とダミー導電部との間に設けられる。接続部２５は、不純物がドープされたポリシリコン等の、導電性を有する材料である。ここでは、接続部２５は、Ｎ型の不純物がドープされたポリシリコン（Ｎ＋）である。接続部２５は、酸化膜等の絶縁膜等を介して、半導体基板１０の上面の上方に設けられる。
ゲートトレンチ部４０は、所定の配列方向（本例ではＹ軸方向）に沿って所定の間隔で配列される。本例のゲートトレンチ部４０は、半導体基板１０の上面に平行であって配列方向と垂直な延伸方向（本例ではＸ軸方向）に沿って延伸する２つの延伸部分３９と、２つの延伸部分３９を接続する接続部分４１を有してよい。
接続部分４１は、少なくとも一部が曲線状に形成されることが好ましい。ゲートトレンチ部４０の２つの延伸部分３９の端部を接続することで、延伸部分３９の端部における電界集中を緩和することができる。ゲートトレンチ部４０の接続部分４１において、ゲートランナー４８がゲート導電部と接続されてよい。
ダミートレンチ部３０は、ゲートトレンチ部４０と同様に、所定の配列方向（本例ではＹ軸方向）に沿って所定の間隔で配列される。本例のダミートレンチ部３０は、ゲートトレンチ部４０と同様に、半導体基板１０の上面においてＵ字形状を有してよい。即ち、ダミートレンチ部３０は、延伸方向に沿って延伸する２つの延伸部分２９と、２つの延伸部分２９を接続する接続部分３１を有してよい。
なお、ここでは、トランジスタ部７０においてゲートトレンチ部４０の間に２本のダミートレンチ部３０を設けているが、ゲートトレンチ部４０に対するダミートレンチ部３０の本数や配置は適宜設定してよい。また、トランジスタ部７０においてダミートレンチ部３０を設けず、全てゲートトレンチ部４０としたいわゆるフルゲート構造としてもよい。
エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、第１ウェル領域１１、エミッタ領域１２、アノード領域１３、ベース領域１４、コンタクト領域１５および第１高濃度領域９１の上方に形成される。
第１ウェル領域１１は、後述するドリフト領域１８よりも半導体基板１０の上面側に設けられた第２導電型の領域である。第１ウェル領域１１は、半導体装置１００のエッジ側に設けられるウェル領域の一例である。第１ウェル領域１１は、一例としてＰ＋型である。第１ウェル領域１１は、ゲート金属層５０が設けられる側の活性領域の端部から、予め定められた範囲で形成される。第１ウェル領域１１の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０の、ゲート金属層５０側の一部の領域は、第１ウェル領域１１に形成される。ゲートトレンチ部４０およびダミートレンチ部３０の延伸方向の端の底は、第１ウェル領域１１に覆われてよい。
コンタクトホール５４は、トランジスタ部７０において、エミッタ領域１２およびコンタクト領域１５の各領域の上方に形成される。また、コンタクトホール５４は、ダイオード部８０において、アノード領域１３の上方に形成される。コンタクトホール５４は、境界部９０において、エミッタ領域１２およびコンタクト領域１５の各領域の上方に形成される。いずれのコンタクトホール５４も、Ｘ軸方向両端に設けられたベース領域１４および第１ウェル領域１１の上方には設けられていない。このように、層間絶縁膜には、１又は複数のコンタクトホール５４が形成されている。１又は複数のコンタクトホール５４は、延伸方向に延伸して設けられてよい。
境界部９０は、コレクタ領域を半導体基板１０の上面に投影した領域のうち、ゲートトレンチ部４０がＹ軸方向に一定の周期で配置される領域と、ダイオード部８０との境界の領域を指す。
第１メサ部６０、第２メサ部６２および第３メサ部６４は、半導体基板１０の上面と平行な面内において、Ｙ軸方向には各トレンチ部に隣接して設けられたメサ部である。メサ部とは、隣り合う２つのトレンチ部に挟まれた半導体基板１０の部分であって、半導体基板１０の上面から、各トレンチ部の最も深い底部の深さまでの部分であってよい。各トレンチ部の延伸部分を１つのトレンチ部としてよい。即ち、２つの延伸部分に挟まれる領域をメサ部としてよい。
第１メサ部６０は、トランジスタ部７０において、ダミートレンチ部３０およびゲートトレンチ部４０の少なくとも１つに隣接して設けられる。また、第１メサ部６０は、境界部９０において、トランジスタ部７０に隣接して設けられている。第１メサ部６０は、半導体基板１０の上面において、第１ウェル領域１１と、エミッタ領域１２と、ベース領域１４と、コンタクト領域１５とを有する。第１メサ部６０では、エミッタ領域１２およびコンタクト領域１５が延伸方向において交互に設けられている。
第２メサ部６２は、境界部９０において、ダイオード部８０に隣接して設けられる。第２メサ部６２は、半導体基板１０の上面において、第１ウェル領域１１と、ベース領域１４と、コンタクト領域１５とを有する。なお、境界部９０において、トランジスタ部７０に隣接する第１メサ部６０と、ダイオード部８０に隣接する第２メサ部６２とに挟まれる領域は、第１メサ部６０および第２メサ部６２の何れであってもよい。
第３メサ部６４は、ダイオード部８０において、隣り合うダミートレンチ部３０に挟まれた領域に設けられる。第３メサ部６４は、半導体基板１０の上面において、第１ウェル領域１１と、アノード領域１３と、第１高濃度領域９１とを有する。
ベース領域１４は、トランジスタ部７０において、半導体基板１０の上面側に設けられた第２導電型の領域である。ベース領域１４は、一例としてＰ−型である。ベース領域１４は、半導体基板１０の上面において、第１メサ部６０および第２メサ部６２のＸ軸方向における両端部に設けられてよい。なお、図１Ａは、当該ベース領域１４のＸ軸方向の一方の端部のみを示している。
エミッタ領域１２は、第１メサ部６０の上面において、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２は、第１メサ部６０を挟んでＸ軸方向に延伸する２本のトレンチ部の一方から他方まで、Ｙ軸方向に設けられてよい。エミッタ領域１２は、コンタクトホール５４の下方にも設けられている。図１Ａにおいては、平面視でコンタクトホール５４と重なるエミッタ領域１２の境界を、破線で示している。
また、エミッタ領域１２は、ダミートレンチ部３０と接してよく、接しなくてもよい。本例においては、エミッタ領域１２がダミートレンチ部３０と接する。本例のエミッタ領域１２は第１導電型である。本例のエミッタ領域１２は、一例としてＮ＋型である。
コンタクト領域１５は、ベース領域１４よりもドーピング濃度の高い第２導電型の領域である。本例のコンタクト領域１５は、一例としてＰ＋型である。本例のコンタクト領域１５は、第１メサ部６０の上面に設けられる。コンタクト領域１５は、第１メサ部６０を挟んでＸ軸方向に延伸する２本のトレンチ部の一方から他方まで、Ｙ軸方向に設けられてよい。コンタクト領域１５は、ゲートトレンチ部４０と接してよく、接しなくてもよい。また、コンタクト領域１５は、ダミートレンチ部３０と接してよく、接しなくてもよい。本例においては、コンタクト領域１５が、ダミートレンチ部３０およびゲートトレンチ部４０と接する。コンタクト領域１５は、コンタクトホール５４の下方にも設けられている。図１Ａにおいては、平面視でコンタクトホール５４と重なるコンタクト領域１５の境界を、破線で示している。
また、コンタクト領域１５は、第２メサ部６２の上面にも設けられる。一つの第２メサ部６２の上面に設けられるコンタクト領域１５の面積は、一つの第１メサ部６０の上面に設けられるコンタクト領域１５の面積よりも大きい。第２メサ部６２の上面におけるコンタクト領域１５は、第２メサ部６２のＸ軸方向における両端部に設けられるベース領域１４に挟まれる領域全体に設けられてよい。
アノード領域１３は、ダイオード部８０において、ドリフト領域１８よりも半導体基板１０の上面側に設けられた第２導電型の領域である。アノード領域１３は、一例としてＰ−−型である。アノード領域１３のドーピング濃度は、ベース領域１４のドーピング濃度よりも低い。例えば、アノード領域１３は、１．０×１０１３／ｃｍ２〜２．０×１０１３／ｃｍ２のドーズ量を有する。アノード領域１３のドーパントは、ボロンであってよい。
本例のアノード領域１３は、第３メサ部６４の上面に設けられる。アノード領域１３は、第３メサ部６４において、第３メサ部６４を挟む一方のダミートレンチ部３０から、他方のダミートレンチ部３０に渡って形成される。即ち、半導体基板１０の上面において、第３メサ部６４のＹ軸方向の幅と、第３メサ部６４に設けられたアノード領域１３のＹ軸方向の幅は等しい。なお、第３メサ部６４には、エミッタ領域１２が形成されてもよい。
第１高濃度領域９１は、ドリフト領域１８よりも半導体基板１０の上面側に設けられている。第１高濃度領域９１は、アノード領域１３よりも高ドーピング濃度である第２導電型の領域である。第１高濃度領域９１は、一例としてＰ−型である。第１高濃度領域９１のドーピング濃度は、ベース領域１４のドーピング濃度と同一であってよい。即ち、第１高濃度領域９１は、ベース領域１４と共通のプロセスにより形成されてよい。また、第１高濃度領域９１は、ベース領域１４と異なるドーピング濃度であってよい。例えば、第１高濃度領域９１のドーズ量は、１．０×１０１３／ｃｍ２〜３．０×１０１３／ｃｍ２である。
Ｘ軸方向において、第１高濃度領域９１は、アノード領域１３と第１ウェル領域１１との間に設けられる。本例の第１高濃度領域９１は、Ｘ軸方向の負側において、第１ウェル領域１１と隣接して設けられている。また、第１高濃度領域９１は、Ｘ軸方向の正側において、アノード領域１３と接している。
ここで、本例のアノード領域１３は、平面視における延伸方向において、カソード領域８２からカソード領域８２の外側まで延伸している。これにより、本例の第１高濃度領域９１は、アノード領域１３とカソード領域８２の外側で接している。カソード領域８２の外側とは、平面視で、カソード領域８２が設けられた領域以外の領域を指す。
第１高濃度領域９１は、半導体基板１０の上面側において、延伸方向においてアノード領域１３と配列されている。第１高濃度領域９１は、アノード領域１３と接して設けられる。但し、第１高濃度領域９１は、アノード領域１３と離間して設けられてもよい。この場合、第１高濃度領域９１およびアノード領域１３との間には、アノード領域１３および第１高濃度領域９１のドーピング濃度と異なるドーピング濃度の第２導電型の領域が設けられてよい。
本例の第１高濃度領域９１は、ダイオード部８０において、アノード領域１３よりもエッジ側に設けられる。エッジ側とは、ダイオード部８０においては、アノード領域１３やカソード領域８２が設けられる活性領域よりも外側の領域を指す。本例では、エッジ側は、活性領域よりもＸ軸方向の負側の領域として図示されている。例えば、アノード領域１３と第１高濃度領域９１との間が、平面視における延伸方向において、ダイオード部８０における１又は複数のコンタクトホール５４の延伸方向の端部よりも外側に位置している。
カソード領域８２は、ダイオード部８０において、半導体基板１０の下面側に設けられた第１導電型の領域である。本例のカソード領域８２は、一例としてＮ＋型である。平面視でカソード領域８２が設けられる領域は、一点鎖線で示されている。
本例の半導体装置１００は、エッジ側に第１高濃度領域９１を設けることにより、アノード領域１３のドーピング濃度を低下させた場合であっても、エッジ周辺の逆回復時のキャリア引き抜き効率の低下を抑制することができる。これにより、半導体装置１００の逆回復耐量の低下を抑制できる。
なお、半導体装置１００は、ドリフト領域１８にキャリアのライフタイムを制御するためのキラーを設けてもよい。本例の半導体装置１００は、アノード領域１３のドーピング濃度を低ドーピング濃度とすることができるので、ドリフト領域１８に設けるキラーの濃度を高ドーピング濃度にする必要がない。
図１Ｂは、図１Ａにおけるａ−ａ'断面の一例を示す図である。ａ−ａ'断面は、トランジスタ部７０およびダイオード部８０において、エミッタ領域１２、コンタクト領域１５およびアノード領域１３を通過するＹＺ面である。本例の半導体装置１００は、ａ−ａ'断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。エミッタ電極５２は、半導体基板１０の上面２１および層間絶縁膜３８の上面に形成される。
ドリフト領域１８は、半導体基板１０に設けられた第１導電型の領域である。本例のドリフト領域１８は、一例としてＮ−型である。ドリフト領域１８は、半導体基板１０において他のドーピング領域が形成されずに残存した領域であってよい。即ち、ドリフト領域１８のドーピング濃度は半導体基板１０のドーピング濃度であってよい。
バッファ領域２０は、ドリフト領域１８の下方に設けられた第１導電型の領域である。本例のバッファ領域２０は、一例としてＮ型である。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の下面側から広がる空乏層が、第２導電型のコレクタ領域２２および第１導電型のカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。
コレクタ領域２２は、トランジスタ部７０において、半導体基板１０の下面側に設けられる第２導電型の領域である。コレクタ領域２２は、一例としてＰ＋型である。本例のコレクタ領域２２は、バッファ領域２０の下方に設けられる。
カソード領域８２は、ダイオード部８０において、バッファ領域２０の下方に設けられる。境界Ｒは、コレクタ領域２２とカソード領域８２との境界である。即ち、境界Ｒは、トランジスタ部７０とダイオード部８０との境界を示す。
コレクタ電極２４は、半導体基板１０の下面２３に形成される。コレクタ電極２４は、金属等の導電材料で形成される。
ここで、コレクタ領域２２は、第２メサ部６２の下面２３側の領域までＹ軸方向に延伸してよい。第２メサ部６２の下面２３までコレクタ領域２２が延伸していることにより、トランジスタ部７０のエミッタ領域１２とダイオード部８０のカソード領域８２との距離を確保することができる。また、境界部９０のエミッタ領域１２とダイオード部８０のカソード領域８２との距離も確保することができる。このため、トランジスタ部７０のエミッタ領域１２および境界部９０のエミッタ領域１２を含むゲート構造部からドリフト領域１８に注入される電子が、ダイオード部８０のカソード領域８２に流出することを防ぐことができる。
本例においては、カソード領域８２が第２メサ部６２の直下まで設けられる場合と比べて、第２メサ部６２のコンタクト領域１５と、ダイオード部８０のカソード領域８２との距離も長くすることができる。これにより、ダイオード部８０が導通する場合に、ベース領域１４よりも高いドーピング濃度のコンタクト領域１５から、カソード領域８２へ正孔が注入されることを抑えることができる。
蓄積領域１６は、第１メサ部６０、第２メサ部６２および第３メサ部６４において、ドリフト領域１８の上方に設けられる第１導電型の領域である。本例の蓄積領域１６は、一例としてＮ型である。蓄積領域１６は、ゲートトレンチ部４０に接して設けられる。蓄積領域１６は、ダミートレンチ部３０に接してよく、接さなくてもよい。蓄積領域１６のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果）を高めて、トランジスタ部７０のオン電圧を低減することができる。
なお、ここでは、蓄積領域１６は、第１メサ部６０、第２メサ部６２および第３メサ部６４において設けられているが、第１メサ部６０および第２メサ部６２に設けられ第３メサ部６４に設けられなくてもよく、第１メサ部６０に設けられ第２メサ部６２および第３メサ部６４に設けられなくてもよい。
ベース領域１４は、第１メサ部６０および第２メサ部６２において、蓄積領域１６の上方に設けられる第２導電型の領域である。ベース領域１４は、ゲートトレンチ部４０に接して設けられる。
エミッタ領域１２は、第１メサ部６０において、ベース領域１４と上面２１との間に設けられる。エミッタ領域１２は、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２は、ダミートレンチ部３０と接してよく、接さなくてもよい。エミッタ領域１２のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。エミッタ領域１２のドーパントの一例はヒ素（Ａｓ）である。なお、エミッタ領域１２は、第２メサ部６２に設けられなくてよい。
コンタクト領域１５は、第２メサ部６２において、蓄積領域１６の上方に設けられる。コンタクト領域１５は、第２メサ部６２において、ゲートトレンチ部４０に接して設けられる。
アノード領域１３は、第３メサ部６４において、蓄積領域１６の上方に設けられる。本例のアノード領域１３は、平面視で、配列方向において、カソード領域８２とコレクタ領域２２との境界と同一の位置に端部を有する。即ち、アノード領域１３は、トランジスタ部７０とダイオード部８０との境界位置まで設けられている。例えば、アノード領域１３は、境界Ｒにダミートレンチ部３０が設けられている場合には、当該ダミートレンチ部３０の側壁まで設けられる。このように、カソード領域８２とコレクタ領域２２との境界と同一の位置とは、アノード領域１３の端部が境界Ｒと完全に一致する場合のみならず、アノード領域１３の端部に隣接するダミートレンチ部３０が境界Ｒと対応して設けられることにより、アノード領域１３の端部が境界Ｒと完全に一致しない場合も含む。なお、アノード領域１３は、コレクタ領域２２の上方にも設けられてよい。
１つ以上のゲートトレンチ部４０および１つ以上のダミートレンチ部３０は、上面２１に設けられる。各トレンチ部は、上面２１からドリフト領域１８まで設けられる。エミッタ領域１２、アノード領域１３、ベース領域１４、コンタクト領域１５および蓄積領域１６の少なくともいずれかが設けられる領域においては、各トレンチ部はこれらの領域も貫通して、ドリフト領域１８に到達する。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
ゲートトレンチ部４０は、上面２１に形成されたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って形成される。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に形成される。ゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。ゲートトレンチ部４０は、上面２１において層間絶縁膜３８により覆われる。
ゲート導電部４４は、半導体基板１０の深さ方向において、ゲート絶縁膜４２を挟んで第１メサ部６０側で隣接するベース領域１４と対向する領域を含む。ゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層に、電子の反転層によるチャネルが形成される。
ダミートレンチ部３０は、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、上面２１側に形成されたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って形成される。ダミー導電部３４は、ダミートレンチの内部に形成され、且つ、ダミー絶縁膜３２よりも内側に形成される。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミートレンチ部３０は、上面２１において層間絶縁膜３８により覆われる。
層間絶縁膜３８は、半導体基板１０の上面の上方に設けられている。層間絶縁膜３８は、エミッタ領域１２と半導体基板１０とを電気的に接続するための１又は複数のコンタクトホール５４が設けられている。他のコンタクトホール４９およびコンタクトホール５４も同様に、層間絶縁膜３８を貫通して設けられてよい。層間絶縁膜３８の上方には、エミッタ電極５２が設けられている。
図２は、比較例に係る半導体装置５００の上面図の一例である。本例の半導体装置５００は、トランジスタ部７０のベース領域およびダイオード部８０のアノード領域がＰ−−型の第２導電型領域５１３によって形成されている点、および、ダイオード部８０の第２導電型領域５１３が第１ウェル領域１１に接するダイオード部８０のエッジ側の端部まで形成されている点で相違する。
第２導電型領域５１３は、第１メサ部６０、第２メサ部６２および第３メサ部６４に設けられる。また、第２導電型領域５１３は、上述のように、トランジスタ部７０およびダイオード部８０のエッジ側の端部まで形成される。したがって、半導体装置５００は、ダイオード部８０のアノード領域と、トランジスタ部７０およびダイオード部８０のエッジ側の端部の領域とが、同一のドーピング濃度を有する。例えば、第２導電型領域５１３は、半導体基板１０の全面に同一の条件でイオン注入が実行されることにより設けられる。また、トランジスタ部７０のコンタクト領域１５は、第２導電型領域５１３を設ける領域をマスクして追加のイオン注入を実行することにより、第２導電型領域５１３よりも高ドーピング濃度に設けられる。第２導電型領域５１３のドーピング濃度は、トランジスタ部７０のベース領域としても機能するので、トランジスタ部７０の特性に影響する。
ここで、半導体装置５００は、トランジスタ部７０の閾値電圧Ｖｔｈの制約があるので、トランジスタ部７０の特性を考慮して、第２導電型領域５１３のドーピング濃度を設定する必要がある。この場合、トランジスタ部７０の特性を優先すると、トランジスタ部７０のチャネルに合わせて第２導電型領域５１３のドーピング濃度が上昇することにより、半導体装置５００の逆回復時に多数のキャリアが第２導電型領域５１３から注入されて、スイッチング損失Ｅｒｒが上昇する。また、本例のようにダイオード部８０の特性を優先すると、ダイオード部８０のアノード領域に合わせてトランジスタ部７０およびダイオード部８０のエッジ側のドーピング濃度が薄くなり逆回復時のキャリアの引き抜き効率が低下し、逆回復耐量が悪化する。このように、半導体装置５００は、トランジスタ部７０とダイオード部８０の特性が別個に最適に設計されておらず、トランジスタ部７０およびダイオード部８０の導通特性と、逆回復耐量との両立が困難である。
これに対して、実施例１に係る半導体装置１００は、低ドーピング濃度のアノード領域１３と高ドーピング濃度の第１高濃度領域９１とを選択的に設けることにより、ダイオード部８０の順方向電圧Ｖｆを向上させ、スイッチング損失Ｅｒｒを低減させることができる。このように、半導体装置１００は、逆回復耐量の低下を抑制しつつ、トランジスタ部７０およびダイオード部８０の導通特性を独立して制御できる。
図３Ａは、実施例２に係る半導体装置１００の上面図の一例である。本例の半導体装置１００は、アノード領域１３および第１高濃度領域９１を形成する領域が実施例１に係る半導体装置１００と異なる。
アノード領域１３は、Ｘ軸方向に延伸する長さが、実施例１の場合と相違する。本例のアノード領域１３は、実施例１の場合よりも、カソード領域８２と近くなるように、Ｘ軸方向に延伸している。アノード領域１３におけるＸ軸方向の負側の端部は、コンタクトホール５４におけるＸ軸方向の負側の端部と同一の位置まで延伸している。
第１高濃度領域９１は、Ｘ軸方向に延伸する長さが、実施例１の場合と相違する。本例の第１高濃度領域９１は、実施例１の場合よりも、カソード領域８２と近くなるように、Ｘ軸方向の正側に延伸している。第１高濃度領域９１におけるＸ軸方向の正側の端部は、コンタクトホール５４におけるＸ軸方向の負側の端部と同一の位置まで延伸している。
即ち、本例のアノード領域１３および第１高濃度領域９１は、Ｘ軸方向において、互いに接触するように延伸している。また、アノード領域１３と第１高濃度領域９１との間が、コンタクトホール５４のＸ軸方向の負側の端部と同一の位置に位置している。なお、コンタクトホール５４のＸ軸方向の負側の端部とは、コンタクトホール５４の内部に設けられた導電部材と、半導体基板１０との界面のうち、Ｘ軸方向の負側の端部を指してよい。但し、コンタクトホール５４の側壁がＺ軸に対して斜めに設けられている場合、アノード領域１３と第１高濃度領域９１との間が、コンタクトホール５４のＸ軸方向の負側の端部と完全に同一の位置に位置している場合のみならず、コンタクトホール５４の側壁の少なくとも一部と同一の位置に位置していればよい。
また、アノード領域１３は、Ｙ軸方向に延伸する位置が、実施例１の場合と相違する。本例のアノード領域１３は、実施例１の場合よりもトランジスタ部７０側に延伸している。アノード領域１３におけるＹ軸方向の正側の端部は、境界部９０に設けられる。
第４メサ部６６は、境界部９０において、半導体基板１０の上面側にアノード領域１３を有するメサ部である。本例の第４メサ部６６は、境界部９０におけるダイオード部８０側の端部において、１つ設けられる。但し、第４メサ部６６は、境界部９０において、複数設けられてもよい。
図３Ｂは、実施例２に係る半導体装置１００のａ−ａ'断面図の一例である。本例の半導体装置１００は、境界部９０において、第１メサ部６０と、第２メサ部６２と、第４メサ部６６とを有する。このように、半導体装置１００は、ダイオード部８０に限らず、トランジスタ部７０にまでアノード領域１３を形成してよい。
アノード領域１３は、平面視で、配列方向において、カソード領域８２からコレクタ領域２２が設けられた領域まで延伸している。即ち、アノード領域１３は、カソード領域８２の上方だけでなく、コレクタ領域２２の上方にも設けられてよい。
本例の半導体装置１００は、実施例１に係る第１高濃度領域９１よりも、第１高濃度領域９１のＸ軸方向に延伸する長さを長くしている。これにより、ダイオード部８０の特性を悪化させることなく、半導体装置１００の逆回復耐量を向上させることができる。
なお、本例で示したように、アノード領域１３は、Ｙ軸方向に延伸する位置が実施例１の場合よりもトランジスタ部７０側に延伸していてもよいし、実施例１よりもダイオード部８０側に後退していてもよい。すなわち、アノード領域１３におけるＹ軸方向の正側の端部が、コレクタ領域２２とカソード領域８２との境界Ｒに隣接しておらず、第２メサ部６２の第１ウェル領域１１、ベース領域１４、コンタクト領域１５や、第１メサ部６０の第１ウェル領域１１、エミッタ領域１２、ベース領域１４、コンタクト領域１５がダイオード部８０側に延伸していてもよい。
図４は、実施例３に係る半導体装置１００の上面図の一例である。本例の半導体装置１００は、アノード領域１３および第１高濃度領域９１を形成する領域が実施例１に係る半導体装置１００と異なる。なお、図４のａ−ａ'断面は図１Ｂの場合と同様であってよい。
アノード領域１３は、Ｘ軸方向に延伸する長さが、実施例１および実施例２の場合と相違する。本例のアノード領域１３は、実施例１および実施例２の場合よりも、カソード領域８２と近くなるように、Ｘ軸方向に延伸している。アノード領域１３におけるＸ軸方向の負側の端部は、平面視で、カソード領域８２におけるＸ軸方向の負側の端部と同一の位置まで延伸している。
第１高濃度領域９１は、Ｘ軸方向に延伸する長さが、実施例１および実施例２の場合と相違する。本例の第１高濃度領域９１は、実施例１および実施例２の場合よりも、カソード領域８２と近くなるように、Ｘ軸方向に延伸している。例えば、アノード領域１３と第１高濃度領域９１との間が、Ｘ軸方向において、コンタクトホール５４のＸ軸方向の負側の端部よりも、コンタクトホール５４の内側に設けられる。また、本例では、第１高濃度領域９１におけるＸ軸方向の正側の端部は、平面視で、カソード領域８２の外側から、カソード領域８２におけるＸ軸方向の負側の端部と同一の位置まで延伸している。
即ち、本例のアノード領域１３および第１高濃度領域９１は、Ｘ軸方向において、互いに接触するように延伸している。本例の第１高濃度領域９１は、カソード領域８２の端部において、アノード領域１３と接している。即ち、アノード領域１３と第１高濃度領域９１との間が、カソード領域８２のＸ軸方向の負側の端部と同一の位置に位置している。
なお、本例のアノード領域１３は、Ｙ軸方向に延伸する位置が、実施例１の場合と同じである。即ち、アノード領域１３は、ダイオード部８０に設けられ、トランジスタ部７０には設けられていない。但し、アノード領域１３は、実施例２の場合のように、ダイオード部８０からトランジスタ部７０まで延伸して設けられてもよい。
本例の半導体装置１００は、アノード領域１３と第１高濃度領域９１との間が、平面視における延伸方向において、カソード領域８２の端部と同一の位置に位置していることにより、実施例１および実施例２に係る半導体装置１００よりも第１高濃度領域９１の範囲が広くなる。一方、本例の半導体装置１００では、アノード領域１３の設けられる領域が狭くなるものの、ダイオード部８０の特性への影響は小さい。これにより、ダイオード部８０の特性を悪化させることなく、半導体装置１００の逆回復耐量を向上させることができる。
なお、実施例１〜３では、アノード領域１３と第１高濃度領域９１との間の位置と、コンタクトホール５４およびカソード領域８２との関係を変更している。但し、アノード領域１３と第１高濃度領域９１との間の位置と、コンタクトホール５４およびカソード領域８２との関係は、実施例１〜３の関係に限られない。例えば、実施例１のように、アノード領域１３と第１高濃度領域９１との間の位置が、コンタクトホール５４の端部の外側にある場合であっても、実施例３のように、アノード領域１３と第１高濃度領域９１との間の位置が、カソード領域８２と同一の位置であってもよい。この場合、カソード領域８２がコンタクトホール５４の端部の外側に設けられる。このように、アノード領域１３と第１高濃度領域９１との間の位置と、コンタクトホール５４およびカソード領域８２との関係は、自由に変更されてよい。
具体的には、本実施形態において、アノード領域１３と第１高濃度領域９１（又は後述する第２高濃度領域９２）との間が、カソード領域８２の内側に配置されてもよいし、外側に配置されてもよいし、略同一の位置であってもよい。また、アノード領域１３と第１高濃度領域９１（又は後述する第２高濃度領域９２）との間が、コンタクトホール５４の端部よりも内側に配置されてもよいし、外側に配置されてもよいし、コンタクトホール５４の端部と略同一の位置であってもよい。また、カソード領域８２は、コンタクトホール５４の端部よりも内側に配置されてもよいし、外側に配置されてもよいし、コンタクトホール５４の端部と略同一の位置であってもよい。
図５は、ゲートランナー４８の周辺の上面図の一例を示す。本例の半導体装置１００は、第２高濃度領域９２を更に備える。半導体装置１００は、１又は複数のトランジスタ部７０および１又は複数のダイオード部８０を備える。
第２ウェル領域１７は、半導体基板１０の上面側に設けられた第２導電型の領域である。第２ウェル領域１７は、一例としてＰ＋型である。第２ウェル領域１７は、第１ウェル領域１１と同一のドーピング濃度を有してよい。第２ウェル領域１７は、１又は複数のトランジスタ部７０および１又は複数のダイオード部８０のいずれかの間に設けられる。即ち、第２ウェル領域１７は、トランジスタ部７０とダイオード部８０との間に設けられてもよく、トランジスタ部７０同士の間に設けられてもよく、ダイオード部８０同士の間に設けられてもよい。
第２高濃度領域９２は、第２ウェル領域１７と接して設けられる。第２高濃度領域９２は、アノード領域１３よりも高ドーピング濃度である第２導電型の領域である。第２高濃度領域９２は、一例としてＰ−型を有する。第２高濃度領域９２は、第１高濃度領域９１と同一のドーピング濃度を有してよい。例えば、第２高濃度領域９２のドーズ量は、２．０×１０１３／ｃｍ２〜３．０×１０１３／ｃｍ２である。また、第２高濃度領域９２の厚みは、第１高濃度領域９１の厚みと同一であってよい。即ち、第２高濃度領域９２は、第１高濃度領域９１と同一のプロセスにより設けられてよい。
本例の半導体装置１００は、半導体装置１００のエッジ側に設けられた第１高濃度領域９１だけでなく、活性領域の内部に設けられた第２高濃度領域９２を備える。これにより、半導体装置１００は、エッジ側に加えて、活性領域の内部においても、逆回復時のキャリア引き抜き効率の低下を抑制することができる。これにより、半導体装置１００の逆回復耐量が更に向上する。
図６は、半導体装置１００の製造方法の一例を示す。同図は、アノード領域１３、ベース領域１４および第１高濃度領域９１を形成するためのドーパント注入工程およびアニール工程について示している。
本例では、半導体基板１０の全面にドーパント注入する（ステップＳ１００）。例えば、１．０×１０１３／ｃｍ２〜２．０×１０１３／ｃｍ２のドーズ量でＰ型のドーパントを半導体基板１０の全面に注入する。Ｐ型のドーパントは、一例としてボロンである。本例のドーパント注入工程は、事前にマスクを形成する工程が不要である。
次に、アノード領域１３のみにマスクを形成する（ステップＳ１０２）。アノード領域１３にマスクを形成した状態で、ベース領域１４、第１高濃度領域９１および第２高濃度領域９２を形成する半導体基板１０の領域にＰ型のドーパントを注入する（ステップＳ１０４）。本例のＰ型のドーパントは、ステップＳ１００で注入したＰ型のドーパントと同一であってよい。ステップＳ１０４では、ステップＳ１００で注入したドーピング濃度との合計が、ベース領域１４、第１高濃度領域９１および第２高濃度領域９２の予め定められたドーピング濃度となるまでドーパントを注入する。例えば、ベース領域１４、第１高濃度領域９１および第２高濃度領域９２のドーズ量は、合計で、２．０×１０１３／ｃｍ２〜３．０×１０１３／ｃｍ２である。
その後、アニール工程を実施する（ステップＳ１０６）。これにより、アノード領域１３へのドーパント注入を抑制し、アノード領域１３のドーピング濃度をベース領域１４および第１高濃度領域９１よりも低ドーピング濃度とすることができる。
図７は、半導体装置１００の製造方法の他の例を示す。同図は、アノード領域１３、ベース領域１４および第１高濃度領域９１を形成するためのドーパント注入工程およびアニール工程について示している。
本例では、ベース領域１４、第１高濃度領域９１および第２高濃度領域９２にマスクを形成する（ステップＳ２００）。次に、ベース領域１４、第１高濃度領域９１および第２高濃度領域９２にマスクを形成した状態で、アノード領域１３を形成する半導体基板１０の領域にＰ型のドーパントを注入する（ステップＳ２０２）。次に、アノード領域１３のみにマスクを形成する（ステップＳ２０４）。そして、ベース領域１４、第１高濃度領域９１および第２高濃度領域９２にＰ型のドーパントを注入する（ステップＳ２０６）。その後、アニール工程を実施する（ステップＳ２０８）。これにより、アノード領域１３のドーピング濃度と、ベース領域１４および第１高濃度領域９１のドーピング濃度とを個別に設定できる。
なお、本例では、アノード領域１３にドーパントを注入した後に、ベース領域１４、第１高濃度領域９１および第２高濃度領域９２にドーパントを注入したが、ベース領域１４、第１高濃度領域９１および第２高濃度領域９２にドーパントを注入した後に、アノード領域１３にドーパントを注入してもよい。また、本例では、ベース領域１４、第１高濃度領域９１および第２高濃度領域９２を同一のドーパント注入工程により形成しているが、ベース領域１４、第１高濃度領域９１および第２高濃度領域９２のマスクをそれぞれ形成することにより、ベース領域１４、第１高濃度領域９１および第２高濃度領域９２を異なるドーパント注入工程により形成してもよい。この場合、アノード領域１３と、ベース領域１４と、第１高濃度領域９１と、第２高濃度領域９２とをそれぞれ異なるドーピング濃度に設定できる。
なお、図６および図７は、アノード領域１３、ベース領域１４および第１高濃度領域９１を形成するためのドーパント注入工程およびアニール工程について示したが、その後またはその間、周知の方法を用いて、エミッタ領域やコンタクト領域、ウェル領域等の他の構成は形成される。
図８は、半導体装置１００と半導体装置５００の逆回復耐量とを比較したグラフを示す。縦軸は逆回復耐量Ｐｍａｘ（ａ．ｕ，）を示し、横軸はダイオード部８０のアノード領域のドーズ量（１０１３／ｃｍ２）を示す。実線は、半導体装置１００の逆回復耐量を示す。破線は、半導体装置５００の逆回復耐量を示す。
実施例に係る半導体装置１００は、ダイオード部８０において、アノード領域１３と、アノード領域１３よりもエッジ側に設けられ、それよりも高ドーピング濃度の第１高濃度領域９１を設けている。比較例に係る半導体装置５００は、均一なドーピング濃度であって、ドーピング濃度の低い第２導電型領域５１３を有する。
半導体装置１００は、アノード領域１３のドーズ量を低下させた場合であっても、第１高濃度領域９１をベース領域１４と同じドーピング濃度を維持することができる。したがって、半導体装置１００の逆回復耐量が低下しない。
一方、半導体装置５００は、ダイオード部のアノード領域へのドーズ量を低下させると、第１ウェル領域１１または第２ウェル領域１７に接するダイオード部８０のエッジ側の端部まで、全体のドーズ量が低下することとなる。そのため半導体装置５００の逆回復耐量が低下する。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１１・・・第１ウェル領域、１２・・・エミッタ領域、１３・・・アノード領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１７・・・第２ウェル領域、１８・・・ドリフト領域、２０・・・バッファ領域、２１・・・上面、２２・・・コレクタ領域、２３・・・下面、２４・・・コレクタ電極、２５・・・接続部、２９・・・延伸部分、３０・・・ダミートレンチ部、３１・・・接続部分、３２・・・ダミー絶縁膜、３４・・・ダミー導電部、３８・・・層間絶縁膜、３９・・・延伸部分、４０・・・ゲートトレンチ部、４１・・・接続部分、４２・・・ゲート絶縁膜、４４・・・ゲート導電部、４８・・・ゲートランナー、４９・・・コンタクトホール、５０・・・ゲート金属層、５２・・・エミッタ電極、５４・・・コンタクトホール、５６・・・コンタクトホール、６０・・・第１メサ部、６２・・・第２メサ部、６４・・・第３メサ部、６６・・・第４メサ部、７０・・・トランジスタ部、８０・・・ダイオード部、８２・・・カソード領域、９０・・・境界部、９１・・・第１高濃度領域、９２・・・第２高濃度領域、１００・・・半導体装置、５００・・・半導体装置、５１３・・・第２導電型領域

Claims (14)

  1. トランジスタ部とダイオード部とを有する半導体装置であって、
    半導体基板に設けられた第１導電型のドリフト領域と、
    前記半導体基板の上面側に設けられた第２導電型の第１ウェル領域と、
    前記ダイオード部において、前記半導体基板の上面側に設けられた第２導電型のアノード領域と、
    前記アノード領域と前記第１ウェル領域との間において、前記第１ウェル領域と接して設けられ、前記アノード領域より高ドーピング濃度である第２導電型の第１高濃度領域と
    を備え、
    前記第１高濃度領域は、トレンチ部で挟まれた前記半導体基板のメサ部に設けられ、
    前記トランジスタ部は、前記半導体基板の上面側に設けられた第１導電型のエミッタ領域と、前記エミッタ領域の下方に設けられた第２導電型のベース領域とを有し、
    前記アノード領域のドーピング濃度は、前記ベース領域のドーピング濃度よりも低く、
    前記ダイオード部は、前記半導体基板の下面側に設けられたカソード領域を備え、
    前記アノード領域と前記第１高濃度領域との間が、複数のトレンチ部の平面視における延伸方向において、前記カソード領域の外側に位置している
    半導体装置。
  2. トランジスタ部とダイオード部とを有する半導体装置であって、
    半導体基板に設けられた第１導電型のドリフト領域と、
    前記半導体基板の上面側に設けられた第２導電型の第１ウェル領域と、
    前記ダイオード部において、前記半導体基板の上面側に設けられた第２導電型のアノード領域と、
    前記アノード領域と前記第１ウェル領域との間において、前記第１ウェル領域と接して設けられ、前記アノード領域より高ドーピング濃度である第２導電型の第１高濃度領域と
    を備え、
    前記第１高濃度領域は、トレンチ部で挟まれた前記半導体基板のメサ部に設けられ、
    前記トランジスタ部は、前記半導体基板の上面側に設けられた第１導電型のエミッタ領域と、前記エミッタ領域の下方に設けられた第２導電型のベース領域とを有し、
    前記アノード領域のドーピング濃度は、前記ベース領域のドーピング濃度よりも低く、
    前記ダイオード部は、前記半導体基板の下面側に設けられたカソード領域を備え、
    前記アノード領域と前記第１高濃度領域との間が、複数のトレンチ部の平面視における延伸方向において、前記カソード領域の端部と同一の位置に位置している
    半導体装置。
  3. 前記半導体基板の上面の上方に設けられた層間絶縁膜と、
    前記層間絶縁膜の上方に設けられたエミッタ電極と
    を更に備え、
    前記層間絶縁膜は、前記エミッタ電極と前記半導体基板とを電気的に接続するための１又は複数のコンタクトホールが設けられており、
    前記第１高濃度領域の上面には、前記エミッタ電極と前記半導体基板とを電気的に接続するためのコンタクトホールが設けられていない
    請求項１または２に記載の半導体装置。
  4. 前記半導体基板の上面の上方に設けられた層間絶縁膜と、
    前記層間絶縁膜の上方に設けられたエミッタ電極と
    を更に備え、
    前記層間絶縁膜は、前記エミッタ電極と前記半導体基板とを電気的に接続するための１又は複数のコンタクトホールが設けられており、
    前記１又は複数のコンタクトホールは、前記トランジスタ部が有する複数のトレンチ部の延伸方向に延伸して設けられ、
    前記アノード領域と前記第１高濃度領域との間が、平面視における前記延伸方向において、前記ダイオード部における前記１又は複数のコンタクトホールの前記延伸方向の端部よりも外側に位置している
    請求項１または２に記載の半導体装置。
  5. 前記半導体基板の上面の上方に設けられた層間絶縁膜と、
    前記層間絶縁膜の上方に設けられたエミッタ電極と
    を更に備え、
    前記層間絶縁膜は、前記エミッタ電極と前記半導体基板とを電気的に接続するための１又は複数のコンタクトホールが設けられており、
    前記１又は複数のコンタクトホールは、前記トランジスタ部が有する複数のトレンチ部の延伸方向に延伸して設けられ、
    前記アノード領域と前記第１高濃度領域との間が、平面視における前記延伸方向において、前記ダイオード部における前記１又は複数のコンタクトホールの前記延伸方向の端部と同一の位置に位置している
    請求項１または２に記載の半導体装置。
  6. 前記半導体基板の上面の上方に設けられた層間絶縁膜と、
    前記層間絶縁膜の上方に設けられたエミッタ電極と
    を更に備え、
    前記層間絶縁膜は、前記エミッタ電極と前記半導体基板とを電気的に接続するための１又は複数のコンタクトホールが設けられており、
    前記１又は複数のコンタクトホールは、前記トランジスタ部が有する複数のトレンチ部の延伸方向に延伸して設けられ、
    前記アノード領域と前記第１高濃度領域との間が、平面視における前記延伸方向において、前記ダイオード部における前記１又は複数のコンタクトホールの前記延伸方向の端部よりも内側に位置している
    請求項１または２に記載の半導体装置。
  7. 前記トランジスタ部は、前記半導体基板の下面側に設けられたコレクタ領域を備え、
    前記ダイオード部は、前記半導体基板の下面側に設けられたカソード領域を備え、
    前記アノード領域は、平面視で、前記トランジスタ部が有する複数のトレンチ部の配列方向において、前記カソード領域と前記コレクタ領域の境界と同一の位置に端部を有する
    請求項１から６のいずれか一項に記載の半導体装置。
  8. 前記トランジスタ部は、前記半導体基板の下面側に設けられたコレクタ領域を備え、
    前記アノード領域は、平面視で、前記ダイオード部から前記コレクタ領域が設けられた領域まで延伸している
    請求項１から６のいずれか一項に記載の半導体装置。
  9. １又は複数のトランジスタ部および１又は複数のダイオード部と、
    前記１又は複数のトランジスタ部および前記１又は複数のダイオード部のいずれかの間において、前記半導体基板の上面側に設けられた第２導電型の第２ウェル領域と、
    前記第２ウェル領域に接して設けられ、前記アノード領域より高ドーピング濃度である第２導電型の第２高濃度領域と
    を更に備える
    請求項１から８のいずれか一項に記載の半導体装置。
  10. 前記第２高濃度領域は、前記第１高濃度領域と同一のドーピング濃度を有する
    請求項９に記載の半導体装置。
  11. トランジスタ部とダイオード部とを有する半導体装置の製造方法であって、
    半導体基板に第１導電型のドリフト領域を形成する段階と、
    前記ドリフト領域よりも前記半導体基板の上面側に第２導電型の第１ウェル領域を設ける段階と、
    前記ダイオード部において、前記半導体基板の上面側に第２導電型のアノード領域を設ける段階と、
    前記アノード領域と前記第１ウェル領域との間において、前記第１ウェル領域と隣接して、前記アノード領域より高ドーピング濃度である第２導電型の第１高濃度領域を設ける段階と
    を備え、
    前記第１高濃度領域は、トレンチ部で挟まれた前記半導体基板のメサ部に設けられ、
    前記トランジスタ部は、前記半導体基板の上面側に設けられた第１導電型のエミッタ領域と、前記エミッタ領域の下方に設けられた第２導電型のベース領域とを有し、
    前記アノード領域のドーピング濃度は、前記ベース領域のドーピング濃度よりも低く、
    前記ダイオード部は、前記半導体基板の下面側にカソード領域が設けられ、
    前記アノード領域と前記第１高濃度領域との間が、複数のトレンチ部の平面視における延伸方向において、前記カソード領域の外側に設けられる
    製造方法。
  12. トランジスタ部とダイオード部とを有する半導体装置の製造方法であって、
    半導体基板に第１導電型のドリフト領域を形成する段階と、
    前記ドリフト領域よりも前記半導体基板の上面側に第２導電型の第１ウェル領域を設ける段階と、
    前記ダイオード部において、前記半導体基板の上面側に第２導電型のアノード領域を設ける段階と、
    前記アノード領域と前記第１ウェル領域との間において、前記第１ウェル領域と隣接して、前記アノード領域より高ドーピング濃度である第２導電型の第１高濃度領域を設ける段階と
    を備え、
    前記第１高濃度領域は、トレンチ部で挟まれた前記半導体基板のメサ部に設けられ、
    前記トランジスタ部は、前記半導体基板の上面側に設けられた第１導電型のエミッタ領域と、前記エミッタ領域の下方に設けられた第２導電型のベース領域とを有し、
    前記アノード領域のドーピング濃度は、前記ベース領域のドーピング濃度よりも低く、
    前記ダイオード部は、前記半導体基板の下面側にカソード領域が設けられ、
    前記アノード領域と前記第１高濃度領域との間が、複数のトレンチ部の平面視における延伸方向において、前記カソード領域の端部と同一の位置に設けられる
    製造方法。
  13. 前記半導体基板の上面の上方に層間絶縁膜を設ける段階と、
    前記層間絶縁膜の上方にエミッタ電極を設ける段階と
    を更に備え、
    前記層間絶縁膜は、前記エミッタ電極と前記半導体基板とを電気的に接続するための１又は複数のコンタクトホールが設けられ、
    前記第１高濃度領域の上面には、前記エミッタ電極と前記半導体基板とを電気的に接続するためのコンタクトホールが設けられていない
    請求項１１または１２に記載の製造方法。
  14. 前記第１高濃度領域を設ける段階は、前記アノード領域が設けられる領域をマスクして、前記半導体基板にドーパントを注入する段階を含む
    請求項１１から１３のいずれか一項に記載の製造方法。
JP2021009921A 2017-12-14 2021-01-25 半導体装置およびその製造方法 Active JP7020570B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017239503 2017-12-14
JP2017239503 2017-12-14

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2019558953A Division JP6863479B2 (ja) 2017-12-14 2018-10-25 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2021073714A true JP2021073714A (ja) 2021-05-13
JP7020570B2 JP7020570B2 (ja) 2022-02-16

Family

ID=66820128

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2019558953A Active JP6863479B2 (ja) 2017-12-14 2018-10-25 半導体装置およびその製造方法
JP2021009921A Active JP7020570B2 (ja) 2017-12-14 2021-01-25 半導体装置およびその製造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2019558953A Active JP6863479B2 (ja) 2017-12-14 2018-10-25 半導体装置およびその製造方法

Country Status (4)

Country Link
US (2) US11335795B2 (ja)
JP (2) JP6863479B2 (ja)
CN (1) CN110770914B (ja)
WO (1) WO2019116748A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016051973A1 (ja) * 2014-10-03 2016-04-07 富士電機株式会社 半導体装置および半導体装置の製造方法
JP7231064B2 (ja) * 2020-01-17 2023-03-01 富士電機株式会社 半導体装置
CN114097079A (zh) * 2020-01-17 2022-02-25 富士电机株式会社 半导体装置
JP7354897B2 (ja) * 2020-03-26 2023-10-03 三菱電機株式会社 半導体装置
JP7459694B2 (ja) 2020-07-08 2024-04-02 株式会社デンソー 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016030966A1 (ja) * 2014-08-26 2016-03-03 三菱電機株式会社 半導体素子
US20170077217A1 (en) * 2015-09-16 2017-03-16 Fuji Electric Co., Ltd. Semiconductor device
US20170236908A1 (en) * 2016-02-16 2017-08-17 Fuji Electric Co., Ltd. Semiconductor device
JP2017147435A (ja) * 2016-02-16 2017-08-24 富士電機株式会社 半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5190485B2 (ja) * 2010-04-02 2013-04-24 株式会社豊田中央研究所 半導体装置
JP2013201237A (ja) 2012-03-23 2013-10-03 Toshiba Corp 半導体装置
JP2015106695A (ja) * 2013-12-02 2015-06-08 株式会社東芝 半導体装置及びその製造方法
JP6181597B2 (ja) * 2014-04-28 2017-08-16 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
JP6668804B2 (ja) * 2016-02-16 2020-03-18 富士電機株式会社 半導体装置
JP6885101B2 (ja) * 2016-03-11 2021-06-09 富士電機株式会社 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016030966A1 (ja) * 2014-08-26 2016-03-03 三菱電機株式会社 半導体素子
US20170162560A1 (en) * 2014-08-26 2017-06-08 Mitsubishi Electric Corporation Semiconductor device
US20170077217A1 (en) * 2015-09-16 2017-03-16 Fuji Electric Co., Ltd. Semiconductor device
JP2017059662A (ja) * 2015-09-16 2017-03-23 富士電機株式会社 半導体装置
US20170236908A1 (en) * 2016-02-16 2017-08-17 Fuji Electric Co., Ltd. Semiconductor device
JP2017147435A (ja) * 2016-02-16 2017-08-24 富士電機株式会社 半導体装置

Also Published As

Publication number Publication date
US20220271152A1 (en) 2022-08-25
US20200091329A1 (en) 2020-03-19
JP7020570B2 (ja) 2022-02-16
JP6863479B2 (ja) 2021-04-21
JPWO2019116748A1 (ja) 2020-04-02
US11335795B2 (en) 2022-05-17
CN110770914B (zh) 2024-03-01
WO2019116748A1 (ja) 2019-06-20
CN110770914A (zh) 2020-02-07

Similar Documents

Publication Publication Date Title
US11094810B2 (en) Semiconductor device and manufacturing method of semiconductor device
JP5787853B2 (ja) 電力用半導体装置
JP6863479B2 (ja) 半導体装置およびその製造方法
JP2020074396A (ja) 半導体装置
US10529800B2 (en) Semiconductor device
JP6958011B2 (ja) 半導体装置および半導体装置の製造方法
JP2020077674A (ja) 半導体装置および製造方法
JP2021034726A (ja) 半導体装置および半導体装置の製造方法
JP6733829B2 (ja) 半導体装置
JP6708269B2 (ja) 半導体装置
US9257544B2 (en) Semiconductor device and fabrication method of semiconductor device
JP6992476B2 (ja) 半導体装置
CN109564939B (zh) 半导体装置
WO2021210293A1 (ja) 半導体装置および半導体装置の製造方法
JPWO2019220940A1 (ja) 半導体装置
US20190165162A1 (en) Semiconductor device and method of manufacturing a semiconductor device
JP7364027B2 (ja) 半導体装置およびその製造方法
US20230299077A1 (en) Semiconductor device
US20240072110A1 (en) Semiconductor device and manufacturing method of semiconductor device
WO2022264697A1 (ja) 半導体装置
US20230402533A1 (en) Semiconductor device
JP2024009540A (ja) 半導体装置
JP2023019322A (ja) 半導体装置
CN114127930A (zh) 半导体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210125

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20211214

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220104

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220117

R150 Certificate of patent or registration of utility model

Ref document number: 7020570

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150