CN110770914B - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN110770914B
CN110770914B CN201880035386.6A CN201880035386A CN110770914B CN 110770914 B CN110770914 B CN 110770914B CN 201880035386 A CN201880035386 A CN 201880035386A CN 110770914 B CN110770914 B CN 110770914B
Authority
CN
China
Prior art keywords
region
semiconductor substrate
insulating film
interlayer insulating
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201880035386.6A
Other languages
English (en)
Other versions
CN110770914A (zh
Inventor
三塚要
高桥美咲
白川彻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of CN110770914A publication Critical patent/CN110770914A/zh
Application granted granted Critical
Publication of CN110770914B publication Critical patent/CN110770914B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes
    • H01L29/8613Mesa PN junction diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395Vertical transistors, e.g. vertical IGBT
    • H01L29/7396Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692Surface layout
    • H01L29/0696Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083Anode or cathode regions of thyristors or gated bipolar-mode devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402Field plates
    • H01L29/407Recessed field plates, e.g. trench field plates, buried field plates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609Diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234Bipolar junction transistors [BJT]
    • H01L29/66325Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333Vertical insulated gate bipolar transistors
    • H01L29/66348Vertical insulated gate bipolar transistors with a recessed gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251Diffusion into or out of group IV semiconductors
    • H01L21/2252Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
    • H01L21/2253Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase by ion implantation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266Bombardment with radiation with high-energy radiation producing ion implantation using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

提供晶体管部和二极管部的导通特性优良的半导体装置。提供具有晶体管部与二极管部的半导体装置,该半导体装置具备:第一导电型的漂移区,其设置在半导体基板;第二导电型的第一阱区,其设置在半导体基板的上表面侧;第二导电型的阳极区,其在二极管部,设置在半导体基板的上表面侧;以及第二导电型的第一高浓度区,其在阳极区与第一阱区之间,与第一阱区接触地设置,并且掺杂浓度比阳极区的掺杂浓度高。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置及其制造方法。
背景技术
以往,已知有具有晶体管部和二极管部的RC-IGBT。例如,在专利文献1的第0015段中记载有:“阳极层40的杂质浓度低于基区14的杂质浓度,并且低于P+接触区18的杂质浓度”。
专利文献1:国际公开第2016/030966号
发明内容
技术问题
在RC-IGBT中优选分别改善晶体管部和二极管部的导通特性。
技术方案
在本发明的第一方式中,提供具有晶体管部和二极管部的半导体装置,所述半导体装置具备:第一导电型的漂移区,其设置在半导体基板;第二导电型的第一阱区,其设置在半导体基板的上表面侧;第二导电型的阳极区,其在二极管部,设置在半导体基板的上表面侧;以及第二导电型的第一高浓度区,其在阳极区与第一阱区之间,与第一阱区接触地设置,并且掺杂浓度比阳极区的掺杂浓度高。
晶体管部可以具有设置在半导体基板的上表面侧的第二导电型的基区。阳极区的掺杂浓度可以比基区的掺杂浓度低。
第一高浓度区的掺杂浓度可以与基区的掺杂浓度相同。
半导体装置还可以具备:层间绝缘膜,其设置在半导体基板的上表面的上方;以及发射电极,其设置在层间绝缘膜的上方。层间绝缘膜可以设置有用于将发射电极与半导体基板电连接的一个或多个接触孔,一个或多个接触孔可以沿着晶体管部所具有的多个沟槽部的延伸方向延伸地设置,在俯视时的延伸方向上,阳极区与第一高浓度区之间可以位于二极管部中比的一个或多个接触孔的延伸方向上的端部更靠外侧的位置。
半导体装置还可以具备:层间绝缘膜,其设置在半导体基板的上表面的上方;以及发射电极,其设置在层间绝缘膜的上方。层间绝缘膜可以设置有用于将发射电极与半导体基板电连接的一个或多个接触孔,一个或多个接触孔可以沿着晶体管部所具有的多个沟槽部的延伸方向延伸地设置,在俯视时的延伸方向上,阳极区与第一高浓度区之间可以位于二极管部中的与一个或多个接触孔的延伸方向上的端部相同的位置。
半导体装置还可以具备:层间绝缘膜,其设置在半导体基板的上表面的上方;以及发射电极,其设置在层间绝缘膜的上方。层间绝缘膜可以设置有用于将发射电极与半导体基板电连接的一个或多个接触孔,一个或多个接触孔可以沿着晶体管部所具有的多个沟槽部的延伸方向延伸地设置,在俯视时的延伸方向上,阳极区与第一高浓度区之间可以位于二极管部中的比一个或多个接触孔的延伸方向上的端部更靠内侧的位置。
二极管部可以具备设置在半导体基板的下表面侧的阴极区。在俯视时的多个沟槽部的延伸方向上,阳极区与第一高浓度区之间可以位于阴极区的外侧。
二极管部可以具备设置在半导体基板的下表面侧的阴极区。在俯视时的多个沟槽部的延伸方向上,阳极区与第一高浓度区之间可以位于与阴极区的端部相同的位置。
晶体管部可以具备设置在半导体基板的下表面侧的集电区。二极管部可以具备设置在半导体基板的下表面侧的阴极区。在俯视时,在晶体管部所具有的多个沟槽部的排列方向上,阳极区可以在与阴极区和集电区的边界相同的位置上具有端部。
晶体管部可以具备设置在半导体基板的下表面侧的集电区。在俯视时,阳极区可以从二极管部延伸到设置有集电区的区域。
半导体装置还可以具备:一个或多个晶体管部和一个或多个二极管部;第二导电型的第二阱区,其在一个或多个晶体管部和一个或多个二极管部中的任意两个之间,设置在半导体基板的上表面侧;以及第二导电型的第二高浓度区,其与第二阱区接触地设置,并且掺杂浓度比阳极区的掺杂浓度高。
第二高浓度区可以具有与第一高浓度区相同的掺杂浓度。
在本发明的第二方式中,提供具有晶体管部与二极管部的半导体装置的制造方法,所述制造方法具备:在半导体基板形成第一导电型的漂移区的工序;在比漂移区更靠半导体基板的上表面侧设置第二导电型的第一阱区的工序;在二极管部,在半导体基板的上表面侧设置第二导电型的阳极区的工序;以及在阳极区与第一阱区之间,设置与第一阱区邻接并且掺杂浓度比阳极区的掺杂浓度高的第二导电型的第一高浓度区的工序。
设置第一高浓度区的工序可以包括在设置有阳极区的区域设置掩模,而向半导体基板注入掺杂剂的工序。
应予说明,上述发明内容并没有列举本发明的全部特征。另外,这些特征的子组合也能够另外成为发明。
附图说明
图1A是实施例一的半导体装置100的俯视图的一例。
图1B是实施例一的半导体装置100的a-a’截面图的一例。
图2是比较例的半导体装置500的俯视图的一例。
图3A是实施例二的半导体装置100的俯视图的一例。
图3B是实施例二的半导体装置100的a-a’截面图的一例。
图4是实施例三的半导体装置100的俯视图的一例。
图5示出栅极流道48的周边的俯视图的一例。
图6示出半导体装置100的制造方法的一例。
图7示出半导体装置100的制造方法的其他例。
图8示出将半导体装置100与半导体装置500的反向恢复耐量进行比较而得的图表。
符号说明
10···半导体基板、11···第一阱区、12···发射极区、13···阳极区、14···基区、15···接触区、16···蓄积区、17···第二阱区、18···漂移区、20···缓冲区、21···上表面、22···集电区、23···下表面、24···集电极、25···连接部、29···延伸部分、30···虚设沟槽部、31···连接部分、32···虚设绝缘膜、34···虚设导电部、38···层间绝缘膜、39···延伸部分、40···栅极沟槽部、41···连接部分、42···栅极绝缘膜、44···栅极导电部、48···栅极流道、49···接触孔、50···栅极金属层、52···发射电极、54···接触孔、56···接触孔、60···第一台面部、62···第二台面部、64···第三台面部、66···第四台面部、70···晶体管部、80···二极管部、82···阴极区、90···边界部、91···第一高浓度区、92···第二高浓度区、100···半导体装置、500···半导体装置、513···第二导电型区
具体实施方式
以下,虽然通过发明的实施方式对本发明进行说明,但是以下的实施方式并不限定权利要求所涉及的发明。另外,实施方式中所说明的特征的全部组合未必是发明的技术方案所必须的。
在本说明书中,将与半导体基板的深度方向平行的方向上的一侧称为“上”,将另一侧称为“下”。在基板、层或其他部件的两个主表面之中,将一个表面称为上表面,将另一个表面称为下表面。“上”、“下”、“正”、“背”的方向不限于重力方向、或半导体装置实际安装时向基板等安装的方向。
在本说明书中,有时使用X轴、Y轴以及Z轴的直角坐标轴来说明技术性的事项。在本说明书中,将与半导体基板的上表面平行的面设为XY面,将半导体基板的深度方向设为Z轴。应予说明,在本说明书中,将沿Z轴方向观察半导体基板的情况称为俯视。
在各实施例中,虽然示出了将第一导电型设为N型,将第二导电型设为P型的例子,但是也可以将第一导电型设为P型,将第二导电型设为N型。在该情况下,各实施例中的基板、层、区域等的导电型分别为相反的极性。
在本说明书中,前缀有n或p的层和区域分别意味着电子或空穴是多数载流子。另外,在n和p上标注的+和-分别意味着掺杂浓度比没有标注这些的层和区域更高和更低,++意味着掺杂浓度比+更高,--意味着掺杂浓度比-更低。
在本说明书中,掺杂浓度是指施主化或受主化的掺杂剂的浓度。因此,其单位是/cm3。在本说明书中,有时将施主与受主的浓度差(即净掺杂浓度)作为掺杂浓度。在该情况下,掺杂浓度能够利用SR法来测定。另外,也可以将施主和受主的化学浓度作为掺杂浓度。在该情况下,掺杂浓度能够利用SIMS法来测定。只要没有特别地限定,作为掺杂浓度就可以使用上述任一者。只要没有特别地限定,就可以将掺杂区域中的掺杂浓度分布的峰值作为该掺杂区域中的掺杂浓度。
另外,在本说明书中,剂量是指在进行离子注入时注入到晶片的单位面积中的离子的个数。因此,其单位是/cm2。应予说明,半导体区域的剂量可以是沿该半导体区域的深度方向将掺杂浓度进行积分而得的积分浓度。该积分浓度的单位是/cm2。因此,剂量与积分浓度可以作为同一要素来处理。积分浓度可以是到半峰宽度为止的积分值,也可以在与其他的半导体区域的频谱重合的情况下,除去其他的半导体区域的影响而导出。
因此,在本说明书中,能够将掺杂浓度的高低换称为剂量的高低。即,在一个区域的掺杂浓度比其他区域的掺杂浓度高的情况下,能够理解为该一个区域的剂量比其他区域的剂量高。
图1A示出实施例一的半导体装置100的构成的一例。本例的半导体装置100是具备晶体管部70和二极管部80的半导体芯片。例如,半导体装置100是反向导通IGBT(RC-IGBT:Reverse Conducting IGBT)。
晶体管部70是将设置在半导体基板10的下表面侧的集电区投影到半导体基板10的上表面而得的区域。集电区具有第二导电型。本例的集电区作为一例是P+型。晶体管部70包括IGBT等晶体管。晶体管部70包括位于晶体管部70与二极管部80的边界的边界部90。
二极管部80可以是将阴极区82投影到半导体基板10的上表面而得的区域。二极管部80包括在半导体基板10的上表面与晶体管部70邻接地设置的续流二极管(FWD:FreeWheel Diode)等二极管。
在图1A中,示出了作为半导体装置100的边缘侧的芯片端部周围的区域,并省略了其他区域。例如,在本例的半导体装置100的X轴方向的负侧的区域可以设置有边缘终端构造部。边缘终端构造部缓解半导体基板10的上表面侧的电场集中。边缘终端构造部具有例如保护环、场板、降低表面电场、以及将它们组合而得的构造。应予说明,在本例中,虽然为了方便而对X轴方向的负侧的边缘进行说明,但是对于半导体装置100的其他边缘也是同样。
半导体基板10可以是硅基板,也可以是碳化硅基板,还可以是氮化镓等氮化物半导体基板等。本例的半导体基板10是硅基板。
本例的半导体装置100在半导体基板10的上表面具备栅极沟槽部40、虚设沟槽部30、第一阱区11、发射极区12、阳极区13、基区14、接触区15以及第一高浓度区91。另外,本例的半导体装置100具备在半导体基板10的上表面的上方设置的发射电极52以及栅极金属层50。
发射电极52和栅极金属层50由包括金属的材料形成。例如,发射电极52的至少一部分的区域可以由铝、铝-硅合金、或者铝-硅-铜合金形成。栅极金属层50的至少一部分的区域可以由铝、铝-硅合金、或者铝-硅-铜合金形成。发射电极52和栅极金属层50在由铝等形成的区域的下层可以具有由钛和/或钛化合物等形成的势垒金属。发射电极52和栅极金属层50彼此分离地设置。
发射电极52和栅极金属层50隔着层间绝缘膜而设置在半导体基板10的上方。层间绝缘膜在图1A中被省略。在层间绝缘膜贯通地设置有接触孔49、接触孔54以及接触孔56。
接触孔49连接栅极金属层50与栅极流道48。在接触孔49的内部可以形成有由钨等形成的插塞。
栅极流道48连接栅极金属层50与晶体管部70的栅极沟槽部40。在一个例子中,栅极流道48在半导体基板10的上表面与栅极沟槽部40内的栅极导电部连接。栅极流道48不与虚设沟槽部30内的虚设导电部连接。例如,栅极流道48由掺杂了杂质的多晶硅等形成。
本例的栅极流道48从接触孔49的下方形成到栅极沟槽部40的前端部。在栅极流道48与半导体基板10的上表面之间形成有氧化膜等绝缘膜。在栅极沟槽部40的前端部,栅极导电部在半导体基板10的上表面露出。栅极沟槽部40通过栅极导电部的该露出的部分而与栅极流道48接触。
接触孔56连接发射电极52与虚设沟槽部30内的虚设导电部。在接触孔56的内部可以形成有由钨等形成的插塞。
连接部25设置在发射电极52与虚设导电部之间。连接部25是掺杂了杂质的多晶硅等具有导电性的材料。在此,连接部25是掺杂了N型的杂质的多晶硅(N+)。连接部25隔着氧化膜等绝缘膜而设置在半导体基板10的上表面的上方。
栅极沟槽部40以预定的间隔沿着预定的排列方向(在本例中是Y轴方向)排列。本例的栅极沟槽部40可以具有与半导体基板10的上表面平行并且沿着与排列方向垂直的延伸方向(在本例中是X轴方向)延伸的两个延伸部分39、以及连接两个延伸部分39的连接部分41。
优选连接部分41的至少一部分形成为曲线状。通过连接栅极沟槽部40的两个延伸部分39的端部,从而能够缓解延伸部分39的端部处的电场集中。在栅极沟槽部40的连接部分41,栅极流道48可以与栅极导电部连接。
虚设沟槽部30与栅极沟槽部40同样地以预定的间隔沿着预定的排列方向(在本例中是Y轴方向)排列。本例的虚设沟槽部30与栅极沟槽部40可以同样地在半导体基板10的上表面具有U字形状。即,虚设沟槽部30可以具有沿着延伸方向延伸的两个延伸部分29、以及连接两个延伸部分29的连接部分31。
应予说明,在此,在晶体管部70,虽然在栅极沟槽部40之间设置有两条虚设沟槽部30,但是虚设沟槽部30相对于栅极沟槽部40的条数或配置可以适当设定。另外,也可以在晶体管部70不设置虚设沟槽部30,而是全部采用栅极沟槽部40的所谓的全栅极构造。
发射电极52形成在栅极沟槽部40、虚设沟槽部30、第一阱区11、发射极区12、阳极区13、基区14、接触区15以及第一高浓度区91的上方。
第一阱区11是设置在比后述的漂移区18更靠半导体基板10的上表面侧的位置的第二导电型的区域。第一阱区11是在半导体装置100的边缘侧设置的阱区的一例。第一阱区11作为一例是P+型。第一阱区11从有源区的设置有栅极金属层50侧的端部以预定的范围形成。第一阱区11的扩散深度可以比栅极沟槽部40和虚设沟槽部30的深度深。栅极沟槽部40和虚设沟槽部30的、栅极金属层50侧的一部分区域形成在第一阱区11。栅极沟槽部40和虚设沟槽部30的延伸方向的端部的底可以被第一阱区11覆盖。
在晶体管部70,接触孔54形成在发射极区12和接触区15中的各区域的上方。另外,在二极管部80,接触孔54形成在阳极区13的上方。在边界部90,接触孔54形成在发射极区12和接触区15中的各区域的上方。任一接触孔54均不设置在X轴方向两端设置的基区14和第一阱区11的上方。如此,在层间绝缘膜形成有一个或多个接触孔54。一个或多个接触孔54可以沿延伸方向延伸地设置。
边界部90是指在将集电区投影到半导体基板10的上表面而得的区域中的、以预定的周期沿Y轴方向配置有栅极沟槽部40的区域与二极管部之间的边界的区域。
第一台面部60、第二台面部62以及第三台面部64是在与半导体基板10的上表面平行的面内,沿Y轴方向与各沟槽部邻接地设置的台面部。台面部可以是半导体基板10的被夹在相邻的两个沟槽部之间的部分,并且是从半导体基板10的上表面到各沟槽部的最深的底部的深度的部分。可以将各沟槽部的延伸部分作为一个沟槽部。即,可以将被夹在两个延伸部分之间的区域作为台面部。
在晶体管部70,第一台面部60与虚设沟槽部30和栅极沟槽部40中的至少一者邻接地设置。另外,在边界部90,第一台面部60与晶体管部70邻接地设置。第一台面部60在半导体基板10的上表面具有第一阱区11、发射极区12、基区14、以及接触区15。在第一台面部60,发射极区12和接触区15在延伸方向上交替地设置。
在边界部90,第二台面部62与二极管部80邻接地设置。第二台面部62在半导体基板10的上表面具有第一阱区11、基区14、以及接触区15。应予说明,在边界部90,被与晶体管部70邻接的第一台面部60、以及与二极管部80邻接的第二台面部62所夹的区域,可以是第一台面部60和第二台面部62中的任一者。
在二极管部80,第三台面部64设置在被夹在相邻的虚设沟槽部30之间的区域。第三台面部64在半导体基板10的上表面具有第一阱区11、阳极区13、以及第一高浓度区91。
基区14是在晶体管部70,设置在半导体基板10的上表面侧的第二导电型的区域。基区14作为一例是P-型。在半导体基板10的上表面,基区14可以设置在第二台面部62的X轴方向上的两端部。应予说明,图1A仅示出了该基区14的X轴方向上的一侧的端部。
在第一台面部60的上表面,发射极区12与栅极沟槽部40接触地设置。发射极区12可以沿Y轴方向从隔着第一台面部60而沿X轴方向延伸的两条沟槽部中的一条沟槽部设置到另一条沟槽部。发射极区12也设置在接触孔54的下方。在图1A中,利用虚线示出了俯视时与接触孔54重叠的发射极区12的边界。
另外,发射极区12可以与虚设沟槽部30接触,也可以不接触。在本例中,发射极区12与虚设沟槽部30接触。本例的发射极区12是第一导电型。本例的发射极区12作为一例是N+型。
接触区15是掺杂浓度比基区14的掺杂浓度高的第二导电型的区域。本例的接触区15作为一例是P+型。本例的接触区15设置在第一台面部60的上表面。接触区15可以沿Y轴方向从隔着第一台面部60而沿X轴方向延伸的两条沟槽部中的一条沟槽部设置到另一条沟槽部。接触区15可以与栅极沟槽部40接触,也可以不接触。另外,接触区15可以与虚设沟槽部30接触,也可以不接触。在本例中,接触区15与虚设沟槽部30和栅极沟槽部40接触。接触区15也设置在接触孔54的下方。在图1A中,利用虚线示出了俯视时与接触孔54重叠的接触区15的边界。
另外,接触区15也设置在第二台面部62的上表面。设置在一个第二台面部62的上表面的接触区15的面积比设置在一个第一台面部60的上表面的接触区15的面积大。第二台面部62的上表面处的接触区15可以设置在被设置在第二台面部62的X轴方向上的两端部的基区14夹在中间的整个区域。
阳极区13是在二极管部80设置在比漂移区18更靠半导体基板10的上表面侧的位置的第二导电型的区域。阳极区13作为一例是P--型。阳极区13的掺杂浓度比基区14的掺杂浓度低。例如,阳极区13具有1.0×1013/cm2~2.0×1013/cm2的剂量。阳极区13的掺杂剂可以是硼。
本例的阳极区13设置在第三台面部64的上表面。在第三台面部64,阳极区13以从隔着第三台面部64的一侧的虚设沟槽部30开始一直到另一侧的虚设沟槽部30的方式形成。即,在半导体基板10的上表面,第三台面部64的Y轴方向上的宽度与设置在第三台面部64的阳极区13的Y轴方向上的宽度相等。应予说明,在第三台面部64也可以形成有发射极区12。
第一高浓度区91设置在比漂移区18更靠半导体基板10的上表面侧。第一高浓度区91是掺杂浓度比阳极区13的掺杂浓度高的第二导电型的区域。第一高浓度区91作为一例是P-型。第一高浓度区91的掺杂浓度可以与基区14的掺杂浓度相同。即,第一高浓度区91可以通过与基区14共同的工艺而形成。另外,第一高浓度区91可以是与基区14不同的掺杂浓度。例如,第一高浓度区91的剂量是1.0×1013/cm2~3.0×1013/cm2
在X轴方向上,第一高浓度区91设置在阳极区13与第一阱区11之间。本例的第一高浓度区91在X轴方向的负侧与第一阱区11邻接地设置。另外,第一高浓度区91在X轴方向的正侧与阳极区13接触。
在此,在俯视时的延伸方向上,本例的阳极区13从阴极区82延伸到阴极区82的外侧。由此,本例的第一高浓度区91在阴极区82的外侧与阳极区13接触。阴极区82的外侧是指俯视时除设置有阴极区82的区域以外的区域。
在半导体基板10的上表面侧,第一高浓度区91与阳极区13在延伸方向上排列。第一高浓度区91与阳极区13接触地设置。其中,第一高浓度区91也可以与阳极区13分离地设置。在该情况下,在第一高浓度区91与阳极区13之间可以设置有掺杂浓度与阳极区13和第一高浓度区91的掺杂浓度不同的第二导电型的区域。
本例的第一高浓度区91在二极管部80,设置在比阳极区13更靠边缘侧的位置。边缘侧是指在二极管部80,比设置有阳极区13和阴极区82的有源区更靠外侧的区域。在本例中,边缘侧作为比有源区更靠X轴方向的负侧的区域而被图示。例如,在俯视时的延伸方向上,阳极区13与第一高浓度区91之间位于比二极管部80中的一个或多个接触孔54的延伸方向的端部更靠外侧的位置。
阴极区82是在二极管部80,设置在半导体基板10的下表面侧的第一导电型的区域。本例的阴极区82作为一例是N+型。利用单点划线示出了在俯视时设置有阴极区82的区域。
本例的半导体装置100通过在边缘侧设置第一高浓度区91,从而即使在使阳极区13的掺杂浓度降低的情况下,也能够抑制边缘周围的反向恢复时的载流子抽出效率下降。由此,能够抑制半导体装置100的反向恢复耐量的降低。
应予说明,半导体装置100可以在漂移区18设置用于控制载流子的寿命的控制体。因为本例的半导体装置100能够将阳极区13的掺杂浓度设为低掺杂浓度,所以无需将设置在漂移区18的控制体的浓度设为高掺杂浓度。
图1B是示出图1A中的a-a’截面的一例的图。a-a’截面是在晶体管部70和二极管部80,通过发射极区12、接触区15以及阳极区13的YZ面。本例的半导体装置100在a-a’截面中具有半导体基板10、层间绝缘膜38、发射电极52以及集电极24。发射电极52形成在半导体基板10的上表面21以及层间绝缘膜38的上表面。
漂移区18是设置在半导体基板10的第一导电型的区域。本例的漂移区18作为一例是N-型。漂移区18可以是在半导体基板10未形成其他掺杂区域而残留的区域。即,漂移区18的掺杂浓度可以是半导体基板10的掺杂浓度。
缓冲区20是设置在漂移区18的下方的第一导电型的区域。本例的缓冲区20作为一例是N型。缓冲区20的掺杂浓度比漂移区18的掺杂浓度高。缓冲区20可以作为防止从基区14的下表面侧扩展的耗尽层到达第二导电型的集电区22和第一导电型的阴极区82的场截止层而发挥功能。
集电区22是在晶体管部70,设置在半导体基板10的下表面侧的第二导电型的区域。集电区22作为一例是P+型。本例的集电区22设置在缓冲区20的下方。
在二极管部80,阴极区82设置在缓冲区20的下方。边界R是集电区22与阴极区82的边界。即,边界R示出晶体管部70与二极管部80的边界。
集电极24形成在半导体基板10的下表面23。集电极24由金属等导电材料形成。
在此,集电区22可以沿Y轴方向延伸到第二台面部62的下表面23侧的区域。通过使集电区22延伸到第二台面部62的下表面23,从而能够确保晶体管部70的发射极区12与二极管部80的阴极区82的距离。另外,也能够确保边界部90的发射极区12与二极管部80的阴极区82的距离。因此,能够防止从包括晶体管部70的发射极区12和边界部90的发射极区12在内的栅极构造部向漂移区18注入的电子流出到二极管部80的阴极区82。
在本例中,与阴极区82设置到第二台面部62的正下方的情况相比,能够使第二台面部62的接触区15与二极管部80的阴极区82的距离变长。由此,能够在二极管部80导通的情况下,抑止空穴从掺杂浓度比基区14的掺杂浓度高的接触区15向阴极区82注入。
蓄积区16是在第一台面部60、第二台面部62以及第三台面部64,设置在漂移区18的上方的第一导电型的区域。本例的蓄积区16作为一例是N型。蓄积区16与栅极沟槽部40接触地设置。蓄积区16可以与虚设沟槽部30接触,也可以不接触。蓄积区16的掺杂浓度比漂移区18的掺杂浓度高。通过设置蓄积区16,从而能够提高促进载流子注入的效应(IE效应),而降低晶体管部70的导通电压。
应予说明,在此,虽然蓄积区16设置在第一台面部60、第二台面部62以及第三台面部64,但是也可以设置在第一台面部60和第二台面部62而不设置在第三台面部64,还可以设置在第一台面部60而不设置在第二台面部62和第三台面部64。
基区14是在第一台面部60和第二台面部62,设置在蓄积区16的上方的第二导电型的区域。基区14与栅极沟槽部40接触地设置。
在第一台面部60,发射极区12设置在基区14与上表面21之间。发射极区12与栅极沟槽部40接触地设置。发射极区12可以与虚设沟槽部30接触,也可以不接触。发射极区12的掺杂浓度比漂移区18的掺杂浓度高。发射极区12的掺杂剂的一例是砷(As)。应予说明,发射极区12可以不设置在第二台面部62。
在第二台面部62,接触区15设置在蓄积区16的上方。在第二台面部62,接触区15与栅极沟槽部40接触地设置。
在第三台面部64,阳极区13设置在蓄积区16的上方。在俯视时,本例的阳极区13在排列方向上,在与阴极区82和集电区22的边界相同的位置具有端部。即,阳极区13设置到晶体管部70与二极管部80的边界位置为止。例如,在边界R设置有虚设沟槽部30的情况下,阳极区13设置到该虚设沟槽部30的侧壁为止。如此,与阴极区82和集电区22的边界相同的位置不仅包括阳极区13的端部与边界R完全一致的位置的情况,也包括由于与阳极区13的端部邻接的虚设沟槽部30与边界R对应地设置,因此使阳极区13的端部与边界R不完全一致的位置的情况。应予说明,阳极区13也可以设置在集电区22的上方。
一个以上的栅极沟槽部40和一个以上的虚设沟槽部30设置在上表面21。各沟槽部从上表面21设置到漂移区18。在设置有发射极区12、阳极区13、基区14、接触区15以及蓄积区16中的至少一者的区域中,各沟槽部也贯通这些区域而到达漂移区18。沟槽部贯通掺杂区域不限于按照在形成掺杂区域后形成沟槽部的顺序制造。在形成沟槽部后在沟槽部之间形成掺杂区域也被包含在沟槽部贯通掺杂区域之中。
栅极沟槽部40具有形成在上表面21的栅极沟槽、栅极绝缘膜42以及栅极导电部44。栅极绝缘膜42覆盖栅极沟槽的内壁而形成。栅极绝缘膜42可以以将栅极沟槽的内壁的半导体氧化或氮化的方式形成。栅极导电部44在栅极沟槽的内部形成在比栅极绝缘膜42更靠内侧的位置。栅极绝缘膜42将栅极导电部44与半导体基板10绝缘。栅极导电部44由多晶硅等导电材料形成。栅极沟槽部40在上表面21被层间绝缘膜38覆盖。
在半导体基板10的深度方向上,栅极导电部44包括隔着栅极绝缘膜42而与在第一台面部60侧邻接的基区14对置的区域。若在栅极导电部44施加有预定的电压,则在基区14中的与栅极沟槽接触的界面的表层形成有由电子的反转层形成的沟道。
虚设沟槽部30可以具有与栅极沟槽部40相同的构造。虚设沟槽部30具有形成在上表面21侧的虚设沟槽、虚设绝缘膜32以及虚设导电部34。虚设绝缘膜32覆盖虚设沟槽的内壁而形成。虚设导电部34形成在虚设沟槽的内部,且形成在比虚设绝缘膜32更靠内侧的位置。虚设绝缘膜32将虚设导电部34与半导体基板10绝缘。虚设沟槽部30在上表面21被层间绝缘膜38覆盖。
层间绝缘膜38设置在半导体基板10的上表面的上方。层间绝缘膜38设置有用于将发射极区12与半导体基板10电连接的一个或多个接触孔54。其他的接触孔49和接触孔54也同样地,可以贯通层间绝缘膜38地设置。在层间绝缘膜38的上方设置有发射电极52。
图2是比较例的半导体装置500的俯视图的一例。与半导体装置100的不同之处在于,本例的半导体装置500的晶体管部70的基区和二极管部80的阳极区由P--型的第二导电型区513形成,并且二极管部80的第二导电型区513形成到二极管部80的边缘侧的与第一阱区11接触的端部。
第二导电型区513设置在第一台面部60、第二台面部62以及第三台面部64。另外,如上所述,第二导电型区513形成到晶体管部70和二极管部80的边缘侧的端部。因此,半导体装置500的二极管部80的阳极区与晶体管部70和二极管部80的边缘侧的端部的区域具有相同的掺杂浓度。例如,通过以相同的条件对半导体基板10的整个面执行离子注入来设置第二导电型区513。另外,通过在设置第二导电型区513的区域设置掩模而执行追加的离子注入,从而将晶体管部70的接触区15设置为掺杂浓度比第二导电型区513的掺杂浓度高。因为也作为晶体管部70的基区而发挥功能,所以第二导电型区513的掺杂浓度影响晶体管部70的特性。
在此,因为半导体装置500存在晶体管部70的阈值电压Vth的限制,所以必须考虑晶体管部70的特性来设定第二导电型区513的掺杂浓度。在该情况下,若以晶体管部70的特性为优先,则由于第二导电型区513的掺杂浓度对应于晶体管部70的沟道而上升,因此在半导体装置500反向恢复时,大量的载流子从第二导电型区513注入,开关损耗Err上升。另外,若如本例那样以二极管部80的特性为优先,则晶体管部70和二极管部80的边缘侧的掺杂浓度对应于二极管部80的阳极区而减小,反向恢复时的载流子的抽出效率降低,反向恢复耐量恶化。如此,半导体装置500的晶体管部70的特性与二极管部80的特性没有单独地设计为最佳,难以兼顾晶体管部70和二极管部80的导通特性与反向恢复耐量。
对此,实施例一的半导体装置100通过选择性地设置低掺杂浓度的阳极区13和高掺杂浓度的第一高浓度区91,从而能够使二极管部80的正向电压Vf提高,并且能够使开关损耗Err减小。如此,半导体装置100能够抑制反向恢复耐量的降低,并且能够独立地控制晶体管部70和二极管部80的导通特性。
图3A是实施例二的半导体装置100的俯视图的一例。本例的半导体装置100的形成阳极区13和第一高浓度区91的区域与实施例一的半导体装置100不同。
阳极区13的沿X轴方向延伸的长度与实施例一的情况不同。本例的阳极区13以比实施例一的情况更接近阴极区82的方式沿X轴方向延伸。阳极区13中的X轴方向的负侧的端部延伸到与接触孔54的X轴方向的负侧的端部相同的位置。
第一高浓度区91的沿X轴方向延伸的长度与实施例一的情况不同。本例的第一高浓度区91以比实施例一的情况更接近阴极区82的方式向X轴方向的正侧延伸。第一高浓度区91中的X轴方向的正侧的端部延伸到与接触孔54中的X轴方向的负侧的端部相同的位置。
即,本例的阳极区13和第一高浓度区91在X轴方向上以彼此接触的方式延伸。另外,阳极区13与第一高浓度区91之间位于与接触孔54的X轴方向的负侧的端部的相同的位置。应予说明,接触孔54的X轴方向的负侧的端部可以指设置在接触孔54的内部的导电部件与半导体基板10之间的界面中的、X轴方向的负侧的端部。但是,在接触孔54的侧壁相对于Z轴倾斜地设置的情况下,阳极区13与第一高浓度区91之间不仅是位于与接触孔54的X轴方向的负侧的端部完全相同的位置的情况,只要位于与接触孔54的侧壁的至少一部分相同的位置即可。
另外,阳极区13沿Y轴方向延伸的位置与实施例一的情况不同。本例的阳极区13比实施例一的情况更靠晶体管部70侧延伸。阳极区13中的Y轴方向的正侧的端部设置在边界部90。
第四台面部66是在边界部90,在半导体基板10的上表面侧具有阳极区13的台面部。本例的第四台面部66在边界部90中的二极管部80侧的端部设置为一个。但是,也可以在边界部90设置多个第四台面部66。
图3B是实施例二的半导体装置100的a-a’截面图的一例。本例的半导体装置100在边界部90具有第一台面部60、第二台面部62、以及第四台面部66。如此,半导体装置100不限于将阳极区13形成在二极管部80,也可以将阳极区13形成到晶体管部70。
在俯视时,阳极区13在排列方向上从阴极区82延伸到设置有集电区22的区域。即,阳极区13不仅可以设置在阴极区82的上方,也可以设置在集电区22的上方。
本例的半导体装置100使第一高浓度区91沿X轴方向延伸的长度比实施例一的第一高浓度区91更长。由此,能够在不使二极管部80的特性恶化的情况下使半导体装置100的反向恢复耐量提高。
应予说明,如本例所示,阳极区13沿Y轴方向延伸的位置可以延伸到比实施例一的情况更靠晶体管部70侧,也可以退回到比实施例一的情况更靠二极管部80侧。即,阳极区13中的Y轴方向的正侧的端部可以不与集电区22和阴极区82的边界R邻接,第二台面部62的第一阱区11、基区14、接触区15,以及第一台面部60的第一阱区11、发射极区12、基区14、接触区15可以向二极管部80侧延伸。
图4是实施例三的半导体装置100的俯视图的一例。本例的半导体装置100的形成阳极区13和第一高浓度区91的区域与实施例一的半导体装置100不同。应予说明,图4的a-a’截面可以与图1B的情况一样。
阳极区13沿X轴方向延伸的长度与实施例一和实施例二的情况不同。本例的阳极区13以比实施例一和实施例二的情况更接近阴极区82的方式沿X轴方向延伸。俯视时,阳极区13中的X轴方向的负侧的端部延伸到与阴极区82中的X轴方向的负侧的端部相同的位置。
第一高浓度区91沿X轴方向延伸的长度与实施例一和实施例二的情况不同。本例的第一高浓度区91以比实施例一和实施例二的情况更接近阴极区82的方式沿X轴方向延伸。例如,在X轴方向上,阳极区13与第一高浓度区91之间设置在比接触孔54的X轴方向的负侧的端部更靠接触孔54的内侧的位置。另外,在本例中,在俯视时,第一高浓度区91中的X轴方向的正侧的端部从阴极区82的外侧延伸到与阴极区82中的X轴方向的负侧的端部相同的位置。
即,本例的阳极区13和第一高浓度区91在X轴方向上以彼此接触的方式延伸。本例的第一高浓度区91在阴极区82的端部与阳极区13接触。即,阳极区13与第一高浓度区91之间位于与阴极区82的X轴方向的负侧的端部相同的位置。
应予说明,本例的阳极区13沿Y轴方向延伸的位置与实施例一的情况相同。即,阳极区13设置在二极管部80而不设置在晶体管部70。但是,阳极区13也可以如实施例二的情况那样设置为从二极管部80延伸到晶体管部70。
对本例的半导体装置100而言,由于阳极区13与第一高浓度区91之间在俯视时的延伸方向上,位于与阴极区82的端部相同的位置,因此第一高浓度区91的范围比实施例一和实施例二的半导体装置100的第一高浓度区91的范围更大。另一方面,在本例的半导体装置100中,虽然阳极区13的设置区域变窄,但是对二极管部80的特性的影响小。由此,能够在不使二极管部80的特性恶化的情况下,使半导体装置100的反向恢复耐量提高。
应予说明,在实施例一~实施例三中,改变了阳极区13和第一高浓度区91之间的位置与接触孔54和阴极区82的关系。但是,阳极区13和第一高浓度区91之间的位置与接触孔54和阴极区82的关系不限于实施例一~实施例三中的关系。例如,即使在如实施例一那样,阳极区13与第一高浓度区91之间的位置在接触孔54的端部的外侧的情况下,也可以如实施例三那样,阳极区13与第一高浓度区91之间的位置在与阴极区82相同的位置。在该情况下,阴极区82设置在接触孔54的端部的外侧。如此,阳极区13和第一高浓度区91之间的位置与接触孔54和阴极区82的关系可以自由地改变。
具体而言,在本实施方式中,阳极区13与第一高浓度区91(或后述的第二高浓度区92)之间可以配置在阴极区82的内侧,也可以配置在阴极区82的外侧,还可以位于与阴极区82大致相同的位置。另外,阳极区13与第一高浓度区91(或后述的第二高浓度区92)之间可以配置在比接触孔54的端部更靠内侧的位置,也可以配置在比接触孔54的端部更靠外侧的位置,还可以位于与接触孔54的端部大致相同的位置。另外,阴极区82可以配置在比接触孔54的端部更靠内侧的位置,也可以配置在比接触孔54的端部更靠外侧的位置,还可以配置在与接触孔54的端部大致相同的位置。
图5示出栅极流道48的周围的俯视图的一例。本例的半导体装置100还具备第二高浓度区92。半导体装置100具备一个或多个晶体管部70以及一个或多个二极管部80。
第二阱区17是设置在半导体基板10的上表面侧的第二导电型的区域。第二阱区17作为一例是P+型。第二阱区17可以具有与第一阱区11的掺杂浓度相同的掺杂浓度。第二阱区17设置在一个或多个晶体管部70和一个或多个二级管部80中的任意两个之间。即,第二阱区17可以设置在晶体管部70与二极管部80之间,也可以设置在晶体管部70彼此之间,还可以设置在二极管部80彼此之间。
第二高浓度区92与第二阱区17接触地设置。第二高浓度区92是掺杂浓度比阳极区13的掺杂浓度更高的第二导电型的区域。第二高浓度区92作为一例具有P-型。第二高浓度区92可以具有与第一高浓度区91的掺杂浓度相同的掺杂浓度。例如,第二高浓度区92的剂量是2.0×1013/cm2~3.0×1013/cm2。另外,第二高浓度区92的厚度可以与第一高浓度区91的厚度相同。即,第二高浓度区92可以通过与第一高浓度区91相同的工艺而设置。
本例的半导体装置100不仅具备设置在半导体装置100的边缘侧的第一高浓度区91,还具备设置在有源区的内部的第二高浓度区92。由此,半导体装置100不仅能够在边缘侧还能够在有源区的内部抑制反向恢复时的载流子抽出效率的降低。由此,半导体装置100的反向恢复耐量进一步提高。
图6示出半导体装置100的制造方法的一例。该图示出了用于形成阳极区13、基区14、第一高浓度区91以及第二高浓度区92的掺杂剂注入工序以及退火工序。
在本例中,向半导体基板10的整个面进行掺杂剂注入(步骤S100)。例如,以1.0×1013/cm2~2.0×1013/cm2的剂量向半导体基板10的整个面注入P型的掺杂剂。P型的掺杂剂作为一例是硼。本例的掺杂剂注入工序不需要预先形成掩模的工序。
接下来,仅在阳极区13形成掩模(步骤S102)。在阳极区13形成了掩模的状态下,向半导体基板10的形成基区14、第一高浓度区91以及第二高浓度区92的区域注入P型的掺杂剂(步骤S104)。本例的P型的掺杂剂可以与在步骤S100中注入的P型的掺杂剂相同。在步骤S104中,注入掺杂剂,直到其与在步骤S100中注入的掺杂浓度的总和达到基区14、第一高浓度区91以及第二高浓度区92的预先设定的掺杂浓度为止。例如,基区14、第一高浓度区91以及第二高浓度区92的剂量总计为2.0×1013/cm2~3.0×1013/cm2
其后,实施退火工序(步骤S106)。由此,能够抑制向阳极区13注入掺杂剂,并且能够使阳极区13的掺杂浓度比基区14、第一高浓度区91以及第二高浓度区92的掺杂浓度更低。
图7示出半导体装置100的制造方法的其他例。该图示出用于形成阳极区13、基区14、第一高浓度区91以及第二高浓度区92的掺杂剂注入工序以及退火工序。
在本例中,在基区14、第一高浓度区91以及第二高浓度区92形成掩模(步骤S200)。接下来,在基区14、第一高浓度区91以及第二高浓度区92形成了掩模的状态下,向半导体基板10的形成阳极区13的区域注入P型的掺杂剂(步骤S202)。接下来,仅在阳极区13形成掩模(步骤S204)。然后,向基区14、第一高浓度区91以及第二高浓度区92注入P型的掺杂剂(步骤S206)。其后,实施退火工序(步骤S208)。由此,能够单独地设定阳极区13的掺杂浓度、以及基区14、第一高浓度区91和第二高浓度区92的掺杂浓度。
应予说明,在本例中,在向阳极区13注入掺杂剂后向基区14、第一高浓度区91以及第二高浓度区92注入了掺杂剂,但是也可以在向基区14、第一高浓度区91以及第二高浓度区92注入掺杂剂后向阳极区13注入掺杂剂。另外,在本例中,利用同一掺杂剂注入工序形成了基区14、第一高浓度区91以及第二高浓度区92,但是也可以通过分别形成基区14、第一高浓度区91以及第二高浓度区92的掩模,从而利用不同的掺杂剂注入工序而形成基区14、第一高浓度区91以及第二高浓度区92。在该情况下,能够将阳极区13、基区14、第一高浓度区91、以及第二高浓度区92分别设定为不同的掺杂浓度。
应予说明,虽然图6和图7示出了用于形成阳极区13、基区14、第一高浓度区91以及第二高浓度区92的掺杂剂注入工序以及退火工序,但是可在其后或其间,利用公知的方法而形成发射极区和接触区、阱区等其他的构成。
图8示出比较半导体装置100与半导体装置500的反向恢复耐量的图表。纵轴表示反向恢复耐量Pmax(a.u.),横轴表示二极管部80的阳极区的剂量(1013/cm2)。实线表示半导体装置100的反向恢复耐量。虚线表示半导体装置500的反向恢复耐量。
实施例的半导体装置100在二极管部80设置有阳极区13、以及第一高浓度区91,该第一高浓度区91设置在比阳极区13更靠边缘侧的位置,并且掺杂浓度比阳极区13的掺杂浓度更高。比较例的半导体装置500具有掺杂浓度均匀且掺杂浓度低的第二导电型区513。
半导体装置100即使在使阳极区13的剂量降低的情况下,也能够将第一高浓度区91维持在与基区14相同的掺杂浓度。因此,半导体装置100的反向恢复耐量不降低。
另一方面,若半导体装置500使针对二极管部的阳极区的剂量降低,则到与第一阱区11或第二阱区17接触的二极管部80的边缘侧的端部为止的整体的剂量下降。因此半导体装置500的反向恢复耐量下降。
以上,虽然利用实施方式对本发明进行了说明,但是本发明的技术范围不限于上述实施方式所记载的范围。对本领域技术人员来说,在上述实施方式中能够追加多种变更或改良是显而易见的。根据权利要求书所的记载可知,追加了这样的变更或改良的方式也能够包括在本发明的技术范围内。
应当注意,权利要求书、说明书及附图中示出的装置、系统、程序及方法中的动作、过程、步骤和阶段等各处理的执行顺序只要未特别明示“早于”、“预先”等,另外,未在后续处理中使用之前的处理结果,则可以以任意顺序来实现。关于权利要求书、说明书及附图中的动作流程,即使为方便起见使用“首先”、“接下来”等进行了说明,也并不意味着必须以该顺序来实施。

Claims (36)

1.一种半导体装置,其特征在于,所述半导体装置具有晶体管部和二极管部,并且,所述半导体装置具备:
第一导电型的漂移区,其设置在半导体基板;
第二导电型的第一阱区,其设置在所述半导体基板的上表面侧;
第二导电型的阳极区,其在所述二极管部,设置在所述半导体基板的上表面侧;以及
第二导电型的第一高浓度区,其在所述阳极区与所述第一阱区之间,与所述第一阱区接触地设置,并且掺杂浓度比所述阳极区的掺杂浓度高,
所述二极管部具备设置在所述半导体基板的下表面侧的阴极区,
在俯视时的多个沟槽部的延伸方向上,所述阳极区与所述第一高浓度区之间位于所述阴极区的外侧。
2.一种半导体装置,其特征在于,所述半导体装置具有晶体管部和二极管部,并且,所述半导体装置具备:
第一导电型的漂移区,其设置在半导体基板;
第二导电型的第一阱区,其设置在所述半导体基板的上表面侧;
第二导电型的阳极区,其在所述二极管部,设置在所述半导体基板的上表面侧;以及
第二导电型的第一高浓度区,其在所述阳极区与所述第一阱区之间,与所述第一阱区接触地设置,并且掺杂浓度比所述阳极区的掺杂浓度高,
所述二极管部具备设置在所述半导体基板的下表面侧的阴极区,
在俯视时的多个沟槽部的延伸方向上,所述阳极区与所述第一高浓度区之间位于与所述阴极区的端部相同的位置。
3.一种半导体装置,其特征在于,所述半导体装置具有晶体管部和二极管部,并且,所述半导体装置具备:
第一导电型的漂移区,其设置在半导体基板;
第二导电型的第一阱区,其设置在所述半导体基板的上表面侧;
第二导电型的阳极区,其在所述二极管部,设置在所述半导体基板的上表面侧;以及
第二导电型的第一高浓度区,其在所述阳极区与所述第一阱区之间,与所述第一阱区接触地设置,并且掺杂浓度比所述阳极区的掺杂浓度高,
所述晶体管部具备设置在所述半导体基板的下表面侧的集电区,
在俯视时,所述阳极区从所述二极管部延伸到设置有所述集电区的区域。
4.一种半导体装置,其特征在于,所述半导体装置具有晶体管部和二极管部,并且,所述半导体装置具备:
第一导电型的漂移区,其设置在半导体基板;
第二导电型的第一阱区,其设置在所述半导体基板的上表面侧;
第二导电型的阳极区,其在所述二极管部,设置在所述半导体基板的上表面侧;
第二导电型的第一高浓度区,其在所述阳极区与所述第一阱区之间,与所述第一阱区接触地设置,并且掺杂浓度比所述阳极区的掺杂浓度高;
第二导电型的第二阱区,其在一个或多个所述晶体管部和一个或多个所述二极管部中的任意两个之间,设置在所述半导体基板的上表面侧;以及
第二导电型的第二高浓度区,其与所述第二阱区接触地设置,并且掺杂浓度比所述阳极区的掺杂浓度高。
5.根据权利要求1至4中任一项所述的半导体装置,其特征在于,
所述第一高浓度区设置在所述半导体基板的被夹在沟槽部之间的台面部。
6.根据权利要求1至4中任一项所述的半导体装置,其特征在于,
所述晶体管部具有设置在所述半导体基板的上表面侧的第一导电型的发射区、设置于所述发射区的下方的第二导电型的基区,
所述阳极区的掺杂浓度比所述基区的掺杂浓度低。
7.根据权利要求6所述的半导体装置,其特征在于,
所述第一高浓度区的掺杂浓度与所述基区的掺杂浓度相同。
8.根据权利要求1至4中任一项所述的半导体装置,其特征在于,所述半导体装置还具备:
层间绝缘膜,其设置在所述半导体基板的上表面的上方;以及
发射电极,其设置在所述层间绝缘膜的上方,
所述层间绝缘膜设置有用于将所述发射电极与所述半导体基板电连接的一个或多个接触孔,
在所述第一高浓度区的上表面不设置用于将所述发射电极与所述半导体基板电连接的接触孔。
9.根据权利要求5所述的半导体装置,其特征在于,所述半导体装置还具备:
层间绝缘膜,其设置在所述半导体基板的上表面的上方;以及
发射电极,其设置在所述层间绝缘膜的上方,
所述层间绝缘膜设置有用于将所述发射电极与所述半导体基板电连接的一个或多个接触孔,
在所述第一高浓度区的上表面不设置用于将所述发射电极与所述半导体基板电连接的接触孔。
10.根据权利要求6所述的半导体装置,其特征在于,所述半导体装置还具备:
层间绝缘膜,其设置在所述半导体基板的上表面的上方;以及
发射电极,其设置在所述层间绝缘膜的上方,
所述层间绝缘膜设置有用于将所述发射电极与所述半导体基板电连接的一个或多个接触孔,
在所述第一高浓度区的上表面不设置用于将所述发射电极与所述半导体基板电连接的接触孔。
11.根据权利要求7所述的半导体装置,其特征在于,所述半导体装置还具备:
层间绝缘膜,其设置在所述半导体基板的上表面的上方;以及
发射电极,其设置在所述层间绝缘膜的上方,
所述层间绝缘膜设置有用于将所述发射电极与所述半导体基板电连接的一个或多个接触孔,
在所述第一高浓度区的上表面不设置用于将所述发射电极与所述半导体基板电连接的接触孔。
12.根据权利要求1至4中任一项所述的半导体装置,其特征在于,所述半导体装置还具备:
层间绝缘膜,其设置在所述半导体基板的上表面的上方;以及
发射电极,其设置在所述层间绝缘膜的上方,
所述层间绝缘膜设置有用于将所述发射电极与所述半导体基板电连接的一个或多个接触孔,
所述一个或多个接触孔沿着所述晶体管部所具有的多个沟槽部的延伸方向延伸地设置,
在俯视时的所述延伸方向上,所述阳极区与所述第一高浓度区之间位于所述二极管部中的比所述一个或多个接触孔的所述延伸方向上的端部更靠外侧的位置。
13.根据权利要求5所述的半导体装置,其特征在于,所述半导体装置还具备:
层间绝缘膜,其设置在所述半导体基板的上表面的上方;以及
发射电极,其设置在所述层间绝缘膜的上方,
所述层间绝缘膜设置有用于将所述发射电极与所述半导体基板电连接的一个或多个接触孔,
所述一个或多个接触孔沿着所述晶体管部所具有的多个沟槽部的延伸方向延伸地设置,
在俯视时的所述延伸方向上,所述阳极区与所述第一高浓度区之间位于所述二极管部中的比所述一个或多个接触孔的所述延伸方向上的端部更靠外侧的位置。
14.根据权利要求6所述的半导体装置,其特征在于,所述半导体装置还具备:
层间绝缘膜,其设置在所述半导体基板的上表面的上方;以及
发射电极,其设置在所述层间绝缘膜的上方,
所述层间绝缘膜设置有用于将所述发射电极与所述半导体基板电连接的一个或多个接触孔,
所述一个或多个接触孔沿着所述晶体管部所具有的多个沟槽部的延伸方向延伸地设置,
在俯视时的所述延伸方向上,所述阳极区与所述第一高浓度区之间位于所述二极管部中的比所述一个或多个接触孔的所述延伸方向上的端部更靠外侧的位置。
15.根据权利要求7所述的半导体装置,其特征在于,所述半导体装置还具备:
层间绝缘膜,其设置在所述半导体基板的上表面的上方;以及
发射电极,其设置在所述层间绝缘膜的上方,
所述层间绝缘膜设置有用于将所述发射电极与所述半导体基板电连接的一个或多个接触孔,
所述一个或多个接触孔沿着所述晶体管部所具有的多个沟槽部的延伸方向延伸地设置,
在俯视时的所述延伸方向上,所述阳极区与所述第一高浓度区之间位于所述二极管部中的比所述一个或多个接触孔的所述延伸方向上的端部更靠外侧的位置。
16.根据权利要求1至4中任一项所述的半导体装置,其特征在于,所述半导体装置还具备:
层间绝缘膜,其设置在所述半导体基板的上表面的上方;以及
发射电极,其设置在所述层间绝缘膜的上方,
所述层间绝缘膜设置有用于将所述发射电极与所述半导体基板电连接的一个或多个接触孔,
所述一个或多个接触孔沿着所述晶体管部所具有的多个沟槽部的延伸方向延伸地设置,
在俯视时的所述延伸方向上,所述阳极区与所述第一高浓度区之间位于所述二极管部中的与所述一个或多个接触孔的所述延伸方向上的端部相同的位置。
17.根据权利要求5所述的半导体装置,其特征在于,所述半导体装置还具备:
层间绝缘膜,其设置在所述半导体基板的上表面的上方;以及
发射电极,其设置在所述层间绝缘膜的上方,
所述层间绝缘膜设置有用于将所述发射电极与所述半导体基板电连接的一个或多个接触孔,
所述一个或多个接触孔沿着所述晶体管部所具有的多个沟槽部的延伸方向延伸地设置,
在俯视时的所述延伸方向上,所述阳极区与所述第一高浓度区之间位于所述二极管部中的与所述一个或多个接触孔的所述延伸方向上的端部相同的位置。
18.根据权利要求6所述的半导体装置,其特征在于,所述半导体装置还具备:
层间绝缘膜,其设置在所述半导体基板的上表面的上方;以及
发射电极,其设置在所述层间绝缘膜的上方,
所述层间绝缘膜设置有用于将所述发射电极与所述半导体基板电连接的一个或多个接触孔,
所述一个或多个接触孔沿着所述晶体管部所具有的多个沟槽部的延伸方向延伸地设置,
在俯视时的所述延伸方向上,所述阳极区与所述第一高浓度区之间位于所述二极管部中的与所述一个或多个接触孔的所述延伸方向上的端部相同的位置。
19.根据权利要求7所述的半导体装置,其特征在于,所述半导体装置还具备:
层间绝缘膜,其设置在所述半导体基板的上表面的上方;以及
发射电极,其设置在所述层间绝缘膜的上方,
所述层间绝缘膜设置有用于将所述发射电极与所述半导体基板电连接的一个或多个接触孔,
所述一个或多个接触孔沿着所述晶体管部所具有的多个沟槽部的延伸方向延伸地设置,
在俯视时的所述延伸方向上,所述阳极区与所述第一高浓度区之间位于所述二极管部中的与所述一个或多个接触孔的所述延伸方向上的端部相同的位置。
20.根据权利要求1至4中任一项所述的半导体装置,其特征在于,所述半导体装置还具备:
层间绝缘膜,其设置在所述半导体基板的上表面的上方;以及
发射电极,其设置在所述层间绝缘膜的上方,
所述层间绝缘膜设置有用于将所述发射电极与所述半导体基板电连接的一个或多个接触孔,
所述一个或多个接触孔沿着所述晶体管部所具有的多个沟槽部的延伸方向延伸地设置,
在俯视时的所述延伸方向上,所述阳极区与所述第一高浓度区之间位于所述二极管部中的比所述一个或多个接触孔的所述延伸方向上的端部更靠内侧的位置。
21.根据权利要求5所述的半导体装置,其特征在于,所述半导体装置还具备:
层间绝缘膜,其设置在所述半导体基板的上表面的上方;以及
发射电极,其设置在所述层间绝缘膜的上方,
所述层间绝缘膜设置有用于将所述发射电极与所述半导体基板电连接的一个或多个接触孔,
所述一个或多个接触孔沿着所述晶体管部所具有的多个沟槽部的延伸方向延伸地设置,
在俯视时的所述延伸方向上,所述阳极区与所述第一高浓度区之间位于所述二极管部中的比所述一个或多个接触孔的所述延伸方向上的端部更靠内侧的位置。
22.根据权利要求6所述的半导体装置,其特征在于,所述半导体装置还具备:
层间绝缘膜,其设置在所述半导体基板的上表面的上方;以及
发射电极,其设置在所述层间绝缘膜的上方,
所述层间绝缘膜设置有用于将所述发射电极与所述半导体基板电连接的一个或多个接触孔,
所述一个或多个接触孔沿着所述晶体管部所具有的多个沟槽部的延伸方向延伸地设置,
在俯视时的所述延伸方向上,所述阳极区与所述第一高浓度区之间位于所述二极管部中的比所述一个或多个接触孔的所述延伸方向上的端部更靠内侧的位置。
23.根据权利要求7所述的半导体装置,其特征在于,所述半导体装置还具备:
层间绝缘膜,其设置在所述半导体基板的上表面的上方;以及
发射电极,其设置在所述层间绝缘膜的上方,
所述层间绝缘膜设置有用于将所述发射电极与所述半导体基板电连接的一个或多个接触孔,
所述一个或多个接触孔沿着所述晶体管部所具有的多个沟槽部的延伸方向延伸地设置,
在俯视时的所述延伸方向上,所述阳极区与所述第一高浓度区之间位于所述二极管部中的比所述一个或多个接触孔的所述延伸方向上的端部更靠内侧的位置。
24.根据权利要求1至4中任一项所述的半导体装置,其特征在于,
所述晶体管部具备设置在所述半导体基板的下表面侧的集电区,
所述二极管部具备设置在所述半导体基板的下表面侧的阴极区,
在俯视时,在所述晶体管部所具有的多个沟槽部的排列方向上,所述阳极区在与所述阴极区和所述集电区的边界相同的位置上具有端部。
25.根据权利要求4所述的半导体装置,其特征在于,
所述第二高浓度区具有与所述第一高浓度区的掺杂浓度相同的掺杂浓度。
26.一种半导体装置的制造方法,其特征在于,其是具有晶体管部和二极管部的半导体装置的制造方法,
所述半导体装置的制造方法具备:
在半导体基板形成第一导电型的漂移区的工序;
在比所述漂移区更靠所述半导体基板的上表面侧设置第二导电型的第一阱区的工序;
在所述二极管部,在所述半导体基板的上表面侧设置第二导电型的阳极区的工序;
在所述阳极区与所述第一阱区之间,设置与所述第一阱区邻接并且掺杂浓度比所述阳极区的掺杂浓度高的第二导电型的第一高浓度区的工序;以及
在所述二极管部,在所述半导体基板的下表面侧设置阴极区的工序,
在俯视时的多个沟槽部的延伸方向上,所述阳极区与所述第一高浓度区之间位于所述阴极区的外侧。
27.一种半导体装置的制造方法,其特征在于,其是具有晶体管部和二极管部的半导体装置的制造方法,
所述半导体装置的制造方法具备:
在半导体基板形成第一导电型的漂移区的工序;
在比所述漂移区更靠所述半导体基板的上表面侧设置第二导电型的第一阱区的工序;
在所述二极管部,在所述半导体基板的上表面侧设置第二导电型的阳极区的工序;
在所述阳极区与所述第一阱区之间,设置与所述第一阱区邻接并且掺杂浓度比所述阳极区的掺杂浓度高的第二导电型的第一高浓度区的工序;以及
在所述二极管部,在所述半导体基板的下表面侧设置阴极区的工序,
在俯视时的多个沟槽部的延伸方向上,所述阳极区与所述第一高浓度区之间位于与所述阴极区的端部相同的位置。
28.一种半导体装置的制造方法,其特征在于,其是具有晶体管部和二极管部的半导体装置的制造方法,
所述半导体装置的制造方法具备:
在半导体基板形成第一导电型的漂移区的工序;
在比所述漂移区更靠所述半导体基板的上表面侧设置第二导电型的第一阱区的工序;
在所述二极管部,在所述半导体基板的上表面侧设置第二导电型的阳极区的工序;
在所述阳极区与所述第一阱区之间,设置与所述第一阱区邻接并且掺杂浓度比所述阳极区的掺杂浓度高的第二导电型的第一高浓度区的工序;
在所述晶体管部,在所述半导体基板的下表面侧设置集电区的工序;
在俯视时,所述阳极区从所述二极管部延伸到设置有所述集电区的区域。
29.一种半导体装置的制造方法,其特征在于,其是具有晶体管部和二极管部的半导体装置的制造方法,
所述半导体装置的制造方法具备:
在半导体基板形成第一导电型的漂移区的工序;
在比所述漂移区更靠所述半导体基板的上表面侧设置第二导电型的第一阱区的工序;
在所述二极管部,在所述半导体基板的上表面侧设置第二导电型的阳极区的工序;
在所述阳极区与所述第一阱区之间,设置与所述第一阱区邻接并且掺杂浓度比所述阳极区的掺杂浓度高的第二导电型的第一高浓度区的工序;
在一个或多个所述晶体管部和一个或多个所述二极管部中的任意两个之间,在所述半导体基板的上表面侧设置第二导电型的第二阱区;以及
设置与所述第二阱区接触地设置并且掺杂浓度比所述阳极区的掺杂浓度高的第二导电型的第二高浓度区。
30.根据权利要求26至29中任一项所述的半导体装置的制造方法,其特征在于,
在设置所述第一高浓度区的工序中,所述第一高浓度区设置在所述半导体基板的被夹在沟槽部之间的台面部。
31.根据权利要求26至29中任一项所述的半导体装置的制造方法,其特征在于,所述半导体装置的制造方法还具备:
在所述半导体基板的上表面的上方设置层间绝缘膜的工序;以及
在所述层间绝缘膜的上方设置发射电极的工序,
所述层间绝缘膜设置有用于将所述发射电极与所述半导体基板电连接的一个或多个接触孔,
在所述第一高浓度区的上表面不设置用于将所述发射电极与所述半导体基板电连接的接触孔。
32.根据权利要求30所述的半导体装置的制造方法,其特征在于,所述半导体装置的制造方法还具备:
在所述半导体基板的上表面的上方设置层间绝缘膜的工序;以及
在所述层间绝缘膜的上方设置发射电极的工序,
所述层间绝缘膜设置有用于将所述发射电极与所述半导体基板电连接的一个或多个接触孔,
在所述第一高浓度区的上表面不设置用于将所述发射电极与所述半导体基板电连接的接触孔。
33.根据权利要求26至29中任一项所述的半导体装置的制造方法,其特征在于,
设置所述第一高浓度区的工序包括在设置有所述阳极区的区域设置掩模,而向所述半导体基板注入掺杂剂的工序。
34.根据权利要求30所述的半导体装置的制造方法,其特征在于,
设置所述第一高浓度区的工序包括在设置有所述阳极区的区域设置掩模,而向所述半导体基板注入掺杂剂的工序。
35.根据权利要求31所述的半导体装置的制造方法,其特征在于,
设置所述第一高浓度区的工序包括在设置有所述阳极区的区域设置掩模,而向所述半导体基板注入掺杂剂的工序。
36.根据权利要求32所述的半导体装置的制造方法,其特征在于,
设置所述第一高浓度区的工序包括在设置有所述阳极区的区域设置掩模,而向所述半导体基板注入掺杂剂的工序。
CN201880035386.6A 2017-12-14 2018-10-25 半导体装置及其制造方法 Active CN110770914B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017239503 2017-12-14
JP2017-239503 2017-12-14
PCT/JP2018/039786 WO2019116748A1 (ja) 2017-12-14 2018-10-25 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
CN110770914A CN110770914A (zh) 2020-02-07
CN110770914B true CN110770914B (zh) 2024-03-01

Family

ID=66820128

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880035386.6A Active CN110770914B (zh) 2017-12-14 2018-10-25 半导体装置及其制造方法

Country Status (4)

Country Link
US (2) US11335795B2 (zh)
JP (2) JP6863479B2 (zh)
CN (1) CN110770914B (zh)
WO (1) WO2019116748A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016051973A1 (ja) * 2014-10-03 2016-04-07 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2021145080A1 (ja) * 2020-01-17 2021-07-22 富士電機株式会社 半導体装置
WO2021145079A1 (ja) * 2020-01-17 2021-07-22 富士電機株式会社 半導体装置
JP7354897B2 (ja) * 2020-03-26 2023-10-03 三菱電機株式会社 半導体装置
JP7459694B2 (ja) 2020-07-08 2024-04-02 株式会社デンソー 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015106695A (ja) * 2013-12-02 2015-06-08 株式会社東芝 半導体装置及びその製造方法
CN106549035A (zh) * 2015-09-16 2017-03-29 富士电机株式会社 半导体装置
CN106796938A (zh) * 2014-08-26 2017-05-31 三菱电机株式会社 半导体元件
JP2017168829A (ja) * 2016-03-11 2017-09-21 富士電機株式会社 半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5190485B2 (ja) * 2010-04-02 2013-04-24 株式会社豊田中央研究所 半導体装置
JP2013201237A (ja) 2012-03-23 2013-10-03 Toshiba Corp 半導体装置
JP6181597B2 (ja) * 2014-04-28 2017-08-16 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
CN107086217B (zh) * 2016-02-16 2023-05-16 富士电机株式会社 半导体装置
JP6878848B2 (ja) * 2016-02-16 2021-06-02 富士電機株式会社 半導体装置
JP6668804B2 (ja) * 2016-02-16 2020-03-18 富士電機株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015106695A (ja) * 2013-12-02 2015-06-08 株式会社東芝 半導体装置及びその製造方法
CN106796938A (zh) * 2014-08-26 2017-05-31 三菱电机株式会社 半导体元件
CN106549035A (zh) * 2015-09-16 2017-03-29 富士电机株式会社 半导体装置
JP2017168829A (ja) * 2016-03-11 2017-09-21 富士電機株式会社 半導体装置

Also Published As

Publication number Publication date
CN110770914A (zh) 2020-02-07
WO2019116748A1 (ja) 2019-06-20
US20200091329A1 (en) 2020-03-19
JP6863479B2 (ja) 2021-04-21
US20220271152A1 (en) 2022-08-25
JP2021073714A (ja) 2021-05-13
JP7020570B2 (ja) 2022-02-16
JPWO2019116748A1 (ja) 2020-04-02
US11335795B2 (en) 2022-05-17

Similar Documents

Publication Publication Date Title
CN110770914B (zh) 半导体装置及其制造方法
CN109314134B (zh) 半导体装置及制造方法
JP6817443B2 (ja) ゲート・トレンチと、埋め込まれた終端構造とを有するパワー半導体デバイス、及び、関連方法
CN110692140A (zh) 半导体装置
JP2024010217A (ja) 半導体装置および半導体装置の製造方法
US11094787B2 (en) Method of manufacturing semiconductor device and semiconductor device
CN113937159A (zh) 半导体装置
CN109564939B (zh) 半导体装置
CN111247639A (zh) 半导体装置
CN114097079A (zh) 半导体装置
JP7364027B2 (ja) 半導体装置およびその製造方法
US20240234554A1 (en) Semiconductor device
US20240072110A1 (en) Semiconductor device and manufacturing method of semiconductor device
US20230299077A1 (en) Semiconductor device
US20230299078A1 (en) Semiconductor device
US20230036039A1 (en) Semiconductor device
JP2024084070A (ja) 半導体装置
JP2024097277A (ja) 半導体装置
JP2024009540A (ja) 半導体装置
JP2024013911A (ja) 半導体装置
CN116110934A (zh) 半导体器件及其制造方法
CN117397042A (zh) 半导体装置
CN117199110A (zh) 半导体装置
CN117397043A (zh) 半导体装置
CN114127930A (zh) 半导体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant