WO2019116748A1 - 半導体装置およびその製造方法 - Google Patents

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semiconductor device
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要 三塚
美咲 高橋
徹 白川
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富士電機株式会社
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    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2252—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
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    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks

Definitions

  • the present invention relates to a semiconductor device and a method of manufacturing the same.
  • Patent Document 1 International Publication No. 2016/0301966
  • RC-IGBT it is preferable to improve the conduction characteristics of the transistor portion and the diode portion.
  • a semiconductor device having a transistor portion and a diode portion, wherein a drift region of a first conductivity type provided on a semiconductor substrate and a second region provided on the upper surface side of the semiconductor substrate A first well region of the conductive type, and an anode region of the second conductive type provided on the upper surface side of the semiconductor substrate in the diode portion, and in contact with the first well region between the anode region and the first well region
  • a semiconductor device including: a first high concentration region of a second conductivity type provided and having a doping concentration higher than that of an anode region.
  • the transistor portion may have a base region of the second conductivity type provided on the upper surface side of the semiconductor substrate.
  • the doping concentration of the anode region may be lower than the doping concentration of the base region.
  • the doping concentration of the first high concentration region may be the same as the doping concentration of the base region.
  • the semiconductor device may further include an interlayer insulating film provided above the upper surface of the semiconductor substrate, and an emitter electrode provided above the interlayer insulating film.
  • the interlayer insulating film is provided with one or more contact holes for electrically connecting the emitter electrode to the semiconductor substrate, and the one or more contact holes are extending directions of the plurality of trench portions of the transistor portion.
  • the anode region and the first high concentration region may be located outside the end in the extending direction of one or more contact holes in the diode section in the extending direction in plan view. .
  • the semiconductor device may further include an interlayer insulating film provided above the upper surface of the semiconductor substrate, and an emitter electrode provided above the interlayer insulating film.
  • the interlayer insulating film is provided with one or more contact holes for electrically connecting the emitter electrode to the semiconductor substrate, and the one or more contact holes are extending directions of the plurality of trench portions of the transistor portion. Between the anode region and the first high concentration region is located at the same position as the end of the one or more contact holes in the extension direction in the extension direction in plan view. Good.
  • the semiconductor device may further include an interlayer insulating film provided above the upper surface of the semiconductor substrate, and an emitter electrode provided above the interlayer insulating film.
  • the interlayer insulating film is provided with one or more contact holes for electrically connecting the emitter electrode to the semiconductor substrate, and the one or more contact holes are extending directions of the plurality of trench portions of the transistor portion.
  • the anode region and the first high concentration region may be positioned inside the end in the extending direction of one or more contact holes in the diode portion in the extending direction in plan view. .
  • the diode portion may include a cathode region provided on the lower surface side of the semiconductor substrate.
  • the anode region and the first high concentration region may be located outside the cathode region in the extending direction in plan view of the plurality of trench portions.
  • the diode portion may include a cathode region provided on the lower surface side of the semiconductor substrate.
  • the anode region and the first high concentration region may be located at the same position as the end of the cathode region in the extension direction of the plurality of trench portions in plan view.
  • the transistor portion may include a collector region provided on the lower surface side of the semiconductor substrate.
  • the diode portion may include a cathode region provided on the lower surface side of the semiconductor substrate.
  • the anode region may have an end at the same position as the boundary between the cathode region and the collector region in the arrangement direction of the plurality of trench portions of the transistor portion in plan view.
  • the transistor portion may include a collector region provided on the lower surface side of the semiconductor substrate.
  • the anode region may extend from the diode portion to a region provided with a collector region in plan view.
  • the semiconductor device is a second device provided on the upper surface side of the semiconductor substrate between any one or more transistor portions and one or more diode portions, and one or more transistor portions and one or more diode portions.
  • the semiconductor device may further include a second well region of the conductive type, and a second high concentration region of the second conductive type provided in contact with the second well region and having a higher doping concentration than the anode region.
  • the second high concentration region may have the same doping concentration as the first high concentration region.
  • a method of manufacturing a semiconductor device having a transistor portion and a diode portion comprising the steps of: forming a drift region of a first conductivity type in a semiconductor substrate; Providing the first well region of the second conductivity type on the upper surface side, providing the anode region of the second conductivity type on the upper surface side of the semiconductor substrate in the diode portion, and between the anode region and the first well region Providing a first high concentration region of the second conductivity type, which has a higher doping concentration than the anode region, adjacent to the first well region.
  • Providing the first high concentration region may include implanting a dopant into the semiconductor substrate by masking the region provided with the anode region.
  • FIG. 1 is an example of a top view of a semiconductor device 100 according to a first embodiment.
  • FIG. 2 is an example of a cross-sectional view of the semiconductor device 100 in accordance with the first embodiment; It is an example of the top view of the semiconductor device 500 concerning a comparative example.
  • FIG. 16 is an example of a top view of a semiconductor device 100 according to a second embodiment.
  • FIG. 18 is an example of a cross-sectional view of the semiconductor device 100 according to the second embodiment, taken along the line aa ′.
  • FIG. 16 is an example of a top view of a semiconductor device 100 according to a third embodiment. An example of the top view of the circumference of gate runner 48 is shown.
  • An example of the manufacturing method of the semiconductor device 100 is shown. 16 shows another example of a method of manufacturing the semiconductor device 100. The graph which compared the reverse recovery tolerance of the semiconductor device 100 and the semiconductor device 500 is shown.
  • one side in a direction parallel to the depth direction of the semiconductor substrate is referred to as “upper”, and the other side is referred to as “lower”.
  • the upper surface is referred to as the upper surface
  • the other surface is referred to as the lower surface.
  • the directions of “upper”, “lower”, “front”, and “back” are not limited to the direction of gravity or the direction of attachment to a substrate or the like when mounting a semiconductor device.
  • the first conductivity type is N-type and the second conductivity type is P-type is shown, but the first conductivity type may be P-type and the second conductivity type may be N-type.
  • the conductivity types of the substrate, layer, region and the like in the respective embodiments have opposite polarities.
  • n or p electrons or holes are the majority carrier, respectively.
  • + and-attached to n and p mean that the doping concentration and doping concentration are higher than that of the layer and region not attached, respectively, ++ is a doping concentration higher than +,- Means-lower doping concentration than.
  • doping concentration refers to the concentration of donor or acceptord dopant. Therefore, the unit is / cm 3 .
  • the concentration difference between the donor and the acceptor ie, the net doping concentration
  • the doping concentration can be measured by the SR method.
  • the chemical concentration of the donor and the acceptor may be the doping concentration.
  • the doping concentration can be measured by the SIMS method. If it does not specifically limit, any of the above may be used as the doping concentration. If not particularly limited, the peak value of the doping concentration distribution in the doping region may be taken as the doping concentration in the doping region.
  • the dose amount refers to the number of ions per unit area implanted into the wafer when performing ion implantation. Therefore, the unit is / cm 2 .
  • the dose amount of the semiconductor region can be an integrated concentration obtained by integrating the doping concentration in the depth direction of the semiconductor region.
  • the unit of the integrated concentration is / cm 2 . Therefore, the dose and the integral concentration may be treated as the same.
  • the integrated concentration may be an integrated value up to the half width, and in the case of overlapping with the spectrum of another semiconductor region, it may be derived excluding the influence of the other semiconductor regions.
  • the high and low of the doping concentration can be read as the high and low of the dose amount. That is, when the doping concentration of one region is higher than the doping concentration of the other region, it can be understood that the dose amount of the one region is higher than the dose amount of the other region.
  • FIG. 1A shows an example of the configuration of a semiconductor device 100 according to a first embodiment.
  • the semiconductor device 100 of this example is a semiconductor chip provided with a transistor unit 70 and a diode unit 80.
  • the semiconductor device 100 is a reverse conducting IGBT (RC-IGBT).
  • the transistor portion 70 is a region obtained by projecting the collector region provided on the lower surface side of the semiconductor substrate 10 on the upper surface of the semiconductor substrate 10.
  • the collector region has a second conductivity type.
  • the collector region of this example is, for example, of P + type.
  • the transistor unit 70 includes a transistor such as an IGBT.
  • Transistor portion 70 includes a boundary portion 90 located at the boundary between transistor portion 70 and diode portion 80.
  • the diode portion 80 may be a region where the cathode region 82 is projected on the upper surface of the semiconductor substrate 10.
  • the diode unit 80 includes a diode such as a free wheel diode (FWD) provided adjacent to the transistor unit 70 on the upper surface of the semiconductor substrate 10.
  • FWD free wheel diode
  • an edge termination structure may be provided in a region on the negative side in the X-axis direction of the semiconductor device 100 of this example.
  • the edge termination structure mitigates the concentration of the electric field on the upper surface side of the semiconductor substrate 10.
  • the edge termination structure has, for example, a guard ring, a field plate, a resurf and a combination thereof.
  • the negative edge in the X-axis direction is described for convenience, the same applies to the other edges of the semiconductor device 100.
  • the semiconductor substrate 10 may be a silicon substrate, a silicon carbide substrate, or a nitride semiconductor substrate such as gallium nitride.
  • the semiconductor substrate 10 of this example is a silicon substrate.
  • the gate trench portion 40, the dummy trench portion 30, the first well region 11, the emitter region 12, the anode region 13, the base region 14, the contact region 15, and the first height are formed on the upper surface of the semiconductor substrate 10.
  • a concentration area 91 is provided.
  • the semiconductor device 100 of the present example includes the emitter electrode 52 and the gate metal layer 50 provided above the upper surface of the semiconductor substrate 10.
  • Emitter electrode 52 and gate metal layer 50 are formed of a material containing a metal.
  • the emitter electrode 52 may be formed of aluminum, aluminum-silicon alloy, or aluminum-silicon-copper alloy.
  • At least a partial region of the gate metal layer 50 may be formed of aluminum, aluminum-silicon alloy, or aluminum-silicon-copper alloy.
  • the emitter electrode 52 and the gate metal layer 50 may have a barrier metal formed of titanium, a titanium compound, or the like below the region formed of aluminum or the like. Emitter electrode 52 and gate metal layer 50 are provided separately from each other.
  • Emitter electrode 52 and gate metal layer 50 are provided above semiconductor substrate 10 with an interlayer insulating film interposed therebetween.
  • the interlayer insulating film is omitted in FIG. 1A.
  • a contact hole 49, a contact hole 54 and a contact hole 56 are provided through the interlayer insulating film.
  • the contact hole 49 connects the gate metal layer 50 and the gate runner 48. Inside the contact hole 49, a plug formed of tungsten or the like may be formed.
  • the gate runner 48 connects the gate metal layer 50 and the gate trench portion 40 of the transistor portion 70.
  • the gate runner 48 is connected to the gate conductive portion in the gate trench portion 40 on the top surface of the semiconductor substrate 10.
  • Gate runner 48 is not connected to the dummy conductive portion in dummy trench portion 30.
  • the gate runner 48 is formed of polysilicon doped with an impurity.
  • the gate runner 48 of this example is formed from the lower side of the contact hole 49 to the tip of the gate trench portion 40.
  • An insulating film such as an oxide film is formed between the gate runner 48 and the upper surface of the semiconductor substrate 10.
  • the gate conductive portion is exposed on the top surface of the semiconductor substrate 10 at the tip of the gate trench portion 40.
  • the gate trench portion 40 contacts the gate runner 48 at the exposed portion of the gate conductive portion.
  • Contact hole 56 connects emitter electrode 52 and the dummy conductive portion in dummy trench portion 30. Inside the contact hole 56, a plug formed of tungsten or the like may be formed.
  • connection portion 25 is provided between the emitter electrode 52 and the dummy conductive portion.
  • the connection portion 25 is a conductive material such as polysilicon doped with an impurity.
  • the connection portion 25 is polysilicon (N +) doped with an N-type impurity.
  • the connection portion 25 is provided above the upper surface of the semiconductor substrate 10 via an insulating film such as an oxide film.
  • the gate trench portions 40 are arranged at predetermined intervals along a predetermined arrangement direction (in this example, the Y-axis direction).
  • the gate trench portion 40 in this example is two extending portions 39 extending in parallel with the upper surface of the semiconductor substrate 10 and extending along an extending direction (in this example, the X-axis direction) perpendicular to the arrangement direction It may have a connecting portion 41 connecting 39.
  • the connecting portion 41 is preferably at least partially formed in a curved shape. By connecting the ends of the two extension portions 39 of the gate trench portion 40, electric field concentration at the end of the extension portion 39 can be alleviated.
  • the gate runner 48 may be connected to the gate conductive portion.
  • the dummy trench portions 30 are arranged at predetermined intervals along a predetermined arrangement direction (in the present example, the Y-axis direction).
  • the dummy trench portion 30 in the present example may have a U-shape on the upper surface of the semiconductor substrate 10 as in the gate trench portion 40. That is, the dummy trench portion 30 may have two extending portions 29 extending along the extending direction and a connecting portion 31 connecting the two extending portions 29.
  • the number and arrangement of the dummy trench portions 30 with respect to the gate trench portion 40 may be set as appropriate.
  • the dummy trench portion 30 may not be provided in the transistor portion 70, and a so-called full gate structure may be employed in which the gate trench portion 40 is entirely provided.
  • Emitter electrode 52 is formed above gate trench portion 40, dummy trench portion 30, first well region 11, emitter region 12, anode region 13, base region 14, contact region 15 and first high concentration region 91.
  • the first well region 11 is a region of the second conductivity type provided on the upper surface side of the semiconductor substrate 10 than the drift region 18 described later.
  • the first well region 11 is an example of a well region provided on the edge side of the semiconductor device 100.
  • the first well region 11 is, for example, of P + type.
  • the first well region 11 is formed in a predetermined range from the end of the active region on the side where the gate metal layer 50 is provided.
  • the diffusion depth of the first well region 11 may be deeper than the depths of the gate trench portion 40 and the dummy trench portion 30.
  • a partial region on the gate metal layer 50 side of the gate trench portion 40 and the dummy trench portion 30 is formed in the first well region 11.
  • the bottoms of the ends in the extending direction of the gate trench portion 40 and the dummy trench portion 30 may be covered with the first well region 11.
  • the contact hole 54 is formed in the transistor portion 70 above each of the emitter region 12 and the contact region 15. Further, the contact hole 54 is formed above the anode region 13 in the diode section 80. The contact hole 54 is formed at the boundary 90 above each of the emitter region 12 and the contact region 15. Neither contact hole 54 is provided above the base region 14 and the first well region 11 provided at both ends in the X-axis direction. Thus, one or more contact holes 54 are formed in the interlayer insulating film. One or more contact holes 54 may be provided extending in the extending direction.
  • the boundary portion 90 refers to the region of the boundary between the region where the gate trench portion 40 is arranged at a constant cycle in the Y-axis direction and the region of the diode portion 80 among the regions where the collector region is projected onto the upper surface of the semiconductor substrate 10.
  • the first mesa portion 60, the second mesa portion 62, and the third mesa portion 64 are mesa portions provided adjacent to the respective trench portions in the Y-axis direction in a plane parallel to the upper surface of the semiconductor substrate 10. .
  • the mesa portion may be a portion of the semiconductor substrate 10 sandwiched between two adjacent trench portions, and may be a portion from the top surface of the semiconductor substrate 10 to the deepest bottom of each trench portion.
  • the extension portion of each trench portion may be one trench portion. That is, the region between the two extending portions may be a mesa portion.
  • the first mesa portion 60 is provided adjacent to at least one of the dummy trench portion 30 and the gate trench portion 40 in the transistor portion 70. In addition, the first mesa portion 60 is provided adjacent to the transistor portion 70 at the boundary portion 90.
  • the first mesa portion 60 has a first well region 11, an emitter region 12, a base region 14 and a contact region 15 on the upper surface of the semiconductor substrate 10. In the first mesa portion 60, the emitter regions 12 and the contact regions 15 are alternately provided in the extending direction.
  • the second mesa portion 62 is provided adjacent to the diode portion 80 at the boundary portion 90.
  • the second mesa portion 62 has a first well region 11, a base region 14 and a contact region 15 on the upper surface of the semiconductor substrate 10.
  • the region sandwiched by the first mesa portion 60 adjacent to the transistor portion 70 and the second mesa portion 62 adjacent to the diode portion 80 is the area of the first mesa portion 60 and the second mesa portion 62. It may be any.
  • the third mesa portion 64 is provided in the region between the adjacent dummy trench portions 30 in the diode portion 80.
  • the third mesa portion 64 has a first well region 11, an anode region 13 and a first high concentration region 91 on the top surface of the semiconductor substrate 10.
  • the base region 14 is a region of the second conductivity type provided on the upper surface side of the semiconductor substrate 10 in the transistor unit 70.
  • the base region 14 is P-type as an example.
  • the base region 14 may be provided on both ends of the first mesa 60 and the second mesa 62 in the X-axis direction on the upper surface of the semiconductor substrate 10. Note that FIG. 1A shows only one end of the base region 14 in the X-axis direction.
  • Emitter region 12 is provided in contact with gate trench portion 40 on the top surface of first mesa portion 60.
  • Emitter region 12 may be provided in the Y-axis direction from one of the two trench portions extending in the X-axis direction across first mesa portion 60 to the other.
  • Emitter region 12 is also provided below contact hole 54.
  • FIG. 1A the boundary of the emitter region 12 overlapping the contact hole 54 in a plan view is indicated by a broken line.
  • Emitter region 12 may or may not be in contact with dummy trench portion 30. In the present embodiment, emitter region 12 is in contact with dummy trench portion 30.
  • the emitter region 12 of this example is of the first conductivity type.
  • the emitter region 12 of this example is, for example, of N + type.
  • the contact region 15 is a region of the second conductivity type having a doping concentration higher than that of the base region 14.
  • the contact region 15 of this example is, for example, of P + type.
  • the contact region 15 in the present example is provided on the top surface of the first mesa 60.
  • the contact region 15 may be provided in the Y-axis direction from one of the two trench portions extending in the X-axis direction across the first mesa portion 60 to the other.
  • Contact region 15 may or may not be in contact with gate trench portion 40.
  • Contact region 15 may be in contact with dummy trench portion 30 or may not be in contact therewith. In the present example, contact region 15 is in contact with dummy trench portion 30 and gate trench portion 40.
  • the contact region 15 is also provided below the contact hole 54. In FIG. 1A, the boundary of the contact region 15 overlapping the contact hole 54 in a plan view is indicated by a broken line.
  • the contact region 15 is also provided on the upper surface of the second mesa portion 62.
  • the area of the contact region 15 provided on the top surface of one second mesa portion 62 is larger than the area of the contact region 15 provided on the top surface of one first mesa portion 60.
  • the contact region 15 on the upper surface of the second mesa portion 62 may be provided in the entire region sandwiched by the base regions 14 provided at both ends in the X-axis direction of the second mesa portion 62.
  • the anode region 13 is a region of the second conductivity type provided on the upper surface side of the semiconductor substrate 10 than the drift region 18 in the diode portion 80.
  • the anode region 13 is of P-- type as an example.
  • the doping concentration of the anode region 13 is lower than the doping concentration of the base region 14.
  • the anode region 13 has a dose of 1.0 ⁇ 10 13 / cm 2 to 2.0 ⁇ 10 13 / cm 2 .
  • the dopant of the anode region 13 may be boron.
  • the anode region 13 of this example is provided on the upper surface of the third mesa 64.
  • the anode region 13 is formed in the third mesa portion 64 from one dummy trench portion 30 sandwiching the third mesa portion 64 to the other dummy trench portion 30. That is, on the upper surface of the semiconductor substrate 10, the width in the Y-axis direction of the third mesa portion 64 and the width in the Y-axis direction of the anode region 13 provided in the third mesa portion 64 are equal.
  • the emitter region 12 may be formed in the third mesa portion 64.
  • the first high concentration region 91 is provided on the upper surface side of the semiconductor substrate 10 than the drift region 18.
  • the first high concentration region 91 is a region of the second conductivity type having a doping concentration higher than that of the anode region 13.
  • the first high concentration region 91 is, for example, P-type.
  • the doping concentration of the first high concentration region 91 may be the same as the doping concentration of the base region 14. That is, the first high concentration region 91 may be formed by the same process as the base region 14. Also, the first high concentration region 91 may have a doping concentration different from that of the base region 14.
  • the dose amount of the first high concentration region 91 is 1.0 ⁇ 10 13 / cm 2 to 3.0 ⁇ 10 13 / cm 2 .
  • the first high concentration region 91 is provided between the anode region 13 and the first well region 11.
  • the first high concentration region 91 of this example is provided adjacent to the first well region 11 on the negative side in the X-axis direction.
  • the first high concentration region 91 is in contact with the anode region 13 on the positive side in the X-axis direction.
  • the anode region 13 of this example extends from the cathode region 82 to the outside of the cathode region 82 in the extension direction in plan view.
  • the first high concentration region 91 of this example is in contact with the anode region 13 outside the cathode region 82.
  • the outside of the cathode region 82 refers to a region other than the region where the cathode region 82 is provided in a plan view.
  • the first high concentration region 91 is aligned with the anode region 13 in the extending direction on the upper surface side of the semiconductor substrate 10.
  • the first high concentration region 91 is provided in contact with the anode region 13.
  • the first high concentration region 91 may be provided separately from the anode region 13.
  • a region of the second conductivity type having a doping concentration different from the doping concentration of the anode region 13 and the first high concentration region 91 may be provided between the first high concentration region 91 and the anode region 13.
  • the first high concentration region 91 of this example is provided on the edge side of the anode region 13 in the diode section 80.
  • the edge side refers to a region outside the active region where the anode region 13 and the cathode region 82 are provided in the diode portion 80.
  • the edge side is illustrated as a region on the negative side in the X-axis direction than the active region.
  • between the anode region 13 and the first high concentration region 91 is located outside the end in the extending direction of the one or more contact holes 54 in the diode section 80 in the extending direction in plan view.
  • the cathode region 82 is a region of the first conductivity type provided on the lower surface side of the semiconductor substrate 10 in the diode unit 80.
  • the cathode region 82 in this example is, for example, of N + type.
  • the area where the cathode area 82 is provided in a plan view is indicated by an alternate long and short dash line.
  • the semiconductor device 100 of this example by providing the first high concentration region 91 on the edge side, even if the doping concentration of the anode region 13 is reduced, the carrier extraction efficiency is reduced at the time of reverse recovery around the edge. Can be suppressed. As a result, it is possible to suppress a decrease in reverse recovery tolerance of the semiconductor device 100.
  • the drift region 18 may be provided with a killer for controlling the lifetime of carriers.
  • the doping concentration of the anode region 13 can be set to a low doping concentration, it is not necessary to set the concentration of the killer provided in the drift region 18 to a high doping concentration.
  • FIG. 1B is a view showing an example of an aa ′ cross section in FIG. 1A.
  • the aa ′ cross section is a YZ plane passing through the emitter region 12, the contact region 15 and the anode region 13 in the transistor portion 70 and the diode portion 80.
  • the semiconductor device 100 of this example has the semiconductor substrate 10, the interlayer insulating film 38, the emitter electrode 52, and the collector electrode 24 in the cross section aa '.
  • Emitter electrode 52 is formed on upper surface 21 of semiconductor substrate 10 and the upper surface of interlayer insulating film 38.
  • the drift region 18 is a region of the first conductivity type provided in the semiconductor substrate 10.
  • the drift region 18 in this example is, for example, N-type.
  • Drift region 18 may be a region remaining in semiconductor substrate 10 without forming another doping region. That is, the doping concentration of the drift region 18 may be the doping concentration of the semiconductor substrate 10.
  • the buffer region 20 is a region of the first conductivity type provided below the drift region 18.
  • the buffer area 20 of this example is N-type as an example.
  • the doping concentration of buffer region 20 is higher than the doping concentration of drift region 18.
  • Buffer region 20 may function as a field stop layer that prevents the depletion layer extending from the lower surface side of base region 14 from reaching collector region 22 of the second conductivity type and cathode region 82 of the first conductivity type.
  • the collector region 22 is a region of the second conductivity type provided on the lower surface side of the semiconductor substrate 10 in the transistor unit 70.
  • Collector region 22 is, for example, of P + type.
  • the collector region 22 of this example is provided below the buffer region 20.
  • the cathode region 82 is provided below the buffer region 20 in the diode section 80.
  • the boundary R is a boundary between the collector region 22 and the cathode region 82. That is, the boundary R indicates the boundary between the transistor unit 70 and the diode unit 80.
  • the collector electrode 24 is formed on the lower surface 23 of the semiconductor substrate 10.
  • the collector electrode 24 is formed of a conductive material such as metal.
  • the collector region 22 may extend in the Y-axis direction to a region on the lower surface 23 side of the second mesa portion 62. Since the collector region 22 extends to the lower surface 23 of the second mesa portion 62, the distance between the emitter region 12 of the transistor portion 70 and the cathode region 82 of the diode portion 80 can be secured. In addition, the distance between the emitter region 12 of the boundary portion 90 and the cathode region 82 of the diode unit 80 can be secured. Therefore, the electrons injected from the gate structure including the emitter region 12 of the transistor portion 70 and the emitter region 12 of the boundary portion 90 to the drift region 18 can be prevented from flowing out to the cathode region 82 of the diode portion 80. .
  • the distance between the contact region 15 of the second mesa 62 and the cathode 82 of the diode 80 is also longer than in the case where the cathode 82 is provided immediately below the second mesa 62. it can.
  • the storage region 16 is a region of the first conductivity type provided above the drift region 18 in the first mesa 60, the second mesa 62, and the third mesa 64.
  • the storage area 16 of this example is N-type as an example.
  • Storage region 16 is provided in contact with gate trench portion 40.
  • the storage region 16 may or may not be in contact with the dummy trench portion 30.
  • the doping concentration of storage region 16 is higher than the doping concentration of drift region 18.
  • the storage region 16 is provided in the first mesa 60, the second mesa 62, and the third mesa 64, the storage region 16 is provided in the first mesa 60 and the second mesa 62. It may not be provided in the mesa portion 64, and may not be provided in the first mesa portion 60 and in the second mesa portion 62 and the third mesa portion 64.
  • the base region 14 is a region of the second conductivity type provided above the storage region 16 in the first mesa 60 and the second mesa 62. Base region 14 is provided in contact with gate trench portion 40.
  • Emitter region 12 is provided between base region 14 and upper surface 21 in first mesa 60. Emitter region 12 is provided in contact with gate trench portion 40. Emitter region 12 may or may not be in contact with dummy trench portion 30. The doping concentration of the emitter region 12 is higher than the doping concentration of the drift region 18.
  • An example of the dopant of the emitter region 12 is arsenic (As). The emitter region 12 may not be provided in the second mesa portion 62.
  • the contact region 15 is provided above the accumulation region 16 in the second mesa portion 62.
  • the contact region 15 is provided in the second mesa portion 62 in contact with the gate trench portion 40.
  • the anode region 13 is provided above the accumulation region 16 in the third mesa portion 64.
  • the anode region 13 of this example has an end at the same position as the boundary between the cathode region 82 and the collector region 22 in the arrangement direction in plan view. That is, the anode region 13 is provided up to the boundary position between the transistor unit 70 and the diode unit 80.
  • the anode region 13 is provided to the sidewall of the dummy trench portion 30.
  • trench portion 30 corresponding to boundary R also includes the case where the end of anode region 13 does not completely coincide with boundary R.
  • the anode region 13 may be provided above the collector region 22.
  • One or more gate trench portions 40 and one or more dummy trench portions 30 are provided on the upper surface 21.
  • Each trench portion is provided from the upper surface 21 to the drift region 18.
  • each trench also penetrates these regions to reach the drift region 18.
  • the fact that the trench portion penetrates the doping region is not limited to the one manufactured in the order of forming the doping region and then forming the trench portion. After forming the trench portion, those in which the doping region is formed between the trench portions are also included in those in which the trench portion penetrates the doping region.
  • the gate trench portion 40 has a gate trench formed on the upper surface 21, a gate insulating film 42 and a gate conductive portion 44.
  • the gate insulating film 42 is formed to cover the inner wall of the gate trench.
  • the gate insulating film 42 may be formed by oxidizing or nitriding the semiconductor on the inner wall of the gate trench.
  • the gate conductive portion 44 is formed inside the gate insulating film 42 inside the gate trench.
  • the gate insulating film 42 insulates the gate conductive portion 44 and the semiconductor substrate 10.
  • the gate conductive portion 44 is formed of a conductive material such as polysilicon.
  • Gate trench portion 40 is covered with interlayer insulating film 38 on upper surface 21.
  • the gate conductive portion 44 includes a region facing the adjacent base region 14 on the first mesa portion 60 side with the gate insulating film 42 in the depth direction of the semiconductor substrate 10. When a predetermined voltage is applied to the gate conductive portion 44, a channel of the inversion layer of electrons is formed in the surface layer of the interface in contact with the gate trench in the base region 14.
  • the dummy trench portion 30 may have the same structure as the gate trench portion 40.
  • the dummy trench portion 30 has a dummy trench, a dummy insulating film 32 and a dummy conductive portion 34 formed on the upper surface 21 side.
  • the dummy insulating film 32 is formed to cover the inner wall of the dummy trench.
  • the dummy conductive portion 34 is formed inside the dummy trench and is formed inside the dummy insulating film 32.
  • the dummy insulating film 32 insulates the dummy conductive portion 34 and the semiconductor substrate 10.
  • the dummy trench portion 30 is covered with the interlayer insulating film 38 on the upper surface 21.
  • the interlayer insulating film 38 is provided above the upper surface of the semiconductor substrate 10.
  • the interlayer insulating film 38 is provided with one or more contact holes 54 for electrically connecting the emitter region 12 and the semiconductor substrate 10. Similarly, other contact holes 49 and contact holes 54 may be provided through the interlayer insulating film 38.
  • An emitter electrode 52 is provided above the interlayer insulating film 38.
  • FIG. 2 is an example of a top view of a semiconductor device 500 according to a comparative example.
  • the base region of the transistor unit 70 and the anode region of the diode unit 80 are formed by the P ⁇ type second conductivity type region 513, and the second conductivity type of the diode unit 80.
  • the difference is that the region 513 is formed up to the end on the edge side of the diode portion 80 in contact with the first well region 11.
  • the second conductivity type region 513 is provided in the first mesa 60, the second mesa 62, and the third mesa 64. Further, as described above, the second conductivity type region 513 is formed up to the edge of the transistor portion 70 and the diode portion 80. Therefore, in the semiconductor device 500, the anode region of the diode unit 80 and the region of the end portion on the edge side of the transistor unit 70 and the diode unit 80 have the same doping concentration.
  • the second conductivity type region 513 is provided by performing ion implantation on the entire surface of the semiconductor substrate 10 under the same conditions.
  • the contact region 15 of the transistor unit 70 is provided with a higher doping concentration than the second conductivity type region 513 by performing additional ion implantation by masking the region where the second conductivity type region 513 is provided.
  • the doping concentration of the second conductivity type region 513 also functions as a base region of the transistor unit 70, and thus affects the characteristics of the transistor unit 70.
  • the semiconductor device 500 is restricted by the threshold voltage Vth of the transistor unit 70, it is necessary to set the doping concentration of the second conductivity type region 513 in consideration of the characteristics of the transistor unit 70.
  • the doping concentration of the second conductivity type region 513 is increased in accordance with the channel of the transistor unit 70, so that many carriers have the second conductivity type during reverse recovery of the semiconductor device 500. Injected from the region 513, the switching loss Err rises.
  • the doping concentration on the edge side of the transistor unit 70 and the diode unit 80 becomes thinner in accordance with the anode region of the diode unit 80, and carrier extraction efficiency during reverse recovery is improved. Decrease the reverse recovery capacity.
  • the characteristics of the transistor unit 70 and the diode unit 80 are not optimally designed separately, and it is difficult to achieve both the conduction characteristics of the transistor unit 70 and the diode unit 80 and the reverse recovery capability. is there.
  • the forward voltage Vf of the diode section 80 is selectively provided by selectively providing the low doping concentration anode region 13 and the high doping concentration first high concentration region 91.
  • the switching loss Err can be reduced.
  • the semiconductor device 100 can independently control the conduction characteristics of the transistor unit 70 and the diode unit 80 while suppressing the decrease in reverse recovery tolerance.
  • FIG. 3A is an example of a top view of the semiconductor device 100 according to the second embodiment.
  • the semiconductor device 100 according to the present embodiment differs from the semiconductor device 100 according to the first embodiment in the regions in which the anode region 13 and the first high concentration region 91 are formed.
  • the length of the anode region 13 extending in the X-axis direction is different from that of the first embodiment.
  • the anode region 13 in this example extends in the X-axis direction so as to be closer to the cathode region 82 than in the case of the first embodiment.
  • the negative end of the anode region 13 in the X-axis direction extends to the same position as the negative end of the contact hole 54 in the X-axis direction.
  • the length of the first high concentration region 91 extending in the X-axis direction is different from that of the first embodiment.
  • the first high concentration region 91 of this example extends on the positive side in the X-axis direction so as to be closer to the cathode region 82 than in the case of the first embodiment.
  • the positive end of the first high concentration region 91 in the X-axis direction extends to the same position as the negative end of the contact hole 54 in the X-axis direction.
  • the anode region 13 and the first high concentration region 91 in the present example extend in contact with each other in the X-axis direction.
  • the position between the anode region 13 and the first high concentration region 91 is located at the same position as the negative end of the contact hole 54 in the X-axis direction.
  • the negative end of the contact hole 54 in the X-axis direction means the negative end of the interface between the conductive member provided in the contact hole 54 and the semiconductor substrate 10 in the X-axis direction. You may point it.
  • the end of the contact hole 54 on the negative side in the X axis direction is between the anode region 13 and the first high concentration region 91. It may be located at the same position as at least a part of the side wall of the contact hole 54 as well as when it is located at the completely same position.
  • the position where the anode region 13 extends in the Y-axis direction is different from that of the first embodiment.
  • the anode region 13 in the present example extends toward the transistor portion 70 more than in the case of the first embodiment.
  • the end on the positive side in the Y-axis direction in the anode region 13 is provided at the boundary 90.
  • the fourth mesa portion 66 is a mesa portion having the anode region 13 on the upper surface side of the semiconductor substrate 10 at the boundary portion 90.
  • One fourth mesa portion 66 in this example is provided at the end of the boundary portion 90 on the side of the diode portion 80.
  • a plurality of fourth mesas 66 may be provided at the boundary 90.
  • FIG. 3B is an example of an aa ′ cross sectional view of the semiconductor device 100 according to the second embodiment.
  • the semiconductor device 100 of the present example has a first mesa 60, a second mesa 62, and a fourth mesa 66 at the boundary 90.
  • the semiconductor device 100 may form the anode region 13 up to the transistor unit 70 as well as the diode unit 80.
  • the anode region 13 extends from the cathode region 82 to the region where the collector region 22 is provided in the arrangement direction in plan view. That is, the anode region 13 may be provided not only above the cathode region 82 but also above the collector region 22.
  • the length of the first high concentration region 91 extending in the X-axis direction is longer than that of the first high concentration region 91 according to the first embodiment. Therefore, the reverse recovery resistance of the semiconductor device 100 can be improved without deteriorating the characteristics of the diode section 80.
  • the anode region 13 may extend in the Y axis direction toward the transistor portion 70 more than in the case of the first embodiment, or in the diode portion more than the first embodiment. It may be retreated to the 80 side. That is, the end on the positive side in the Y-axis direction in the anode region 13 is not adjacent to the boundary R between the collector region 22 and the cathode region 82, and the first well region 11 of the second mesa portion 62, the base region 14
  • the contact region 15, the first well region 11, the emitter region 12, the base region 14 and the contact region 15 of the first mesa portion 60 may extend to the diode portion 80 side.
  • FIG. 4 is an example of a top view of the semiconductor device 100 according to the third embodiment.
  • the semiconductor device 100 according to the present embodiment differs from the semiconductor device 100 according to the first embodiment in the regions in which the anode region 13 and the first high concentration region 91 are formed.
  • the cross section aa 'of FIG. 4 may be the same as that of FIG. 1B.
  • the anode region 13 has a length extending in the X-axis direction different from that of the first embodiment and the second embodiment.
  • the anode region 13 in this example extends in the X-axis direction so as to be closer to the cathode region 82 than in the first and second embodiments.
  • the end on the negative side in the X-axis direction in the anode region 13 extends to the same position as the end on the negative side in the X-axis direction in the cathode region 82 in plan view.
  • the length of the first high concentration region 91 extending in the X-axis direction is different from that of the first embodiment and the second embodiment.
  • the first high concentration region 91 of this example extends in the X-axis direction so as to be closer to the cathode region 82 than in the first and second embodiments.
  • between the anode region 13 and the first high concentration region 91 is provided on the inner side of the contact hole 54 in the X-axis direction more than the end of the contact hole 54 on the negative side in the X-axis direction.
  • the end on the positive side in the X-axis direction in the first high concentration area 91 is the same as the end on the negative side in the X-axis direction from the outside of the cathode area 82 in plan view. It extends to the position of.
  • the anode region 13 and the first high concentration region 91 in the present example extend in contact with each other in the X-axis direction.
  • the first high concentration region 91 in this example is in contact with the anode region 13 at the end of the cathode region 82. That is, the space between the anode region 13 and the first high concentration region 91 is located at the same position as the negative end of the cathode region 82 in the X-axis direction.
  • the position of the anode region 13 in this example extending in the Y-axis direction is the same as that of the first embodiment. That is, the anode region 13 is provided in the diode unit 80 and not provided in the transistor unit 70. However, as in the case of the second embodiment, the anode region 13 may be extended from the diode unit 80 to the transistor unit 70.
  • the semiconductor device 100 of this embodiment is an embodiment because the position between the anode region 13 and the first high concentration region 91 is located at the same position as the end of the cathode region 82 in the extension direction in plan view.
  • the range of the first high concentration region 91 is wider than that of the semiconductor device 100 according to the first embodiment and the second embodiment.
  • the semiconductor device 100 of this example although the area in which the anode area 13 is provided is narrowed, the influence on the characteristics of the diode section 80 is small. Thereby, the reverse recovery resistance of the semiconductor device 100 can be improved without deteriorating the characteristics of the diode section 80.
  • the relationship between the position between the anode region 13 and the first high concentration region 91 and the contact hole 54 and the cathode region 82 is changed.
  • the relationship between the position between the anode region 13 and the first high concentration region 91, and the contact hole 54 and the cathode region 82 is not limited to the relationship of the first to third embodiments.
  • the anode as in the third embodiment can be obtained.
  • the position between the region 13 and the first high concentration region 91 may be the same position as the cathode region 82.
  • the cathode region 82 is provided outside the end of the contact hole 54.
  • the relationship between the position between the anode region 13 and the first high concentration region 91, and the contact hole 54 and the cathode region 82 may be freely changed.
  • the space between the anode region 13 and the first high concentration region 91 may be disposed inside the cathode region 82 or outside thereof. It may be disposed at or substantially the same position.
  • the space between the anode region 13 and the first high concentration region 91 may be disposed inside or outside the end of the contact hole 54. It may be at the same position as the end of the contact hole 54.
  • the cathode region 82 may be disposed inside, outside, or substantially at the same position as the end of the contact hole 54.
  • FIG. 5 shows an example of a top view around the gate runner 48.
  • the semiconductor device 100 of this example further includes a second high concentration region 92.
  • the semiconductor device 100 includes one or more transistor units 70 and one or more diode units 80.
  • the second well region 17 is a region of the second conductivity type provided on the upper surface side of the semiconductor substrate 10.
  • the second well region 17 is, for example, of P + type.
  • the second well region 17 may have the same doping concentration as the first well region 11.
  • the second well region 17 is provided between any one or more of the transistor units 70 and one or more of the diode units 80. That is, the second well region 17 may be provided between the transistor unit 70 and the diode unit 80, may be provided between the transistor units 70, or may be provided between the diode units 80. Good.
  • the second high concentration region 92 is provided in contact with the second well region 17.
  • the second high concentration region 92 is a region of the second conductivity type having a doping concentration higher than that of the anode region 13.
  • the second high concentration region 92 has a P-type as an example.
  • the second high concentration region 92 may have the same doping concentration as the first high concentration region 91.
  • the dose amount of the second high concentration region 92 is 2.0 ⁇ 10 13 / cm 2 to 3.0 ⁇ 10 13 / cm 2 .
  • the thickness of the second high concentration region 92 may be the same as the thickness of the first high concentration region 91. That is, the second high concentration region 92 may be provided by the same process as the first high concentration region 91.
  • the semiconductor device 100 of this example includes not only the first high concentration region 91 provided on the edge side of the semiconductor device 100 but also a second high concentration region 92 provided inside the active region. As a result, the semiconductor device 100 can suppress a decrease in carrier extraction efficiency at the time of reverse recovery, not only at the edge side, but also inside the active region. Thereby, the reverse recovery tolerance of the semiconductor device 100 is further improved.
  • FIG. 6 shows an example of a method of manufacturing the semiconductor device 100. This figure shows the dopant implantation step and the annealing step for forming the anode region 13, the base region 14 and the first high concentration region 91.
  • a dopant is implanted into the entire surface of the semiconductor substrate 10 (step S100).
  • a P-type dopant is implanted into the entire surface of the semiconductor substrate 10 at a dose of 1.0 ⁇ 10 13 / cm 2 to 2.0 ⁇ 10 13 / cm 2 .
  • the P-type dopant is boron as an example.
  • the dopant implantation step of this example does not require the step of forming a mask in advance.
  • a mask is formed only on the anode region 13 (step S102).
  • P-type dopants are implanted into the region of the semiconductor substrate 10 in which the base region 14, the first high concentration region 91 and the second high concentration region 92 are to be formed (step S 104).
  • the P-type dopant of this example may be identical to the P-type dopant implanted in step S100.
  • the dopant is implanted until the total of the doping concentration implanted in step S100 becomes the predetermined doping concentration of the base region 14, the first high concentration region 91, and the second high concentration region 92.
  • the total dose of the base region 14, the first high concentration region 91, and the second high concentration region 92 is 2.0 ⁇ 10 13 / cm 2 to 3.0 ⁇ 10 13 / cm 2 .
  • step S106 an annealing process is performed (step S106).
  • step S106 an annealing process is performed (step S106).
  • dopant implantation into the anode region 13 can be suppressed, and the doping concentration of the anode region 13 can be made lower than the doping concentration of the base region 14 and the first high concentration region 91.
  • FIG. 7 shows another example of the method of manufacturing the semiconductor device 100. This figure shows the dopant implantation step and the annealing step for forming the anode region 13, the base region 14 and the first high concentration region 91.
  • a mask is formed on the base region 14, the first high concentration region 91, and the second high concentration region 92 (step S200).
  • P-type dopant is implanted into the region of semiconductor substrate 10 where anode region 13 is to be formed (step S 202). ).
  • a mask is formed only on the anode region 13 (step S204).
  • P-type dopants are implanted into the base region 14, the first high concentration region 91, and the second high concentration region 92 (step S206).
  • an annealing step is performed (step S208).
  • the doping concentration of the anode region 13 and the doping concentration of the base region 14 and the first high concentration region 91 can be set individually.
  • the dopant after the dopant is implanted into the anode region 13, the dopant is implanted into the base region 14, the first high concentration region 91 and the second high concentration region 92, but the base region 14, the first high concentration region 91 is After the dopant is implanted into the second high concentration region 92, the dopant may be implanted into the anode region 13.
  • the base region 14, the first high concentration region 91, and the second high concentration region 92 are formed by the same dopant implantation step, but the base region 14, the first high concentration region 91, and the second high concentration region
  • the base region 14, the first high concentration region 91 and the second high concentration region 92 may be formed by different dopant implantation steps by forming the mask of the concentration region 92 respectively.
  • the anode region 13, the base region 14, the first high concentration region 91, and the second high concentration region 92 can be set to different doping concentrations.
  • 6 and 7 show the dopant implantation step and the annealing step for forming the anode region 13, the base region 14 and the first high concentration region 91, but after or during that, using a well-known method, Other configurations, such as emitter regions, contact regions, well regions, etc. are formed.
  • FIG. 8 shows a graph comparing reverse recovery tolerance of the semiconductor device 100 and the semiconductor device 500.
  • the vertical axis represents reverse recovery tolerance Pmax (au), and the horizontal axis represents the dose (10 13 / cm 2 ) of the anode region of the diode section 80.
  • the solid line indicates the reverse recovery tolerance of the semiconductor device 100.
  • the broken line indicates the reverse recovery tolerance of the semiconductor device 500.
  • the semiconductor device 100 according to the embodiment is provided on the edge side of the anode region 13 and the anode region 13 in the diode unit 80, and the first high concentration region 91 having a higher doping concentration than that is provided.
  • the semiconductor device 500 according to the comparative example has the second conductivity type region 513 which has a uniform doping concentration and a low doping concentration.
  • the semiconductor device 100 can maintain the first high concentration region 91 at the same doping concentration as the base region 14 even when the dose amount of the anode region 13 is reduced. Therefore, the reverse recovery tolerance of the semiconductor device 100 does not decrease.
  • the semiconductor device 500 when the dose amount to the anode region of the diode portion is reduced, the entire dose amount reaches the edge portion of the diode portion 80 in contact with the first well region 11 or the second well region 17. It will decrease. Therefore, the reverse recovery tolerance of the semiconductor device 500 is reduced.
  • Layer Insulating film 39 extended portion 40: gate trench portion 41: connection portion 42: gate insulating film 44: gate conductive portion 48: gate runner 49: ⁇ ⁇ Contact hole, 50 ⁇ ⁇ ⁇ Gate metal layer 52: Emitter electrode 54: Contact hole 56: Contact hole 60: First mesa portion 62: Second mesa portion 64: Third mesa portion 66: 66 ⁇ ⁇ ⁇ Fourth mesa portion, 70 ⁇ ⁇ ⁇ transistor portion, 80 ⁇ ⁇ ⁇ diode portion, 82 ⁇ ⁇ ⁇ cathode region, 90 ⁇ ⁇ ⁇ boundary portion, 91 ⁇ ⁇ ⁇ first high concentration region, 92 ⁇ ⁇ ⁇ 2 High concentration region, 100: semiconductor device, 500: semiconductor device, 513: second conductivity type region

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Abstract

トランジスタ部およびダイオード部の導通特性の優れた半導体装置を提供する。トランジスタ部とダイオード部とを有する半導体装置であって、半導体基板に設けられた第１導電型のドリフト領域と、半導体基板の上面側に設けられた第２導電型の第１ウェル領域と、ダイオード部において、半導体基板の上面側に設けられた第２導電型のアノード領域と、アノード領域と第１ウェル領域との間において、第１ウェル領域と接して設けられ、アノード領域より高ドーピング濃度である第２導電型の第１高濃度領域とを備える半導体装置を提供する。

Description

半導体装置およびその製造方法
　本発明は、半導体装置およびその製造方法に関する。
　従来、トランジスタ部およびダイオード部を有するＲＣ－ＩＧＢＴが知られている。特許文献１の段落００１５には、例えば、「アノード層４０の不純物濃度は、ベース領域１４の不純物濃度より低く、Ｐ＋コンタクト領域１８の不純物濃度より低い」ことが記載されている。
　特許文献１　国際公開第２０１６／０３０９６６号
解決しようとする課題
　ＲＣ－ＩＧＢＴでは、トランジスタ部およびダイオード部の導通特性をそれぞれ改善することが好ましい。
一般的開示
　本発明の第１の態様においては、トランジスタ部とダイオード部とを有する半導体装置であって、半導体基板に設けられた第１導電型のドリフト領域と、半導体基板の上面側に設けられた第２導電型の第１ウェル領域と、ダイオード部において、半導体基板の上面側に設けられた第２導電型のアノード領域と、アノード領域と第１ウェル領域との間において、第１ウェル領域と接して設けられ、アノード領域より高ドーピング濃度である第２導電型の第１高濃度領域とを備える半導体装置を提供する。
　トランジスタ部は、半導体基板の上面側に設けられた第２導電型のベース領域を有してよい。アノード領域のドーピング濃度は、ベース領域のドーピング濃度よりも低くてよい。
　第１高濃度領域のドーピング濃度は、ベース領域のドーピング濃度と同一であってよい。
　半導体装置は、半導体基板の上面の上方に設けられた層間絶縁膜と、層間絶縁膜の上方に設けられたエミッタ電極とを更に備えてよい。層間絶縁膜は、エミッタ電極と半導体基板とを電気的に接続するための１又は複数のコンタクトホールが設けられており、１又は複数のコンタクトホールは、トランジスタ部が有する複数のトレンチ部の延伸方向に延伸して設けられ、アノード領域と第１高濃度領域との間が、平面視における延伸方向において、ダイオード部における１又は複数のコンタクトホールの延伸方向の端部よりも外側に位置してよい。
　半導体装置は、半導体基板の上面の上方に設けられた層間絶縁膜と、層間絶縁膜の上方に設けられたエミッタ電極とを更に備えてよい。層間絶縁膜は、エミッタ電極と半導体基板とを電気的に接続するための１又は複数のコンタクトホールが設けられており、１又は複数のコンタクトホールは、トランジスタ部が有する複数のトレンチ部の延伸方向に延伸して設けられ、アノード領域と第１高濃度領域との間が、平面視における延伸方向において、ダイオード部における１又は複数のコンタクトホールの延伸方向の端部と同一の位置に位置してよい。
　半導体装置は、半導体基板の上面の上方に設けられた層間絶縁膜と、層間絶縁膜の上方に設けられたエミッタ電極とを更に備えてよい。層間絶縁膜は、エミッタ電極と半導体基板とを電気的に接続するための１又は複数のコンタクトホールが設けられており、１又は複数のコンタクトホールは、トランジスタ部が有する複数のトレンチ部の延伸方向に延伸して設けられ、アノード領域と第１高濃度領域との間が、平面視における延伸方向において、ダイオード部における１又は複数のコンタクトホールの延伸方向の端部よりも内側に位置してよい。
　ダイオード部は、半導体基板の下面側に設けられたカソード領域を備えてよい。アノード領域と第１高濃度領域との間が、複数のトレンチ部の平面視における延伸方向において、カソード領域の外側に位置してよい。
　ダイオード部は、半導体基板の下面側に設けられたカソード領域を備えてよい。アノード領域と第１高濃度領域との間が、複数のトレンチ部の平面視における延伸方向において、カソード領域の端部と同一の位置に位置してよい。
　トランジスタ部は、半導体基板の下面側に設けられたコレクタ領域を備えてよい。ダイオード部は、半導体基板の下面側に設けられたカソード領域を備えてよい。アノード領域は、平面視で、トランジスタ部が有する複数のトレンチ部の配列方向において、カソード領域とコレクタ領域の境界と同一の位置に端部を有してよい。
　トランジスタ部は、半導体基板の下面側に設けられたコレクタ領域を備えてよい。アノード領域は、平面視で、ダイオード部からコレクタ領域が設けられた領域まで延伸していてよい。
　半導体装置は、１又は複数のトランジスタ部および１又は複数のダイオード部と、１又は複数のトランジスタ部および１又は複数のダイオード部のいずれかの間において、半導体基板の上面側に設けられた第２導電型の第２ウェル領域と、第２ウェル領域に接して設けられ、アノード領域より高ドーピング濃度である第２導電型の第２高濃度領域を更に備えてよい。
　第２高濃度領域は、第１高濃度領域と同一のドーピング濃度を有してよい。
　本発明の第２の態様においては、トランジスタ部とダイオード部とを有する半導体装置の製造方法であって、半導体基板に第１導電型のドリフト領域を形成する段階と、ドリフト領域よりも半導体基板の上面側に第２導電型の第１ウェル領域を設ける段階と、ダイオード部において、半導体基板の上面側に第２導電型のアノード領域を設ける段階と、アノード領域と第１ウェル領域との間において、第１ウェル領域と隣接して、アノード領域より高ドーピング濃度である第２導電型の第１高濃度領域を設ける段階とを備える製造方法を提供する。
　第１高濃度領域を設ける段階は、アノード領域が設けられる領域をマスクして、半導体基板にドーパントを注入する段階を含んでよい。
　なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
実施例１に係る半導体装置１００の上面図の一例である。 実施例１に係る半導体装置１００のａ－ａ'断面図の一例である。 比較例に係る半導体装置５００の上面図の一例である。 実施例２に係る半導体装置１００の上面図の一例である。 実施例２に係る半導体装置１００のａ－ａ'断面図の一例である。 実施例３に係る半導体装置１００の上面図の一例である。 ゲートランナー４８の周辺の上面図の一例を示す。 半導体装置１００の製造方法の一例を示す。 半導体装置１００の製造方法の他の例を示す。 半導体装置１００と半導体装置５００の逆回復耐量とを比較したグラフを示す。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　本明細書においては、半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」、「おもて」、「裏」の方向は重力方向、または、半導体装置の実装時における基板等への取り付け方向に限定されない。
　本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。本明細書では、半導体基板の上面と平行な面をＸＹ面とし、半導体基板の深さ方向をＺ軸とする。なお、本明細書において、Ｚ軸方向に半導体基板を視た場合について平面視と称する。
　各実施例においては、第１導電型をＮ型、第２導電型をＰ型とした例を示しているが、第１導電型をＰ型、第２導電型をＮ型としてもよい。この場合、各実施例における基板、層、領域等の導電型は、それぞれ逆の極性となる。
　本明細書では、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれ、それが付されていない層や領域よりも高ドーピング濃度および低ドーピング濃度であることを意味し、＋＋は＋よりも高ドーピング濃度、－－は－よりも低ドーピング濃度であることを意味する。
　本明細書においてドーピング濃度とは、ドナーまたはアクセプタ化したドーパントの濃度を指す。したがって、その単位は、／ｃｍ３である。本明細書において、ドナーおよびアクセプタの濃度差（すなわちネットドーピング濃度）をドーピング濃度とする場合がある。この場合、ドーピング濃度はＳＲ法で測定できる。また、ドナーおよびアクセプタの化学濃度をドーピング濃度としてもよい。この場合、ドーピング濃度はＳＩＭＳ法で測定できる。特に限定していなければ、ドーピング濃度として、上記のいずれを用いてもよい。特に限定していなければ、ドーピング領域におけるドーピング濃度分布のピーク値を、当該ドーピング領域におけるドーピング濃度としてよい。
　また、本明細書においてドーズ量とは、イオン注入を行う際に、ウェーハに注入される単位面積あたりのイオンの個数をいう。したがって、その単位は、／ｃｍ２である。なお、半導体領域のドーズ量は、その半導体領域の深さ方向にわたってドーピング濃度を積分した積分濃度とすることができる。その積分濃度の単位は、／ｃｍ２である。したがって、ドーズ量と積分濃度とを同じものとして扱ってよい。積分濃度は、半値幅までの積分値としてもよく、他の半導体領域のスペクトルと重なる場合には、他の半導体領域の影響を除いて導出してよい。
　よって、本明細書では、ドーピング濃度の高低をドーズ量の高低として読み替えることができる。即ち、一の領域のドーピング濃度が他の領域のドーピング濃度よりも高い場合、当該一の領域のドーズ量が他の領域のドーズ量よりも高いものと理解することができる。
　図１Ａは、実施例１に係る半導体装置１００の構成の一例を示す。本例の半導体装置１００は、トランジスタ部７０およびダイオード部８０を備える半導体チップである。例えば、半導体装置１００は、逆導通ＩＧＢＴ（ＲＣ－ＩＧＢＴ：Ｒｅｖｅｒｓｅ　Ｃｏｎｄｕｃｔｉｎｇ　ＩＧＢＴ）である。
　トランジスタ部７０は、半導体基板１０の下面側に設けられたコレクタ領域を半導体基板１０の上面に投影した領域である。コレクタ領域は、第２導電型を有する。本例のコレクタ領域は、一例としてＰ＋型である。トランジスタ部７０は、ＩＧＢＴ等のトランジスタを含む。トランジスタ部７０は、トランジスタ部７０とダイオード部８０の境界に位置する境界部９０を含む。
　ダイオード部８０は、カソード領域８２を半導体基板１０の上面に投影した領域であってよい。ダイオード部８０は、半導体基板１０の上面においてトランジスタ部７０と隣接して設けられた還流ダイオード（ＦＷＤ：Ｆｒｅｅ　Ｗｈｅｅｌ　Ｄｉｏｄｅ）等のダイオードを含む。
　図１Ａにおいては、半導体装置１００のエッジ側であるチップ端部周辺の領域を示しており、他の領域を省略している。例えば、本例の半導体装置１００のＸ軸方向の負側の領域には、エッジ終端構造部が設けられてよい。エッジ終端構造部は、半導体基板１０の上面側の電界集中を緩和する。エッジ終端構造部は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。なお、本例では、便宜上、Ｘ軸方向の負側のエッジについて説明するものの、半導体装置１００の他のエッジについても同様である。
　半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板１０は、シリコン基板である。
　本例の半導体装置１００は、半導体基板１０の上面において、ゲートトレンチ部４０、ダミートレンチ部３０、第１ウェル領域１１、エミッタ領域１２、アノード領域１３、ベース領域１４、コンタクト領域１５および第１高濃度領域９１を備える。また、本例の半導体装置１００は、半導体基板１０の上面の上方に設けられたエミッタ電極５２およびゲート金属層５０を備える。
　エミッタ電極５２およびゲート金属層５０は、金属を含む材料で形成される。例えば、エミッタ電極５２の少なくとも一部の領域は、アルミニウム、アルミニウム‐シリコン合金、またはアルミニウム‐シリコン－銅合金で形成されてよい。ゲート金属層５０の少なくとも一部の領域は、アルミニウム、アルミニウム‐シリコン合金、またはアルミニウム‐シリコン－銅合金で形成されてよい。エミッタ電極５２およびゲート金属層５０は、アルミニウム等で形成された領域の下層にチタンやチタン化合物等で形成されたバリアメタルを有してよい。エミッタ電極５２およびゲート金属層５０は、互いに分離して設けられる。
　エミッタ電極５２およびゲート金属層５０は、層間絶縁膜を挟んで、半導体基板１０の上方に設けられる。層間絶縁膜は、図１Ａでは省略されている。層間絶縁膜には、コンタクトホール４９、コンタクトホール５４およびコンタクトホール５６が貫通して設けられている。
　コンタクトホール４９は、ゲート金属層５０とゲートランナー４８とを接続する。コンタクトホール４９の内部には、タングステン等で形成されたプラグが形成されてもよい。
　ゲートランナー４８は、ゲート金属層５０とトランジスタ部７０のゲートトレンチ部４０とを接続する。一例において、ゲートランナー４８は、半導体基板１０の上面において、ゲートトレンチ部４０内のゲート導電部と接続される。ゲートランナー４８は、ダミートレンチ部３０内のダミー導電部とは接続されない。例えば、ゲートランナー４８は、不純物がドープされたポリシリコン等で形成される。
　本例のゲートランナー４８は、コンタクトホール４９の下方から、ゲートトレンチ部４０の先端部まで形成される。ゲートランナー４８と半導体基板１０の上面との間には、酸化膜等の絶縁膜が形成される。ゲートトレンチ部４０の先端部において、ゲート導電部は半導体基板１０の上面に露出している。ゲートトレンチ部４０は、ゲート導電部の当該露出した部分にて、ゲートランナー４８と接触する。
　コンタクトホール５６は、エミッタ電極５２とダミートレンチ部３０内のダミー導電部とを接続する。コンタクトホール５６の内部には、タングステン等で形成されたプラグが形成されてもよい。
　接続部２５は、エミッタ電極５２とダミー導電部との間に設けられる。接続部２５は、不純物がドープされたポリシリコン等の、導電性を有する材料である。ここでは、接続部２５は、Ｎ型の不純物がドープされたポリシリコン（Ｎ＋）である。接続部２５は、酸化膜等の絶縁膜等を介して、半導体基板１０の上面の上方に設けられる。
　ゲートトレンチ部４０は、所定の配列方向（本例ではＹ軸方向）に沿って所定の間隔で配列される。本例のゲートトレンチ部４０は、半導体基板１０の上面に平行であって配列方向と垂直な延伸方向（本例ではＸ軸方向）に沿って延伸する２つの延伸部分３９と、２つの延伸部分３９を接続する接続部分４１を有してよい。
　接続部分４１は、少なくとも一部が曲線状に形成されることが好ましい。ゲートトレンチ部４０の２つの延伸部分３９の端部を接続することで、延伸部分３９の端部における電界集中を緩和することができる。ゲートトレンチ部４０の接続部分４１において、ゲートランナー４８がゲート導電部と接続されてよい。
　ダミートレンチ部３０は、ゲートトレンチ部４０と同様に、所定の配列方向（本例ではＹ軸方向）に沿って所定の間隔で配列される。本例のダミートレンチ部３０は、ゲートトレンチ部４０と同様に、半導体基板１０の上面においてＵ字形状を有してよい。即ち、ダミートレンチ部３０は、延伸方向に沿って延伸する２つの延伸部分２９と、２つの延伸部分２９を接続する接続部分３１を有してよい。
　なお、ここでは、トランジスタ部７０においてゲートトレンチ部４０の間に２本のダミートレンチ部３０を設けているが、ゲートトレンチ部４０に対するダミートレンチ部３０の本数や配置は適宜設定してよい。また、トランジスタ部７０においてダミートレンチ部３０を設けず、全てゲートトレンチ部４０としたいわゆるフルゲート構造としてもよい。
　エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、第１ウェル領域１１、エミッタ領域１２、アノード領域１３、ベース領域１４、コンタクト領域１５および第１高濃度領域９１の上方に形成される。
　第１ウェル領域１１は、後述するドリフト領域１８よりも半導体基板１０の上面側に設けられた第２導電型の領域である。第１ウェル領域１１は、半導体装置１００のエッジ側に設けられるウェル領域の一例である。第１ウェル領域１１は、一例としてＰ＋型である。第１ウェル領域１１は、ゲート金属層５０が設けられる側の活性領域の端部から、予め定められた範囲で形成される。第１ウェル領域１１の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０の、ゲート金属層５０側の一部の領域は、第１ウェル領域１１に形成される。ゲートトレンチ部４０およびダミートレンチ部３０の延伸方向の端の底は、第１ウェル領域１１に覆われてよい。
　コンタクトホール５４は、トランジスタ部７０において、エミッタ領域１２およびコンタクト領域１５の各領域の上方に形成される。また、コンタクトホール５４は、ダイオード部８０において、アノード領域１３の上方に形成される。コンタクトホール５４は、境界部９０において、エミッタ領域１２およびコンタクト領域１５の各領域の上方に形成される。いずれのコンタクトホール５４も、Ｘ軸方向両端に設けられたベース領域１４および第１ウェル領域１１の上方には設けられていない。このように、層間絶縁膜には、１又は複数のコンタクトホール５４が形成されている。１又は複数のコンタクトホール５４は、延伸方向に延伸して設けられてよい。
　境界部９０は、コレクタ領域を半導体基板１０の上面に投影した領域のうち、ゲートトレンチ部４０がＹ軸方向に一定の周期で配置される領域と、ダイオード部８０との境界の領域を指す。
　第１メサ部６０、第２メサ部６２および第３メサ部６４は、半導体基板１０の上面と平行な面内において、Ｙ軸方向には各トレンチ部に隣接して設けられたメサ部である。メサ部とは、隣り合う２つのトレンチ部に挟まれた半導体基板１０の部分であって、半導体基板１０の上面から、各トレンチ部の最も深い底部の深さまでの部分であってよい。各トレンチ部の延伸部分を１つのトレンチ部としてよい。即ち、２つの延伸部分に挟まれる領域をメサ部としてよい。
　第１メサ部６０は、トランジスタ部７０において、ダミートレンチ部３０およびゲートトレンチ部４０の少なくとも１つに隣接して設けられる。また、第１メサ部６０は、境界部９０において、トランジスタ部７０に隣接して設けられている。第１メサ部６０は、半導体基板１０の上面において、第１ウェル領域１１と、エミッタ領域１２と、ベース領域１４と、コンタクト領域１５とを有する。第１メサ部６０では、エミッタ領域１２およびコンタクト領域１５が延伸方向において交互に設けられている。
　第２メサ部６２は、境界部９０において、ダイオード部８０に隣接して設けられる。第２メサ部６２は、半導体基板１０の上面において、第１ウェル領域１１と、ベース領域１４と、コンタクト領域１５とを有する。なお、境界部９０において、トランジスタ部７０に隣接する第１メサ部６０と、ダイオード部８０に隣接する第２メサ部６２とに挟まれる領域は、第１メサ部６０および第２メサ部６２の何れであってもよい。
　第３メサ部６４は、ダイオード部８０において、隣り合うダミートレンチ部３０に挟まれた領域に設けられる。第３メサ部６４は、半導体基板１０の上面において、第１ウェル領域１１と、アノード領域１３と、第１高濃度領域９１とを有する。
　ベース領域１４は、トランジスタ部７０において、半導体基板１０の上面側に設けられた第２導電型の領域である。ベース領域１４は、一例としてＰ－型である。ベース領域１４は、半導体基板１０の上面において、第１メサ部６０および第２メサ部６２のＸ軸方向における両端部に設けられてよい。なお、図１Ａは、当該ベース領域１４のＸ軸方向の一方の端部のみを示している。
　エミッタ領域１２は、第１メサ部６０の上面において、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２は、第１メサ部６０を挟んでＸ軸方向に延伸する２本のトレンチ部の一方から他方まで、Ｙ軸方向に設けられてよい。エミッタ領域１２は、コンタクトホール５４の下方にも設けられている。図１Ａにおいては、平面視でコンタクトホール５４と重なるエミッタ領域１２の境界を、破線で示している。
　また、エミッタ領域１２は、ダミートレンチ部３０と接してよく、接しなくてもよい。本例においては、エミッタ領域１２がダミートレンチ部３０と接する。本例のエミッタ領域１２は第１導電型である。本例のエミッタ領域１２は、一例としてＮ＋型である。
　コンタクト領域１５は、ベース領域１４よりもドーピング濃度の高い第２導電型の領域である。本例のコンタクト領域１５は、一例としてＰ＋型である。本例のコンタクト領域１５は、第１メサ部６０の上面に設けられる。コンタクト領域１５は、第１メサ部６０を挟んでＸ軸方向に延伸する２本のトレンチ部の一方から他方まで、Ｙ軸方向に設けられてよい。コンタクト領域１５は、ゲートトレンチ部４０と接してよく、接しなくてもよい。また、コンタクト領域１５は、ダミートレンチ部３０と接してよく、接しなくてもよい。本例においては、コンタクト領域１５が、ダミートレンチ部３０およびゲートトレンチ部４０と接する。コンタクト領域１５は、コンタクトホール５４の下方にも設けられている。図１Ａにおいては、平面視でコンタクトホール５４と重なるコンタクト領域１５の境界を、破線で示している。
　また、コンタクト領域１５は、第２メサ部６２の上面にも設けられる。一つの第２メサ部６２の上面に設けられるコンタクト領域１５の面積は、一つの第１メサ部６０の上面に設けられるコンタクト領域１５の面積よりも大きい。第２メサ部６２の上面におけるコンタクト領域１５は、第２メサ部６２のＸ軸方向における両端部に設けられるベース領域１４に挟まれる領域全体に設けられてよい。
　アノード領域１３は、ダイオード部８０において、ドリフト領域１８よりも半導体基板１０の上面側に設けられた第２導電型の領域である。アノード領域１３は、一例としてＰ－－型である。アノード領域１３のドーピング濃度は、ベース領域１４のドーピング濃度よりも低い。例えば、アノード領域１３は、１．０×１０１３／ｃｍ２～２．０×１０１３／ｃｍ２のドーズ量を有する。アノード領域１３のドーパントは、ボロンであってよい。
　本例のアノード領域１３は、第３メサ部６４の上面に設けられる。アノード領域１３は、第３メサ部６４において、第３メサ部６４を挟む一方のダミートレンチ部３０から、他方のダミートレンチ部３０に渡って形成される。即ち、半導体基板１０の上面において、第３メサ部６４のＹ軸方向の幅と、第３メサ部６４に設けられたアノード領域１３のＹ軸方向の幅は等しい。なお、第３メサ部６４には、エミッタ領域１２が形成されてもよい。
　第１高濃度領域９１は、ドリフト領域１８よりも半導体基板１０の上面側に設けられている。第１高濃度領域９１は、アノード領域１３よりも高ドーピング濃度である第２導電型の領域である。第１高濃度領域９１は、一例としてＰ－型である。第１高濃度領域９１のドーピング濃度は、ベース領域１４のドーピング濃度と同一であってよい。即ち、第１高濃度領域９１は、ベース領域１４と共通のプロセスにより形成されてよい。また、第１高濃度領域９１は、ベース領域１４と異なるドーピング濃度であってよい。例えば、第１高濃度領域９１のドーズ量は、１．０×１０１３／ｃｍ２～３．０×１０１３／ｃｍ２である。
　Ｘ軸方向において、第１高濃度領域９１は、アノード領域１３と第１ウェル領域１１との間に設けられる。本例の第１高濃度領域９１は、Ｘ軸方向の負側において、第１ウェル領域１１と隣接して設けられている。また、第１高濃度領域９１は、Ｘ軸方向の正側において、アノード領域１３と接している。
　ここで、本例のアノード領域１３は、平面視における延伸方向において、カソード領域８２からカソード領域８２の外側まで延伸している。これにより、本例の第１高濃度領域９１は、アノード領域１３とカソード領域８２の外側で接している。カソード領域８２の外側とは、平面視で、カソード領域８２が設けられた領域以外の領域を指す。
　第１高濃度領域９１は、半導体基板１０の上面側において、延伸方向においてアノード領域１３と配列されている。第１高濃度領域９１は、アノード領域１３と接して設けられる。但し、第１高濃度領域９１は、アノード領域１３と離間して設けられてもよい。この場合、第１高濃度領域９１およびアノード領域１３との間には、アノード領域１３および第１高濃度領域９１のドーピング濃度と異なるドーピング濃度の第２導電型の領域が設けられてよい。
　本例の第１高濃度領域９１は、ダイオード部８０において、アノード領域１３よりもエッジ側に設けられる。エッジ側とは、ダイオード部８０においては、アノード領域１３やカソード領域８２が設けられる活性領域よりも外側の領域を指す。本例では、エッジ側は、活性領域よりもＸ軸方向の負側の領域として図示されている。例えば、アノード領域１３と第１高濃度領域９１との間が、平面視における延伸方向において、ダイオード部８０における１又は複数のコンタクトホール５４の延伸方向の端部よりも外側に位置している。
　カソード領域８２は、ダイオード部８０において、半導体基板１０の下面側に設けられた第１導電型の領域である。本例のカソード領域８２は、一例としてＮ＋型である。平面視でカソード領域８２が設けられる領域は、一点鎖線で示されている。
　本例の半導体装置１００は、エッジ側に第１高濃度領域９１を設けることにより、アノード領域１３のドーピング濃度を低下させた場合であっても、エッジ周辺の逆回復時のキャリア引き抜き効率の低下を抑制することができる。これにより、半導体装置１００の逆回復耐量の低下を抑制できる。
　なお、半導体装置１００は、ドリフト領域１８にキャリアのライフタイムを制御するためのキラーを設けてもよい。本例の半導体装置１００は、アノード領域１３のドーピング濃度を低ドーピング濃度とすることができるので、ドリフト領域１８に設けるキラーの濃度を高ドーピング濃度にする必要がない。
　図１Ｂは、図１Ａにおけるａ－ａ'断面の一例を示す図である。ａ－ａ'断面は、トランジスタ部７０およびダイオード部８０において、エミッタ領域１２、コンタクト領域１５およびアノード領域１３を通過するＹＺ面である。本例の半導体装置１００は、ａ－ａ'断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。エミッタ電極５２は、半導体基板１０の上面２１および層間絶縁膜３８の上面に形成される。
　ドリフト領域１８は、半導体基板１０に設けられた第１導電型の領域である。本例のドリフト領域１８は、一例としてＮ－型である。ドリフト領域１８は、半導体基板１０において他のドーピング領域が形成されずに残存した領域であってよい。即ち、ドリフト領域１８のドーピング濃度は半導体基板１０のドーピング濃度であってよい。
　バッファ領域２０は、ドリフト領域１８の下方に設けられた第１導電型の領域である。本例のバッファ領域２０は、一例としてＮ型である。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の下面側から広がる空乏層が、第２導電型のコレクタ領域２２および第１導電型のカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。
　コレクタ領域２２は、トランジスタ部７０において、半導体基板１０の下面側に設けられる第２導電型の領域である。コレクタ領域２２は、一例としてＰ＋型である。本例のコレクタ領域２２は、バッファ領域２０の下方に設けられる。
　カソード領域８２は、ダイオード部８０において、バッファ領域２０の下方に設けられる。境界Ｒは、コレクタ領域２２とカソード領域８２との境界である。即ち、境界Ｒは、トランジスタ部７０とダイオード部８０との境界を示す。
　コレクタ電極２４は、半導体基板１０の下面２３に形成される。コレクタ電極２４は、金属等の導電材料で形成される。
　ここで、コレクタ領域２２は、第２メサ部６２の下面２３側の領域までＹ軸方向に延伸してよい。第２メサ部６２の下面２３までコレクタ領域２２が延伸していることにより、トランジスタ部７０のエミッタ領域１２とダイオード部８０のカソード領域８２との距離を確保することができる。また、境界部９０のエミッタ領域１２とダイオード部８０のカソード領域８２との距離も確保することができる。このため、トランジスタ部７０のエミッタ領域１２および境界部９０のエミッタ領域１２を含むゲート構造部からドリフト領域１８に注入される電子が、ダイオード部８０のカソード領域８２に流出することを防ぐことができる。
　本例においては、カソード領域８２が第２メサ部６２の直下まで設けられる場合と比べて、第２メサ部６２のコンタクト領域１５と、ダイオード部８０のカソード領域８２との距離も長くすることができる。これにより、ダイオード部８０が導通する場合に、ベース領域１４よりも高いドーピング濃度のコンタクト領域１５から、カソード領域８２へ正孔が注入されることを抑えることができる。
　蓄積領域１６は、第１メサ部６０、第２メサ部６２および第３メサ部６４において、ドリフト領域１８の上方に設けられる第１導電型の領域である。本例の蓄積領域１６は、一例としてＮ型である。蓄積領域１６は、ゲートトレンチ部４０に接して設けられる。蓄積領域１６は、ダミートレンチ部３０に接してよく、接さなくてもよい。蓄積領域１６のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果）を高めて、トランジスタ部７０のオン電圧を低減することができる。
　なお、ここでは、蓄積領域１６は、第１メサ部６０、第２メサ部６２および第３メサ部６４において設けられているが、第１メサ部６０および第２メサ部６２に設けられ第３メサ部６４に設けられなくてもよく、第１メサ部６０に設けられ第２メサ部６２および第３メサ部６４に設けられなくてもよい。
　ベース領域１４は、第１メサ部６０および第２メサ部６２において、蓄積領域１６の上方に設けられる第２導電型の領域である。ベース領域１４は、ゲートトレンチ部４０に接して設けられる。
　エミッタ領域１２は、第１メサ部６０において、ベース領域１４と上面２１との間に設けられる。エミッタ領域１２は、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２は、ダミートレンチ部３０と接してよく、接さなくてもよい。エミッタ領域１２のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。エミッタ領域１２のドーパントの一例はヒ素（Ａｓ）である。なお、エミッタ領域１２は、第２メサ部６２に設けられなくてよい。
　コンタクト領域１５は、第２メサ部６２において、蓄積領域１６の上方に設けられる。コンタクト領域１５は、第２メサ部６２において、ゲートトレンチ部４０に接して設けられる。
　アノード領域１３は、第３メサ部６４において、蓄積領域１６の上方に設けられる。本例のアノード領域１３は、平面視で、配列方向において、カソード領域８２とコレクタ領域２２との境界と同一の位置に端部を有する。即ち、アノード領域１３は、トランジスタ部７０とダイオード部８０との境界位置まで設けられている。例えば、アノード領域１３は、境界Ｒにダミートレンチ部３０が設けられている場合には、当該ダミートレンチ部３０の側壁まで設けられる。このように、カソード領域８２とコレクタ領域２２との境界と同一の位置とは、アノード領域１３の端部が境界Ｒと完全に一致する場合のみならず、アノード領域１３の端部に隣接するダミートレンチ部３０が境界Ｒと対応して設けられることにより、アノード領域１３の端部が境界Ｒと完全に一致しない場合も含む。なお、アノード領域１３は、コレクタ領域２２の上方にも設けられてよい。
　１つ以上のゲートトレンチ部４０および１つ以上のダミートレンチ部３０は、上面２１に設けられる。各トレンチ部は、上面２１からドリフト領域１８まで設けられる。エミッタ領域１２、アノード領域１３、ベース領域１４、コンタクト領域１５および蓄積領域１６の少なくともいずれかが設けられる領域においては、各トレンチ部はこれらの領域も貫通して、ドリフト領域１８に到達する。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
　ゲートトレンチ部４０は、上面２１に形成されたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って形成される。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に形成される。ゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。ゲートトレンチ部４０は、上面２１において層間絶縁膜３８により覆われる。
　ゲート導電部４４は、半導体基板１０の深さ方向において、ゲート絶縁膜４２を挟んで第１メサ部６０側で隣接するベース領域１４と対向する領域を含む。ゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層に、電子の反転層によるチャネルが形成される。
　ダミートレンチ部３０は、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、上面２１側に形成されたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って形成される。ダミー導電部３４は、ダミートレンチの内部に形成され、且つ、ダミー絶縁膜３２よりも内側に形成される。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミートレンチ部３０は、上面２１において層間絶縁膜３８により覆われる。
　層間絶縁膜３８は、半導体基板１０の上面の上方に設けられている。層間絶縁膜３８は、エミッタ領域１２と半導体基板１０とを電気的に接続するための１又は複数のコンタクトホール５４が設けられている。他のコンタクトホール４９およびコンタクトホール５４も同様に、層間絶縁膜３８を貫通して設けられてよい。層間絶縁膜３８の上方には、エミッタ電極５２が設けられている。
　図２は、比較例に係る半導体装置５００の上面図の一例である。本例の半導体装置５００は、トランジスタ部７０のベース領域およびダイオード部８０のアノード領域がＰ－－型の第２導電型領域５１３によって形成されている点、および、ダイオード部８０の第２導電型領域５１３が第１ウェル領域１１に接するダイオード部８０のエッジ側の端部まで形成されている点で相違する。
　第２導電型領域５１３は、第１メサ部６０、第２メサ部６２および第３メサ部６４に設けられる。また、第２導電型領域５１３は、上述のように、トランジスタ部７０およびダイオード部８０のエッジ側の端部まで形成される。したがって、半導体装置５００は、ダイオード部８０のアノード領域と、トランジスタ部７０およびダイオード部８０のエッジ側の端部の領域とが、同一のドーピング濃度を有する。例えば、第２導電型領域５１３は、半導体基板１０の全面に同一の条件でイオン注入が実行されることにより設けられる。また、トランジスタ部７０のコンタクト領域１５は、第２導電型領域５１３を設ける領域をマスクして追加のイオン注入を実行することにより、第２導電型領域５１３よりも高ドーピング濃度に設けられる。第２導電型領域５１３のドーピング濃度は、トランジスタ部７０のベース領域としても機能するので、トランジスタ部７０の特性に影響する。
　ここで、半導体装置５００は、トランジスタ部７０の閾値電圧Ｖｔｈの制約があるので、トランジスタ部７０の特性を考慮して、第２導電型領域５１３のドーピング濃度を設定する必要がある。この場合、トランジスタ部７０の特性を優先すると、トランジスタ部７０のチャネルに合わせて第２導電型領域５１３のドーピング濃度が上昇することにより、半導体装置５００の逆回復時に多数のキャリアが第２導電型領域５１３から注入されて、スイッチング損失Ｅｒｒが上昇する。また、本例のようにダイオード部８０の特性を優先すると、ダイオード部８０のアノード領域に合わせてトランジスタ部７０およびダイオード部８０のエッジ側のドーピング濃度が薄くなり逆回復時のキャリアの引き抜き効率が低下し、逆回復耐量が悪化する。このように、半導体装置５００は、トランジスタ部７０とダイオード部８０の特性が別個に最適に設計されておらず、トランジスタ部７０およびダイオード部８０の導通特性と、逆回復耐量との両立が困難である。
　これに対して、実施例１に係る半導体装置１００は、低ドーピング濃度のアノード領域１３と高ドーピング濃度の第１高濃度領域９１とを選択的に設けることにより、ダイオード部８０の順方向電圧Ｖｆを向上させ、スイッチング損失Ｅｒｒを低減させることができる。このように、半導体装置１００は、逆回復耐量の低下を抑制しつつ、トランジスタ部７０およびダイオード部８０の導通特性を独立して制御できる。
　図３Ａは、実施例２に係る半導体装置１００の上面図の一例である。本例の半導体装置１００は、アノード領域１３および第１高濃度領域９１を形成する領域が実施例１に係る半導体装置１００と異なる。
　アノード領域１３は、Ｘ軸方向に延伸する長さが、実施例１の場合と相違する。本例のアノード領域１３は、実施例１の場合よりも、カソード領域８２と近くなるように、Ｘ軸方向に延伸している。アノード領域１３におけるＸ軸方向の負側の端部は、コンタクトホール５４におけるＸ軸方向の負側の端部と同一の位置まで延伸している。
　第１高濃度領域９１は、Ｘ軸方向に延伸する長さが、実施例１の場合と相違する。本例の第１高濃度領域９１は、実施例１の場合よりも、カソード領域８２と近くなるように、Ｘ軸方向の正側に延伸している。第１高濃度領域９１におけるＸ軸方向の正側の端部は、コンタクトホール５４におけるＸ軸方向の負側の端部と同一の位置まで延伸している。
　即ち、本例のアノード領域１３および第１高濃度領域９１は、Ｘ軸方向において、互いに接触するように延伸している。また、アノード領域１３と第１高濃度領域９１との間が、コンタクトホール５４のＸ軸方向の負側の端部と同一の位置に位置している。なお、コンタクトホール５４のＸ軸方向の負側の端部とは、コンタクトホール５４の内部に設けられた導電部材と、半導体基板１０との界面のうち、Ｘ軸方向の負側の端部を指してよい。但し、コンタクトホール５４の側壁がＺ軸に対して斜めに設けられている場合、アノード領域１３と第１高濃度領域９１との間が、コンタクトホール５４のＸ軸方向の負側の端部と完全に同一の位置に位置している場合のみならず、コンタクトホール５４の側壁の少なくとも一部と同一の位置に位置していればよい。
　また、アノード領域１３は、Ｙ軸方向に延伸する位置が、実施例１の場合と相違する。本例のアノード領域１３は、実施例１の場合よりもトランジスタ部７０側に延伸している。アノード領域１３におけるＹ軸方向の正側の端部は、境界部９０に設けられる。
　第４メサ部６６は、境界部９０において、半導体基板１０の上面側にアノード領域１３を有するメサ部である。本例の第４メサ部６６は、境界部９０におけるダイオード部８０側の端部において、１つ設けられる。但し、第４メサ部６６は、境界部９０において、複数設けられてもよい。
　図３Ｂは、実施例２に係る半導体装置１００のａ－ａ'断面図の一例である。本例の半導体装置１００は、境界部９０において、第１メサ部６０と、第２メサ部６２と、第４メサ部６６とを有する。このように、半導体装置１００は、ダイオード部８０に限らず、トランジスタ部７０にまでアノード領域１３を形成してよい。
　アノード領域１３は、平面視で、配列方向において、カソード領域８２からコレクタ領域２２が設けられた領域まで延伸している。即ち、アノード領域１３は、カソード領域８２の上方だけでなく、コレクタ領域２２の上方にも設けられてよい。
　本例の半導体装置１００は、実施例１に係る第１高濃度領域９１よりも、第１高濃度領域９１のＸ軸方向に延伸する長さを長くしている。これにより、ダイオード部８０の特性を悪化させることなく、半導体装置１００の逆回復耐量を向上させることができる。
　なお、本例で示したように、アノード領域１３は、Ｙ軸方向に延伸する位置が実施例１の場合よりもトランジスタ部７０側に延伸していてもよいし、実施例１よりもダイオード部８０側に後退していてもよい。すなわち、アノード領域１３におけるＹ軸方向の正側の端部が、コレクタ領域２２とカソード領域８２との境界Ｒに隣接しておらず、第２メサ部６２の第１ウェル領域１１、ベース領域１４、コンタクト領域１５や、第１メサ部６０の第１ウェル領域１１、エミッタ領域１２、ベース領域１４、コンタクト領域１５がダイオード部８０側に延伸していてもよい。
　図４は、実施例３に係る半導体装置１００の上面図の一例である。本例の半導体装置１００は、アノード領域１３および第１高濃度領域９１を形成する領域が実施例１に係る半導体装置１００と異なる。なお、図４のａ－ａ'断面は図１Ｂの場合と同様であってよい。
　アノード領域１３は、Ｘ軸方向に延伸する長さが、実施例１および実施例２の場合と相違する。本例のアノード領域１３は、実施例１および実施例２の場合よりも、カソード領域８２と近くなるように、Ｘ軸方向に延伸している。アノード領域１３におけるＸ軸方向の負側の端部は、平面視で、カソード領域８２におけるＸ軸方向の負側の端部と同一の位置まで延伸している。
　第１高濃度領域９１は、Ｘ軸方向に延伸する長さが、実施例１および実施例２の場合と相違する。本例の第１高濃度領域９１は、実施例１および実施例２の場合よりも、カソード領域８２と近くなるように、Ｘ軸方向に延伸している。例えば、アノード領域１３と第１高濃度領域９１との間が、Ｘ軸方向において、コンタクトホール５４のＸ軸方向の負側の端部よりも、コンタクトホール５４の内側に設けられる。また、本例では、第１高濃度領域９１におけるＸ軸方向の正側の端部は、平面視で、カソード領域８２の外側から、カソード領域８２におけるＸ軸方向の負側の端部と同一の位置まで延伸している。
　即ち、本例のアノード領域１３および第１高濃度領域９１は、Ｘ軸方向において、互いに接触するように延伸している。本例の第１高濃度領域９１は、カソード領域８２の端部において、アノード領域１３と接している。即ち、アノード領域１３と第１高濃度領域９１との間が、カソード領域８２のＸ軸方向の負側の端部と同一の位置に位置している。
　なお、本例のアノード領域１３は、Ｙ軸方向に延伸する位置が、実施例１の場合と同じである。即ち、アノード領域１３は、ダイオード部８０に設けられ、トランジスタ部７０には設けられていない。但し、アノード領域１３は、実施例２の場合のように、ダイオード部８０からトランジスタ部７０まで延伸して設けられてもよい。
　本例の半導体装置１００は、アノード領域１３と第１高濃度領域９１との間が、平面視における延伸方向において、カソード領域８２の端部と同一の位置に位置していることにより、実施例１および実施例２に係る半導体装置１００よりも第１高濃度領域９１の範囲が広くなる。一方、本例の半導体装置１００では、アノード領域１３の設けられる領域が狭くなるものの、ダイオード部８０の特性への影響は小さい。これにより、ダイオード部８０の特性を悪化させることなく、半導体装置１００の逆回復耐量を向上させることができる。
　なお、実施例１～３では、アノード領域１３と第１高濃度領域９１との間の位置と、コンタクトホール５４およびカソード領域８２との関係を変更している。但し、アノード領域１３と第１高濃度領域９１との間の位置と、コンタクトホール５４およびカソード領域８２との関係は、実施例１～３の関係に限られない。例えば、実施例１のように、アノード領域１３と第１高濃度領域９１との間の位置が、コンタクトホール５４の端部の外側にある場合であっても、実施例３のように、アノード領域１３と第１高濃度領域９１との間の位置が、カソード領域８２と同一の位置であってもよい。この場合、カソード領域８２がコンタクトホール５４の端部の外側に設けられる。このように、アノード領域１３と第１高濃度領域９１との間の位置と、コンタクトホール５４およびカソード領域８２との関係は、自由に変更されてよい。
　具体的には、本実施形態において、アノード領域１３と第１高濃度領域９１（又は後述する第２高濃度領域９２）との間が、カソード領域８２の内側に配置されてもよいし、外側に配置されてもよいし、略同一の位置であってもよい。また、アノード領域１３と第１高濃度領域９１（又は後述する第２高濃度領域９２）との間が、コンタクトホール５４の端部よりも内側に配置されてもよいし、外側に配置されてもよいし、コンタクトホール５４の端部と略同一の位置であってもよい。また、カソード領域８２は、コンタクトホール５４の端部よりも内側に配置されてもよいし、外側に配置されてもよいし、コンタクトホール５４の端部と略同一の位置であってもよい。
　図５は、ゲートランナー４８の周辺の上面図の一例を示す。本例の半導体装置１００は、第２高濃度領域９２を更に備える。半導体装置１００は、１又は複数のトランジスタ部７０および１又は複数のダイオード部８０を備える。
　第２ウェル領域１７は、半導体基板１０の上面側に設けられた第２導電型の領域である。第２ウェル領域１７は、一例としてＰ＋型である。第２ウェル領域１７は、第１ウェル領域１１と同一のドーピング濃度を有してよい。第２ウェル領域１７は、１又は複数のトランジスタ部７０および１又は複数のダイオード部８０のいずれかの間に設けられる。即ち、第２ウェル領域１７は、トランジスタ部７０とダイオード部８０との間に設けられてもよく、トランジスタ部７０同士の間に設けられてもよく、ダイオード部８０同士の間に設けられてもよい。
　第２高濃度領域９２は、第２ウェル領域１７と接して設けられる。第２高濃度領域９２は、アノード領域１３よりも高ドーピング濃度である第２導電型の領域である。第２高濃度領域９２は、一例としてＰ－型を有する。第２高濃度領域９２は、第１高濃度領域９１と同一のドーピング濃度を有してよい。例えば、第２高濃度領域９２のドーズ量は、２．０×１０１３／ｃｍ２～３．０×１０１３／ｃｍ２である。また、第２高濃度領域９２の厚みは、第１高濃度領域９１の厚みと同一であってよい。即ち、第２高濃度領域９２は、第１高濃度領域９１と同一のプロセスにより設けられてよい。
　本例の半導体装置１００は、半導体装置１００のエッジ側に設けられた第１高濃度領域９１だけでなく、活性領域の内部に設けられた第２高濃度領域９２を備える。これにより、半導体装置１００は、エッジ側に加えて、活性領域の内部においても、逆回復時のキャリア引き抜き効率の低下を抑制することができる。これにより、半導体装置１００の逆回復耐量が更に向上する。
　図６は、半導体装置１００の製造方法の一例を示す。同図は、アノード領域１３、ベース領域１４および第１高濃度領域９１を形成するためのドーパント注入工程およびアニール工程について示している。
　本例では、半導体基板１０の全面にドーパント注入する（ステップＳ１００）。例えば、１．０×１０１３／ｃｍ２～２．０×１０１３／ｃｍ２のドーズ量でＰ型のドーパントを半導体基板１０の全面に注入する。Ｐ型のドーパントは、一例としてボロンである。本例のドーパント注入工程は、事前にマスクを形成する工程が不要である。
　次に、アノード領域１３のみにマスクを形成する（ステップＳ１０２）。アノード領域１３にマスクを形成した状態で、ベース領域１４、第１高濃度領域９１および第２高濃度領域９２を形成する半導体基板１０の領域にＰ型のドーパントを注入する（ステップＳ１０４）。本例のＰ型のドーパントは、ステップＳ１００で注入したＰ型のドーパントと同一であってよい。ステップＳ１０４では、ステップＳ１００で注入したドーピング濃度との合計が、ベース領域１４、第１高濃度領域９１および第２高濃度領域９２の予め定められたドーピング濃度となるまでドーパントを注入する。例えば、ベース領域１４、第１高濃度領域９１および第２高濃度領域９２のドーズ量は、合計で、２．０×１０１３／ｃｍ２～３．０×１０１３／ｃｍ２である。
　その後、アニール工程を実施する（ステップＳ１０６）。これにより、アノード領域１３へのドーパント注入を抑制し、アノード領域１３のドーピング濃度をベース領域１４および第１高濃度領域９１よりも低ドーピング濃度とすることができる。
　図７は、半導体装置１００の製造方法の他の例を示す。同図は、アノード領域１３、ベース領域１４および第１高濃度領域９１を形成するためのドーパント注入工程およびアニール工程について示している。
　本例では、ベース領域１４、第１高濃度領域９１および第２高濃度領域９２にマスクを形成する（ステップＳ２００）。次に、ベース領域１４、第１高濃度領域９１および第２高濃度領域９２にマスクを形成した状態で、アノード領域１３を形成する半導体基板１０の領域にＰ型のドーパントを注入する（ステップＳ２０２）。次に、アノード領域１３のみにマスクを形成する（ステップＳ２０４）。そして、ベース領域１４、第１高濃度領域９１および第２高濃度領域９２にＰ型のドーパントを注入する（ステップＳ２０６）。その後、アニール工程を実施する（ステップＳ２０８）。これにより、アノード領域１３のドーピング濃度と、ベース領域１４および第１高濃度領域９１のドーピング濃度とを個別に設定できる。
　なお、本例では、アノード領域１３にドーパントを注入した後に、ベース領域１４、第１高濃度領域９１および第２高濃度領域９２にドーパントを注入したが、ベース領域１４、第１高濃度領域９１および第２高濃度領域９２にドーパントを注入した後に、アノード領域１３にドーパントを注入してもよい。また、本例では、ベース領域１４、第１高濃度領域９１および第２高濃度領域９２を同一のドーパント注入工程により形成しているが、ベース領域１４、第１高濃度領域９１および第２高濃度領域９２のマスクをそれぞれ形成することにより、ベース領域１４、第１高濃度領域９１および第２高濃度領域９２を異なるドーパント注入工程により形成してもよい。この場合、アノード領域１３と、ベース領域１４と、第１高濃度領域９１と、第２高濃度領域９２とをそれぞれ異なるドーピング濃度に設定できる。
　なお、図６および図７は、アノード領域１３、ベース領域１４および第１高濃度領域９１を形成するためのドーパント注入工程およびアニール工程について示したが、その後またはその間、周知の方法を用いて、エミッタ領域やコンタクト領域、ウェル領域等の他の構成は形成される。
　図８は、半導体装置１００と半導体装置５００の逆回復耐量とを比較したグラフを示す。縦軸は逆回復耐量Ｐｍａｘ（ａ．ｕ，）を示し、横軸はダイオード部８０のアノード領域のドーズ量（１０１３／ｃｍ２）を示す。実線は、半導体装置１００の逆回復耐量を示す。破線は、半導体装置５００の逆回復耐量を示す。
　実施例に係る半導体装置１００は、ダイオード部８０において、アノード領域１３と、アノード領域１３よりもエッジ側に設けられ、それよりも高ドーピング濃度の第１高濃度領域９１を設けている。比較例に係る半導体装置５００は、均一なドーピング濃度であって、ドーピング濃度の低い第２導電型領域５１３を有する。
　半導体装置１００は、アノード領域１３のドーズ量を低下させた場合であっても、第１高濃度領域９１をベース領域１４と同じドーピング濃度を維持することができる。したがって、半導体装置１００の逆回復耐量が低下しない。
　一方、半導体装置５００は、ダイオード部のアノード領域へのドーズ量を低下させると、第１ウェル領域１１または第２ウェル領域１７に接するダイオード部８０のエッジ側の端部まで、全体のドーズ量が低下することとなる。そのため半導体装置５００の逆回復耐量が低下する。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１１・・・第１ウェル領域、１２・・・エミッタ領域、１３・・・アノード領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１７・・・第２ウェル領域、１８・・・ドリフト領域、２０・・・バッファ領域、２１・・・上面、２２・・・コレクタ領域、２３・・・下面、２４・・・コレクタ電極、２５・・・接続部、２９・・・延伸部分、３０・・・ダミートレンチ部、３１・・・接続部分、３２・・・ダミー絶縁膜、３４・・・ダミー導電部、３８・・・層間絶縁膜、３９・・・延伸部分、４０・・・ゲートトレンチ部、４１・・・接続部分、４２・・・ゲート絶縁膜、４４・・・ゲート導電部、４８・・・ゲートランナー、４９・・・コンタクトホール、５０・・・ゲート金属層、５２・・・エミッタ電極、５４・・・コンタクトホール、５６・・・コンタクトホール、６０・・・第１メサ部、６２・・・第２メサ部、６４・・・第３メサ部、６６・・・第４メサ部、７０・・・トランジスタ部、８０・・・ダイオード部、８２・・・カソード領域、９０・・・境界部、９１・・・第１高濃度領域、９２・・・第２高濃度領域、１００・・・半導体装置、５００・・・半導体装置、５１３・・・第２導電型領域

Claims (14)

  1. 　トランジスタ部とダイオード部とを有する半導体装置であって、
    　半導体基板に設けられた第１導電型のドリフト領域と、
    　前記半導体基板の上面側に設けられた第２導電型の第１ウェル領域と、
    　前記ダイオード部において、前記半導体基板の上面側に設けられた第２導電型のアノード領域と、
    　前記アノード領域と前記第１ウェル領域との間において、前記第１ウェル領域と接して設けられ、前記アノード領域より高ドーピング濃度である第２導電型の第１高濃度領域と
    　を備える
    　半導体装置。
  2. 　前記トランジスタ部は、前記半導体基板の上面側に設けられた第２導電型のベース領域を有し、
    　前記アノード領域のドーピング濃度は、前記ベース領域のドーピング濃度よりも低い
    　請求項１に記載の半導体装置。
  3. 　前記第１高濃度領域のドーピング濃度は、前記ベース領域のドーピング濃度と同一である
    　請求項２に記載の半導体装置。
  4. 　前記半導体基板の上面の上方に設けられた層間絶縁膜と、
    　前記層間絶縁膜の上方に設けられたエミッタ電極と
    　を更に備え、
    　前記層間絶縁膜は、前記エミッタ電極と前記半導体基板とを電気的に接続するための１又は複数のコンタクトホールが設けられており、
    　前記１又は複数のコンタクトホールは、前記トランジスタ部が有する複数のトレンチ部の延伸方向に延伸して設けられ、
    　前記アノード領域と前記第１高濃度領域との間が、平面視における前記延伸方向において、前記ダイオード部における前記１又は複数のコンタクトホールの前記延伸方向の端部よりも外側に位置している
    　請求項１から３のいずれか一項に記載の半導体装置。
  5. 　前記半導体基板の上面の上方に設けられた層間絶縁膜と、
    　前記層間絶縁膜の上方に設けられたエミッタ電極と
    　を更に備え、
    　前記層間絶縁膜は、前記エミッタ電極と前記半導体基板とを電気的に接続するための１又は複数のコンタクトホールが設けられており、
    　前記１又は複数のコンタクトホールは、前記トランジスタ部が有する複数のトレンチ部の延伸方向に延伸して設けられ、
    　前記アノード領域と前記第１高濃度領域との間が、平面視における前記延伸方向において、前記ダイオード部における前記１又は複数のコンタクトホールの前記延伸方向の端部と同一の位置に位置している
    　請求項１から３のいずれか一項に記載の半導体装置。
  6. 　前記半導体基板の上面の上方に設けられた層間絶縁膜と、
    　前記層間絶縁膜の上方に設けられたエミッタ電極と
    　を更に備え、
    　前記層間絶縁膜は、前記エミッタ電極と前記半導体基板とを電気的に接続するための１又は複数のコンタクトホールが設けられており、
    　前記１又は複数のコンタクトホールは、前記トランジスタ部が有する複数のトレンチ部の延伸方向に延伸して設けられ、
    　前記アノード領域と前記第１高濃度領域との間が、平面視における前記延伸方向において、前記ダイオード部における前記１又は複数のコンタクトホールの前記延伸方向の端部よりも内側に位置している
    　請求項１から３のいずれか一項に記載の半導体装置。
  7. 　前記ダイオード部は、前記半導体基板の下面側に設けられたカソード領域を備え、
    　前記アノード領域と前記第１高濃度領域との間が、複数のトレンチ部の平面視における延伸方向において、前記カソード領域の外側に位置している
    　請求項１から６のいずれか一項に記載の半導体装置。
  8. 　前記ダイオード部は、前記半導体基板の下面側に設けられたカソード領域を備え、
    　前記アノード領域と前記第１高濃度領域との間が、複数のトレンチ部の平面視における延伸方向において、前記カソード領域の端部と同一の位置に位置している
    　請求項１から６のいずれか一項に記載の半導体装置。
  9. 　前記トランジスタ部は、前記半導体基板の下面側に設けられたコレクタ領域を備え、
    　前記ダイオード部は、前記半導体基板の下面側に設けられたカソード領域を備え、
    　前記アノード領域は、平面視で、前記トランジスタ部が有する複数のトレンチ部の配列方向において、前記カソード領域と前記コレクタ領域の境界と同一の位置に端部を有する
    　請求項１から８のいずれか一項に記載の半導体装置。
  10. 　前記トランジスタ部は、前記半導体基板の下面側に設けられたコレクタ領域を備え、
    　前記アノード領域は、平面視で、前記ダイオード部から前記コレクタ領域が設けられた領域まで延伸している
    　請求項１から８のいずれか一項に記載の半導体装置。
  11. 　１又は複数のトランジスタ部および１又は複数のダイオード部と、
    　前記１又は複数のトランジスタ部および前記１又は複数のダイオード部のいずれかの間において、前記半導体基板の上面側に設けられた第２導電型の第２ウェル領域と、
    　前記第２ウェル領域に接して設けられ、前記アノード領域より高ドーピング濃度である第２導電型の第２高濃度領域と
    　を更に備える
    　請求項１から１０のいずれか一項に記載の半導体装置。
  12. 　前記第２高濃度領域は、前記第１高濃度領域と同一のドーピング濃度を有する
    　請求項１１に記載の半導体装置。
  13. 　トランジスタ部とダイオード部とを有する半導体装置の製造方法であって、
    　半導体基板に第１導電型のドリフト領域を形成する段階と、
    　前記ドリフト領域よりも前記半導体基板の上面側に第２導電型の第１ウェル領域を設ける段階と、
    　前記ダイオード部において、前記半導体基板の上面側に第２導電型のアノード領域を設ける段階と、
    　前記アノード領域と前記第１ウェル領域との間において、前記第１ウェル領域と隣接して、前記アノード領域より高ドーピング濃度である第２導電型の第１高濃度領域を設ける段階と
    　を備える
    　製造方法。
  14. 　前記第１高濃度領域を設ける段階は、前記アノード領域が設けられる領域をマスクして、前記半導体基板にドーパントを注入する段階を含む
    　請求項１３に記載の製造方法。
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