JP7354897B2 - 半導体装置 - Google Patents

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Description

本開示は、半導体装置に関する。
省エネルギーの観点から家電製品、電気自動車、鉄道など幅広い分野でインバータ装置が用いられる。インバータ装置の多くは、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）と還流用のダイオードとを用いて構成される。絶縁ゲート型バイポーラトランジスタとダイオードとは、インバータ装置の内部でワイヤー等の配線で接続されている。
インバータ装置の小型化のために、絶縁ゲート型バイポーラトランジスタとダイオードとを一つの半導体基板に形成した半導体装置が提案されている（例えば、特許文献１）。
特開２００８－１０３５９０号公報
しかしながら、上述したような一つの半導体基板に絶縁ゲート型バイポーラトランジスタとダイオードとを形成した半導体装置においては、絶縁ゲート型バイポーラトランジスタ領域、終端領域、またはゲート信号受信パッドが設けられたゲート信号受信領域等のホール注入領域と、ダイオード領域とが隣接して配置されていることから、ホール注入領域からダイオード領域に少数キャリアであるホールが流れ込み、リカバリー動作時の破壊耐量が低下するという問題がある。
本開示は、上述のような課題を解決するためになされたもので、絶縁ゲート型バイポーラトランジスタ領域、終端領域、およびゲート信号受信領域等のホール注入領域からダイオード領域へのホールの流れ込みを抑制して、リカバリー動作時の破壊耐量を向上した半導体装置を提供することを目的とする。
本開示に係る半導体装置は、第１主面と第１主面に対向する第２主面との間に第１導電型のドリフト層を有する半導体基板と、半導体基板の第１主面側の表層に設けられた第２導電型のホール注入層および第２主面側の表層に設けられた第２導電型の半導体層を有するホール注入領域と、半導体基板の第１主面側の表層に設けられた第２導電型のアノード層、アノード層の第１主面側の表層に選択的に設けられ、アノード層よりも不純物濃度の高い第２導電型のアノードコンタクト層、および半導体基板の第２主面側の表層に設けられた第１導電型のカソード層を有し、アノード層の第２主面側端部と第１主面との間には第１導電型の半導体層が無いダイオード領域と、ダイオード領域とホール注入領域との間に設けられ、半導体基板の第１主面側の表層に設けられた第２導電型の境界部半導体層、境界部半導体層の表層に設けられた第１導電型のキャリア注入抑制層、境界部半導体層の表層に設けられ、境界部半導体層よりも不純物濃度が高い第２導電型の境界部コンタクト層、および半導体基板の第２主面側の表層にホール注入領域から張り出して設けられた第２導電型の半導体層を有する境界領域と、ダイオード領域と境界領域との間の半導体基板の第１主面側に設けられ、ゲート絶縁膜を介して境界部半導体層およびドリフト層に面しており、ゲート駆動電圧が印加されないダミーゲート電極と、を備え、ホール注入領域は、第２導電型のホール注入層が第２導電型のベース層およびベース層の表層に設けられたベースコンタクト層であり、第２導電型の半導体層が第２導電型のコレクタ層であって、ベース層の第１主面側の表層に選択的に設けられた第１導電型のエミッタ層と、半導体基板の第１主面側に設けられ、第１主面に沿った方向に複数並んで配置され、ゲート絶縁膜を介してエミッタ層、ベース層、ベースコンタクト層およびドリフト層に面するゲート電極と、を備えた絶縁ゲート型バイポーラトランジスタ領域であり、ゲート電極が複数並んで配置される方向において、キャリア注入抑制層はゲート電極を介してベースコンタクト層に隣接する。

本開示によれば、ホール注入領域とダイオード領域との間に境界領域を設け、境界領域にホール注入を抑制するキャリア注入抑制層を設けることで、ダイオード領域へのホールの流れ込みを抑制してリカバリー動作時の破壊耐量を向上することができる。
実施の形態１に係る半導体装置を示す平面図である。 実施の形態１に係る半導体装置を示す平面図である。 実施の形態１に係る半導体装置を示す断面図である。 実施の形態１に係る半導体装置を示す断面図である。 実施の形態１に係る半導体装置を示す断面図である。 実施の形態１に係る半導体装置を示す断面図である。 実施の形態１に係る半導体装置の製造フローチャートである。 実施の形態１に係る半導体装置の製造過程を示す図である。 実施の形態１に係る半導体装置の製造過程を示す図である。 実施の形態１に係る半導体装置の製造過程を示す図である。 実施の形態１に係る半導体装置の製造過程を示す図である。 実施の形態１に係る半導体装置の環流動作時におけるホールの動きを模式的に示す図である。 実施の形態１に係る半導体装置のリカバリー動作時におけるホールの動きを模式的に示す図である。 実施の形態２に係る半導体装置を示す平面図である。 実施の形態２に係る半導体装置を示す平面図である。 実施の形態３に係る半導体装置を示す平面図である。 実施の形態３に係る半導体装置を示す平面図である。 実施の形態３に係る半導体装置を示す断面図である。 実施の形態４に係る半導体装置を示す平面図である。 実施の形態４に係る半導体装置を示す平面図である。 実施の形態４に係る半導体装置を示す断面図である。 実施の形態５に係る半導体装置を示す平面図である。 実施の形態５に係る半導体装置を示す平面図である。 実施の形態５に係る半導体装置を示す断面図である。 実施の形態６に係る半導体装置を示す平面図である。 実施の形態６に係る半導体装置を示す平面図である。 実施の形態６に係る半導体装置を示す断面図である。 実施の形態６に係る半導体装置の環流動作時におけるホールの動きを模式的に示す図である。 実施の形態６に係る半導体装置のリカバリー動作時におけるホールの動きを模式的に示す図である。 実施の形態７に係る半導体装置を示す平面図である。 実施の形態７に係る半導体装置を示す平面図である。 実施の形態７に係る半導体装置を示す断面図である。 実施の形態７に係る半導体装置の環流動作時におけるホールの動きを模式的に示す図である。 実施の形態７に係る半導体装置のリカバリー動作時におけるホールの動きを模式的に示す図である。
以下、図面を参照しながら実施の形態について説明する。図面は模式的に示されたものであるため、サイズおよび位置の相互関係は変更し得る。以下の説明では、同じまたは対応する構成要素には同じ符号を付与し、繰り返しの説明を省略する場合がある。
また、以下の説明では、「上」、「下」、「側」などの特定の位置および方向を意味する用語が用いられる場合があるが、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられているものであり、実施される際の方向および位置を限定するものではない。
半導体の導電型については、第１導電型をｎ型、第２導電型をｐ型として説明を行う。しかし、これらを反対にして第１導電型をｐ型、第２導電型をｎ型としてもよい。ｎ＋型はｎ型よりドナーの濃度が高く、ｎ－型はｎ型よりドナーの濃度が低いことを意味する。同様に、ｐ＋型はｐ型よりアクセプターの濃度が高く、ｐ－型はｐ型よりアクセプターの濃度が低いことを意味する。
＜実施の形態１＞
図１から図６を用いて実施の形態１に係る半導体装置の構成を説明する。図１および図２は実施の形態１に係る半導体装置を示す平面図である。図２は、図１に記載のＡ部を拡大した平面図であり、半導体基板の第１主面側の構造を示す平面図である。図２において、半導体基板の第１主面より上側に設けられる電極等の記載は省略している。図３から図６は実施の形態１に係る半導体装置を示す断面図である。図３は図２に記載のＢ－Ｂ線での断面図である。図４は図２に記載のＣ－Ｃ線での断面図である。図５は図２に記載のＤ－Ｄ線での断面図である。図６は図２に記載のＥ－Ｅ線での断面図である。図１から図６には説明の便宜上のために方向を示すＸＹＺ直交座標軸も示している。
図１に示すように半導体装置１００は、一つの半導体基板に絶縁ゲート型バイポーラトランジスタが形成された絶縁ゲート型バイポーラトランジスタ領域１０、ダイオードが形成されたダイオード領域２０、および絶縁ゲート型バイポーラトランジスタ領域１０とダイオード領域２０との間に配置された境界領域７０が設けられている。絶縁ゲート型バイポーラトランジスタ領域１０、ダイオード領域２０、および境界領域７０は、半導体装置１００のＹ方向に長手方向を有するストライプ状の領域であり、絶縁ゲート型バイポーラトランジスタ領域１０、ダイオード領域２０、および境界領域７０は半導体装置１００のＸ方向に並んで設けられている。絶縁ゲート型バイポーラトランジスタ領域１０、ダイオード領域２０、および境界領域７０は、平面視で半導体装置１００の中央に配置されている。
半導体装置１００には、ゲート信号受信領域８が設けられている。ゲート信号受信領域８は、外部からゲート駆動電圧である電気信号を受信するためのゲート信号受信パッドが配置される領域である。ゲート信号受信領域８の第１主面上にはゲート信号受信パッド（図示せず）が設けられ、ゲート信号受信パッドを介して、絶縁ゲート型バイポーラトランジスタ領域１０に外部からの電気信号を伝達する。絶縁ゲート型バイポーラトランジスタ領域１０は、伝達された電気信号に応じて通電状態と非通電状態とを切り替える。ゲート信号受信領域８は、絶縁ゲート型バイポーラトランジスタ領域１０の近傍に配置されている。ゲート信号受信領域８を絶縁ゲート型バイポーラトランジスタ領域１０の近傍に配置することで、電気信号にノイズが混じることを抑制して、絶縁ゲート型バイポーラトランジスタ領域１０の誤動作を防止できる。ゲート信号受信パッドには外部から電気信号を受信するための配線が接続される。配線には、例えば、ワイヤーやリード電極等を用いて良い。
図１において、ゲート信号受信領域８は矩形であり、絶縁ゲート型バイポーラトランジスタ領域１０、ダイオード領域２０、および境界領域７０に３辺が隣接して配置されているが、ゲート信号受信領域８の配置はこれに限らない。ゲート信号受信領域８は、平面視において終端領域９に囲まれる領域に配置されていれば良い。
終端領域９は耐圧を保持するための領域である。平面視において終端領域９は絶縁ゲート型バイポーラトランジスタ領域１０、ダイオード領域２０、境界領域７０、およびゲート信号受信領域８を囲って設けられている。終端領域９は絶縁ゲート型バイポーラトランジスタ領域１０、ダイオード領域２０、および境界領域７０のそれぞれの領域に隣接してそれぞれの領域と半導体基板の外縁との間に設けられている。終端領域９には、半導体装置１００の耐圧を保持するために、例えば、ＦＬＲ（Field Limiting Ring）やＲＥＳＵＲＦ（REduced SURface Field）などの耐圧保持構造が設けられている。
図２に示すように、絶縁ゲート型バイポーラトランジスタ領域１０の表面側には複数のトレンチ２ａが設けられ、ダイオード領域２０の表面側には複数のトレンチ２ｂが設けられ、境界領域７０には一つのトレンチ２ｃが設けられ、絶縁ゲート型バイポーラトランジスタ領域１０と境界領域７０との境界およびダイオード領域２０と境界領域７０との境界にはそれぞれ一つずつトレンチ２ｄが設けられている。図２に示すように、絶縁ゲート型バイポーラトランジスタ領域１０と境界領域７０との境界およびダイオード領域２０と境界領域７０との境界にはそれぞれ一つずつ設けられたトレンチ２ｄは、境界領域７０にも含まれているので、境界領域は１つのトレンチ２ｃと二つのトレンチ２ｄとからなる合計三つのトレンチを有している。トレンチ２ａ、２ｂ、２ｃ、２ｄはエッチング技術等で半導体基板の第１主面側に形成された溝である。トレンチ２ａ、２ｂ、２ｃ、２ｄはＸ方向に複数並んで配置されＹ方向に長手方向を有する。トレンチ２ａの側壁にはゲート絶縁膜３ａが設けられている。トレンチ２ｂ、トレンチ２ｃ、およびトレンチ２ｄの側壁にはゲート絶縁膜３ｂが設けられている。トレンチ２ａのゲート絶縁膜３ａより内側には導電性のゲート電極４ａが設けられており、トレンチ２ｂ、トレンチ２ｃ、およびトレンチ２ｄのゲート絶縁膜３ｂより内側には導電性のゲート電極４ｂが設けられている。ゲート電極４ａおよびゲート電極４ｂはＹ方向に長手方向を有し、Ｘ方向に複数並んで設けられている。
トレンチ２ｄは境界領域７０のＸ方向の両端に配置されるため、一つの境界領域７０に対して二つ配置される。一方で、二つのトレンチ２ｄに挟まれて配置されるトレンチ２ｃは、配置する数を任意に設定して良い。Ｘ方向に境界領域７０を拡大したい場合は二つのトレンチ２ｄの間にトレンチ２ｃを二つ以上配置しても良いし、境界領域７０を縮小したい場合は二つのトレンチ２ｄの間にトレンチ２ｃを配置しなくても良い。トレンチ２ｃを配置しない場合は、二つのトレンチ２ｄが隣り合って配置された構造とすれば良い。
絶縁ゲート型バイポーラトランジスタ領域１０において互いに隣接するトレンチ２ａ間の半導体基板の表層、および互いに隣接するトレンチ２ａとトレンチ２ｄとの間の半導体基板の表層には、ドリフト層（図２には図示せず）よりドナーの濃度が高いｎ型のエミッタ層１２およびベース層（図２には図示せず）よりアクセプターの濃度が高いｐ型のベースコンタクト層１３が設けられている。エミッタ層１２はＸ方向でゲート絶縁膜３ａに接している。エミッタ層１２はＸ方向に長手方向を有し、Ｙ方向に短手方向を有する。
ダイオード領域２０において互いに隣接するトレンチ２ｄとトレンチ２ｂとの半導体基板の表層、および互いに隣接するトレンチ２ｂ間の半導体基板の表層には、アノード層（図２には図示せず）よりアクセプターの濃度が高いｐ型のアノードコンタクト層２３が設けられている。
境界領域７０において互いに隣接するトレンチ２ｄとトレンチ２ｃとの間の半導体基板の表層には、ドリフト層（図２には図示せず）よりドナーの濃度が高いｎ型のキャリア注入抑制層７２および境界部半導体層（図２には図示せず）よりアクセプターの濃度が高いｐ型の境界部コンタクト層７３が設けられている。境界部コンタクト層７３はＸ方向でゲート絶縁膜３ｂに接している。境界部コンタクト層７３はＸ方向に長手方向を有し、Ｙ方向に短手方向を有する。
キャリア注入抑制層７２の短手方向の幅、つまりＹ方向におけるキャリア注入抑制層７２の幅Ｗ１は、エミッタ層１２の短手方向の幅、つまりＹ方向におけるエミッタ層１２の幅Ｗ２以下の幅であることが望ましい。キャリア注入抑制層７２を設けることで、絶縁ゲートバイポーラトランジスタ領域１０が通電状態から非通電状態になった際に、キャリア注入抑制層７２の直下でラッチアップが発生して電流遮断能力を低下させる懸念があるが、キャリア注入抑制層７２とエミッタ層１２との夫々の短手方向の幅を上述の関係を満たす幅とした場合には、キャリア注入抑制層７２の直下でのラッチアップの発生リスクをエミッタ層１２の直下でのラッチアップの発生リスク以下に抑制することができる。しかしながら、電流遮断能力が充分に高く保てる場合には、キャリア注入抑制層７２とエミッタ層１２との夫々の短手方向の幅は、上述の関係を満たさない構成であってもよい。
図３に示すように、絶縁ゲート型バイポーラトランジスタ領域１０、ダイオード領域２０、および境界領域７０は共通の半導体基板に設けられている。半導体基板は例えばシリコンを材料とした基板である。半導体基板はＺ方向プラス側に第１主面Ｓ１を有し、第１主面Ｓ１よりＺ方向マイナス側に第１主面に対向する第２主面Ｓ２を有する。Ｘ方向およびＹ方向は第１主面Ｓ１に沿った方向であり、Ｚ方向は第１主面Ｓ１に直交した方向である。半導体基板は第１主面Ｓ１と第２主面Ｓ２との間にドリフト層１を有する。ドリフト層１は絶縁ゲート型バイポーラトランジスタ領域１０、ダイオード領域２０、および境界領域７０に跨って設けられている。ドリフト層１は、ドナーとして例えばヒ素またはリン等を有する半導体層であり、ドナーの濃度は１．０Ｅ＋１２ｄｍ３～１．０Ｅ＋１６／ｃｍ３である。
絶縁ゲート型バイポーラトランジスタ領域１０は、第１主面Ｓ１側にｐ型のベース層１１が設けられている。ベース層１１の表層に、エミッタ層１２が設けられている。エミッタ層１２は、ドナーとして例えばヒ素またはリン等を有する半導体層であり、ドナーの濃度は１．０Ｅ＋１７／ｃｍ３～１．０Ｅ＋２０／ｃｍ３である。ベース層１１は、アクセプターとして例えばボロンまたはアルミ等を有する半導体層であり、アクセプターの濃度は１．０Ｅ＋１２ｄｍ３～１．０Ｅ＋１８／ｃｍ３である。
絶縁ゲート型バイポーラトランジスタ領域１０の第１主面Ｓ１側には、トレンチ２ａがエミッタ層１２およびベース層１１を貫通してドリフト層１に達して設けられている。ゲート電極４ａはゲート絶縁膜３ａを介してエミッタ層１２、ベース層１１およびドリフト層１と面している。ゲート電極４ａのＺ方向プラス側には層間絶縁膜５を介して第１電極６が設けられている。ゲート電極４ａは層間絶縁膜５によって第１電極６と電気的に絶縁されている。ゲート電極４ａは、図２に示したゲート信号受パッドと電気的に接続されており、ゲート信号受信パッドを介して電気信号を受信して、電気信号によって電圧が上下するように制御される。ゲート電極４ａは、いわゆるアクティブゲート電極である。
ゲート電極４ａに正の電圧が印加された場合には、ベース層１１のゲート絶縁膜３ａと接する位置にはｎ型のチャネル（図示せず）が形成される。エミッタ層１２はゲート絶縁膜３ａに接していることから、ｎ型のチャネルによって、エミッタ層１２とドリフト層１とが接続され、絶縁ゲート型バイポーラトランジスタ領域１０は、通電状態に切替えられる。ゲート電極４ａに正の電圧が印加されていない場合には、ベース層１１にｎ型のチャネルが形成されないため、絶縁ゲート型バイポーラトランジスタ領域１０は、非通電状態に切替えられる。ゲート電極４ａとゲート信号受信パッドとの電気的な接続は、別の断面において例えば第１主面Ｓ１側にアルミ等の配線（図示せず）を設けて接続されている。
第１電極６は例えばアルミまたはアルミ合金にて構成されている。第１電極６は、エミッタ層１２のＺ方向プラス側に設けられており、エミッタ層１２と電気的に接続している。アルミおよびアルミ合金は、ｐ型の半導体層と接触抵抗が低く、ｎ型半導体層と接触抵抗が高い金属である。その為、第１電極６をアルミまたはアルミ合金にて構成する場合はｎ型であるエミッタ層１２に直接第１電極６を接続せずに、ｎ型半導体層と接触抵抗が低いチタンをエミッタ層１２に接触させチタンを介してエミッタ層１２と第１電極６とを電気的に接続しても良い。
絶縁ゲート型バイポーラトランジスタ領域１０は、第２主面Ｓ２側にベース層１１よりアクセプターの濃度が高いｐ型のコレクタ層１４が設けられている。コレクタ層１４は、アクセプターとして例えばボロンまたはアルミ等を有する半導体層であり、アクセプターの濃度は１．０Ｅ＋１６／ｃｍ３～１．０Ｅ＋２０／ｃｍ３である。コレクタ層１４のＺ方向マイナス側には第２電極７が設けられ、コレクタ層１４と第２電極７とが電気的に接続されている。第１電極７は例えばアルミまたはアルミ合金にて構成されている。
ダイオード領域２０は、第１主面Ｓ１側にアノード層２１が設けられている。アノード層２１は、アクセプターとして例えばボロンまたはアルミ等を有する半導体層であり、アクセプターの濃度は１．０Ｅ＋１２ｄｍ３～１．０Ｅ＋１８／ｃｍ３である。
ダイオード領域２０の第１主面Ｓ１側には、トレンチ２ｂが設けられている。トレンチ２ｂはアノードコンタクト層２３およびアノード層２１を貫通してドリフト層１に達して設けられている。ゲート電極４ｂはゲート絶縁膜３ｂを介してアノードコンタクト層２３、アノード層２１、およびドリフト層１と面している。ゲート電極４ｂのＺ方向プラス側には、第１電極６が設けられている。ゲート電極４ｂと第１電極６とが電気的に接続されている。ゲート電極４ｂは、ゲート電極４ａと異なりゲート信号受信パッドには電気的に接続されておらず、ゲート信号受信パッドに印加された電気信号によって電圧が上下しない。第１電極６は、アノードコンタクト層２３のＺ方向プラス側に設けられており、アノードコンタクト層２３と電気的に接続している。ゲート電極４ｂは、いわゆるゲート駆動電圧が印加されないダミーゲート電極である。
ダイオード領域２０は、第２主面Ｓ２側にドリフト層１よりドナーの濃度が高いｎ型のカソード層２５が設けられている。カソード層２５は、ドナーとして例えばヒ素またはリン等を有する半導体層であり、ドナーの濃度は１．０Ｅ＋１６／ｃｍ３～１．０Ｅ＋２０／ｃｍ３である。カソード層２５のＺ方向マイナス側には第２電極７が設けられている。第２電極７はカソード層２５と電気的に接続されている。
境界領域７０には、第１主面Ｓ１側にｐ型の境界部半導体層７１が設けられている。境界部半導体層７１は、アクセプターとして例えばボロンまたはアルミ等を有する半導体層であり、アクセプターの濃度は１．０Ｅ＋１２ｄｍ３～１．０Ｅ＋１８／ｃｍ３である。
境界領域７０の第１主面Ｓ１側には、トレンチ２ｃが設けられている。トレンチ２ｃはキャリア注入抑制層７２および境界部半導体層７１を貫通してドリフト層１に達して設けられている。ゲート電極４ｂはゲート絶縁膜３ｂを介してキャリア注入抑制層７２、境界部半導体層７１、およびドリフト層１と面している。ゲート電極４ｂのＺ方向プラス側には、第１電極６が設けられている。ゲート電極４ｂと第１電極６とが電気的に接続されている。ゲート電極４ｂは、いわゆるゲート駆動電圧が印加されないダミーゲート電極である。第１電極６は、キャリア注入抑制層７２のＺ方向プラス側に設けられており、キャリア注入抑制層７２と電気的に接続している。
境界領域７０は、第２主面側の表層に絶縁ゲート型バイポーラトランジスタ領域１０から張り出して設けられたコレクタ層１４を有する。コレクタ層１４のＺ方向マイナス側には第２電極７が設けられている。第２電極７はコレクタ層１４と電気的に接続されている。
絶縁ゲート型バイポーラトランジスタ領域１０と境界領域７０との境界の第１主面Ｓ１側には、トレンチ２ｄが設けられている。絶縁ゲート型バイポーラトランジスタ領域１０と境界領域７０との境界のトレンチ２ｄは、エミッタ層１２、キャリア注入抑制層７２、ベース層１１、および境界部半導体層７１を貫通してドリフト層１に達して設けられており、トレンチ２ｄの内部にはダミーゲート電極であるゲート電極４ｂが配置されている。
ダイオード領域２０と境界領域７０との境界の第１主面Ｓ１側には、トレンチ２ｄが設けられている。ダイオード領域２０と境界領域７０との境界のトレンチ２ｄは、アノードコンタクト層２３、アノード層２１、キャリア注入抑制層７２、および境界部半導体層７１を貫通してドリフト層１に達して設けられており、トレンチ２ｄの内部にはダミーゲート電極であるゲート電極４ｂが配置されている。
図２および図３に示すように、境界部７０の境界部半導体層７１の表層にはｎ型であるキャリア注入抑制層７２が設けられているが、ダイオード領域２０のアノード層２１の表層にはｎ型の半導体層が設けられていない。ダイオード領域２０はアノード層２１の第２主面Ｓ２側の端部と第１主面Ｓ１との間にｎ型の半導体層が無い構造である。
図４に示すように、絶縁ゲート型バイポーラトランジスタ領域１０は、ベース層１１の表層にベースコンタクト層１３が設けられている。ベースコンタクト層１３は、アクセプターとして例えばボロンまたはアルミ等を有する半導体層であり、アクセプターの濃度は１．０Ｅ＋１５ｄｍ３～１．０Ｅ＋１８／ｃｍ３である。ベースコンタクト層１３は第１電極６と電気的に接続されている。
境界領域７０は、境界部半導体層７１の表層に境界部コンタクト層７３が設けられている。境界部コンタクト層７３は、アクセプターとして例えばボロンまたはアルミ等を有する半導体層であり、アクセプターの濃度は１．０Ｅ＋１５ｄｍ３～１．０Ｅ＋１８／ｃｍ３である。境界部コンタクト層７３は第１電極６と電気的に接続されている。
図５に示すように、エミッタ層１２およびベースコンタクト層１３はベース層１１の表層に夫々が選択的に設けられている。エミッタ層１２およびベースコンタクト層１３はＺ方向に厚みを有する半導体層であるが、ベースコンタクト層１３はエミッタ層１２より厚みが大きい半導体層である。ベースコンタクト層１３をこのような厚みの半導体層とすることで、絶縁ゲート型バイポーラトランジスタ領域１０が通電状態から非通電状態に切替られた際のラッチアップによる破壊を抑制できる。
図６に示すように、キャリア注入抑制層７２および境界部コンタクト層７３は境界部半導体層７１の表層に夫々が選択的に設けられている。キャリア注入抑制層７２および境界部コンタクト層７３はＺ方向に厚みを有する半導体層であるが、境界部コンタクト層７３はキャリア注入抑制層７２より厚みが大きい半導体層である。境界部コンタクト層７３をこのような厚みの半導体層とすることで、絶縁ゲート型バイポーラトランジスタ領域１０が通電状態から非通電状態に切替られた際のラッチアップによる破壊を抑制できる。
次に、実施の形態１に係る半導体装置の製造方法について説明する。図７は、実施の形態１に係る半導体装置の製造フローチャートである。製造フローチャートの順序に合わせて製造方法を説明する。以降の製造方法の説明においては活性領域の製造方法を記載しており、終端領域９およびゲート信号受信領域８などの製造方法は省略している。
図７に示すように、実施の形態１に係る半導体装置は、第１主面側半導体層形成工程（Ｓ１００）と、ゲート電極形成工程（Ｓ２００）と、第１電極形成工程（Ｓ３００）と第２主面側半導体層形成工程（Ｓ４００）と、第２電極形成工程（Ｓ５００）とを経て製造される。第１主面側半導体層形成工程（Ｓ１００）は、半導体基板準備工程、第１主面側ｐ型半導体層形成工程、第１主面側ｎ型半導体層形成工程に分けられる。ゲート電極形成工程（Ｓ２００）は、トレンチ形成工程、ゲート電極形成工程、層間絶縁膜形成工程に分けられる。第２主面側半導体層形成工程（Ｓ４００）は、第２主面側ｐ型半導体層形成工程および第２主面側ｎ型半導体層形成工程に分けられる。
図８から図１１は実施の形態１に係る半導体装置の製造過程を示す図である。図８（ｂ）は図２に記載のＣ－Ｃ線での断面における製造過程を示す図であり、図８から図１１の内で図８（ｂ）を除いた図面は、図２に記載のＢ－Ｂ線での断面における製造過程を示す図である。
図８は、第１主面側半導体層形成工程の製造過程を示す図である。図８（ａ）は半導体基板準備工程が完了した状態を示す図である。半導体基板準備工程は、ドナーの濃度の低いｎ型の半導体基板を準備する工程である。ドリフト層１のドナーの濃度は、半導体基板のドナーの濃度そのものとなるため、ドリフト層１のドナーの濃度に合わせて半導体基板を準備する。半導体基板準備工程が完了した時点においては、絶縁ゲート型バイポーラトランジスタ領域１０、ダイオード領域２０、および境界領域７０はドリフト層１のみを有する。
図８（ｂ）は第１主面側ｐ型半導体層形成工程の製造過程を示す図である。第１主面側ｐ型半導体層形成工程は、ベース層１１、ベースコンタクト層１３、アノード層２１、アノードコンタクト層２３、境界部半導体層７１、境界部コンタクト層７３を形成する工程である。各半導体層は第１主面Ｓ１側からアクセプターを注入して形成する。ベース層１１は、絶縁ゲート型バイポーラトランジスタ領域１０にアクセプターＡ１を注入して形成され、アノード層２１は、ダイオード領域２０に第１主面Ｓ１側からアクセプターＡ２を注入して形成され、境界部半導体層７１は、境界領域７０に第１主面Ｓ１側からアクセプターＡ３を注入して形成される。アクセプターＡ１、Ａ２、Ａ３としては、例えばボロンまたはアルミ等が用いられる。アクセプターＡ１、Ａ２、Ａ３は同一のアクセプターとすることが可能である。アクセプターＡ１、Ａ２、Ａ３を同一のアクセプターとした場合には、アクセプターの切替え作業が不要になる。
アクセプターＡ１、Ａ２、Ａ３を同一のアクセプターとして、更に、同じ注入量とした場合にはアクセプターＡ１、Ａ２、Ａ３を同時に注入することが可能である。注入したアクセプターＡ１、Ａ２、Ａ３は加熱により拡散されてベース層１１、アノード層２１、および境界部半導体層７１が形成される。アクセプターＡ１、Ａ２、Ａ３の加熱は同時に行われても良い。
ベースコンタクト層１３は、絶縁ゲート型バイポーラトランジスタ領域１０に第１主面Ｓ１側からアクセプターＡ４を注入して形成され、アノードコンタクト層２３は、ダイオード領域２０に第１主面Ｓ１側からアクセプターＡ５を注入して形成され、境界部コンタクト層７３は、境界領域７０に第１主面Ｓ１側からアクセプターＡ６を注入して形成される。アクセプターＡ４はアクセプターＡ１より浅く注入し、アクセプターＡ５はアクセプターＡ２より浅く注入し、アクセプターＡ６はアクセプターＡ３より浅く注入する。アクセプターＡ４、Ａ５、Ａ６としては、例えばボロンまたはアルミ等が用いられる。アクセプターＡ４、Ａ５、Ａ６は同一のアクセプターとしても良いし、更に、同じ注入量としても良い。
アクセプターＡ４、Ａ５、Ａ６を同一のアクセプターとして、更に、同じ注入量とした場合にはアクセプターＡ４、Ａ５、Ａ６を同時に注入することが可能である。注入したアクセプターＡ４、Ａ５、Ａ６は加熱により拡散されてベースコンタクト層１３、アノードコンタクト層２３、および境界部コンタクト層７３が形成される。アクセプターＡ４、Ａ５、Ａ６の加熱は同時に行われても良い。
アクセプターＡ１、Ａ２、Ａ３として夫々異なるアクセプターを用いる場合や、異なる注入量とする場合には、第１主面側アクセプター注入用マスク（図示せず）を用いて各アクセプターを半導体基板に選択的に注入すれば良い。第１主面側アクセプター注入用マスクは、例えば第１主面Ｓ１上にレジストを塗布して形成されたアクセプターの透過を防止するレジストマスクであっても良く、アクセプターを注入しない箇所に第１主面側アクセプター注入用マスクを設けてアクセプターを注入し、その後に第１主面側アクセプター注入用マスクを除去すれば良い。同様に、アクセプターＡ４、Ａ５、Ａ６として夫々異なるアクセプターを用いる場合や、異なる注入量とする場合においても、第１主面側アクセプター注入用マスクを用いれば良い。
図８（ｃ）は第１主面側ｎ型半導体層形成工程の製造過程を示す図である。第１主面側ｎ型半導体層形成工程は、エミッタ層１２およびキャリア注入抑制層７２を形成する工程である。エミッタ層１２は、絶縁ゲート型バイポーラトランジスタ領域１０にドナーＤ１を注入して形成され、キャリア注入抑制層７２は、境界領域７０に第１主面Ｓ１側からドナーＤ２を注入して形成される。ドナーＤ１およびドナーＤ２としては、ヒ素またはリン等が用いられる。ドナーＤ１およびドナーＤ２とは同一のドナーとしても良いし、更に、同じ注入量としても良い。
エミッタ層１２はベース層１１の表層に選択的にドナーＤ１を注入して形成され、キャリア注入抑制層７２は、境界部半導体層７１の表層に選択的にドナーＤ２を注入して形成される。エミッタ層１２およびキャリア注入抑制層７２を選択的に形成するためには、第１主面側ドナー注入用マスク（図示せず）を用いてドナーＤ１およびドナーＤ２の注入を選択的に行えば良い。第１主面側ドナー注入用マスクは、例えば第１主面Ｓ１上にレジストを塗布して形成されたドナーの透過を防止するレジストマスクであっても良く、ドナーを注入しない箇所に第１主面側ドナー注入用マスクを設けてドナーを注入し、その後に第１主面側ドナー注入用マスクを除去すれば良い。注入したドナーは加熱により拡散されてエミッタ層１２およびキャリア注入抑制層７２が形成される。
図９は、ゲート電極形成工程の製造過程を示す図である。
図９（ａ）はトレンチ形成工程の製造過程を示す図である。トレンチ形成工程は、第１主面Ｓ１側にエッチングによりトレンチ２ａ、２ｂ、２ｃ、２ｄを形成する工程である。トレンチ２ａ、２ｂ、２ｃ、２ｄを形成しない箇所にはエッチングする前に予めトレンチ用マスクＭ１を形成する。トレンチ用マスクＭ１は、例えば第１主面Ｓ１上に加熱により形成された酸化膜によるマスクであり、トレンチを形成した後に除去される。
図９（ｂ）はゲート電極形成工程の製造過程を示す図である。ゲート電極形成工程は、トレンチ２ａにゲート電極４ａを堆積してトレンチ２ｂ、トレンチ２ｃ、およびトレンチ２ｄにゲート電極４ｂを形成する工程である。まず、加熱によりトレンチ２ａ、２ｂ、２ｃ、２ｄの側壁に酸化膜を形成する。酸化膜を形成した後に第１主面Ｓ１側からゲート電極４ａおよびゲート電極４ｂを堆積する。ゲート電極４ａおよびゲート電極４ｂは同一の導電材料を堆積して構成される。ゲート電極４ａおよびゲート電極４ｂは、例えばポリシリコンを堆積して構成される。ポリシリコンを、第１主面Ｓ１上の全面に堆積した後、エッチングにより不要なポリシリコンを除去する。トレンチ２ａの内部に残されたポリシリコンがゲート電極４ａとなり、トレンチ２ｂ、トレンチ２ｃ、およびトレンチ２ｄの内部に残されたポリシリコンがゲート電極４ｂとなる。また、不要な酸化膜は除去されトレンチ２ａの内部に残された酸化膜がゲート絶縁膜３ａとなり、トレンチ２ｂ、トレンチ２ｃ、およびトレンチ２ｄの内部に残された酸化膜がゲート絶縁膜３ｂとなる。
図９（ｃ）は層間絶縁膜形成工程が完了した状態を示す図である。層間絶縁膜形成工程は、ゲート電極４ａの上に絶縁物である層間絶縁膜５を形成する工程である。層間絶縁膜５は例えばＣＶＤ（Chemical Vapor Deposition）法によって形成された酸化膜である。ゲート電極４ａ以外の第１主面Ｓ１上に形成された酸化膜は、例えばエッチングによって除去をする。
図１０は、第１電極形成工程が完了した状態を示す図である。第１電極形成工程は、第１電極６を形成する工程である。第１電極６は例えば第１主面Ｓ１側から金属をスパッタリングして形成される。金属には、例えばアルミが用いられる。スパッタリングにより、層間絶縁膜５および第１主面Ｓ１を覆う第１電極６が形成される。
図１１は、第２主面側半導体層形成工程の製造過程を示す図である。
図１１（ａ）は第２主面側ｐ型半導体層形成工程の製造過程を示す図である。第２主面側ｐ型半導体層形成工程は、コレクタ層１４を形成する工程である。コレクタ層１４は、第２主面Ｓ２側よりアクセプターＡ７を注入して形成される。アクセプターＡ７を注入しないダイオード領域２０の第２主面Ｓ２上には第２主面側アクセプター注入用マスクＭ２を用いて良い。第２主面側アクセプター注入用マスクＭ２は、例えば第２主面Ｓ２上にレジストを塗布して形成され、アクセプターＡ７を注入した後に除去される。注入したアクセプターＡ７は加熱により拡散されてコレクタ層１４が形成される。
図１１（ｂ）は第２主面側ｎ型半導体層形成工程の製造過程を示す図である。第２主面側ｎ型半導体層形成工程は、カソード層２５を形成する工程である。カソード層２５は、第２主面Ｓ２側よりドナーＤ３を注入して形成される。ドナーＤ３としては、例えばヒ素またはリン等が用いられる。ドナーＤ３を注入しない絶縁ゲート型バイポーラトランジスタ領域１０および境界領域７０の第２主面Ｓ２上には第２主面側ドナー注入用マスクＭ３を用いて良い。第２主面側ドナー注入用マスクＭ３は、例えば第２主面Ｓ２上にレジストを塗布して形成され、ドナーＤ３を注入した後に除去される。注入したドナーＤ３は加熱により拡散されてカソード層２５が形成される。コレクタ層１４を形成した後にカソード層２５を形成したが、形成順番はこれに限らない。例えばカソード層２５を形成した後にコレクタ層１４を形成しても良い。また、アクセプターＡ７およびドナーＤ３は同時に加熱して拡散しても良い。
第２電極形成工程（図示せず）は、第２電極７を形成する工程である。第２電極７は例えば第２主面Ｓ２側から金属をスパッタリングして形成される。金属には、例えばアルミが用いられる。スパッタリングにより、第２主面Ｓ２を覆う第２電極７が形成される。以上の工程を経て、図１に示す半導体装置１００が得られる。
実施の形態１に係る半導体装置の環流動作について説明する。図１２は実施の形態１に係る半導体装置の環流動作時におけるホールの動きを模式的に示す図である。図１２は図２におけるＦ－Ｆ線での断面図における環流動作時のホールの動きを模式的に示す図である。環流動作時には、第１電極６には第２電極７に対して正の電圧が印加される。正の電圧が印加されることでｐ型の半導体層であるベース層１１、ベースコンタクト層１３、アノード層２１、アノードコンタクト層２３、境界部半導体層７１、および境界部コンタクト層７３からドリフト層１にホールｈが注入され、ドリフト層１に注入されたホールｈはカソード層２５に向かって移動する。境界領域７０との境界付近のダイオード領域２０は、絶縁ゲート型バイポーラ領域１０および境界領域７０からもホールｈが流入することより、境界領域７０から離れたダイオード領域２０と比較してホールｈの密度が高い状態である。環流動作時には、第１電極６から第２電極７に向かう方向に環流電流が流れる。
実施の形態１に係る半導体装置のリカバリー動作について説明する。図１３は実施の形態１に係る半導体装置のリカバリー動作時におけるホールの動きを模式的に示す図である。図１３は図２におけるＦ－Ｆ線での断面図におけるリカバリー動作時のホールの動きを模式的に示す図である。リカバリー動作時には、第１電極６には第２電極７に対して負の電圧が印加される。環流動作時にカソード層２５に向かい移動していたホールｈは、移動方向をアノード層２１に向かう方向に変えて移動する。リカバリー動作時には、ホールｈはアノード層２１、アノードコンタクト層２３、および第１電極６を介して半導体装置外部に流出する。環流動作時にホールｈの密度が高かった境界領域７０との境界付近のダイオード領域２０のアノード層２１およびアノードコンタクト層２３には、境界領域７０から離れたダイオード領域２０のアノード層２１およびアノードコンタクト層２３と比較してより多くのホールｈが通過する。また、絶縁ゲート型バイポーラトランジスタ領域１０に存在するホールｈの一部は、ベース層１１、ベースコンタクト層１３、および第１電極６を介して半導体装置外部に流出し、境界領域７０に存在するホールｈの一部は、境界部半導体層７１、境界部コンタクト層７３、および第１電極６を介して半導体装置外部に流出する。リカバリー動作時には、第２電極７から第１電極６に向かう方向にリカバリー電流が流れる。
図１２を用いて、実施の形態１に係る半導体装置のホール注入抑制の効果を説明する。
実施の形態１に係る半導体装置は、絶縁ゲート型バイポーラトランジスタ領域１０および境界領域７０からダイオード領域２０に流入するホールｈを抑制する。まず、絶縁ゲート型バイポーラトランジスタ領域１０からダイオード領域２０に流入するホールｈの抑制に関して説明する。環流動作時に各ｐ型半導体層からカソード層２５へ流れ込むホールｈの総量は、環流電流の大きさによって決定される。各ｐ型半導体層からカソード層２５へ流れ込むホールの比率は、各ｐ型半導体層のアクセプター濃度と、カソード層２５までの距離の影響を受ける。各ｐ型半導体層のアクセプター濃度が高く、カソード層２５までの距離が近いｐ型半導体層ほど、より多くのホールをカソード層２５へ向かって流れ込ませる。
実施の形態１に係る半導体装置は、絶縁ゲート型バイポーラトランジスタ領域１０から境界領域７０にコレクタ層１４が張り出している。このことから、ベース層１１およびベースコンタクト層１３をカソード層２５から離して配置することが可能であり、絶縁ゲート型バイポーラトランジスタ領域１０から、ダイオード領域２０に流入するホールｈを抑制することができる。
続いて、境界領域７０からダイオード領域２０に流入するホールｈの抑制に関して説明する。境界領域７０の境界部半導体層７１の表層には、ｎ型のキャリア注入抑制層７２が設けられている。キャリア注入抑制層７２は、ｎ型であることから環流動作時にカソード層２５に向かってホールｈを注入しない。そのため、境界領域７０からダイオード領域２０に流入するホールｈを抑制することができる。また、境界領域７０の半導体基板の表層には、キャリア注入抑制層７２と境界部コンタクト層７３とを組合せて配置することが望ましい。キャリア注入抑制層７２をアクセプター濃度の高い境界部コンタクト層７３と組合せて配置することで、ラッチアップによる破壊抑制効果に加えて、第１電極６と境界部コンタクト層７３との接触抵抗が下げられることによって、境界領域での発熱を抑制することができるためである。
実施の形態１に係る半導体装置のダイオード領域２０は、アノード層２１の第２主面Ｓ２側の端部すなわちアノード層２１とドリフト層１との境界と第１主面Ｓ１との間にｎ型の半導体層が無い構造である。アノード層２１の第２主面Ｓ２側の端部と第１主面Ｓ１との間にｎ型の半導体層を設けた場合には、環流動作時にダイオード領域２０の第１主面側から注入されるホールｈの抑制が可能である。しかしながら、ダイオード領域２０から注入されるホールｈが抑制された分、絶縁ゲート型バイポーラ領域１０および境界領域７０からのホールｈの注入が増え、結果として、境界領域７０との境界付近のダイオード領域２０のホールの密度が高まるためである。アノード層２１の第２主面Ｓ２側の端部と第１主面Ｓ１との間にｎ型の半導体層が無い構造とすることで、絶縁ゲート型バイポーラ領域１０および境界領域７０からダイオード領域２へのホールｈの注入が抑制することができ、リカバリー動作時の破壊耐量を向上させることができる。
以上より、実施の形態１に係る半導体装置においては、境界領域７０の第２主面側には絶縁ゲート型バイポーラトランジスタ領域１０から張り出したコレクタ層１４を設け、更に、境界部半導体層７１の表層に選択的にキャリア注入抑制層７２を設けることで、ダイオード領域２０に絶縁ゲート型バイポーラトランジスタ領域１０および境界領域７０から流れ込むホールを抑制することができ、リカバリー動作時の破壊耐量を向上させることができる。
なお、実施の形態１においては絶縁ゲート型バイポーラトランジスタ領域１０の全てのトレンチ２ａにゲート電極４ａを配置した構造、つまり絶縁ゲート型バイポーラトランジスタ領域１０にアクティブゲート電極のみを有する、いわゆるフルゲート構造などと称される構造を示したが、絶縁ゲート型バイポーラトランジスタ領域１０の全てのトレンチにゲート電極４ａを配置する必要はなく、絶縁ゲート型バイポーラトランジスタ領域１０に配置される複数のトレンチの内でいくつかのトレンチには第１電極１８に電気的に接続されたダミーゲート電極であるゲート電極４ｂを配置した構造、いわゆる間引きゲート構造などと称される構造としても構わない。間引きゲート構造とすることで、通電時における絶縁ゲート型バイポーラトランジスタ領域１０の単位面積あたりの発熱量が大きい場合に、発熱量を低減することができる。
また、絶縁ゲート型バイポーラトランジスタ領域１０と境界領域７０との境界に位置するトレンチ２ｄにゲート電極４ｂを配置した構造を示したが、絶縁ゲート型バイポーラトランジスタ領域１０と境界領域７０との境界に位置するトレンチ２ｄにアクティブゲート電極であるゲート電極４ａを備えた構造としても良い。
＜実施の形態２＞
図１４および図１５を用いて実施の形態２に係る半導体装置の構成を説明する。図１４および図１５は実施の形態２に係る半導体装置を示す平面図である。図１５は、図１４に記載のＧ部を拡大した図であり、半導体基板の第１主面側の構造を示す平面図である。図１５において、半導体基板の第１主面より上側に設けられる電極等の記載は省略している。図１４および図１５には説明の便宜上のために方向を示すＸＹＺ直交座標軸も示している。なお、実施の形態２において、実施の形態１で説明したものと同一の構成要素については同一符号を付して説明は省略する。
図１４に示すように、実施の形態２に係る半導体装置２００は、絶縁ゲート型バイポーラトランジスタ領域１０、ダイオード領域２０、および絶縁ゲート型バイポーラトランジスタ領域１０とダイオード領域２０との間に配置された境界領域８０が設けられている。
図１５に示すように、実施の形態２に係る半導体装置は、Ｘ方向、つまりゲート電極４ａおよびゲート電極４ｄが複数並んで配置される方向において、キャリア注入抑制層８２はゲート電極４ｂを介してベースコンタクト層１３と隣接して配置される。またＸ方向において、エミッタ層１２はゲート電極４ｂを介して境界部コンタクト層８３と隣接して配置される。このように配置することで、ｐ型の半導体層がＸ方向で重なって配置される範囲を小さくできることから、実施の形態１に係る半導体装置と比較して、還流動作時にダイオード領域２０に注入されるホールが局所的に集中することを抑制することができる。境界領域８０との境界付近のダイオード領域２０のホールの密度の均衡が図られることにより、リカバリー動作時においてもホール密度の均衡が図られることから、破壊耐量を向上することができる。
＜実施の形態３＞
図１６から図１８を用いて実施の形態３に係る半導体装置の構成を説明する。図１６および図１７は実施の形態３に係る半導体装置を示す平面図である。図１７は、図１６に記載のＨ部を拡大した図であり、半導体基板の第１主面側の構造を示す平面図である。図１７において、半導体基板の第１主面より上側に設けられる電極等の記載は省略している。図１８は図１７に記載のＪ－Ｊ線での断面図である。図１６から図１８には説明の便宜上のために方向を示すＸＹＺ直交座標軸も示している。なお、実施の形態３において、実施の形態１および実施の形態２で説明したものと同一の構成要素については同一符号を付して説明は省略する。
図１６に示すように、実施の形態３に係る半導体装置３００は、絶縁ゲート型バイポーラトランジスタ領域１０、ダイオード領域３０、および絶縁ゲート型バイポーラトランジスタ領域１０とダイオード領域３０との間に配置された境界領域９０が設けられている。
図１７に示すように、実施の形態３に係る半導体装置の半導体基板の第１主面側の構造は、実施の形態１に係る構造と同様である。
図１８に示すように、実施の形態３に係る半導体装置は、境界部半導体層９１のアクセプターの濃度がベース層１１のアクセプターの濃度より低い。前述したように、第１主面Ｓ１側の各ｐ型半導体層からカソード層２５へ向かって注入されるホールは、カソード層２５に近いｐ型半導体層ほど多くなる。その為、カソード層２５に近い境界部半導体層９１のアクセプターの濃度をカソード層２５から遠いベース層１１のアクセプターの濃度より低くすることで、還流動作時にダイオード領域３０に流れ込むホールを抑制することが可能である。
また、実施の形態３に係る半導体装置は、アノード層３１のアクセプターの濃度がベース層１１のアクセプターの濃度より低い。アノード層３１のアクセプターの濃度をベース層１１のアクセプターの濃度より低くすることの効果について説明する。
リカバリー動作期間では、還流動作時に半導体装置の内部に蓄えられていたホールがリカバリー電流によって半導体装置の外部に流出する。ホールが外部に流出することで半導体装置の中は空乏化する。空乏化は、特にドリフト層１とアノード層３１の界面近傍より進む。ドリフト層１とアノード層３１の界面近傍が空乏化するまでリカバリー電流は増加し続け、ドリフト層１とアノード層３１の界面近傍が空乏化するとリカバリー電流が減少していき、リカバリー動作が終了する。
アノード層３１のアクセプターの濃度をベース層１１のアクセプターの濃度より低くすると、ドリフト層１とアノード層３１との界面近傍のホール密度が下がる。そのため、ドリフト層１とアノード層３１との界面近傍の空乏化を早めて、リカバリー電流の最大値を抑制し、リカバリー動作期間を短縮することができる。つまり、アノード層３１のアクセプターの濃度をベース層１１のアクセプターの濃度より低くすることで、リカバリー動作時の破壊耐量を向上することができる。
しかしながら、アノード層３１のアクセプターの濃度をベース層１１の濃度より低くすると、絶縁ゲート型バイポーラトランジスタ領域１０および境界領域９０の第１主面Ｓ１側の各ｐ型半導体層からダイオード領域３０に流れ込むホールが増加する。
実施の形態３に係る半導体装置においては、境界領域９０の第２主面側には絶縁ゲート型バイポーラトランジスタ領域１０から張り出したコレクタ層１４を設けていることから、絶縁ゲート型バイポーラトランジスタ領域１０からダイオード領域３０に流れ込むホールの増加を抑制できる。また、境界領域９０の第２主面側には、キャリア注入抑制層７２を設けていることから、境界領域９０からダイオード領域３０に流れ込むホールの増加を抑制できる。
以上より、実施の形態３に係る半導体装置においては、絶縁ゲート型バイポーラトランジスタ領域１０および境界領域９０からダイオード領域３０に流れ込むホールを抑制し、更に、リカバリー電流およびリカバリー動作期間を短縮できるので、リカバリー動作時の破壊耐量を向上することができる。
＜実施の形態４＞
図１９から図２１を用いて実施の形態４に係る半導体装置の構成を説明する。図１９および図２０は実施の形態４に係る半導体装置を示す平面図である。図２０は、図１９に記載のＫ部を拡大した図であり、半導体基板の第１主面側の構造を示す平面図である。図２０において、半導体基板の第１主面より上側に設けられる電極等の記載は省略している。図２１は実施の形態４に係る半導体装置を示す断面図である。図２１は図２０に記載のＬ－Ｌ線での断面図である。図１９から図２１には説明の便宜上のために方向を示すＸＹＺ直交座標軸も示している。なお、実施の形態４において、実施の形態１から実施の形態３で説明したものと同一の構成要素については同一符号を付して説明は省略する。
図１９に示すように、実施の形態４に係る半導体装置４００は、絶縁ゲート型バイポーラトランジスタ領域１０、ダイオード領域４０、および絶縁ゲート型バイポーラトランジスタ領域１０とダイオード領域４０との間に配置された境界領域６０が設けられている。
図２０に示すように、実施の形態４に係る半導体装置は、ダイオード領域４０において互いに隣接するトレンチ２ｄとトレンチ２ｂとの間の半導体基板の表層、および互いに隣接するトレンチ２ｂ間の半導体基板の表層には、ｐ型のアノード層４１およびアノード層４１よりアクセプターの濃度が高いｐ型のアノードコンタクト層４３が設けられている。アノードコンタクト層４３はアノード層４１に囲まれて配置され、Ｙ方向において繰り返して配置されている。しかしながら、アノードコンタクト層４３およびアノード層４１の配置はこれに限らない。アノードコンタクト層４３およびアノード層４１は、Ｙ方向において繰り返して配置されていれば良く、必ずしもアノードコンタクト層４３はアノード層４１に囲まれて配置される必要はない。なお、図３に示すようにトレンチ２ｄおよびトレンチ２ｂの内部には、ダミーゲート電極であるゲート電極４ｂが設けられ、ゲート電極４ｂは第１電極６に電気的に接続されている。
境界領域６０において互いに隣接するトレンチ２ｃとトレンチ２ｄとの間の半導体基板の表層には、ｐ型の境界部半導体層６１、境界部半導体層６１よりアクセプターの濃度が高いｐ型の境界部コンタクト層６３、およびドリフト層１よりドナーの濃度が高いｎ型のキャリア注入抑制層６２が設けられている。Ｙ方向において境界部コンタクト層６３およびキャリア注入抑制層６２が繰り返し配置されている。Ｘ方向において、境界部コンタクト層６３およびキャリア注入抑制層６２は境界部半導体層６１に挟まれて配置されている。なお、図３に示すようにトレンチ２ｃの内部には、ダミーゲート電極であるゲート電極４ｂが設けられ、ゲート電極４ｂは第１電極６に電気的に接続されている。
実施の形態４に係る半導体装置においては、平面視において互いに隣接したゲート電極４ｂ間におけるアノードコンタクト層４３が配置された面積の比率が、互いに隣接したゲート電極４ｂ間における境界部コンタクト層６３が配置された面積の比率よりも高い構造である。図２０においては、アノードコンタクト層４３と境界部コンタクト層６３とはＸ方向において同じ幅であるが、Ｙ方向においてアノードコンタクト層４３は境界部コンタクト層６３より幅が広く一つあたりの面積が大きいことで、上述した面積の比率を満足する。しかしながら、これに限らず、アノードコンタクト層４３と境界部コンタクト層６３とを同じ面積として、Ｙ方向に繰り返しの周期を短くすることでアノードコンタクト層４３を境界部コンタクト層６３よりも多く配置して上述の面積の比率の関係を満足しても良く、アノードコンタクト層４３を境界部コンタクト層６３よりも面積を小さくして、アノードコンタクト層４３を境界部コンタクト層６３よりも多く配置することで上述の面積の比率を満たしても良い。
図２１に示すように、境界部コンタクト層６３は境界部半導体層６１の表層に選択的に設けられている。また、アノードコンタクト層４３はアノード層４１の表層に選択的に設けられている。
実施の形態４に係る半導体装置のリカバリー動作時の破壊耐量の向上効果について説明する。
境界部コンタクト層６３はカソード層２５に近く配置され、更にアクセプターの濃度が高い半導体層である。その為、還流動作時には、第１主面Ｓ１側に配置されたｐ型の半導体層の内で最もダイオード領域４０にホールを注入し易い半導体層である。
平面視において、互いに隣接したゲート電極４ｂ間におけるアノードコンタクト層４３が配置された面積の比率を、互いに隣接したゲート電極４ｂ間における境界部コンタクト層６３が配置された面積の比率よりも高くすることで、還流動作時にアノードコンタクト層４３からカソード層２５に向かうホールを増加させ、境界部コンタクト層６３からカソード層２５に向かうホールを減少させることが可能である。
以上より、実施の形態４に係る半導体装置においては、ダイオード領域４０に流れ込むホールを抑制して、リカバリー動作時の破壊耐量を向上させることができる。
＜実施の形態５＞
図２２から図２４を用いて実施の形態５に係る半導体装置の構成を説明する。図２２および図２３は実施の形態５に係る半導体装置を示す平面図である。図２３は、図２２に記載のＭ部を拡大した図であり、半導体基板の第１主面側の構造を示す平面図である。図２３において、半導体基板の第１主面より上側に設けられる電極等の記載は省略している。図２４は実施の形態５に係る半導体装置を示す断面図である。図２４は図２３に記載のＮ－Ｎ線での断面図である。図２２から図２４には説明の便宜上のために方向を示すＸＹＺ直交座標軸も示している。なお、実施の形態５において、実施の形態１から実施の形態４で説明したものと同一の構成要素については同一符号を付して説明は省略する。
図２２に示すように、実施の形態５に係る半導体装置５００は、絶縁ゲート型バイポーラトランジスタ領域１０、ダイオード領域５０、および絶縁ゲート型バイポーラトランジスタ領域１０とダイオード領域５０との間に配置された境界領域７０が設けられている。
図２３に示すように実施の形態５に係る半導体装置の半導体基板の第１主面側の構造は、実施の形態１に係る構造と同様である。
図２４に示すように、実施の形態５に係る半導体装置は、ダイオード領域５０の第２主面Ｓ２側の表層にドリフト層１よりドナーの濃度が高いｎ型のカソード層５５が設けられ、カソード層５５に挟まれて設けられたアノード層２１よりアクセプターの濃度が高いｐ型のカソード部第２導電型半導体層５４を有する。ダイオード領域５０は、第２主面Ｓ２側の表層に、ｎ型のカソード層５５およびｐ型のカソード部第２導電型半導体層５４を有する構造であり、いわゆるＲＦＣ（Relaxed Field of Cathode）ダイオード等と称される構造を有する。
カソード部第２導電型半導体層５４はコレクタ層１４と同一のアクセプターおよび同一の注入量にて形成されても良い。その場合は、カソード部第２導電型半導体層５４とコレクタ層１４とは同時にアクセプターを注入することが可能であり、設けられたカソード部第２導電型半導体層５４は第２主面Ｓ２から第１主面Ｓ１に向かう深さ方向の第２導電型の不純物濃度分布は、コレクタ層１４と同じとなる。
実施の形態５に係る半導体装置においては、還流動作時に、第１主面Ｓ１側の各ｐ型半導体層からカソード層５５に向かうホールが注入される。境界領域７０の第２主面側には絶縁ゲート型バイポーラトランジスタ領域１０から張り出したコレクタ層１４が設けられ、更に、境界部半導体層７１の表層に選択的にキャリア注入抑制層７２が設けられていることより、ダイオード領域５０に絶縁ゲート型バイポーラトランジスタ領域１０および境界領域７０から流れ込むホールを抑制することが可能であり、リカバリー動作時の破壊耐量を向上させることができる。
＜実施の形態６＞
図２５から図２７を用いて実施の形態６に係る半導体装置の構成を説明する。図２５および図２６は実施の形態６に係る半導体装置を示す平面図である。図２６は、図２５に記載のＰ部を拡大した図であり、半導体基板の第１主面側の構造を示す平面図である。図２６において、半導体基板の第１主面より上側に設けられる電極等の記載は省略している。図２７は実施の形態６に係る半導体装置を示す断面図である。図２７は図２６に記載のＱ－Ｑ線での断面図である。図２５から図２７には説明の便宜上のために方向を示すＸＹＺ直交座標軸も示している。なお、実施の形態６において、実施の形態１から実施の形態５で説明したものと同一の構成要素については同一符号を付して説明は省略する。
実施の形態１から実施の形態５では、絶縁ゲート型バイポーラトランジスタ領域とダイオード領域の間に境界領域を有する半導体装置について説明したが、実施の形態６では、終端領域とダイオード領域との間に第２の境界領域を有する半導体装置について説明する。
図２５に示すように、実施の形態６に係る半導体装置６００は、平面視において、絶縁ゲート型バイポーラトランジスタ領域１０、ダイオード領域２０、および境界領域７０を囲う終端領域９を有し、更に、終端領域９とダイオード領域２０との間に境界領域７５を有する。境界領域７５は、Ｙ方向、つまりゲート電極４ａおよびゲート電極４ｄが複数並んで配置される方向と直交する方向において、ダイオード領域２０および境界領域７０に隣接して配置されている。終端領域９は、ダイオード領域２０に隣接して半導体基板の外縁とダイオード領域２０との間に設けられている。
図２６に示すように、境界領域７５は、複数のゲート電極４ｂに跨って設けられている。境界領域７５において、互いに隣接するゲート電極４ｂ間の半導体基板の表層には、キャリア注入抑制層７２および境界部コンタクト層７３が設けられている。
終端領域９の半導体基板の表層には、境界部半導体層７１よりアクセプターの濃度が高いｐ型の終端部ウェル層６０１が配置されている。トレンチ２ｂ、２ｃ、２ｄの端部は終端部ウェル層６０１に覆われている。
図２７に示すように、終端部ウェル層６０１は、第１主面Ｓ１から第２主面Ｓ２に向かう深さにおいて、境界部半導体層７１と比較して深い位置まで設けられている。終端部ウェル層６０１を深い位置まで設けることで終端領域９にて発生する電界の集中を抑制できる。更に、図２６で示したトレンチ２ｂ、２ｃ、２ｄの端部の底部近傍で発生する電界の集中を抑制することも可能であり、その場合は、終端部ウェル層６０１はトレンチ２ｂ、２ｃ、２ｄと比較して深い位置まで設け、トレンチ２ｂ、２ｃ、２ｄの端部の底部を覆う構造としても良い。終端領域９の第２主面Ｓ２側の表層には、境界部半導体層７１よりアクセプターの濃度が高いｐ型の終端部第２導電型半導体層６０２が設けられている。終端部第２導電型半導体層６０２は、終端領域９から境界領域７５に張り出して設けられている。終端部第２導電型半導体層６０２は、図３に示すコレクタ層１４と同一のアクセプターおよび同一の注入量にて形成されても良い。その場合は、終端部第２導電型半導体層６０２とコレクタ層１４とは同時にアクセプターを注入して良く、この場合は、第２主面Ｓ２から第１主面Ｓ１に向かう深さ方向の終端部第２導電型半導体層６０２の不純物濃度分布がコレクタ層１４と同じとなる。
実施の形態６に係る半導体装置のリカバリー動作時の破壊耐量の向上効果について説明する。
図２８は実施の形態６に係る半導体装置の環流動作時におけるホールの動きを模式的に示す図である。図２８は図２６におけるＱ－Ｑ線での断面図における環流動作時のホールの動きを模式的に示す図である。環流動作時には、ｐ型の半導体層である終端部ウェル層６０１、境界部半導体層７１、境界部コンタクト層７３、アノード層２１、およびアノードコンタクト層２３からドリフト層１にホールｈが注入され、ドリフト層１に注入されたホールｈはカソード層２５に向かって移動する。境界領域７５との境界付近のダイオード領域２０から離れたダイオード領域２０と比較してホールｈの密度が高い状態である。
実施の形態６に係る半導体装置のリカバリー動作について説明する。図２９は実施の形態６に係る半導体装置のリカバリー動作時におけるホールの動きを模式的に示す図である。図２９は図２６におけるＱ－Ｑ線での断面図におけるリカバリー動作時のホールの動きを模式的に示す図である。環流動作時にカソード層２５に向かい移動していたホールｈは、移動方向をアノード層２１に向かう方向に変えて移動する。環流動作時にホールｈの密度が高い境界領域７５との境界付近のダイオード領域２０のアノード層２１およびアノードコンタクト層２３には、境界領域７５から離れたダイオード領域２０のアノード層２１およびアノードコンタクト層２３と比較してより多くのホールｈが通過する。また、終端領域９に存在するホールｈの一部は、終端部ウェル層６０１および第１電極６を介して半導体装置の外部に流出し、境界領域７５に存在するホールｈの一部は、境界部半導体層７１、境界部コンタクト層７３、および第１電極６を介して半導体装置外部に流出する。
図２８を用いて、実施の形態６に係る半導体装置のホール注入抑制の効果を説明する。
実施の形態６に係る半導体装置は、終端領域９から境界領域７５に終端部第２導電型半導体層６０２が張り出している。このことから、終端部ウェル層６０１をカソード層２５から離して配置することが可能であり、終端領域９から、ダイオード領域２０に流入するホールｈを抑制することが可能である。
また、境界領域７５の境界部半導体層７１の表層には、ｎ型のキャリア注入抑制層７２が設けられている。キャリア注入抑制層７２は、ｎ型であることから環流動作時にカソード層２５に向かってホールｈを注入しない。そのため、境界領域７５からダイオード領域２０に流入するホールｈを抑制することが可能である。
以上より、実施の形態６に係る半導体装置においては、終端領域９から流れ込むホールを抑制することができ、リカバリー動作時の破壊耐量を向上させることができる。
実施の形態６に係る半導体装置においては、ダイオード領域２０と絶縁ゲート型バイポーラトランジスタ領域１０との間に境界領域７０を設けた構造を示したが、半導体装置の小型化を優先する場合、もしくはダイオード領域２０に流れ込むホールの比率が絶縁ゲート型バイポーラトランジスタ領域１０より終端領域９の方が大きい場合等には、ダイオード領域２０と絶縁ゲート型バイポーラトランジスタ領域１０との間の境界領域７０を省いた構造としても構わない。
＜実施の形態７＞
図３０から図３２を用いて実施の形態７に係る半導体装置の構成を説明する。図３０および図３１は実施の形態７に係る半導体装置を示す平面図である。図３１は、図３０に記載のＲ部を拡大した図であり、半導体基板の第１主面側の構造を示す平面図である。図３１において、半導体基板の第１主面より上側に設けられる電極等の記載は省略している。図３２は実施の形態７に係る半導体装置を示す断面図である。図３２は図３１に記載のＳ－Ｓ線での断面図である。図３０から図３２には説明の便宜上のために方向を示すＸＹＺ直交座標軸も示している。なお、実施の形態７において、実施の形態１から実施の形態６で説明したものと同一の構成要素については同一符号を付して説明は省略する。
実施の形態７では、ゲート信号受信領域とダイオード領域との間に第３の境界領域を有する半導体装置について説明する。
図３０に示すように、実施の形態７に係る半導体装置７００は、平面視において、絶縁ゲート型バイポーラトランジスタ領域１０、ダイオード領域２０、境界領域７０、境界領域７５を有し、更にゲート信号受信領域８とダイオード領域２０との間に境界領域７６を有する。ゲート信号受信領域８は第１主面上にゲート信号受信パッドが配置される領域である。境界領域７６は、Ｙ方向、つまりゲート電極４ａおよびゲート電極４ｄが複数並んで配置される方向と直交する方向において、ダイオード領域２０および境界領域７０に隣接して配置されている。
図３１に示すように、境界領域７６は、複数のゲート電極４ｂに跨って設けられている。境界領域７６において、隣接するゲート電極４ｂ間の半導体基板の表層には、キャリア注入抑制層７２および境界部コンタクト層７３が設けられている。
ゲート信号受信領域８の半導体基板の表層には、境界部半導体層７１よりアクセプターの濃度が高いｐ型のゲート信号受信部ウェル層７０１が配置されている。トレンチ２ｂ、２ｃ、２ｄの端部はゲート信号受信部ウェル層７０１に覆われている。
図３２に示すように、ゲート信号受信部ウェル層７０１は、第１主面Ｓ１から第２主面Ｓ２に向かう深さにおいて、境界部半導体層７１と比較して深い位置まで設けられている。ゲート信号受信部ウェル層７０１を深い位置まで設けることでゲート信号受信領域８にて発生する電界の集中を抑制できる。終端領域９の第２主面Ｓ２側の表層には、境界部半導体層７１よりもアクセプターの濃度が高いｐ型のゲート信号部第２導電型半導体層７０２が設けられている。ゲート信号部第２導電型半導体層７０２は、ゲート信号受信領域８から境界領域７６に張り出して設けられている。ゲート信号部第２導電型半導体層７０２は、図３に示すコレクタ層１４と同一のアクセプターおよび同一の注入量にて形成されても良い。その場合は、ゲート信号部第２導電型半導体層７０２とコレクタ層１４とは同時にアクセプターを注入してよく、第２主面Ｓ２から第１主面Ｓ１に向かう深さ方向のゲート信号部第２導電型半導体層７０２の不純物濃度分布は、コレクタ層１４と同じとなる。
実施の形態７に係る半導体装置のリカバリー動作時の破壊耐量の向上効果について説明する。
図３３は実施の形態７に係る半導体装置の環流動作時におけるホールの動きを模式的に示す図である。図３３は図３１におけるＳ－Ｓ線での断面図における環流動作時のホールの動きを模式的に示す図である。環流動作時には、ｐ型の半導体層であるゲート信号受信部ウェル層７０１、境界部半導体層７１、境界部コンタクト層７３、アノード層２１、およびアノードコンタクト層２３からドリフト層１にホールｈが注入され、ドリフト層１に注入されたホールｈはカソード層２５に向かって移動する。境界領域７６との境界付近のダイオード領域２０は、ゲート信号受信領域８および境界領域７６からもホールｈが流入することより、境界領域７６から離れたダイオード領域２０と比較してホールｈの密度が高い状態である。
実施の形態７に係る半導体装置のリカバリー動作について説明する。図３４は実施の形態７に係る半導体装置のリカバリー動作時におけるホールの動きを模式的に示す図である。図３４は図３１におけるＳ－Ｓ線での断面図におけるリカバリー動作時のホールの動きを模式的に示す図である。環流動作時にカソード層２５に向かい移動していたホールｈは、移動方向をアノード層２１に向かう方向に変えて移動する。環流動作時にホールｈの密度が高い境界領域７６との境界付近のダイオード領域２０のアノード層２１およびアノードコンタクト層２３には、境界領域７６から離れたダイオード領域２０のアノード層２１およびアノードコンタクト層２３と比較してより多くのホールｈが通過する。また、ゲート信号受信領域８に存在するホールｈの一部は、ゲート信号受信部ウェル層７０１および第１電極６を介して半導体装置の外部に流出し、境界領域７６に存在するホールｈの一部は、境界部半導体層７１、境界部コンタクト層７３、および第１電極６を介して半導体装置外部に流出する。
図３３を用いて、実施の形態７に係る半導体装置のホール注入抑制の効果を説明する。
実施の形態７に係る半導体装置は、ゲート信号受信領域８から境界領域７６にゲート信号部第２導電型半導体層７０２が張り出している。このことから、ゲート信号受信部ウェル層７０１をカソード層２５から離して配置することが可能であり、ゲート信号受信領域８から、ダイオード領域２０に流入するホールｈを抑制することが可能である。
また、境界領域７６の境界部半導体層７１の表層には、ｎ型のキャリア注入抑制層７２が設けられている。キャリア注入抑制層７２は、ｎ型であることから環流動作時にカソード層２５に向かってホールｈを注入しない。そのため、境界領域７６からダイオード領域２０に流入するホールｈを抑制することが可能である。
以上より、実施の形態７に係る半導体装置においては、ダイオード領域２０にゲート信号受信領域８から流れ込むホールを抑制し、リカバリー動作時の破壊耐量を向上させることができる。
なお、実施の形態７に係る半導体装置においては、ダイオード領域２０と絶縁ゲート型バイポーラトランジスタ領域１０との間に境界領域７０を設けた構造を示したが、半導体装置の小型化を優先する場合、もしくはダイオード領域２０に流れ込むホールの比率が絶縁ゲート型バイポーラトランジスタ領域１０よりゲート信号受信領域８の方が大きい場合等には、ダイオード領域２０と絶縁ゲート型バイポーラトランジスタ領域１０との間に設けた境界領域７０を省いた構造としても構わない。同様にダイオード領域２０に流れ込むホールの比率が終端領域９よりゲート信号受信領域８の方が大きい場合等には、ダイオード領域２０と終端領域９との間に設けた境界領域７５を省いた構造としても構わない。
本開示のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものである。その要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことができる。また各実施の形態は組み合わせすることが可能である。
１ ドリフト層
２ａ トレンチ
２ｂ トレンチ
２ｃ トレンチ
２ｄ トレンチ
３ａ ゲート絶縁膜
３ｂ ゲート絶縁膜
４ａ ゲート電極
４ｂ ゲート電極
５ 層間絶縁膜
６ 第１電極
７ 第２電極
８ ゲート信号受信領域
９ 終端領域
１０ 絶縁ゲート型バイポーラトランジスタ領域
１１ ベース層
１２ エミッタ層
１３ ベースコンタクト層
１４ コレクタ層
２０ ダイオード領域
２１ アノード層
２３ アノードコンタクト層
２５ カソード層
３０ ダイオード領域
３１ アノード層
４０ ダイオード領域
４１ アノード層
４３ アノードコンタクト層
５０ ダイオード領域
５４ カソード部第２導電型半導体層
５５ カソード層
６０ 境界領域
６１ 境界部半導体層
６２ キャリア注入抑制層
６３ 境界部コンタクト層
７０ 境界領域
７１ 境界部半導体層
７２ キャリア注入抑制層
７３ 境界部コンタクト層
７５ 境界領域
７６ 境界領域
８０ 境界領域
８２ キャリア注入抑制層
８３ 境界部コンタクト層
９０ 境界領域
９１ 境界部半導体層
１００ 半導体装置
２００ 半導体装置
３００ 半導体装置
４００ 半導体装置
５００ 半導体装置
６００ 半導体装置
６０１ 終端部ウェル層
６０２ 終端部第２導電型半導体層
７００ 半導体装置
７０１ ゲート信号受信部ウェル層
７０２ ゲート信号部第２導電型半導体層
Ｓ１ 第１主面
Ｓ２ 第２主面
Ｗ１ エミッタ層の幅
Ｗ２ キャリア注入抑制層の幅

Claims (10)

  1. 第１主面と前記第１主面に対向する第２主面との間に第１導電型のドリフト層を有する半導体基板と、
    前記半導体基板の前記第１主面側の表層に設けられた第２導電型のホール注入層および前記第２主面側の表層に設けられた第２導電型の半導体層を有するホール注入領域と、
    前記半導体基板の前記第１主面側の表層に設けられた第２導電型のアノード層、前記アノード層の前記第１主面側の表層に選択的に設けられ、前記アノード層よりも不純物濃度の高い第２導電型のアノードコンタクト層、および前記半導体基板の前記第２主面側の表層に設けられた第１導電型のカソード層を有し、前記アノード層の前記第２主面側端部と前記第１主面との間には第１導電型の半導体層が無いダイオード領域と、
    前記ダイオード領域と前記ホール注入領域との間に設けられ、前記半導体基板の前記第１主面側の表層に設けられた第２導電型の境界部半導体層、前記境界部半導体層の表層に設けられた第１導電型のキャリア注入抑制層、前記境界部半導体層の表層に設けられ、前記境界部半導体層よりも不純物濃度が高い第２導電型の境界部コンタクト層、および前記半導体基板の前記第２主面側の表層に前記ホール注入領域から張り出して設けられた前記第２導電型の半導体層を有する境界領域と、
    前記ダイオード領域と前記境界領域との間の前記半導体基板の前記第１主面側に設けられ、ゲート絶縁膜を介して前記境界部半導体層および前記ドリフト層に面しており、ゲート駆動電圧が印加されないダミーゲート電極と、
    を備え、
    前記ホール注入領域は、前記第２導電型のホール注入層が第２導電型のベース層および前記ベース層の表層に設けられたベースコンタクト層であり、前記第２導電型の半導体層が第２導電型のコレクタ層であって、
    前記ベース層の前記第１主面側の表層に選択的に設けられた第１導電型のエミッタ層と、
    前記半導体基板の前記第１主面側に設けられ、前記第１主面に沿った方向に複数並んで配置され、ゲート絶縁膜を介して前記エミッタ層、前記ベース層、前記ベースコンタクト層および前記ドリフト層に面するゲート電極と、
    を備えた絶縁ゲート型バイポーラトランジスタ領域であり、
    前記ゲート電極が複数並んで配置される方向において、前記キャリア注入抑制層は前記ゲート電極を介して前記ベースコンタクト層に隣接する、
    半導体装置。
  2. 前記第１主面から前記第２主面に向かう深さ方向における前記境界部コンタクト層の厚みは前記キャリア注入抑制層より厚みが大きい、
    請求項１に記載の半導体装置。
  3. 前記境界領域の幅は、前記絶縁ゲート型バイポーラトランジスタ領域の互いに隣接する前記ゲート電極間の間隔よりも広い
    請求項１または２に記載の半導体装置。
  4. 前記第１主面から前記第２主面に向かう深さ方向の第１導電型の不純物濃度分布は、前記エミッタ層と前記キャリア注入抑制層とで同じである、
    請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記境界部半導体層の第２導電型の不純物濃度は、前記ベース層の第２導電型の不純物濃度よりも低い、
    請求項１から４のいずれか１項に記載の半導体装置。
  6. 前記アノード層の第２導電型の不純物濃度は、前記ベース層の第２導電型の不純物濃度よりも低い、
    請求項１から５のいずれか１項に記載の半導体装置。
  7. 前記境界領域は、前記半導体基板の前記第１主面側の前記第１主面に沿った方向に前記ダミーゲート電極が複数並んで配置され、
    前記ダイオード領域は、前記半導体基板の前記第１主面側に設けられ、前記第１主面に沿った方向に複数並んで配置され、ゲート絶縁膜を介して前記アノード層および前記ドリフト層に面しており、前記ゲート駆動電圧が印加されないダミーゲート電極を有する、
    請求項１から６のいずれか１項に記載の半導体装置。
  8. 前記ダイオード領域における互いに隣接する前記ダミーゲート電極間における前記アノードコンタクト層が配置された面積の比率は、前記境界領域における互いに隣接する前記ダミーゲート電極間における前記境界部コンタクト層が配置された面積の比率よりも高い、
    請求項７に記載の半導体装置。
  9. 前記ダイオード領域は、
    前記半導体基板の前記第２主面側の表層に、前記カソード層に挟まれて設けられた第２導電型のカソード部第２導電型半導体層を更に備えた、
    請求項１から８のいずれか１項に記載の半導体装置。
  10. 前記第２主面から前記第１主面に向かう深さ方向の第２導電型の不純物濃度分布は、前記コレクタ層と前記カソード部第２導電型半導体層とで同じである、
    請求項９に記載の半導体装置。
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