JP7359053B2 - 半導体装置 - Google Patents

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Description

本開示は、半導体装置に関する。
省エネルギーの観点から家電製品、電気自動車、鉄道など幅広い分野でインバータ装置が用いられる。インバータ装置の多くは、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）と還流用のダイオードとを用いて構成される。絶縁ゲート型バイポーラトランジスタとダイオードとは、インバータ装置の内部でワイヤー等の配線で接続されている。
インバータ装置の小型化のために、絶縁ゲート型バイポーラトランジスタとダイオードとを一つの半導体基板に形成した半導体装置が提案されている（例えば、特許文献１）。
特開２００８－１０３５９０号公報
しかしながら上述したような一つの半導体基板に絶縁ゲート型バイポーラトランジスタとダイオードとを形成した半導体装置においては、絶縁ゲート型バイポーラトランジスタ領域からダイオード領域に少数キャリアであるホールが流れ込むことから、個別部品である絶縁ゲート型バイポーラトランジスタとダイオードとを並列接続して使用する場合に比べてリカバリー動作時のリカバリー電流が大きくなり、ダイオードの破壊耐量が低下するという問題がある。リカバリー動作時の破壊耐量が高いダイオード領域を有する半導体装置が求められている。
本開示は、上述のような課題を解決するためになされたもので、リカバリー動作時の破壊耐量を向上した半導体装置を提供することを目的とする。
本開示に係る半導体装置は、第１主面と第１主面に対向する第２主面との間に第１導電型のドリフト層を有する半導体基板に、絶縁ゲート型バイポーラトランジスタ領域およびダイオード領域が隣接して設けられた半導体装置であって、絶縁ゲート型バイポーラトランジスタ領域は、半導体基板の第１主面側の表層に設けられた第２導電型のベース層と、ベース層の第１主面側の表層に選択的に設けられた第１導電型のエミッタ層と、半導体基板の第１主面側に設けられ、第１主面に沿った第１方向に複数並んで配置され、ゲート絶縁膜を介してエミッタ層、ベース層およびドリフト層に面するゲート電極と、ベース層の第１主面側の表層に選択的に設けられ、第１方向で第１方向に互いに隣接するゲート電極間でベース層に挟まれた第１導電型のキャリア注入抑制層と、半導体基板の第２主面側の表層に設けられた第２導電型のコレクタ層と、を備え、ダイオード領域は、半導体基板の第１主面側の表層に設けられた第２導電型のアノード層と、半導体基板の第２主面側の表層に設けられた第１導電型のカソード層と、を備え、平面視において、互いに隣接するゲート電極間におけるキャリア注入抑制層が配置された面積の比率は、ダイオード領域に近いほど大きい。

本開示によれば、キャリア注入抑制層を絶縁ゲート型バイポーラトランジスタ領域に設けることでダイオード領域へのホールの流れ込みを抑制してリカバリー動作時の破壊耐量を向上することが可能である。
実施の形態１に係る半導体装置を示す平面図である。 実施の形態１に係る半導体装置を示す平面図である。 実施の形態１に係る半導体装置を示す断面図である。 実施の形態１に係る半導体装置を示す断面図である。 実施の形態１に係る半導体装置を示す断面図である。 実施の形態１に係る半導体装置の製造フローチャートである。 実施の形態１に係る半導体装置の製造過程を示す図である。 実施の形態１に係る半導体装置の製造過程を示す図である。 実施の形態１に係る半導体装置の製造過程を示す図である。 実施の形態１に係る半導体装置の製造過程を示す図である。 実施の形態１に係る半導体装置のダイオード動作時におけるホールの動きを模式的に示す図である。 実施の形態１に係る半導体装置のリカバリー動作時におけるホールの動きを模式的に示す図である。 実施の形態２に係る半導体装置を示す平面図である。 実施の形態２に係る半導体装置を示す平面図である。 実施の形態３に係る半導体装置を示す平面図である。 実施の形態３に係る半導体装置を示す平面図である。
以下、図面を参照しながら実施の形態について説明する。図面は模式的に示されたものであるため、サイズおよび位置の相互関係は変更し得る。以下の説明では、同じまたは対応する構成要素には同じ符号を付与し、繰り返しの説明を省略する場合がある。
また、以下の説明では、「上」、「下」、「側」などの特定の位置および方向を意味する用語が用いられる場合があるが、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられているものであり、実施される際の位置および方向を限定するものではない。
半導体の導電型については、第１導電型をｎ型、第２導電型をｐ型として説明を行う。しかし、これらを反対にして第１導電型をｐ型、第２導電型をｎ型としてもよい。ｎ＋型はｎ型よりもドナーの濃度が高く、ｎ－型はｎ型よりもドナーの濃度が低いことを意味する。同様に、ｐ＋型はｐ型よりもアクセプターの濃度が高く、ｐ－型はｐ型よりもアクセプターの濃度が低いことを意味する。
＜実施の形態１＞
図１から図５を用いて実施の形態１に係る半導体装置の構成を説明する。図１および図２は実施の形態１に係る半導体装置を示す平面図である。図２は、図１に記載のＡ部を拡大した平面図であり、半導体基板の第１主面側の構造を示す平面図である。図２において、半導体基板の第１主面より上側に設けられる電極等の記載は省略している。図３から図５は実施の形態１に係る半導体装置を示す断面図である。図３は図２に記載のＢ－Ｂ線での断面図である。図４は図２に記載のＣ－Ｃ線での断面図である。図５は図２に記載のＤ－Ｄ線での断面図である。図１から図５には説明の便宜上のために方向を示すＸＹＺ直交座標軸も示している。
図１に示すように半導体装置１００は、絶縁ゲート型バイポーラトランジスタが形成された絶縁ゲート型バイポーラトランジスタ領域１とダイオードが形成されたダイオード領域２とが一つの半導体基板に隣接して設けられている。絶縁ゲート型バイポーラトランジスタ領域１およびダイオード領域２は、半導体装置１００のＹ方向に長手方向を有するストライプ状の領域であり、絶縁ゲート型バイポーラトランジスタ領域１とダイオード領域２とが半導体装置１００のＸ方向に並んで設けられている。絶縁ゲート型バイポーラトランジスタ領域１とダイオード領域２とが半導体装置１００の活性領域であり、絶縁ゲート型バイポーラトランジスタ領域１とダイオード領域２とは、平面視で半導体装置１００の中央に配置されている。
半導体装置１００には、ゲート信号受信領域３が設けられている。ゲート信号受信領域３は、外部から電気信号を受信するための領域である。絶縁ゲート型バイポーラトランジスタ領域１は、ゲート信号受信領域３で受信した電気信号に応じて通電状態と非通電状態とを切り替える。ゲート信号受信領域３は、絶縁ゲート型バイポーラトランジスタ領域１の近傍に配置されている。ゲート信号受信領域３を絶縁ゲート型バイポーラトランジスタ領域１の近傍に配置することで、電気信号にノイズが混じることを抑制して、絶縁ゲート型バイポーラトランジスタ領域１の誤動作を防止できる。ゲート信号受信領域３には外部から電気信号を受信するための配線が接続される。配線には、例えば、ワイヤーやリード等を用いて良い。
図１において、ゲート信号受信領域３は矩形であり、絶縁ゲート型バイポーラトランジスタ領域１およびダイオード領域２に３辺が隣接して配置されているが、ゲート信号受信領域３の配置はこれに限らない。ゲート信号受信領域３は活性領域である絶縁ゲート型バイポーラトランジスタ領域１およびダイオード領域２の近傍に配置されていれば良く、４辺全てが絶縁ゲート型バイポーラトランジスタ領域１およびダイオード領域２に隣接するように活性領域の中央に配置しても良いし、４辺の内で２辺だけが隣接するように活性領域のコーナーに配置しても良い。また、ゲート信号受信領域３の配置はこれに限らず平面視にて活性領域を囲む終端領域４に囲まれる領域に配置されていれば良い。
平面視において終端領域４が絶縁ゲート型バイポーラトランジスタ領域１、ダイオード領域２およびゲート信号受信領域３を囲って設けられている。終端領域４には、半導体装置１００の耐圧を保持するために、例えば、ＦＬＲ（Field Limiting Ring）やＲＥＳＵＲＦ（REduced SURface Field）などの耐圧保持構造が設けられている。
図２に示すように、絶縁ゲート型バイポーラトランジスタ領域１の表面側には複数のトレンチ５ａが設けられ、絶縁ゲート型バイポーラトランジスタ領域１とダイオード領域２との境界には一つのトレンチ５ｃが設けられ、ダイオード領域２の表面側には複数のトレンチ５ｂが設けられている。トレンチ５ａ、５ｂ、５ｃはエッチング技術等で半導体基板の第１主面側に形成された溝である。トレンチ５ａ、５ｂ、５ｃは第１方向であるＸ方向に複数並んで配置され第１方向と直交した第２方向であるＹ方向に長手方向を有する。トレンチ５ａの側壁にはゲート絶縁膜６ａが設けられている。トレンチ５ｂおよびトレンチ５ｃの側壁にはゲート絶縁膜６ｂが設けられている。トレンチ５ａのゲート絶縁膜６ａより内側には導電性のゲート電極７ａが設けられており、トレンチ５ｂおよびトレンチ５ｃのゲート絶縁膜６ｂより内側には導電性のゲート電極７ｂが設けられている。ゲート電極７ａおよびゲート電極７ｂはＹ方向に長手方向を有し、Ｘ方向に複数並んで設けられている。
絶縁ゲート型バイポーラトランジスタ領域１において隣接するトレンチ５ａ間の半導体基板の表層および隣接するトレンチ５ａとトレンチ５ｃとの間の半導体基板の表層には、ドナーの濃度がドリフト層（図２には図示せず）のドナーの濃度より高いｎ型のエミッタ層８、ドナーの濃度がドリフト層のドナーの濃度より高いｎ型のキャリア注入抑制層１０、およびｐ型のベース層９が設けられている。エミッタ層８はＸ方向でゲート絶縁膜６ａに接している。一方で、キャリア注入抑制層１０は、Ｘ方向で互いに隣接するゲート電極７ａの間および互いに隣接するゲート電極７ａとゲート電極７ｂの間においてベース層９に挟まれており、ゲート絶縁膜６ａに接していない。エミッタ層８はＸ方向に長手方向を有し、Ｙ方向に短手方向を有する。キャリア注入抑制層１０はＹ方向に長手方向を有し、Ｘ方向に短手方向を有する。また、キャリア注入抑制層１０はＹ方向においてエミッタ層８に挟まれて配置されている。
平面視においてキャリア注入抑制層１０の短手方向の幅、つまりＸ方向におけるキャリア注入抑制層１０の幅Ｗ２は、エミッタ層８の短手方向の幅、つまりＹ方向におけるエミッタ層８の幅Ｗ１以下の幅であることが望ましい。キャリア注入抑制層１０を設けることで、絶縁ゲートバイポーラトランジスタ領域１が通電状態から非通電状態になった際に、キャリア注入抑制層１０の直下でラッチアップが発生して電流遮断能力を低下させる懸念があるが、キャリア注入抑制層１０とエミッタ層８との夫々の短手方向の幅を上述の関係を満たす幅とした場合には、キャリア注入抑制層１０の直下でのラッチアップの発生リスクをエミッタ層８の直下でのラッチアップの発生リスク以下に抑制することができる。
エミッタ層８の直下でのラッチアップの発生リスクの検討は従来よりなされている。キャリア注入抑制層１０の直下でのラッチアップの発生リスクをエミッタ層８の直下でのラッチアップの発生リスク以下にすることで、一般的な縦型構造である絶縁型ゲート型バイポーラトランジスタよりラッチアップ耐量が下がることを抑制できる。しかしながら、電流遮断能力が充分に高く保てる場合には、キャリア注入抑制層１０とエミッタ層８との夫々の短手方向の幅は、必ずしも上述の関係を満たす必要はない。
ダイオード領域２において隣接するトレンチ５ｃとトレンチ５ｂとの間の半導体基板の表層および隣接するトレンチ５ｂ間の半導体基板の表層には、ｐ型のアノード層１１が設けられている。
図３に示すように、絶縁ゲート型バイポーラトランジスタ領域１およびダイオード領域２は共通の半導体基板に設けられている。半導体基板は例えばシリコンを材料とした基板である。半導体基板はＺ方向プラス側に第１主面Ｓ１を有し、第１主面Ｓ１よりもＺ方向マイナス側に第１主面に対向する第２主面Ｓ２を有する。Ｘ方向およびＹ方向は第１主面Ｓ１に沿った方向であり、Ｚ方向は第１主面Ｓ１に直交した方向である。半導体基板は第１主面Ｓ１と第２主面Ｓ２との間にドリフト層１２を有する。ドリフト層１２は絶縁ゲート型バイポーラトランジスタ領域１とダイオード領域２との双方に跨って設けられている。ドリフト層１２は、ドナーとして例えばヒ素またはリン等を有する半導体層であり、ドナーの濃度は１．０Ｅ＋１２／ｃｍ３～１．０Ｅ＋１６／ｃｍ３である。
絶縁ゲート型バイポーラトランジスタ領域１は、半導体基板の第１主面Ｓ１側にベース層９が設けられている。ベース層９の表層に、エミッタ層８が設けられている。エミッタ層８は、ドナーとして例えばヒ素またはリン等を有する半導体層であり、ドナーの濃度は１．０Ｅ＋１７／ｃｍ３～１．０Ｅ＋２０／ｃｍ３である。ベース層９は、アクセプターとして例えばボロンまたはアルミ等を有する半導体層であり、アクセプターの濃度は１．０Ｅ＋１５／ｃｍ３～１．０Ｅ＋１８／ｃｍ３である。
絶縁ゲート型バイポーラトランジスタ領域１の第１主面Ｓ１側には、トレンチ５ａがエミッタ層８およびベース層９を貫通してドリフト層１２に達して設けられている。ゲート電極７ａはゲート絶縁膜６ａを介してエミッタ層８、ベース層９およびドリフト層１２と面している。ゲート電極７ａのＺ方向プラス側には層間絶縁膜１７を介して第１電極１８が設けられている。ゲート電極７ａは層間絶縁膜１７によって第１電極１８と電気的に絶縁されている。ゲート電極７ａは、図２に示したゲート信号受信領域３と電気的に接続されており、ゲート信号受信領域３を介して電気信号を受信して、電気信号によって電圧が上下するように制御される。ゲート電極７ａは、いわゆるアクティブゲート電極などとも称される電極である。
ゲート電極７ａに正の電圧が印加された場合には、ベース層９のゲート絶縁膜６ａと接する位置にはｎ型のチャネル（図示せず）が形成される。エミッタ層８はゲート絶縁膜６ａに接していることから、ｎ型のチャネルによって、エミッタ層８とドリフト層１２とが接続され、絶縁ゲート型バイポーラトランジスタ領域１は、通電状態に切替えられる。ゲート電極７ａに正の電圧が印加されていない場合には、ベース層９にｎ型のチャネルが形成されないため、絶縁ゲート型バイポーラトランジスタ領域１は、非通電状態に切替えられる。ゲート電極７ａとゲート信号受信領域３との電気的な接続は、別の断面において例えば第１主面Ｓ１側にアルミ等の配線（図示せず）を設けて接続されている。
第１電極１８は例えばアルミまたはアルミ合金にて構成されている。第１電極１８は、エミッタ層８のＺ方向プラス側に設けられており、エミッタ層８と電気的に接続している。アルミおよびアルミ合金は、ｐ型の半導体層と接触抵抗が低く、ｎ型半導体層と接触抵抗が高い金属である。その為、第１電極１８をアルミまたはアルミ合金にて構成する場合はｎ型であるエミッタ層８に直接第１電極１８を接続せずに、ｎ型半導体層と接触抵抗が低いチタンをエミッタ層８に接触させチタンを介してエミッタ層８と第１電極１８とを電気的に接続しても良い。
絶縁ゲート型バイポーラトランジスタ領域１は、半導体基板の第２主面Ｓ２側にアクセプターの濃度がベース層９のアクセプターの濃度より高いｐ型のコレクタ層１３が設けられている。コレクタ層１３は、アクセプターとして例えばボロンまたはアルミ等を有する半導体層であり、アクセプターの濃度は１．０Ｅ＋１６／ｃｍ３～１．０Ｅ＋２０／ｃｍ３である。コレクタ層１３のＺ方向マイナス側には第２電極１９が設けられ、コレクタ層１３と第２電極１９とが電気的に接続されている。
ダイオード領域２は、半導体基板の第１主面Ｓ１側にアノード層１１が設けられている。アノード層１１は、アクセプターとして例えばボロンまたはアルミ等を有する半導体層であり、アクセプターの濃度は１．０Ｅ＋１５／ｃｍ３～１．０Ｅ＋１８／ｃｍ３である。
ダイオード領域２の第１主面Ｓ１側には、トレンチ５ｂが設けられている。トレンチ５ｂはアノード層１１を貫通してドリフト層１２に達して設けられている。ゲート電極７ｂはゲート絶縁膜６ｂを介してアノード層１１およびドリフト層１２と面している。ゲート電極７ｂのＺ方向プラス側には、第１電極１８が設けられている。ゲート電極７ｂと第１電極１８とが電気的に接続されている。ゲート電極７ｂは、ゲート電極７ａと異なりゲート信号受信領域３によって電圧が上下しない。第１電極１８は、アノード層１１のＺ方向プラス側に設けられており、アノード層１１と電気的に接続している。ゲート電極７ｂは、いわゆるダミーゲート電極などとも称される電極である。
ダイオード領域２は、半導体基板の第２主面Ｓ２側にドナーの濃度がドリフト層１２のドナーの濃度より高いｎ型のカソード層１５が設けられている。カソード層１５は、ドナーとして例えばヒ素またはリン等を有する半導体層であり、ドナーの濃度は１．０Ｅ＋１６／ｃｍ３～１．０Ｅ＋２０／ｃｍ３である。カソード層１５のＺ方向マイナス側には第２電極１９が設けられている。第２電極１９はカソード層１５と電気的に接続されている。
絶縁ゲート型バイポーラトランジスタ領域１とダイオード領域２との境界の第１主面Ｓ１側には、トレンチ５ｃが設けられている。トレンチ５ｃはエミッタ層８、アノード層１１およびベース層９を貫通してドリフト層１２に達して設けられている。ゲート電極７ｂはゲート絶縁膜６ｂを介してエミッタ層８、ベース層９およびドリフト層１２と面している。ゲート電極７ｂのＺ方向プラス側には、第１電極１８が設けられ、ゲート電極７ｂと第１電極１８とが電気的に接続されている。
図４に示すように、絶縁ゲート型バイポーラトランジスタ領域１は、ベース層９の表層にキャリア注入抑制層１０が設けられている。キャリア注入抑制層１０は、ドナーとして例えばヒ素またはリン等を有する半導体層であり、ドナーの濃度は１．０Ｅ＋１７／ｃｍ３～１．０Ｅ＋２０／ｃｍ３である。
キャリア注入抑制層１０は、Ｘ方向においてベース層９に挟まれて配置されており、ゲート絶縁膜６ａと接していない。その為、仮にゲート電極７ａに正の電圧が印加された場合においても、ｎ型のチャネルによって、キャリア注入抑制層１０とドリフト層１２とは接続されない。つまり、キャリア注入抑制層１０はゲート絶縁型バイポーラトランジスタ領域１の通電状態と非通電状態との切替えに関与しない半導体層である。
図５に示すように、エミッタ層８およびキャリア注入抑制層１０はベース層９の表層に夫々が選択的に設けられている。
次に、実施の形態１に係る半導体装置の製造方法について説明する。図６は、実施の形態１に係る半導体装置の製造フローチャートである。製造フローチャートの順序に合わせて製造方法を説明する。以降の製造方法の説明においては活性領域の製造方法を記載しており、任意な構造にて形成される終端領域４およびゲート信号受信領域３などの製造方法は省略している。
図６に示すように、実施の形態１に係る半導体装置は、第１主面側半導体層形成工程（Ｓ１００）と、ゲート電極形成工程（Ｓ２００）と、第１電極形成工程（Ｓ３００）と第２主面側半導体層形成工程（Ｓ４００）と、第２電極形成工程（Ｓ５００）とを経て製造される。第１主面側半導体層形成工程（Ｓ１００）は、半導体基板準備工程、第１主面側ｐ型半導体層形成工程、第１主面側ｎ型半導体層形成工程に分けられる。ゲート電極形成工程（Ｓ２００）は、トレンチ形成工程、ゲート電極堆積工程、層間絶縁膜堆積工程に分けられる。第２主面側半導体層形成工程（Ｓ４００）は、第２主面側ｐ型半導体層形成工程および第２主面側ｎ型半導体層形成工程に分けられる。
図７から図１０は実施の形態１に係る半導体装置の製造過程を示す図である。図７から図１０は図２に記載のＣ－Ｃ線での断面における製造過程を示す図である。
図７は、第１主面側半導体層形成工程の製造過程を示す図である。図７（ａ）は半導体基板準備工程が完了した状態を示す図である。半導体基板準備工程は、ドナーの濃度の低いｎ型の半導体基板を準備する工程である。ドリフト層１２のドナーの濃度は、半導体基板のドナーの濃度そのものとなるため、ドリフト層１２のドナーの濃度に合わせて半導体基板を準備する。半導体基板準備工程が完了した時点においては、絶縁ゲート型バイポーラトランジスタ領域１とダイオード領域２とはドリフト層１２のみを有する。
図７（ｂ）は第１主面側ｐ型半導体層形成工程の製造過程を示す図である。第１主面側ｐ型半導体層形成工程は、ベース層９およびアノード層１１を形成する工程である。ベース層９は、絶縁ゲート型バイポーラトランジスタ領域１に第１主面Ｓ１側からアクセプターＡ１を注入して形成する。アノード層１１は、ダイオード領域２に第１主面Ｓ１側からアクセプターＡ２を注入して形成する。アクセプターＡ１およびアクセプターＡ２としては、例えばボロンまたはアルミ等が用いられる。アクセプターＡ１とアクセプターＡ２とは同一とすることが可能であり、アクセプターＡ１とアクセプターＡ２とを同一とした場合には、アクセプターの切替えが不要になる。
アクセプターＡ１とアクセプターＡ２とを同一として、更に、アクセプターＡ１とアクセプターＡ２とを同じ注入量とした場合にはアクセプターＡ１とアクセプターＡ２とを同時に注入することが可能である。注入したアクセプターＡ１およびアクセプターＡ２は加熱により拡散されてベース層９およびアノード層１１が形成される。アクセプターＡ１およびアクセプターＡ２の加熱は同時に行われても良い。
図７（ｃ）は第１主面側ｎ型半導体層形成工程の製造過程を示す図である。第１主面側ｎ型半導体層形成工程は、キャリア注入抑制層１０を形成する工程である。キャリア注入抑制層１０は、絶縁ゲート型バイポーラトランジスタ領域１に第１主面Ｓ１側よりドナーＤ１を注入して形成する。ドナーＤ１としては、ヒ素またはリン等が用いられる。
キャリア注入抑制層１０は、ベース層９の表層に選択的にドナーＤ１を注入して形成される。キャリア注入抑制層１０を選択的に形成するためには、第１主面側ドナー注入用マスクＭ１を用いてドナーＤ１の注入を選択的に行えば良い。第１主面側ドナー注入用マスクＭ１は、例えば第１主面Ｓ１上にレジストを塗布して形成されたドナーの透過を防止するレジストマスクである。第１主面側ドナー注入用マスクＭ１は、ドナーＤ１を注入しない箇所に設けられ、ドナーＤ１を注入した後に除去される。注入したドナーＤ１は加熱により拡散されてキャリア注入抑制層１０が形成される。
第１主面側半導体層形成工程では、図７に示す断面とは別の断面において、図５に示すエミッタ層８が形成される。エミッタ層８はキャリア注入抑制層１０と同様に、ベース層９の表層に選択的にドナーを注入して形成される。エミッタ層８の形成に用いるドナーとキャリア注入抑制層１０の形成に用いるドナーＤ１とを同じとして更にドナーの濃度を同じとする場合には、一つの第１主面側ドナー注入用マスクを用いてエミッタ層８およびキャリア注入抑制層１０のドナーを同時に注入すれば良く、製造プロセスが簡略化できる。
エミッタ層８とキャリア注入抑制層１０とで異なるドナーを用いる場合や異なるドナーの濃度としたい場合には、エミッタ層８のドナーの注入とキャリア注入抑制層１０のドナーＤ１の注入を別々で行えば良く、その場合は、第１主面側ドナー注入用マスクを２度形成して、夫々の半導体層に対応する箇所に選択的にドナーを注入すればよい。
図８は、ゲート電極形成工程の製造過程を示す図である。
図８（ａ）はトレンチ形成工程の製造過程を示す図である。トレンチ形成工程は、第１主面Ｓ１側にエッチングによりトレンチ５ａ、５ｂ、５ｃを形成する工程である。トレンチ５ａ、５ｂ、５ｃを形成しない箇所にはエッチングする前に予めトレンチ用マスクＭ２を形成する。トレンチ用マスクＭ２は、例えば第１主面Ｓ１上に加熱により形成された酸化膜によるマスクであり、トレンチを形成した後に除去される。
図８（ｂ）はゲート電極堆積工程の製造過程を示す図である。ゲート電極堆積工程は、トレンチ５ａにゲート電極７ａを堆積してトレンチ５ｂおよびトレンチ５ｃにゲート電極７ｂを堆積する工程である。まず、加熱によりトレンチ５ａ、５ｂ、５ｃの側壁を含む半導体基板の表面に酸化膜を形成する。酸化膜を形成した後に第１主面Ｓ１側からゲート電極７ａおよびゲート電極７ｂを堆積する。ゲート電極７ａおよびゲート電極７ｂは同一の導電材料を堆積して構成される。ゲート電極７ａおよびゲート電極７ｂは、例えばポリシリコンを堆積して構成される。ポリシリコンを、第１主面Ｓ１上の全面に堆積した後、エッチングにより不要なポリシリコンを除去する。トレンチ５ａの内部に残されたポリシリコンがゲート電極７ａとなり、トレンチ５ｂおよびトレンチ５ｃの内部に残されたポリシリコンがゲート電極７ｂとなる。また、不要な酸化膜は除去されトレンチ５ａの内部に残された酸化膜がゲート絶縁膜６ａとなり、トレンチ５ｂおよびトレンチ５ｃの内部に残された酸化膜がゲート絶縁膜６ｂとなる。
図８（ｃ）は層間絶縁膜堆積工程が完了した状態を示す図である。層間絶縁膜形成工程は、ゲート電極７ａの上に絶縁物である層間絶縁膜１７を形成する工程である。層間絶縁膜１７は例えばＣＶＤ（Chemical Vapor Deposition）法によって形成された酸化膜である。ゲート電極７ａ以外の第１主面Ｓ１上に形成された酸化膜は、例えばエッチングによって除去をする。
図９は、第１電極形成工程が完了した状態を示す図である。第１電極形成工程は、第１電極１８を形成する工程である。第１電極１８は例えば第１主面Ｓ１側から金属をスパッタリングして形成される。金属には、例えばアルミが用いられる。スパッタリングにより、層間絶縁膜１７および第１主面Ｓ１を覆う第１電極１８が形成される。
図１０は、第２主面側半導体層形成工程の製造過程を示す図である。
図１０（ａ）は第２主面側ｐ型半導体層形成工程の製造過程を示す図である。第２主面側ｐ型半導体層形成工程は、コレクタ層１３を形成する工程である。コレクタ層１３は、第２主面Ｓ２側よりアクセプターＡ３を注入して形成される。アクセプターＡ３としては、例えばボロンまたはアルミ等が用いられる。コレクタ層１３のアクセプターＡ３はベース層９のアクセプターＡ１およびアノード層１１のアクセプターＡ２のいずれか一方または双方と同一とすることが可能であり、アクセプターを同一とした場合には、アクセプターの切替え作業を減らすことが可能である。アクセプターＡ３を注入しないダイオード領域２の第２主面Ｓ２上には第２主面側アクセプター注入用マスクＭ３を用いて良い。第２主面側アクセプター注入用マスクＭ３は、例えば第２主面Ｓ２上にレジストを塗布して形成され、アクセプターＡ３を注入した後に除去される。注入したアクセプターＡ３は加熱により拡散されてコレクタ層１３が形成される。
図１０（ｂ）は第２主面側ｎ型半導体層形成工程の製造過程を示す図である。第２主面側ｎ型半導体層形成工程は、カソード層１５を形成する工程である。カソード層１５は、第２主面Ｓ２側よりドナーＤ２を注入して形成される。ドナーＤ２としては、例えばヒ素またはリン等が用いられる。カソード層１５のドナーＤ２はエミッタ層８のドナーおよびキャリア注入抑制層１０のドナーのいずれか一方または双方と同一とすることが可能であり、ドナーを同一とした場合には、ドナーの切替え作業を減らすことが可能である。
ドナーＤ２を注入しない絶縁ゲート型バイポーラトランジスタ領域１の第２主面Ｓ２上には第２主面側ドナー注入用マスクＭ４を用いて良い。第２主面側ドナー注入用マスクＭ４は、例えば第２主面Ｓ２上にレジストを塗布して形成され、ドナーＤ２を注入した後に除去される。注入したドナーＤ２は加熱により拡散されてカソード層１５が形成される。コレクタ層１３を形成した後にカソード層１５を形成したが、形成順番はこれに限らない。例えばカソード層１５を形成した後にコレクタ層１３を形成しても良い。また、アクセプターＡ３およびドナーＤ２は同時に加熱して拡散しても良い。
第２電極形成工程（図示せず）は、第２電極１９を形成する工程である。第２電極１９は例えば第２主面Ｓ２側から金属をスパッタリングして形成される。金属には、例えばアルミが用いられる。スパッタリングにより、第２主面Ｓ２を覆う第２電極１９が形成される。以上の工程を経て、図１に示す半導体装置１００が得られる。
実施の形態１に係る半導体装置のダイオード動作について説明する。図１１は実施の形態１に係る半導体装置のダイオード動作時におけるホールの動きを模式的に示す図である。図１１は図２におけるＣ－Ｃ線での断面図におけるダイオード動作時のホールの動きを模式的に示す図である。ダイオード動作時には、第１電極１８には第２電極１９と比較して正の電圧が印加される。正の電圧が印加されることでアノード層１１およびベース層９からドリフト層１２にホールｈが注入され、注入されたホールｈはカソード層１５に向かって移動する。絶縁ゲート型バイポーラトランジスタ領域１との境界付近のダイオード領域２は、アノード層１１からのホールｈに加えて、絶縁ゲート型バイポーラ領域１からもホールｈが流入することにより、絶縁ゲート型バイポーラトランジスタ領域１と離れたダイオード領域２と比較してホールｈの密度が高い状態である。ダイオード動作時には、第１電極１８から第２電極１９に向かう方向に環流電流が流れる。
実施の形態１に係る半導体装置のリカバリー動作について説明する。図１２は実施の形態１に係る半導体装置のリカバリー動作時におけるホールの動きを模式的に示す図である。図１２は図２におけるＣ－Ｃ線での断面図におけるリカバリー動作時のホールの動きを模式的に示す図である。リカバリー動作時には、第１電極１８には第２電極１９と比較して負の電圧が印加される。ダイオード動作時にカソード層１５に向かい移動していたホールｈは、移動方向をアノード層１１に向かう方向に変えて移動する。リカバリー動作時には、ホールｈはアノード層１１および第１電極１８を介して半導体装置外部に流出する。
ダイオード動作時にホールｈの密度が高い絶縁ゲート型バイポーラトランジスタ領域１との境界付近のダイオード領域２のアノード層１１には、絶縁ゲート型バイポーラトランジスタ領域１と離れたダイオード領域２のアノード層１１と比較してより多くのホールｈが通過する。また、絶縁ゲート型バイポーラトランジスタ領域１に存在するホールｈの一部は、ベース層９および第１電極１８を介して半導体装置外部に流出する。リカバリー動作時には、第２電極１９から第１電極１８に向かう方向にリカバリー電流が流れる。
図１１を用いて、実施の形態１に係る半導体装置のホール注入抑制の効果を説明する。
実施の形態１に係る半導体装置は、絶縁ゲート型バイポーラトランジスタ領域１からダイオード領域２に流入するホールｈを抑制する。図１１に示すように、ダイオード動作時にはｐ型のベース層９からダイオード領域２のドリフト層１２にホールｈが注入される。一方で、ｎ型のキャリア注入抑制層１０からはダイオード領域２のドリフト層１２にはホールｈが注入されない。その為、キャリア注入抑制層１０を設けることで、キャリア注入抑制層１０を設けない場合と比較して、ダイオード動作時における絶縁ゲート型バイポーラトランジスタ領域１からダイオード領域２へのホールｈの注入を抑制することができる。
したがって、ベース層９の表層に選択的にキャリア注入抑制層１０を設けることで、リカバリー電流を抑制してリカバリー動作時の破壊耐量を向上させることが可能である。
また、実施の形態１に係る半導体装置においては、図２に示すように、Ｘ方向におけるキャリア注入抑制層１０の幅Ｗ２はＹ方向におけるエミッタ層８の幅Ｗ１より狭い。キャリア注入抑制層１０の幅Ｗ２をこのような幅とすることで、キャリア注入抑制層１０とベース層９との界面で発生する電圧降下をエミッタ層８とベース層９との界面で発生する電圧降下以下とすることが可能であり、キャリア注入抑制層１０とベース層９との間の接合部でのラッチアップの耐量をエミッタ層８とベース層９との間の接合部でのラッチアップの耐量より高くできる。
実施の形態１においては全てのトレンチ５ａにゲート電極７ａを配置した構造を示したが、通電時における絶縁ゲート型バイポーラトランジスタ領域１の単位面積あたりの発熱量が大きい場合は、絶縁ゲート型バイポーラトランジスタ領域１の全てのトレンチ５ａにゲート電極７ａを配置する必要はなく、絶縁ゲート型バイポーラトランジスタ領域１に配置される複数のトレンチの内でいくつかのトレンチには第１電極１８に電気的に接続されたゲート電極７ｂを配置した、いわゆる間引き構造などと称される構造としても構わない。
また、絶縁ゲート型バイポーラトランジスタ領域１とダイオード領域２との境界に位置するトレンチ５ｃにゲート電極７ｂを配置した構造を示したが、トレンチ５ｃにゲート信号受信領域３に電気的に接続されたゲート電極７ａを備えた構造としても良い。
＜実施の形態２＞
図１３および図１４を用いて実施の形態２に係る半導体装置の構成を説明する。図１３および図１４は実施の形態２に係る半導体装置を示す平面図である。図１４は、図１３に記載のＥ部を拡大した図であり、半導体基板の第１主面側の構造を示す平面図である。図１４において、半導体基板の第１主面より上側に設けられる電極等の記載は省略している。図１３および図１４には説明の便宜上のために方向を示すＸＹＺ直交座標軸も示している。なお、実施の形態２において、実施の形態１で説明したものと同一の構成要素については同一符号を付して説明は省略する。
図１３に示すように、実施の形態２に係る半導体装置２００は、絶縁ゲート型バイポーラトランジスタ領域２０とダイオード領域２とが半導体装置２００のＸ方向に繰り返し設けられている。
図１４に示すように、実施の形態２に係る半導体装置は、平面視において、互いに隣接するゲート電極７ａ間もしくは互いに隣接するゲート電極７ａとゲート電極７ｂとの間におけるキャリア注入抑制層２１が配置された面積の比率が、ダイオード領域２に近いほど大きい構造である。
図１４において、複数配置されているキャリア注入抑制層２１の夫々の面積は全て同じである。平面視において、絶縁ゲート型バイポーラトランジスタ領域１の互いに隣接するゲート電極７ａ間、もしくはゲート電極７ａとゲート電極７ｂとの間におけるキャリア注入抑制層２１が配置された面積の比率を比べた場合に、ダイオード領域２に最も近いゲート電極であるゲート電極７ｂと隣接したゲート電極７ａとの間におけるキャリア注入抑制層２１の面積の比率は、互いに隣接するゲート電極７ａ間におけるキャリア注入抑制層２１の面積の２倍である。
一般的に、リカバリー動作時に絶縁ゲート型バイポーラトランジスタ領域からダイオード領域に流入するホールは、ダイオード領域に近いほど多くなる。
実施の形態２に係る半導体装置においては、互いに隣接するゲート電極７ａ間、もしくはゲート電極７ａとゲート電極７ｂとの間におけるキャリア注入抑制層２１が配置された面積の比率をダイオード領域２に近いほどに大きくすることで、より効率的に絶縁ゲート型バイポーラトランジスタ領域２０からダイオード領域２へのホールの流入を抑制することが可能であり、リカバリー動作時における破壊耐量を向上することが可能である。一方で、ダイオード領域２から遠い絶縁ゲート型バイポーラトランジスタ領域２０においては、非通電時に移行した際のキャリア注入抑制層２１直下におけるラッチアップの発生リスクを抑制することが可能である。
また、キャリア注入抑制層２１はベース層９に挟まれており、ゲート絶縁膜６ａと接していない。キャリア注入抑制層２１はゲート絶縁型バイポーラトランジスタ領域２０の通電状態と非通電状態との切替えに関与しない半導体層である。そのため、互いに隣接するゲート電極７ａもしくはゲート電極７ｂの間におけるキャリア注入抑制層２１が配置された面積の比率をダイオード領域２に近いほど大きい構造とした場合においてもゲート絶縁型バイポーラトランジスタ領域２０における電流のアンバランスは抑制される。
実施の形態２においては、複数配置されているキャリア注入抑制層２１の夫々の面積を全て同じとして隣接するゲート電極７ａ間、もしくはゲート電極７ａとゲート電極７ｂとの間におけるキャリア注入抑制層２１が配置される数をダイオード領域２に近いほどに増やして互いに隣接するゲート電極７ａ間、もしくはゲート電極７ａとゲート電極７ｂとの間におけるキャリア注入抑制層２１が配置された面積の比率をダイオード領域２に近いほどに大きくした例を示した。しかしながら、隣接するゲート電極７ａ間、もしくはゲート電極７ａとゲート電極７ｂとの間におけるキャリア注入抑制層２１が配置される数を同じとして、ダイオード領域２に近いほどにキャリア注入抑制層２１の面積を大きくすることで、互いに隣接するゲート電極７ａ間、もしくはゲート電極７ａとゲート電極７ｂとの間におけるキャリア注入抑制層２１が配置された面積の比率をダイオード領域２に近いほどに大きくしても構わない。
＜実施の形態３＞
図１５および図１６を用いて実施の形態３に係る半導体装置の構成を説明する。図１５および図１６は実施の形態３に係る半導体装置を示す平面図である。図１６は、図１５に記載のＦ部を拡大した図であり、半導体基板の第１主面側の構造を示す平面図である。図１６において、半導体基板の第１主面より上側に設けられる電極等の記載は省略している。図１５および図１６には説明の便宜上のために方向を示すＸＹＺ直交座標軸も示している。なお、実施の形態３において、実施の形態１および２で説明したものと同一の構成要素については同一符号を付して説明は省略する。
図１５に示すように、実施の形態３に係る半導体装置３００は、絶縁ゲート型バイポーラトランジスタ領域３０とダイオード領域２とが半導体装置３００のＸ方向に繰り返し設けられている。
図１６に示すように、実施の形態３に係る半導体装置３００は、絶縁ゲート型バイポーラトランジスタ領域３０を有し、絶縁ゲート型バイポーラトランジスタ領域３０は、互いに隣接するゲート電極７ａもしくはゲート電極７ｂの間にキャリア注入抑制層３１が設けられた第１の領域３０ａと、互いに隣接するゲート電極７ａもしくはゲート電極７ｂにキャリア注入抑制層３１が設けられていない第２の領域３０ｂとを有する。第１の領域３０ａは、第２の領域３０ｂよりもダイオード領域２に近い位置に配置されている。
実施の形態３に係る半導体装置においては、キャリア注入抑制層３１が設けられた第１の領域３０ａを注入抑制層３１が設けられていない第２の領域３０ｂよりもダイオード領域２の近くに配置することで、効率的に絶縁ゲート型バイポーラトランジスタ領域３０からダイオード領域２へのホールの流入を抑制することが可能であり、リカバリー動作時における破壊耐量を向上することが可能である。一方で、第１の領域３０ａよりもダイオード領域２から遠い絶縁ゲート型バイポーラトランジスタ領域３０には、第２の領域３０ｂが配置されており、第２の領域３０ｂにはキャリア注入抑制層３１が設けられていないことから、絶縁ゲート型バイポーラトランジスタ領域３０が非通電状態に移行した際のラッチアップの発生リスクを抑制することが可能である。
また、キャリア注入抑制層３１はＹ方向においてエミッタ層８と接している。このような構造とすることで、キャリア注入抑制層３１の面積を大きくしてダイオード領域２へ流入するホールを抑制してリカバリー動作時の破壊耐量を向上することが可能である。
実施の形態１から３において、ベース層が単層である構造を示したが、これに限らずベース層は同じ導電型で構成された２層構造であっても良い。例えば、ベース層と第１電極との接触部の接触抵抗が大きい場合は、ベース層の第１主面側にアクセプターの濃度が高い高濃度ベース層を有し、高濃度ベース層よりも第２主面側に高濃度ベース層よりもアクセプターの濃度が低い低濃度ベース層を有する２層構造とすることで、ベース層と第１電極との接触部の接触抵抗を下げることが可能である。同様に、アノード層と第１電極との接触部の接触抵抗が大きい場合は、アノード層の第１主面側にアクセプターの濃度が高い高濃度アノード層を設け、アノード層の第２主面側に高濃度アノード層よりもアクセプターの濃度が低い低濃度アノード層を有する２層とすることで、アノード層と第１電極との接触部の接触抵抗を下げることが可能である。
本開示のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものである。その要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことができる。また各実施の形態は組み合わせすることが可能である。
１ 絶縁ゲート型バイポーラトランジスタ領域
２ ダイオード領域
６ａ ゲート絶縁膜
７ａ ゲート電極
８ エミッタ層
９ ベース層
１０ キャリア注入抑制層
１１ アノード層
１２ ドリフト層
１３ コレクタ層
１５ カソード層
２０ 絶縁ゲート型バイポーラトランジスタ領域
２１ キャリア注入抑制層
３０ 絶縁ゲート型バイポーラトランジスタ領域
３０ａ 第１の領域
３０ｂ 第２の領域
３１ キャリア注入抑制層
１００ 半導体装置
２００ 半導体装置
３００ 半導体装置
Ｓ１ 第１主面
Ｓ２ 第２主面
Ｗ１ エミッタ層の幅
Ｗ２ キャリア注入抑制層の幅

Claims (8)

  1. 第１主面と前記第１主面に対向する第２主面との間に第１導電型のドリフト層を有する半導体基板に、絶縁ゲート型バイポーラトランジスタ領域およびダイオード領域が隣接して設けられた半導体装置であって、
    前記絶縁ゲート型バイポーラトランジスタ領域は、
    前記半導体基板の前記第１主面側の表層に設けられた第２導電型のベース層と、
    前記ベース層の前記第１主面側の表層に選択的に設けられた第１導電型のエミッタ層と、
    前記半導体基板の前記第１主面側に設けられ、前記第１主面に沿った第１方向に複数並んで配置され、ゲート絶縁膜を介して前記エミッタ層、前記ベース層および前記ドリフト層に面するゲート電極と、
    前記ベース層の前記第１主面側の表層に選択的に設けられ、前記第１方向で前記第１方向に互いに隣接する前記ゲート電極間で前記ベース層に挟まれた第１導電型のキャリア注入抑制層と、
    前記半導体基板の前記第２主面側の表層に設けられた第２導電型のコレクタ層と、を備え、
    前記ダイオード領域は、
    前記半導体基板の前記第１主面側の表層に設けられた第２導電型のアノード層と、
    前記半導体基板の前記第２主面側の表層に設けられた第１導電型のカソード層と、を備え、
    平面視において、互いに隣接する前記ゲート電極間における前記キャリア注入抑制層が配置された面積の比率は、前記ダイオード領域に近いほど大きい、
    半導体装置。
  2. 前記キャリア注入抑制層は、前記第１方向と直交し前記第１主面に沿った第２方向で前記エミッタ層に挟まれて配置されている、
    請求項１に記載の半導体装置。
  3. 前記第２方向において前記エミッタ層と前記キャリア注入抑制層とが接している、
    請求項２に記載の半導体装置。
  4. 平面視において前記キャリア注入抑制層および前記エミッタ層のそれぞれは長手方向と前記長手方向と直交する方向に短手方向とを有し、
    前記キャリア注入抑制層の短手方向の幅は前記エミッタ層の短手方向の幅よりも狭い、
    請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記絶縁ゲート型バイポーラトランジスタ領域は、互いに隣接する前記ゲート電極間に前記キャリア注入抑制層が設けられた第１の領域と、互いに隣接する前記ゲート電極間に前記キャリア注入抑制層が設けられていない第２の領域と、を有し、
    前記第１の領域は、前記第２の領域より前記ダイオード領域に近い、
    請求項１から４のいずれか１項に記載の半導体装置。
  6. 前記エミッタ層と前記キャリア注入抑制層とは同一の第１導電型の不純物を有する、
    請求項１から５のいずれか１項に記載の半導体装置。
  7. 前記ベース層は、
    前記第１主面側の表層に高不純物濃度ベース層と、
    前記高不純物濃度ベース層よりも前記第２主面側に設けられ、前記高不純物濃度ベース層よりも不純物濃度の低い低不純物濃度ベース層と、
    を有する、
    請求項１から６のいずれか１項に記載の半導体装置。
  8. 前記アノード層は、
    前記第１主面側の表層に高不純物濃度アノード層と、
    前記高不純物濃度アノード層よりも前記第２主面側に設けられ、前記高不純物濃度アノード層よりも不純物濃度の低い低不純物濃度アノード層と、
    を有する、
    請求項１から７のいずれか１項に記載の半導体装置。
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