CN117476771A - 一种分离栅mosfet结构及其制备方法 - Google Patents
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- 238000002360 preparation method Methods 0.000 title claims abstract description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 113
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 51
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 239000010410 layer Substances 0.000 claims description 339
- 229920005591 polysilicon Polymers 0.000 claims description 73
- 238000000034 method Methods 0.000 claims description 53
- 229910052751 metal Inorganic materials 0.000 claims description 46
- 239000002184 metal Substances 0.000 claims description 46
- 238000000151 deposition Methods 0.000 claims description 34
- 238000002513 implantation Methods 0.000 claims description 25
- 238000005530 etching Methods 0.000 claims description 24
- 238000001259 photo etching Methods 0.000 claims description 19
- 238000002347 injection Methods 0.000 claims description 16
- 239000007924 injection Substances 0.000 claims description 16
- 238000002161 passivation Methods 0.000 claims description 16
- 238000000137 annealing Methods 0.000 claims description 12
- -1 boron ions Chemical class 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- 150000002500 ions Chemical class 0.000 claims description 10
- 230000003647 oxidation Effects 0.000 claims description 10
- 238000007254 oxidation reaction Methods 0.000 claims description 10
- 238000011049 filling Methods 0.000 claims description 9
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 6
- 229910052796 boron Inorganic materials 0.000 claims description 6
- 230000008021 deposition Effects 0.000 claims description 6
- 229910052760 oxygen Inorganic materials 0.000 claims description 6
- 239000001301 oxygen Substances 0.000 claims description 6
- 238000000206 photolithography Methods 0.000 claims description 5
- 229910052785 arsenic Inorganic materials 0.000 claims description 4
- 238000005137 deposition process Methods 0.000 claims description 3
- 239000011229 interlayer Substances 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 claims description 3
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 claims description 2
- 238000001704 evaporation Methods 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 abstract description 3
- 229910044991 metal oxide Inorganic materials 0.000 abstract description 2
- 150000004706 metal oxides Chemical class 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 12
- 230000000903 blocking effect Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 238000001727 in vivo Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
本发明涉及MOS管领域，具体涉及一种分离栅MOSFET结构及其制备方法。该结构包括衬底；位于衬底上表面的X个依次叠放设置的漂移层；X个漂移层上分别设置有沟槽，位于各个漂移层有源区内的沟槽为有源区沟槽，位于各个漂移层终端区内的沟槽为终端区沟槽；相邻两个漂移层的有源区沟槽设置方向相互垂直；相邻两个漂移层的终端区沟槽相互叠放设置，X个终端区沟槽组成保护环，该保护环在Y方向的视角上包围X个漂移层的有源区沟槽；位于各个漂移层有源区沟槽和终端区沟槽内的底部氧化层；底部氧化层为凹槽结构；位于底部氧化层凹槽结构内的源极多晶硅结构。本发明的分离栅MOSFET结构具有更高的耐压、更快的开关速度和更小的开关损耗。
Description
技术领域
本发明涉及一种分离栅MOSFET结构，具体涉及一种分离栅MOSFET结构及其制备方法。
背景技术
由于功率金属氧化物半导体场效应晶体管(Power MOSFET)具有高输入阻抗、低控制功率、高开关速度、低开关功耗等优异特性，被广泛应用于消费电子、电源、电机控制、家用电器、电动汽车等领域。
SGTMOS是一种新型的功率半导体器件，它是在传统沟槽MOS的栅极结构下方，引入一个与源极相连的分离多晶硅栅极结构，利用体内场板实现较高掺杂浓度漂移区耗尽，可突破“Si极限”对于RON和VBD的限制，可同时实现低RDS(ON)和高VBD。同时由于分离多晶硅栅对于栅极的屏蔽作用，使其具有低密勒电容、高开关速度和低开关损耗的特点。
然而，传统SGTMOS由于受到深沟槽刻蚀、厚氧化层氧化以及多晶硅填充工艺制约，使SGTMOS的沟槽深度受到限制，无法做太深沟槽刻蚀，只适于作为中低压器件，无法满足中高压耐压要求。
发明内容
本发明的目的是解决现有SGTMOS只能够满足中低压耐压要求，无法满足中高压耐压要求的技术问题，而提供一种分离栅MOSFET结构及其制备方法。
为实现上述目的，本发明所采用的技术方案为：
一种分离栅MOSFET结构，其特殊之处在于：
包括衬底；
位于衬底上表面的X个依次叠放设置的漂移层；X为大于等于2的整数，X个漂移层上分别设置有沟槽，位于各个漂移层有源区内的沟槽为有源区沟槽，位于各个漂移层终端区内的沟槽为终端区沟槽；相邻两个漂移层的有源区沟槽设置方向相互垂直；相邻两个漂移层的终端区沟槽相互叠放设置，X个终端区沟槽组成保护环，定义衬底的厚度方向为Y方向；该保护环在Y方向的视角上包围X个漂移层的有源区沟槽；
位于各个漂移层有源区沟槽和终端区沟槽内的底部氧化层；底部氧化层为凹槽结构；
位于底部氧化层凹槽结构内的源极多晶硅结构；X个漂移层有源区内的源极多晶硅结构形成网状的有源区源极多晶硅结构，X个漂移层终端区内的源极多晶硅结构形成上下叠放的终端区源极多晶硅结构；
位于最外层漂移层有源区源极多晶硅结构上方的中间氧化层；
位于最外层漂移层有源区沟槽侧壁的栅氧化层；
位于最外层漂移层有源区沟槽内的栅极多晶硅结构；
位于栅极多晶硅结构表面的屏蔽氧化层；
位于最外层漂移层表面的基区；
位于最外层漂移层有源区的基区表面的源区；
位于屏蔽氧化层表面的介质氧化层；
位于介质氧化层上表面的金属电极；金属电极与基区、源区均电连接；有源区沟槽内的栅极多晶硅结构与金属电极电连接，最外层漂移层有源区中的源极多晶硅结构与金属电极电连接，其余漂移层有源区中的源极多晶硅结构浮空设置；最外层漂移层终端区中的源极多晶硅结构与金属电极电连接，其余漂移层中的源极多晶硅结构浮空设置；
位于金属电极上表面的钝化结构；
位于衬底下表面的漏极。
进一步地，有源区沟槽为条形沟槽阵列结构。
进一步地，衬底为N+型硅衬底；漂移层为N-型漂移层；基区为P基区；源区为N+型源区。
同时，本发明还提供了一种分离栅MOSFET结构的制备方法，用于制备前述的一种分离栅MOSFET结构，其特殊之处在于，包括以下步骤：
步骤1、在衬底上淀积第一层漂移层，并在第一层漂移层内形成第一沟槽；第一沟槽包括有源区沟槽和终端区沟槽；
步骤2、在第一沟槽内制备第一底部氧化层，而后填充第一沟槽，形成第一层源极多晶硅结构；
步骤3、在第一漂移层上淀积第二层漂移层，并在第二层漂移层上形成第二沟槽；第二沟槽包括有源区沟槽和终端区沟槽；第一沟槽的有源区沟槽与第二沟槽的有源区沟槽设置方向相互垂直；
在第二沟槽内制备第二底部氧化层，而后填充第二沟槽，形成第二层源极多晶硅结构；
依此类推，在第X-1层漂移层上制备第X层漂移层；在第X层漂移层上形成第X层源极多晶硅结构，获取所需厚度的层间三维源极网状结构；X为大于等于2的整数；
步骤4、在最外层漂移层的有源区沟槽内制备中间氧化层；
步骤5、在最外层漂移层的有源区沟槽侧壁制备栅氧化层，而后在该有源区沟槽内制备栅极多晶硅结构，再在栅极多晶硅结构的顶部制备屏蔽氧化层；
步骤6、对最外层漂移层的表面注入第一类型离子，形成基区；
步骤7、在最外层漂移层的有源区制备注入屏蔽层，并通过注入屏蔽层对有源区注入第二类型离子，形成源区；
步骤8、在屏蔽氧化层上制备介质氧化层，再在介质氧化层上制备金属电极；
步骤9、在金属电极上淀积钝化层，再制备钝化结构；
步骤10、在衬底的下表面制备漏极。
进一步地，在步骤1和步骤3中，第一沟槽和第二沟槽的深度均为3～5μm、宽度均为0.8～1.8μm；
在步骤2和步骤3中，第一底部氧化层和第二底部氧化层的厚度均为0.3～0.9μm；
在步骤4中，中间氧化层的厚度为0.2～0.4μm；
在步骤5中，栅氧化层的厚度为0.04～0.09μm；屏蔽氧化层的厚度为0.05～0.1μm；
在步骤6中，第一类型离子为硼离子；
在步骤7中，第二类型离子为砷离子。
进一步地，分离栅MOSFET结构包括两层漂移层；
步骤1、选取N+型硅衬底作为晶圆，在N+型硅衬底上淀积N-型外延层作为第一N型漂移层，并在第一N型漂移层内进行光刻、刻蚀工艺，形成第一沟槽；
步骤2、在第一沟槽内热生长氧化层形成第一底部氧化层，而后淀积多晶硅填充第一沟槽，并去除高于第一N型漂移层表面上的多晶硅和氧化层，形成第一层源极多晶硅结构；
步骤3、在第一N-型漂移层上淀积N-型外延层作为第二N-型漂移层，并在第二N-型漂移层上进行光刻、刻蚀工艺、氧化、多晶硅淀积，氧化层和多晶硅去除工艺流程，形成第二沟槽；
然后在第二沟槽内热生长氧化层形成第二底部氧化层，而后淀积多晶硅填充第二沟槽，并去除高于第二N-型漂移层表面的多晶硅和氧化层，形成第二层源极多晶硅结构；
步骤4、通过光刻、刻蚀工艺回刻第二N-型漂移层上有源区沟槽内的多晶硅与氧化层，然后采用氧化层淀积工艺再次对有源区沟槽进行填充，去除有源区沟槽表面多余氧化层，并对有源区沟槽内淀积的氧化层采用光刻、刻蚀工艺，形成中间氧化层；
步骤5、采用干氧氧化工艺在有源区沟槽侧壁热生长氧化层，形成栅氧化层；而后在有源区沟槽内进行多晶硅淀积，形成栅极结构；再次进行干氧氧化在栅极结构顶部形成屏蔽氧化层；
步骤6、对形成屏蔽氧化层的晶圆表面进行硼离子全局注入，其注入能量为80～150KeV，注入剂量IMP为1.0E13～1.5E13cm-2；形成P基区；
步骤7、采用光刻工艺、刻蚀工艺在终端区形成注入屏蔽层，通过注入屏蔽层对有源区进行砷离子注入，注入能量为50～80KeV，注入剂量为4.0E15～1.0E16cm-2；而后进行离子注入退火，退火温度为950～1000℃，退火时间为90～120min，形成N+型源区；
步骤8、在形成N+型源区的晶圆上淀积介质氧化层，再在介质氧化层上通过光刻工艺形成金属电极接触孔；通过金属电极接触孔进行源电极接触区BF2注入工艺，注入后进行退火，其注入能量为60～80KeV，注入剂量为3E14～5E14cm-2，退火温度为900～1000℃，退火时间为20～30min；而后在形成金属电极接触孔的晶圆上表面淀积厚度为4～6μm的AlSiCu金属层，通过光刻、刻蚀工艺分别形成金属电极；
步骤9、在金属电极上淀积钝化层，并通过光刻、刻蚀工艺形成钝化结构；
步骤10、在N+型硅衬底的下表面蒸镀Ti/Ni/Ag金属层，形成漏极，完成分离栅沟槽MOSFET结构的制备。
与现有技术相比，本发明的有益效果是：
1、相较于传统SGTMOS结构，本发明提供的分离栅MOSFET结构由多层漂移层构成，相邻漂移层中有源区沟槽的设置方向相互垂直，使不同漂移层中的源极多晶硅结构在有源区内形成三维网状结构，MOS器件在施加高源漏电压的关断状态下，网状源极多晶硅结构在漂移区中形成的耗尽区不仅在所在漂移层内产生横向耗尽，同时向相邻漂移层内产生纵向耗尽，因此可以采用更高掺杂浓度的漂移区实现更高的耐压，显著降低器件的特征电阻；另外，也由于此网状源极多晶硅结构，阻断状态下产生的耗尽区在漂移区中的三维耗尽过程，使器件具有更快的开关速度和更小的开关损耗。
2、与传统SGTMOS制备方法相比，本发明的制备方法中可以实现在更厚的漂移层中设置源极多晶硅，利用多层源极多晶硅结构在更厚的漂移层中产生更大体积的空间电荷区，从而实现更高等级的耐压。
附图说明
图1是本发明一种分离栅MOSFET结构实施例中有源区的结构示意图(以两层源极多晶硅为例)；
图2是本发明一种分离栅MOSFET结构实施例的剖视图；
图3是本发明一种分离栅MOSFET结构实施例中有源区源极多晶硅结构和终端区源极多晶硅结构分布图；
图4是本发明一种分离栅MOSFET结构的制备方法实施例中步骤1的示意图；
图5是本发明一种分离栅MOSFET结构的制备方法实施例中步骤2的示意图；
图6是本发明一种分离栅MOSFET结构的制备方法实施例中步骤3的示意图；
图7是本发明一种分离栅MOSFET结构的制备方法实施例中步骤4的示意图；
图8是本发明一种分离栅MOSFET结构的制备方法实施例中步骤5的示意图；
图9是本发明一种分离栅MOSFET结构的制备方法实施例中步骤6的示意图；
图10是本发明一种分离栅MOSFET结构的制备方法实施例中步骤7的示意图；
图11是本发明一种分离栅MOSFET结构的制备方法实施例中步骤8的示意图；
图12是本发明一种分离栅MOSFET结构的制备方法实施例中步骤9的示意图；
图13是本发明一种分离栅MOSFET结构的制备方法实施例中步骤10的示意图。
图中：
1-衬底，2-漂移层，21-第一层漂移层，22-第二层漂移层，3-沟槽，31-有源区沟槽，32-终端区沟槽，4-底部氧化层，41-第一底部氧化层，42-第二底部氧化层，5-源极多晶硅结构，51第一层源极多晶硅结构，52-第二层源极多晶硅结构，6-有源区源极多晶硅结构，61-第一层有源区源极多晶硅结构，62-第二层有源区源极多晶硅结构，7-终端区源极多晶硅结构，71-第一层终端区源极多晶硅结构，72-第二层终端区源极多晶硅结构，8-中间氧化层，9-栅氧化层，10-栅极多晶硅结构，11-屏蔽氧化层，12-基区，13-源区，14-介质氧化层，15-金属电极，16-钝化结构，17-漏极。
具体实施方式
为使本发明的目的-优点和特征更加清楚，以下结合附图和具体实施例对本发明提出的一种分离栅MOSFET结构及其制备方法作进一步详细说明。根据下面具体实施方式，本发明的优点和特征将更清楚。
本实施例提供了一种分离栅MOSFET结构，参考图1-图3：
该结构主要包括衬底1；衬底1采用N+型硅衬底；位于衬底1上表面的X个依次叠放设置的漂移层2；X为大于等于2的整数，在本实施例中以两层漂移层2为例，漂移层2为N-型漂移层；两个漂移层2上分别设置有沟槽3，沟槽3为条形沟槽阵列结构。位于两个漂移层2有源区内的沟槽3为有源区沟槽31，位于两个漂移层2终端区内的沟槽3为终端区沟槽32；两个漂移层2的有源区沟槽31设置方向相互垂直；两个漂移层2的终端区沟槽32相互叠放设置，两个终端区沟槽32组成保护环，定义衬底1的厚度方向为Y方向；该保护环在Y方向的视角上包围两个漂移层2的有源区沟槽31；位于两个漂移层2有源区沟槽31和终端区沟槽32内的底部氧化层4；底部氧化层4为凹槽结构；位于底部氧化层4凹槽结构内的源极多晶硅结构5；参考图3，有源区内的源极多晶硅结构5形成网状的有源区源极多晶硅结构6，有源区源极多晶硅结构6具体包括第一层有源区源极多晶结构61和第二层有源区源极多晶结构62，终端区内的源极多晶硅结构5形成上下叠放的终端区源极多晶硅结构7，具体包括第一层终端区源极多晶结构71和第二层终端区源极多晶结构72。位于最外层漂移层有源区源极多晶硅结构5上方内的中间氧化层8；位于最外层漂移层有源区沟槽31侧壁的栅氧化层9；位于最外层漂移层有源区沟槽32内的栅极多晶硅结构10；位于栅极多晶硅结构10表面的屏蔽氧化层11；位于最外层漂移层表面的基区12；基区12为P基区；位于最外层漂移层有源区的基区12表面的源区13；源区13为N+型源区；位于屏蔽氧化层11表面的介质氧化层14；位于介质氧化层14上表面的金属电极15；所述金属电极15与基区12、源区13均电连接；有源区沟槽31内的栅极多晶硅结构10与金属电极15电连接，最外层漂移层有源区中的源极多晶硅结构5与金属电极15电连接，其余漂移层有源区中的源极多晶硅结构5浮空设置；最外层漂移层终端区中的源极多晶硅结构5与金属电极15电连接，其余漂移层中的源极多晶硅结构5浮空设置；位于金属电极15上表面的钝化结构16；位于衬底1下表面的漏极17。
为了制备前述的一种分离栅MOSFET结构，本实施例提供了一种分离栅MOSFET结构的制备方法，该方法具体包括以下步骤：
步骤1、在衬底1上淀积第一层漂移层21，并在第一层漂移层21内形成第一沟槽；
步骤2、在第一沟槽内制备第一底部氧化层41，而后填充第一沟槽，形成第一层源极多晶硅结构51；
步骤3、在第一层漂移层21上淀积第二层漂移层22，并在第二层漂移层22上形成第二沟槽；第一沟槽和第二沟槽的深度均为3～5μm、宽度均为0.8～1.8μm；
在第二沟槽内制备第二底部氧化层42，第一底部氧化层和第二底部氧化层的厚度均为0.3～0.9μm；而后填充第二沟槽，形成第二层源极多晶硅结构52；
依此类推，在第X-1层漂移层上制备第X层漂移层；在第X层漂移层上形成第X层源极多晶硅结构，获取所需厚度的层间三维源极网状结构；X为大于等于2的整数。
步骤4、在最外层漂移层的有源区沟槽内制备厚度为0.2～0.4μm的中间氧化层8；
步骤5、在最外层漂移层的有源区沟槽侧壁制备厚度为0.04～0.09μm的栅氧化层9，而后在该有源区沟槽内制备栅极多晶硅结构10，再在栅极多晶硅结构10的顶部制备厚度为0.05～0.1μm的屏蔽氧化层11；本发明可以根据设计需要将多层漂移层设置为不同掺杂浓度或浓度梯度、将多层源极多晶硅结构设置为不同沟槽宽度、深度、厚氧化层厚度等结构，以获得沟槽间电场的最优分布，实现导通电阻与阻断电压最优组合；
步骤6、对最外层漂移层的表面注入第一类型离子，具体为硼离子，形成基区12；该基区12即为P基区；
步骤7、在最外层漂移层的有源区制备注入屏蔽层，并通过注入屏蔽层对有源区注入第二类型离子，具体为砷离子，形成源区13；源区13即为N+型源区；
步骤8、在屏蔽氧化层11上制备介质氧化层14，再在介质氧化层14上制备金属电极15；
步骤9、在金属电极15上淀积钝化层，再制备钝化结构16；
步骤10、在衬底1的下表面制备漏极17。
下面结合一种具有两层漂移层2的分离栅MOSFET结构对本发明的一种分离栅MOSFET结构的制备方法进行详细说明；
步骤1、参考图4，选取N+型硅衬底作为晶圆，在N+型硅衬底上淀积N-型外延层作为第一N型漂移层，并在第一N型漂移层内进行光刻、刻蚀工艺，形成第一沟槽；
步骤2、参考图5，在第一沟槽内热生长氧化层形成第一底部氧化层41，而后淀积多晶硅填充第一沟槽，并去除高于第一N型漂移层表面上的多晶硅和氧化层，形成第一层源极多晶硅结构51；
步骤3、参考图6，在第一N-型漂移层上淀积N-型外延层作为第二N-型漂移层，并在第二N-型漂移层上进行光刻、刻蚀工艺、氧化、多晶硅淀积，氧化层和多晶硅去除工艺流程，形成所需的第二沟槽；
然后在第二沟槽内热生长氧化层形成第二底部氧化层42，而后淀积多晶硅填充第二沟槽，并去除高于第二N-型漂移层表面的多晶硅和氧化层，形成第二层源极多晶硅结构；
步骤4、参考图7，通过光刻、刻蚀工艺回刻有源区沟槽内的多晶硅与氧化层，然后采用氧化层淀积工艺再次对有源区沟槽31进行填充，去除有源区沟槽31表面多余氧化层，并对有源区沟槽内淀积的氧化层采用光刻、刻蚀工艺，形成中间氧化层8；
步骤5、参考图8，采用干氧氧化工艺在有源区沟槽31侧壁热生长氧化层，形成栅氧化层9；而后在有源区沟槽31内进行多晶硅淀积，形成栅极结构10；再次进行干氧氧化在栅极结构10顶部形成屏蔽氧化层11；
步骤6、参考图9，对形成屏蔽氧化层11的晶圆表面进行硼离子全局注入，其注入能量为80～150KeV，注入剂量IMP为1.0E13～1.5E13cm-2；形成P基区。
步骤7、参考图10，采用光刻工艺、刻蚀工艺在终端区形成注入屏蔽层，通过注入屏蔽层对有源区进行砷离子注入，注入能量为50～80KeV，注入剂量为4.0E15～1.0E16cm-2；而后进行离子注入退火，退火温度为950～1000℃，退火时间为90～120min，形成N+型源区；
步骤8、参考图11，在形成N+型源区的晶圆上淀积介质氧化层14，再在介质氧化层上通过光刻工艺形成金属电极接触孔；通过金属电极接触孔进行源电极接触区BF2注入工艺，注入后进行退火，其注入能量为60～80KeV，注入剂量为3E14～5E14cm-2，退火温度为900～1000℃，退火时间为20～30min；而后在形成金属电极接触孔的晶圆上表面淀积厚度为4～6μm的AlSiCu金属层，通过光刻、刻蚀工艺分别形成金属电极15；
步骤9、参考图12，在金属电极15上淀积钝化层，并通过光刻、刻蚀工艺形成钝化结构16；
步骤10、参考图13，在N+型硅衬底的下表面蒸镀Ti/Ni/Ag金属层，形成漏极17，完成分离栅沟槽MOSFET结构的制备。
Claims (6)
1.一种分离栅MOSFET结构，其特征在于：
包括衬底(1)；
位于衬底(1)上表面的X个依次叠放设置的漂移层(2)；X为大于等于2的整数，X个漂移层(2)上分别设置有沟槽(3)，位于各个漂移层(2)有源区内的沟槽(3)为有源区沟槽(31)，位于各个漂移层(2)终端区内的沟槽(3)为终端区沟槽(32)；相邻两个漂移层(2)的有源区沟槽(31)设置方向相互垂直；相邻两个漂移层(2)的终端区沟槽(32)相互叠放设置，X个所述终端区沟槽(32)组成保护环，定义衬底(1)的厚度方向为Y方向；该保护环在Y方向的视角上包围X个漂移层(2)的有源区沟槽(31)；
位于各个漂移层(2)有源区沟槽(31)和终端区沟槽(32)内的底部氧化层(4)；所述底部氧化层(4)为凹槽结构；
位于所述底部氧化层(4)凹槽结构内的源极多晶硅结构(5)；X个漂移层(2)有源区内的源极多晶硅结构(5)形成网状的有源区源极多晶硅结构(6)，X个漂移层(2)终端区内的源极多晶硅结构(5)形成上下叠放的终端区源极多晶硅结构(7)；
位于最外层漂移层有源区源极多晶硅结构(5)上方的中间氧化层(8)；
位于最外层漂移层有源区沟槽(31)侧壁的栅氧化层(9)；
位于最外层漂移层有源区沟槽(31)内的栅极多晶硅结构(10)；
位于栅极多晶硅结构(10)表面的屏蔽氧化层(11)；
位于最外层漂移层表面的基区(12)；
位于最外层漂移层有源区的基区(12)表面的源区(13)；
位于屏蔽氧化层(11)表面的介质氧化层(14)；
位于介质氧化层(14)上表面的金属电极(15)；所述金属电极(15)与基区(12)、源区(13)均电连接；有源区沟槽(31)内的栅极多晶硅结构(10)与金属电极(15)电连接，最外层漂移层有源区中的源极多晶硅结构(5)与金属电极(15)电连接，其余漂移层中有源区的源极多晶硅结构(5)浮空设置；最外层漂移层终端区中的源极多晶硅结构(5)与金属电极(15)电连接，其余漂移层中的源极多晶硅结构(5)浮空设置；
位于金属电极(15)上表面的钝化结构(16)；
位于衬底(1)下表面的漏极(17)。
2.根据权利要求1所述的一种分离栅MOSFET结构，其特征在于：
所述有源区沟槽(31)为条形沟槽阵列结构。
3.根据权利要求2所述的一种分离栅MOSFET结构，其特征在于：
所述衬底(1)为N+型硅衬底；所述漂移层(2)为N-型漂移层；所述基区(12)为P基区；所述源区(13)为N+型源区。
4.一种分离栅MOSFET结构的制备方法，用于制备权利要求1-3任一所述的一种分离栅MOSFET结构，其特征在于，包括以下步骤：
步骤1、在衬底(1)上淀积第一层漂移层(21)，并在第一层漂移层(21)内形成第一沟槽；所述第一沟槽包括有源区沟槽(31)和终端区沟槽(32)；
步骤2、在第一沟槽内制备第一底部氧化层(41)，而后填充第一沟槽，形成第一层源极多晶硅结构(51)；
步骤3、在第一漂移层(21)上淀积第二层漂移层(22)，并在第二层漂移层(22)上形成第二沟槽；所述第二沟槽包括有源区沟槽(31)和终端区沟槽(32)；第一沟槽的有源区沟槽(31)与第二沟槽的有源区沟槽(31)设置方向相互垂直；
在第二沟槽内制备第二底部氧化层(42)，而后填充第二沟槽，形成第二层源极多晶硅结构(52)；
依此类推，在第X-1层漂移层上制备第X层漂移层；在第X层漂移层上形成第X层源极多晶硅结构，获取所需厚度的层间三维源极网状结构；X为大于等于2的整数；
步骤4、在最外层漂移层的有源区沟槽(31)内制备中间氧化层(8)；
步骤5、在最外层漂移层的有源区沟槽(31)侧壁制备栅氧化层(9)，而后在该有源区沟槽(31)内制备栅极多晶硅结构(10)，再在栅极多晶硅结构(10)的顶部制备屏蔽氧化层(11)；
步骤6、对最外层漂移层的表面注入第一类型离子，形成基区(12)；
步骤7、在最外层漂移层的有源区制备注入屏蔽层，并通过注入屏蔽层对有源区注入第二类型离子，形成源区(13)；
步骤8、在屏蔽氧化层(11)上制备介质氧化层(14)，再在介质氧化层(14)上制备金属电极(15)；
步骤9、在金属电极(15)上淀积钝化层，再制备钝化结构(16)；
步骤10、在衬底(1)的下表面制备漏极(17)。
5.根据权利要求4所述的一种分离栅MOSFET结构的制备方法，其特征在于：
在步骤1和步骤3中，所述第一沟槽和第二沟槽的深度均为3～5μm、宽度均为0.8～1.8μm；
在步骤2和步骤3中，所述第一底部氧化层(41)和第二底部氧化层(42)的厚度均为0.3～0.9μm；
在步骤4中，所述中间氧化层(8)的厚度为0.2～0.4μm；
在步骤5中，所述栅氧化层(9)的厚度为0.04～0.09μm；所述屏蔽氧化层(11)的厚度为0.05～0.1μm；
在步骤6中，所述第一类型离子为硼离子；
在步骤7中，所述第二类型离子为砷离子。
6.根据权利要求5所述的一种分离栅MOSFET结构的制备方法，其特征在于：所述分离栅MOSFET结构包括两层漂移层(2)；
步骤1、选取N+型硅衬底作为晶圆，在N+型硅衬底上淀积N-型外延层作为第一N-型漂移层，并在第一N-型漂移层内进行光刻、刻蚀工艺，形成第一沟槽；
步骤2、在第一沟槽内热生长氧化层形成第一底部氧化层(41)，而后淀积多晶硅填充第一沟槽，并去除高于第一N-型漂移层表面上的多晶硅和氧化层，形成第一层源极多晶硅结构(51)；
步骤3、在第一N-型漂移层上淀积N-型外延层作为第二N-型漂移层，并在第二N-型漂移层上进行光刻、刻蚀工艺、氧化、多晶硅淀积，氧化层和多晶硅去除工艺流程，形成第二沟槽；
然后在第二沟槽内热生长氧化层形成第二底部氧化层(42)，而后淀积多晶硅填充第二沟槽，并去除高于第二N-型漂移层表面的多晶硅和氧化层，形成第二层源极多晶硅结构；
步骤4、通过光刻、刻蚀工艺回刻第二N-型漂移层上有源区沟槽(31)内的多晶硅与氧化层，然后采用氧化层淀积工艺再次对所述有源区沟槽(31)进行填充，去除所述有源区沟槽(31)表面多余氧化层，并对所述有源区沟槽(31)内淀积的氧化层采用光刻、刻蚀工艺，形成中间氧化层(8)；
步骤5、采用干氧氧化工艺在所述有源区沟槽(31)侧壁热生长氧化层，形成栅氧化层(9)；而后在所述有源区沟槽(31)内进行多晶硅淀积，形成栅极结构(10)；再次进行干氧氧化在栅极结构(10)顶部形成屏蔽氧化层(11)；
步骤6、对形成屏蔽氧化层(11)的晶圆表面进行硼离子全局注入，其注入能量为80～150KeV，注入剂量IMP为1.0E13～1.5E13cm-2；形成P基区；
步骤7、采用光刻工艺、刻蚀工艺在终端区形成注入屏蔽层，通过注入屏蔽层对有源区进行砷离子注入，注入能量为50～80KeV，注入剂量为4.0E15～1.0E16cm-2；而后进行离子注入退火，退火温度为950～1000℃，退火时间为90～120min，形成N+型源区；
步骤8、在形成N+型源区的晶圆上淀积介质氧化层(14)，再在介质氧化层上通过光刻工艺形成金属电极接触孔；通过金属电极接触孔进行源电极接触区BF2注入工艺，注入后进行退火，其注入能量为60～80KeV，注入剂量为3E14～5E14cm-2，退火温度为900～1000℃，退火时间为20～30min；而后在形成金属电极接触孔的晶圆上表面淀积厚度为4～6μm的AlSiCu金属层，通过光刻、刻蚀工艺分别形成金属电极(15)；
步骤9、在金属电极(15)上淀积钝化层，并通过光刻、刻蚀工艺形成钝化结构(16)；
步骤10、在N+型硅衬底的下表面蒸镀Ti/Ni/Ag金属层，形成漏极(17)，完成分离栅沟槽MOSFET结构的制备。
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