CN209896066U

CN209896066U - 一种vdmos

Info

Publication number: CN209896066U
Application number: CN201921176128.8U
Authority: CN
Inventors: 李学会; 黄昌民
Original assignee: Wuxi Thunder Microelectronic Co Ltd
Current assignee: Wuxi Thunder Microelectronic Co Ltd
Priority date: 2019-07-25
Filing date: 2019-07-25
Publication date: 2020-01-03
Anticipated expiration: 2029-07-25

Abstract

本实用新型公开了一种VDMOS。VDMOS包括若干个相互并联的元胞，所述每个元胞包括依次层叠的衬底、外延层和多晶硅栅；所述外延层包括P柱、N柱、P阱和耗尽层，所述P柱位于所述元胞中外延层上的两相对侧，所述P阱位于所述P柱的上方，所述耗尽层位于所述P阱的上方，所述N柱设置于所述两P柱之间，沿所述衬底的横向延伸方向，所述P柱的尺寸小于所述N柱的尺寸,从而能够以更容易通过较高剂量的离子注入进行工艺控制。

Description

一种VDMOS

技术领域

本实用新型涉及半导体场效应晶体管技术领域，尤其涉及一种VDMOS及其制造方法。

背景技术

垂直双扩散金属氧化物半导体场效应晶体管(vertical double-diffusionmetal –oxide-semiconductor field effect transistor，VDMOS)兼有双极晶体管和普通MOS 器件的优点，无论是开关应用还是线形应用，VDMOS都是理想的功率器件，其主要应用于电机、逆变器、不间断电源、电子开关、高保真音响、汽车电器和电子镇流器等。VDMOS分为增强型和耗尽型两种类型。

目前，耗尽型VDMOS工艺生产的器件芯片面积较大，导致芯片生产成本较高。

实用新型内容

为了解决上述问题，本实用新型提供一种VDMOS及其制造方法，该 VDMOS的结构能够具有较小芯片面积。

本实用新型提供一种VDMOS，包括若干个相互并联的元胞，所述每个元胞包括依次层叠的衬底、外延层和多晶硅栅；所述外延层包括P柱、N柱、P 阱和耗尽层，所述P柱位于所述元胞中外延层上的两相对侧，所述P阱位于所述P柱的上方，所述耗尽层位于所述P阱的上方，所述N柱设置于所述两P 柱之间，沿所述衬底的横向延伸方向，所述P柱的尺寸小于所述N柱的尺寸。

上述的VDMOS，沿所述衬底的横向延伸方向，所述P柱的尺寸比所述N 柱的尺寸小1um-5um。

上述的VDMOS，所述元胞还包括栅氧层，所述栅氧层设置于所述外延层和所述多晶硅栅之间，所述栅氧层在所述衬底上的正投影与所述多晶硅栅在所述衬底上的正投影重叠。

上述的VDMOS，所述元胞还包括介质层和金属层；所述介质层将所述栅氧层和所述多晶硅栅罩设于所述外延层上，所述金属层将所述介质层罩设且所述金属层通过接触孔与外延层表面上的N+源区和P型体区相连。

本实用新型的VDMOS,包括若干个相互并联的元胞，所述每个元胞包括依次层叠的衬底、外延层和多晶硅栅；所述外延层包括P柱、N柱、P阱和耗尽层，所述P柱位于所述元胞中外延层上的两相对侧，所述P阱位于所述P柱的上方，所述耗尽层位于所述P阱的上方，所述N柱设置于所述两P柱之间，沿所述衬底的横向延伸方向，所述P柱的尺寸小于所述N柱的尺寸,从而能够以更容易通过较高剂量的离子注入进行工艺控制。

附图说明

此处所说明的附图用来提供对本实用新型的进一步理解，构成本实用新型的一部分，本实用新型的示意性实施例及其说明用于解释本实用新型，并不构成对本实用新型的不当限定。在附图中：

图1为本实用新型实施例1的元胞结构示意图；

图2为本实用新型实施例2中VDMOS的元胞的制造方法的流程图；

图3为元胞制作过程中外延并P柱注入后的纵向剖面示意图；

图4为元胞制作过程中P柱扩散后的纵向剖面示意图；

图5为元胞制作过程中P阱扩散后的纵向剖面示意图；

图6为本实用新型实施例与现有技术的P肼注入的比较剖面示意图；

图7为本实用新型实施例与现有技术的P肼扩散后的比较剖面示意图。

图8为元胞制作过程中耗尽层扩散后的纵向剖面示意图。

附图标记：

100-元胞；

10-衬底；

20-P柱；20A-左侧P柱；20B-右侧P柱；21-第一PN结；22-第二PN结； 23-第三PN结；24-第四PN结；25-第五PN结；26-第六PN结；

30-外延层；31-N柱；

40-P阱；40A-左侧P阱；40B-右侧P阱；41-本申请P阱注入边界；41’- 现有技术P阱注入边界；

50-耗尽层；50A-左侧耗尽层；50B-右侧耗尽层；

55-N+源区；

60-栅氧层；70-多晶硅栅；80-介质层；90-金属层。

具体实施方式

为使本实用新型的目的、技术方案和优点更加清楚，下面将结合本实用新型具体实施例及相应的附图对本实用新型技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

实施例1

本实用新型实施例提供的一种VDMOS，如图1所示，包括相互并联的若干个元胞100，每个元胞100包括依次层叠的衬底10、外延层30和多晶硅栅60。外延层包括P柱20、N柱31、P阱40、N+源区55和耗尽层50。P柱20位于元胞外延层上的两相对侧，包括相对设置的左侧P柱20A和右侧P柱20B。P 阱40位于P柱20的上方，包括相对设置的左侧P阱40A和右侧P阱40B。耗尽层50位于P阱40的上方，包括相对设置的左侧耗尽层50A和右侧耗尽层 50B。在每个元胞100中，N柱31设置于两个P柱20之间，沿所述衬底的横向延伸方向，所述P柱20的尺寸小于所述N柱31的尺寸，即P柱20的宽度小于N柱31的宽度，从而能够以更容易通过较高剂量的离子注入进行工艺控制。

沿所述衬底的横向延伸方向，所述P柱20的尺寸比所述N柱31的尺寸小1um-5um。即P柱20的宽度比N柱31的宽度小1um-5um，具体的，P柱 20的宽度比N柱31的宽度小1um、2um、3um、4um、5um等等。

元胞100还包括栅氧层60，栅氧层60设置于外延层30和多晶硅栅70 之间，栅氧层60在衬底10上的正投影与多晶硅栅70在衬底10上的正投影重叠。

元胞100还包括介质层80，介质层80将栅氧层60和多晶硅栅70罩设于外延层30上。该介质层80设置于多晶硅栅70之上(介质层罩设多晶硅栅)。具体的，介质层80可以由磷硅酸盐玻璃与不掺磷的硅玻璃介质层两层介质叠加而成。

元胞100还包括金属层90。金属层90设置于介质层80之上，即金属层 90罩设介质层80，且金属层90通过接触孔与外延层30表面上的N+源区55 和P型体区相连。具体的，金属层90可以为铝层，一般为铝硅层或铝硅铜层。

本实用新型实施例的衬底10为N+衬底。本实用新型实施例的耗尽层50 为轻掺杂N型区域，厚度在0.1-0.5um之间。

实施例2

现有技术中P阱注入区域在衬底上的正投影面与多晶硅栅在衬底上的正投影面部分重叠而需要P阱具有足够的注入宽度，即P阱的注入宽度大于多晶硅栅之间的间距，导致芯片面积较大。为降低芯片面积，本实用新型实施例的 P阱注入区域与多晶硅栅在衬底上的正投影不重叠，使得P阱注入宽度可以较小，因此通过比常规耗尽型VDMOS较低的P阱注入剂量或较低的耗尽层注入剂量即可实现耗尽型VDMOS的功能，进而减小芯片面积。

本实用新型提供的VDMOS的制造方法中，VDMOS包括若干个相互并联的元胞100，图2为元胞100的制造方法流程图。

具体的，该元胞100的制造方法包括：

S1：设置衬底10。

其中，该衬底10可以为N+型衬底。

S2：在衬底10上设置外延层30，外延层30包括依次设置的P柱20、N 柱31、P阱40和耗尽层50，P柱20、P阱40、N+源区55和耗尽层50均位于元胞外延层30相对的两侧上，所述N柱31位于两个P柱20之间。

具体的，S2包括S21、S22、S23和S24。

S21：制备P柱20。

本实用新型实施例采用至少两次外延注入的方法制备P柱20。具体的，可以是在N+型衬底上进行第一次低电阻率的外延，外延厚度为10—20um(由于衬底反扩的影响，第一次外延厚度适当厚5-8um)。进行第一次P柱光刻与P 柱注入，注入杂质为硼离子，注入能量为100-200kev，注入剂量为2E12— 3E13cm^-2。第二次及后面的倒数第二次用同样的外延(但外延厚度比第一次适当薄5-8um)和注入方法，进行6—12次光刻和注入，具体光刻和P柱注入次数依耐压的高低而定。注入次数也可以为2次、4次、8次以及10次等等，可以不作具体限定。由此，获得了超结耐压结构，使得本实用新型实施例VDMOS 具有较高的耐压能力。最后一次外延注入为超结结构元胞区的制备做准备，最后一次外延的厚度为3至6um，但不进行P柱注入，而是为后续耗尽型VDMOS 元胞结构的制备提供外延材料。图3为元胞100制作过程中外延与P柱注入后的纵向剖面示意图，图3中的21至26为6次硼离子注入后元胞100左右两侧的PN结，分别为第一PN结21、第二PN结22、第三PN结23、第四PN结 24、第五PN结25、第六PN结26。各次外延层形成总外延层30。

P柱注入后需要进行P柱扩散。P柱扩散的温度为1150℃—1230℃，扩散的时间为300—1000分钟。图4为元胞100制作过程中P柱扩散后的纵向剖面示意图，P柱注入后进行P柱扩散得到如图4中的连成一体的P柱20，具体的， P柱20包括相对设置的左侧P柱20A和右侧P柱20B。

在P柱扩散之前，P柱注入之后，进行相应的场氧化和源区光刻与刻蚀。

S22：JFET注入与扩散。

本实用新型实施例的VDMOS制造过程中，在P阱注入前先进行JFET注入，以减小VDMOS的导通电阻。

S23：P阱光刻、注入与扩散。

具体的，P阱注入的注入剂量为1E13—1E14cm^-2，注入能量为60—100Kev,P 阱扩散的扩散温度为1100℃—1175℃，扩散时间为60分钟—150分钟。图5 为元胞100制作过程中P阱扩散后的纵向剖面示意图。具体的，P阱40包括相对设置的左侧P阱40A和右侧P阱40B。

图6为本实用新型实施例与现有技术中的P肼注入比较剖面示意图(P肼扩散前)。图7为本实用新型实施例与现有技术中的P肼注入比较剖面示意图 (P肼扩散后)。本实用新型实施例的P阱注入边界41比现有技术中P阱注入边界41’而言没有伸入至后续要生成的多晶硅上的下方，即本实用新型实施例的P阱40宽度比现有技术的P阱40’宽度小,因此通过比常规耗尽型 VDMOS较低的P阱注入剂量或较低的耗尽层注入剂量即可实现耗尽型 VDMOS的功能。对应的，P阱扩散后，如图7，P阱40的宽度至图中41-1，现有技术的P阱40’的宽度至图中41’-1。VDMOS在JFET区宽度一定的情况下，现有技术所需要的多晶宽度较宽，使元胞100密度小，从而芯片面积大。而本实用新型实施例中，P阱注入的宽度在d到(d-1)um之间(d为在相邻的两个所述元胞之间多晶硅栅间距)，由于P肼注入时P肼注入区域未伸入到后期生成的多晶硅栅下方，故P肼宽度较小，在JFET区宽度一定的情况下所需要的多晶宽度较窄，使元胞100密度大，从而有利于减小芯片面积。

其中，P阱注入的宽度可以为(d-0.2)um，(d-0.4)um，(d-0.6)um，以及(d-0.8)um等等。

S24：耗尽层注入与扩散。

耗尽层注入的杂质为砷，因砷的扩散系数小，耗尽层稳定，从而能更好地控制阈值电压的稳定性。砷的注入能量为80—150Kev,注入剂量为1E11—2E13cm^-3。耗尽层扩散的扩散温度为900℃—1100℃，扩散时间为90分钟—250 分钟。图8为元胞100制作过程中耗尽层注入与扩散后的纵向剖面示意图。具体的，耗尽层50包括相对设置的左侧耗尽层50A和右侧耗尽层50B。

其中，耗尽层50为低浓度的N型区域，其厚度可以为0.1—0.5um。

S4：在外延层30上设置多晶硅栅70。其中，多晶硅栅70之间的间距大于或等于P阱注入的宽度，即P阱注入区域在衬底10上的正投影面与多晶硅栅70在衬底10上的正投影面不重叠。多晶硅栅70的制作过程包括：淀积多晶硅、多晶磷扩散或磷离子注入。

在S2和S4之间，还包括S3：在外延层30上设置栅氧层60。栅氧层60 在衬底10上的正投影与多晶硅栅70在衬底10上的正投影可以重叠设置。

S5：对元胞100进行N型离子注入(N+注入)和扩散以及P+注入与扩散。

N+扩散的作用是：使注入的N型杂质离子扩散到多晶栅下方，形成N+源区55，并且减小沟道长度，从而减小沟道电阻。其中，N+注入为砷或磷注入，注入剂量为5E15—1.5E16cm^-2，注入能量为100—130Kev。N+扩散的扩散温度为900℃—1100℃，扩散时间为90分钟—120分钟。

本实用新型实施例的VDMOS有P+注入，以增大雪崩耐量EAS，防止器件发生闩锁，避免器件因雪崩电流过大导致过热而烧毁。P+注入的注入剂量为1 E15 —5E15cm^-2，注入能量为80—140Kev，P+扩散的扩散温度为900℃—1100℃，扩散时间为90分钟—150分钟。后续其它工艺过程与现有VDMOS工艺技术相同。

S6：设置介质层80。该介质层80淀积于多晶硅栅70之上。具体的，介质层80可以由磷硅酸盐玻璃与不掺磷的硅玻璃介质层两层介质叠加而成。

S6-1：设置接触孔(图未示)。接触孔的设置中包括接触孔光刻与刻蚀。

S7：设置金属层90。金属层90设置于介质层80之上，即金属层90罩设介质层80，且金属层90通过接触孔与外延层表面上的N+源区55和P型体区相连。金属层90的设置中包括金属溅射，金属光刻与刻蚀。金属层90一般为铝层，通常是铝硅层或铝硅铜层。

S8：背面减薄、背面注入与背面金属化。与常规的VDMOS背面处理方式相同，不再赘述。

图1为本实用新型实施例的VDMOS中元胞100经过上述S1-S8后得到的元胞100结构示意图。

此外，平面型耗尽型VDMOS工艺和沟槽栅耗尽型VDMOS工艺生产的器件导通电阻都较大，饱和电流较小，从而导致器件的发热比较严重。为了要减小导通电阻，又需要增大芯片面积，这会增大生产成本。本实用新型实施例的VDMOS 通过超结结构与耗尽型MOS结构相结合，解决了常规平面耗尽型VDMOS和沟槽栅耗尽型VDMOS导通电阻偏大的问题，有利于耗尽型VDMOS导通电阻的减小以及芯片面积的减小，从而提高产品性能，同时降低生产成本。

超结VDMOS能大幅降低导通电阻的原因在于：常规VDMOS在外延层纵向为三角形电场分布，耐压较低。而在相同的耐压等级下，超结VDMOS外延层电阻率一般为常规VDMOS外延层电阻率的五分之一到十分之一，由于电荷补偿效应，在外延层纵向为近似矩形电场分布，因此在较低的外延层电阻率和较薄的外延层厚度的条件下超结VDMOS耐压也能较高。由于外延层电阻率极低，超结VDMOS比常规VDMOS的面积小很多。

以上所述的具体实例，对本实用新型的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本实用新型的具体实施例而已，并不用于限制本实用新型，凡在本实用新型的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims

1.一种VDMOS，其特征在于，包括若干个相互并联的元胞，所述每个元胞包括依次层叠的衬底、外延层和多晶硅栅；所述外延层包括P柱、N柱、P阱和耗尽层，所述P柱位于所述元胞中外延层上的两相对侧，所述P阱位于所述P柱的上方，所述耗尽层位于所述P阱的上方，所述N柱设置于所述两P柱之间，沿所述衬底的横向延伸方向，所述P柱的尺寸小于所述N柱的尺寸。

2.根据权利要求1所述的VDMOS，其特征在于，沿所述衬底的横向延伸方向，所述P柱的尺寸比所述N柱的尺寸小1um-5um。

3.根据权利要求1所述的VDMOS，其特征在于，所述元胞还包括栅氧层，所述栅氧层设置于所述外延层和所述多晶硅栅之间，所述栅氧层在所述衬底上的正投影与所述多晶硅栅在所述衬底上的正投影重叠。

4.根据权利要求3所述的VDMOS，其特征在于，所述元胞还包括介质层和金属层；所述介质层将所述栅氧层和所述多晶硅栅罩设于所述外延层上，所述金属层将所述介质层罩设且所述金属层通过接触孔与外延层表面上的N+源区和P型体区相连。