CN114975602A - 一种高可靠性的igbt芯片及其制作方法 - Google Patents
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Abstract
本发明提供了一种高可靠性的IGBT芯片及其制作方法，该IGBT芯片包括：元胞区和终端区；所述元胞区包括多晶硅衬底、栅极氧化层、多晶硅栅极区、第一P阱区、第二P阱区、N型掺杂区、P+接触区、绝缘介质层、正面金属层、钝化层、背面缓冲层，背面阳极区以及背面金属层，其中，所述第一P阱区和第二P阱区位于所述多晶硅栅极区的两侧区域，且第一P阱区的深度大于第二P阱区的深度。本发明能够在器件处于阻断状态时，沟槽栅两侧的较深的第一P阱区与N漂移层之间的PN结耗尽层扩展，将沟槽底部区域完全包裹，能够有效的屏蔽外部电场，降低沟槽底部栅氧处承受的电场应力，从而提升了器件的长期使用可靠性。
Description
技术领域
本发明涉及IGBT芯片制备技术领域，具体涉及一种高可靠性的IGBT芯片及其制作方法。
背景技术
IGBT是一种大功率半导体分立器件，结合了MOS器件高开关频率，易于控制和BJT器件的大电流处理能力能等优点，在工业变频、消费电子、轨道交通、新能源、航天航空等领域有着广泛的应用。在传统的平面栅IGBT元胞结构中，MOS沟道电流在水平方向流动，Pwell与N-漂移区之间的PN结耗尽层扩展，会在电流由水平转向垂直方向的拐弯处形成JFET效应，增大了导通路径上的电阻。另一方面，由于沟道在水平方向，占用了芯片的表面积，限制了元胞尺寸的进一步缩小。
随着沟槽刻蚀技术在IGBT器件中的成熟应用，成功地将沟道电流由水平方向变成垂直方向，有效消除了平面栅元胞的JFET效应，同时缩小了元胞尺寸，使得沟道密度不再受制于芯片表面积，提高了元胞密度，从而大幅度提升芯片电流密度。然而，在沟槽型的IGBT元胞结构中，沟槽底部的栅氧更加靠近阴极侧PN结的位置，当器件处于阻断状态时，该位置会比平面型的栅氧承受更大的电场应力，从而导致沟槽型元胞的栅氧可靠性降低。
发明内容
有鉴于此，本发明提供了一种高可靠性的IGBT芯片制作方法，当器件处于阻断状态时，沟槽栅两侧的深P阱与N漂移层之间的PN结耗尽层扩展，将沟槽底部区域完全包裹，能够有效的屏蔽外部电场，降低沟槽底部栅氧处承受的电场应力，从而提升了器件的长期使用可靠性。
为了实现上述目的，本发明提供了一种高可靠性的IGBT芯片，包括元胞区和终端区；
所述元胞区包括多晶硅衬底、栅极氧化层、多晶硅栅极区、第一P阱区、第二P阱区、N型掺杂区、P+接触区、绝缘介质层、正面金属层、钝化层、背面缓冲层，背面阳极区以及背面金属层，其中，所述第一P阱区和第二P阱区位于所述多晶硅栅极区的两侧区域，且第一P阱区的深度大于第二P阱区的深度。
优选的，所述制作方法包括如下步骤：
S1、场氧化层生长与终端区场限环区域选择性腐蚀场氧化层；
S2、栅氧化层生长与多晶硅电极形成；
S3、第一次多晶硅刻蚀与P阱区掺杂；
S4、第二次多晶硅刻蚀与P阱区掺杂；
S5、N型源区掺杂；
S6、隔离介质层淀积与接触孔刻蚀；
S7、正面金属化与钝化层形成；
S8、晶圆背面减薄与金属化。
优选的，所述步骤S3，具体包括：
晶圆翻转，去除背面多晶硅，晶圆翻转，清洗，第一次多晶硅刻蚀，元胞区保留沟槽两侧区域，终端区保留全部图形；
元胞区第一次自对准注入B+离子，去胶后杂质推进，形成P阱区。
优选的，所述步骤S4，具体包括：
第二次多晶硅刻蚀，无掩膜整面刻蚀，形成元胞区栅电极和终端区Busbar走线；
元胞区第二次注入B+离子，杂质推进，元胞区氧化层刻蚀。
优选的，所述步骤S1，具体包括：
选择N型多晶硅衬底，采用湿氧工艺进行场氧化层生长；
终端区场限环区域选择性腐蚀场氧化层，B+离子注入，去胶后杂质推进。
优选的，所述步骤S2，具体包括：
在元胞区选择性腐蚀场氧化层，基于PECVD淀积生长二氧化硅刻蚀硬掩膜层，对元胞区进行沟槽刻蚀，牺牲氧化层生长至一定厚度，去除牺牲氧化层；
进行栅氧化层生长，基于LPCVD工艺进行多晶硅填充生长。
优选的，所述步骤S5，具体包括：
源区N型离子注入：第一次注入P+离子，第二次注入As+离子，去胶后炉管退火。
优选的，所述步骤S6，具体包括：
进行隔离介质层淀积，形成USG+BPSG双层结构，并刻蚀接触孔；
接触孔区域注入：第一次注入BF2离子，第二次注入B+离子，去胶后炉管退火。
优选的，所述步骤S7，具体包括：
正面淀积金属层，干法刻蚀图形化，利用PI胶Coating形成钝化层，并进行光刻图形化。
优选的，所述步骤S8，具体包括：
晶圆背面研磨，去除氧化硅，厚度减薄，背面注入P+离子形成缓冲层；
背面阳极注入B+离子，炉管退火激活杂质，背面淀积金属层。
采用上述实施例的有益效果是：
本发明能够在器件处于阻断状态时，沟槽栅两侧的较深的第一P阱区与N漂移层之间的PN结耗尽层扩展，将沟槽底部区域完全包裹，能够有效的屏蔽外部电场，降低沟槽底部栅氧处承受的电场应力，从而提升了器件的长期使用可靠性。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明提供的高可靠性的IGBT芯片制作方法中步骤S1执行后IGBT芯片一实施例的结构变化示意图；
图2为本发明提供的高可靠性的IGBT芯片制作方法中步骤S2执行后IGBT芯片一实施例的结构变化示意图；
图3为本发明提供的高可靠性的IGBT芯片制作方法中步骤S3执行后IGBT芯片一实施例的结构变化示意图；
图4为本发明提供的高可靠性的IGBT芯片制作方法中步骤S4执行后IGBT芯片一实施例的结构变化示意图；
图5为本发明提供的高可靠性的IGBT芯片制作方法中步骤S5执行后IGBT芯片一实施例的结构变化示意图；
图6为本发明提供的高可靠性的IGBT芯片制作方法中步骤S6执行后IGBT芯片一实施例的结构变化示意图；
图7为本发明提供的高可靠性的IGBT芯片制作方法中步骤S7执行后IGBT芯片一实施例的结构变化示意图；
图8为本发明提供的高可靠性的IGBT芯片制作方法中步骤S8执行后IGBT芯片一实施例的结构变化示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在描述本发明实施例之前，对于相关名词或常识进行简要说明：
IGBT结构：IBGT一般包括元胞区和终端区，且元胞区结构均是中心轴线对称的结构，故本说明书中附图中并未标注每一个结构，若未标注，则依据对称情况标注而定。
在本发明的实施例中，请参阅图1-8，本发明提供了一种高可靠性的IGBT芯片制作方法，包括如下步骤：
S1、场氧化层生长与终端区场限环区域选择性腐蚀场氧化层；具体请参阅图1，该步骤S1具体包括：
选择N型的FZ多晶硅衬底101/201，其中，多晶硅晶圆表面为（100）晶面，电阻率为30-90Ω·cm，采用湿氧工艺进行场氧化层生长，形成场氧化层102/202，其中，湿氧工艺温度为800-1050℃，氧化层厚度1-3μm；
终端区场限环区域选择性腐蚀场氧化层，B+离子注入，形成P型硅区203，其中注入剂量为8E13-5E14，注入能量为80-140keV，去胶后杂质推进，温度为1000-1200℃，时间为300-600min。
S2、栅氧化层生长与多晶硅电极形成；具体请参阅图2，该步骤S2具体包括：
在元胞区选择性腐蚀场氧化层102，基于PECVD淀积生长二氧化硅刻蚀硬掩膜层，厚度为5000-10000A，对元胞区进行沟槽刻蚀，深度4-7μm，牺牲氧化层生长至一定厚度，厚度为800-1200A，去除牺牲氧化层；
进行栅氧化层102/202生长，厚度1000-1200A，基于LPCVD工艺进行多晶硅填充生长，形成多晶硅区104/204，厚度为8000-12000A。
S3、第一次多晶硅刻蚀与P阱区掺杂；具体请参阅图3，该步骤S3具体包括：
晶圆翻转，去除背面多晶硅，晶圆翻转，清洗，第一次多晶硅104刻蚀，元胞区保留沟槽两侧区域（即图3中部区域），终端区保留全部图形；
元胞区第一次自对准注入B+离子，注入剂量为1E13-5E14，注入能量为120-300keV，去胶后杂质推进，温度1050-1150℃，时间200-350min，形成P阱区103。
S4、第二次多晶硅刻蚀与P阱区掺杂；具体请参阅图4，该步骤S4具体包括：
第二次多晶硅104刻蚀，无掩膜整面刻蚀，形成元胞区栅电极和终端区Busbar走线（沟槽内）；
元胞区第二次注入B+离子，注入剂量为5E12-1E14，注入能量80-140keV，杂质推进，温度900-1150℃，时间90-150min，元胞区氧化层刻蚀，氧化层厚度减薄至100-500A。
需要说明的是，步骤S3和步骤S4是本发明的核心创新之一，其通过两次多晶硅的刻蚀和两次P型离子（B+离子）的注入，使得元胞区P阱区103中靠近多晶硅104的上部区域更为靠近多晶硅104，而下部区域保持原先距离，从而形成左侧P阱区103 类似“Г”形状，而右侧P阱区103 类似“┑”形状，从而实现P阱区103的不同区域存在不同深度的情况，需要说明的是，不同区域的标识请查阅图8。
S5、N型源区掺杂；具体请参阅图5，该步骤S5具体包括：
源区N型离子注入形成N型硅区105：第一次注入P+离子，注入剂量为1E15-8E15，注入能量为40-80keV；第二次注入As+离子，注入剂量为1E15-8E15，注入能量为40-100keV，去胶后炉管退火，温度800-1000℃，时间30-60min。
S6、隔离介质层淀积与接触孔刻蚀；具体请参阅图6，该步骤S6具体包括：
进行隔离介质层106/206淀积，形成USG+BPSG双层结构，总厚度为9000-12000A，并刻蚀接触孔，下层Si过刻蚀深度0.2-0.5μm；
接触孔区域注入：第一次注入BF2离子，注入剂量为5E14-8E15，注入能量为20-80keV；第二次注入B+离子，注入剂量为1E14-5E15，注入能量为40-100keV，去胶后炉管退火，温度为700-1000℃，时间为30-60min。
S7、正面金属化与钝化层形成；具体请参阅图7，该步骤S7具体包括：
正面淀积金属层107/207，厚度4-8μm，干法刻蚀图形化，利用PI胶Coating形成钝化层108/208，并进行光刻图形化，厚度8-12μm。
S8、晶圆背面减薄与金属化。具体请参阅图8，该步骤S8具体包括：
晶圆背面研磨，去除氧化硅，厚度减薄至60-150μm，背面注入P+离子形成缓冲层，注入剂量为2E11-1E13，注入能量为200-900keV；
背面阳极注入B+离子，注入剂量为1E12-8E13，注入能量为20-50keV，炉管退火激活杂质，温度为300-500℃，时间为20-80min，背面淀积金属层，厚度1-2μm。
需要说明的是，在图8中，经过步骤S3和S4形成的两个不同深度的P阱区分别为第一P阱区1031和第二P阱区1032，可见，第一P阱区1031和第二P阱区1032位于所述多晶硅栅极区的两侧区域，且第一P阱区1031的深度大于第二P阱区1032的深度。
经过上述步骤S1-S8的制备过程，得到本发明提出的高可靠性的IGBT芯片。
在本发明的实施例中，上述实施例提供的高可靠性的IGBT芯片包括元胞区和终端区。
所述元胞区包括多晶硅衬底101、栅极氧化层102、多晶硅栅极区104、第一P阱区1031、第二P阱区1032、N型掺杂区105、P+接触区（未示出）、绝缘介质层106、正面金属层107、钝化层108、背面缓冲层（未示出），背面阳极区以及背面金属层，其中，所述第一P阱区1031和第二P阱区1032位于所述多晶硅栅极区104的两侧区域，且第一P阱区1031的深度大于第二P阱区1032的深度。具体的，多晶硅栅极区104通过Busbar走线（终端区沟槽内）与金属栅极相连，N+掺杂区105和P+接触区与芯片正面阴极金属相连，芯片背面的P型掺杂阳极与背面阳极金属相连。芯片正面的元胞区有第一P阱区1031和第二P阱区1032，其中第二P阱区1032位于沟槽栅氧附近的两侧区域，第一P阱区1031位于离沟槽栅氧更远的第二P阱区1032两侧区域，第一P阱区1031的深度大于第二P阱区1032。当器件处于阻断状态时，沟槽栅两侧的较深的第一P阱区103与N漂移层之间的PN结耗尽层扩展，将沟槽底部区域完全包裹，能够有效的屏蔽外部电场，降低沟槽底部栅氧处承受的电场应力，从而提升了器件的长期使用可靠性。
终端区的基本结构由多晶硅衬底201，终端P型主结与场限环，沟槽型多晶硅栅极103的Busbar走线（Poly），USG/BPSG介质层206，栅极金属207，源极金属，PI胶钝化层208，背面Buffer层（N-掺杂），背面阳极，背面金属等部分组成。终端区的Busbar走线（Poly）位于沟槽内，沟槽位于P型主结中，Busbar走线（Poly）通过接触孔与栅极金属相连，P型主结区通过接触孔与芯片正面阴极金属相连，芯片背面的P型掺杂阳极与背面阳极金属相连。终端区的Busbar沟槽位于P型主结内，被P型区完全包裹，由Poly材料构成的Busbar走线位于沟槽内，可在Poly的淀积和刻蚀工艺中与元胞区的栅极同步形成，Busbar接触孔和栅极金属相对于主结的接触孔和金属走线位于芯片内侧，以上结构均可与元胞区的相关结构在同一步骤中形成，不增加额外的工艺步骤，提升了工艺制程的整体兼容性。
综上可知，本发明能够在器件处于阻断状态时，沟槽栅两侧的较深的第一P阱区与N漂移层之间的PN结耗尽层扩展，将沟槽底部区域完全包裹，能够有效的屏蔽外部电场，降低沟槽底部栅氧处承受的电场应力，从而提升了器件的长期使用可靠性。
以上对本发明所提供的高可靠性的IGBT芯片制作方法进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
Claims (10)
1.一种高可靠性的IGBT芯片，其特征在于，包括元胞区和终端区；
所述元胞区包括多晶硅衬底、栅极氧化层、多晶硅栅极区、第一P阱区、第二P阱区、N型掺杂区、P+接触区、绝缘介质层、正面金属层、钝化层、背面缓冲层，背面阳极区以及背面金属层，其中，所述第一P阱区和第二P阱区位于所述多晶硅栅极区的两侧区域，且第一P阱区的深度大于第二P阱区的深度。
2.一种如权利要求1所述的高可靠性的IGBT芯片的制作方法，其特征在于，所述制作方法包括如下步骤：
S1、场氧化层生长与终端区场限环区域选择性腐蚀场氧化层；
S2、栅氧化层生长与多晶硅电极形成；
S3、第一次多晶硅刻蚀与P阱区掺杂；
S4、第二次多晶硅刻蚀与P阱区掺杂；
S5、N型源区掺杂；
S6、隔离介质层淀积与接触孔刻蚀；
S7、正面金属化与钝化层形成；
S8、晶圆背面减薄与金属化。
3.根据权利要求2所述的高可靠性的IGBT芯片的制作方法，其特征在于，所述步骤S3，具体包括：
晶圆翻转，去除背面多晶硅，晶圆翻转，清洗，第一次多晶硅刻蚀，元胞区保留沟槽两侧区域，终端区保留全部图形；
元胞区第一次自对准注入B+离子，去胶后杂质推进，形成P阱区。
4.根据权利要求2所述的高可靠性的IGBT芯片的制作方法，其特征在于，所述步骤S4，具体包括：
第二次多晶硅刻蚀，无掩膜整面刻蚀，形成元胞区栅电极和终端区Busbar走线；
元胞区第二次注入B+离子，杂质推进，元胞区氧化层刻蚀。
5.根据权利要求2所述的高可靠性的IGBT芯片的制作方法，其特征在于，所述步骤S1，具体包括：
选择N型多晶硅衬底，采用湿氧工艺进行场氧化层生长；
终端区场限环区域选择性腐蚀场氧化层，B+离子注入，去胶后杂质推进。
6.根据权利要求2所述的高可靠性的IGBT芯片的制作方法，其特征在于，所述步骤S2，具体包括：
在元胞区选择性腐蚀场氧化层，基于PECVD淀积生长二氧化硅刻蚀硬掩膜层，对元胞区进行沟槽刻蚀，牺牲氧化层生长至一定厚度，去除牺牲氧化层；
进行栅氧化层生长，基于LPCVD工艺进行多晶硅填充生长。
7.根据权利要求2所述的高可靠性的IGBT芯片的制作方法，其特征在于，所述步骤S5，具体包括：
源区N型离子注入：第一次注入P+离子，第二次注入As+离子，去胶后炉管退火。
8.根据权利要求2所述的高可靠性的IGBT芯片的制作方法，其特征在于，所述步骤S6，具体包括：
进行隔离介质层淀积，形成USG+BPSG双层结构，并刻蚀接触孔；
接触孔区域注入：第一次注入BF2离子，第二次注入B+离子，去胶后炉管退火。
9.根据权利要求2所述的高可靠性的IGBT芯片的制作方法，其特征在于，所述步骤S7，具体包括：
正面淀积金属层，干法刻蚀图形化，利用PI胶Coating形成钝化层，并进行光刻图形化。
10.根据权利要求2所述的高可靠性的IGBT芯片的制作方法，其特征在于，所述步骤S8，具体包括：
晶圆背面研磨，去除氧化硅，厚度减薄，背面注入P+离子形成缓冲层；
背面阳极注入B+离子，炉管退火激活杂质，背面淀积金属层。
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