CN117497569B - 一种双极性场效应管及其制备方法 - Google Patents

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Abstract

本申请实施例提供了一种双极性场效应管及其制备方法。双极性场效应管包括:第一掺杂类型的漂移区,所述漂移区形成在双极性场效应管的元胞区和终端区;多个沿竖直方向延伸并沿横向方向间隔分布的第二掺杂类型的柱区,布置在所述第一掺杂类型的漂移区内;在元胞区内的柱区上部由近及远依次设置有第一掺杂类型区及反型形成的第二掺杂类型的阱区;其中,在终端区内,第一掺杂类型的漂移区上方设置有场氧化层,终端区内的柱区与所述场氧化层接触。本申请实施例解决了传统超级结IGBT的终端区的承压能力受限的技术问题。

Description

一种双极性场效应管及其制备方法
技术领域
本申请涉及半导体器件技术领域,具体地,涉及一种双极性场效应管及其制备方法。
背景技术
双极性器件是指能够导电子和空穴两种载流子的器件。具体来说,双极性器件中电流的流动是由电子和空穴共同贡献的。在双极性晶体管中,电子主要参与集电区的电流流动,而空穴则主要参与基区的电流流动。在双极性场效应管(BJFET)中,电子和空穴也都参与电流流动,但其工作机制与双极性晶体管有所不同。
空穴载流子是指在半导体中的一种电荷载流子,其本质是空穴缺陷(缺电子)在空穴传导带上的形成。与电子不同,空穴的电荷符号为正,而其传导速度相比电子要慢一些。在双极性器件中,电子和空穴的贡献都是必不可少的。
IGBT:IGBT(Insulated Gate Bipolar Transistor,绝缘栅双极型晶体管)是一种功率半导体器件,它结合了金属氧化物场效应晶体管(MOSFET)和双极型晶体管(BJT)的特性。IGBT具有一个绝缘栅结构,它通过控制栅极的电流来调节电流流经主电流通道的能力。在IGBT中,电子流从N型材料到P型材料,这种双极性的电流传导方式使其适用于高电压、高电流应用。通过控制栅极上的电压,可以开启或关闭IGBT,从而控制电流的流动。IGBT通常用于功率放大、电力转换和控制应用,因为它具有高输入阻抗和可控制的导通能力,同时能够处理高功率电流。这使得它成为电力电子领域中的重要器件,用于驱动电机、变频器、逆变器和其他高功率应用。
超结:超结(Superjunction/SJ)是一种功率MOSFET和IGBT器件的设计结构,通过在n型和p型掺杂层之间形成一系列交错排列的p-n结,形成了更高的阻挡电压和更低的漏电电流,从而提高了器件的性能。超结技术可以提高器件的开关速度、减小导通电阻、降低开关损耗、提高阻挡电压、减小漏电电流等,是当前高性能功率器件中的重要技术之一。
终端:终端(terminal)是大功率芯片为保证芯片整体具有目标的承压能力而设置的结构,上述结构主要位于芯片边缘区域,整体环芯片一周。功率器件的耐压受限于PN结弯曲处电场集中的影响,需要通过设计合适的终端结构来改善。常用的终端技术有场限环(FLR)技术、场板(FP)技术与结终端扩展(JTE)技术与横向变掺杂(VLD)技术以及RESURF技术等。
近年随着应用领域的不断拓展,高压功率器件的需求日益增加,为了开发满足上述应用需求的高性能功率器件,具有超结漂移区的超结IGBT结合了FS-IGBT和超结的优点,可实现高的耐压和低的损耗,为IGBT性能的进一步提升提供新的方向。受制于现有的器件制备工艺,器件超级结结构一致性存在较大问题,进而导致器件的承压能力存在较大的波动。在实际生产中,上述工艺波动极易造成量产产品出现低良问题,严重限制产品的量产出货。因此,为了兼容现有工艺波动,亟需改进现有超级结结构,通过新的结构设计全面提升产品承压能力,有效改善产品良率。
超级结IGBT作为新一代高速IGBT设计技术,其优异的电学性能已经获得实验验证。图1是传统超级结IGBT的横切截面图。传统超级结IGBT结构一般包含元胞区和终端区,如图1所示,其中,1是P-集电区,2是N-漂移区,3是P型超级结区域,4是第二次外延,5是栅氧化层,6是栅极poly,7是Pwell,8是N+发射极,9是介质层,10是发射极金属,11是P+集电极,12是集电极金属,13是终端P型主结区,14是场氧。
在传统超级结IGBT终端区域中,垂直方向主要自上而下主要由场氧14、第二次外延4、P型超级结区域3、N-漂移区2、P-集电区1、P+集电极11和集电极金属12构成。其中,终端区承压能力主要取决于“第二次外延4+P型超级结区域3+N-漂移区2”部分,P型超级结区域3厚度越厚则器件承压能力越强。但在传统结构中,第二次外延4由于其生长这种工艺的限制,使得在元胞区和终端区形成覆盖器件的整层第二次外延,终端P型主结区13和Pwell7都是在第二次外延的基础之上再次加工形成的。因此,如图1所示,在终端区存在第二次外延4的部分,导致终端区内P型超级结区域3必须位于终端区第二次外延4之下,进而导致P型超级结区域3的高度较低。即因为传统超级结IGBT终端区中必然存在第二次外延层4,在芯片厚度一定的前提下,终端区内的P型超级结区域3高度存在上限,严重限制终端区的承压能力提升。超级结IGBT作为双极型晶体管本身要求必须具有N型的结构层,作为空穴载流子的阻挡层,增加漂移区中载流子的浓度从而减小导通压降。传统超级结IGBT的第二外延层4正是N型的结构层。
因此,传统超级结IGBT的终端区的承压能力受限,是本领域技术人员急需要解决的技术问题。
在背景技术中公开的上述信息仅用于加强对本申请的背景的理解,因此其可能包含没有形成为本领域普通技术人员所知晓的现有技术的信息。
发明内容
本申请实施例提供了一种双极性场效应管及其制备方法,以解决传统超级结IGBT的终端区的承压能力受限的技术问题。
根据本申请实施例提供了一种双极性场效应管,包括:
多个沿竖直方向延伸并沿横向方向间隔分布的第二掺杂类型的柱区,布置在所述第一掺杂类型的漂移区内;
在元胞区内的柱区上部由近及远依次设置有第一掺杂类型区及反型形成的第二掺杂类型的阱区;
其中,在终端区内,第一掺杂类型的漂移区上方设置有场氧化层(14),终端区内的柱区与所述场氧化层接触。
根据本申请实施例还提供了一种双极性场效应管的制备方法,包括以下步骤:
形成第一掺杂类型的漂移区,漂移区形成在双极性场效应管的元胞区和终端区;
形成多个第二掺杂类型的柱区,各个柱区沿竖直方向延伸并沿横向方向间隔分布,且布置在所述第一掺杂类型的漂移区内;
在元胞区内的柱区上部由近及远依次形成第一掺杂类型区及反型形成的第二掺杂类型的阱区;
在终端区内,在第一掺杂类型的漂移区的上方形成场氧化层,其中,终端区内的柱区与所述场氧化层接触。
本申请实施例由于采用以上技术方案,具有以下技术效果:
背景技术和本申请实施例的双极性场效应管的厚度相同的情况下,本申请的终端区内的柱区31位于场氧化层14之下,即场氧化层14之下直接连接终端区内的柱区31。背景技术中,场氧化层14之下先要设置第二次外延4,在第二次外延4之下才能直接连接P型超级结区域3(即柱区)。这样,背景技术和本申请实施例的双极性场效应管的厚度相同的情况下,本申请的终端区内的柱区31比背景技术中的P型超级结区域3高,终端区内的漂移区21也比背景技术中的漂移区2高,本申请实施例的双极性场效应管的终端区的承压能力更强。
附图说明
此处所说明的附图用来提供对本申请的进一步理解,构成本申请的一部分,本申请的示意性实施例及其说明用于解释本申请,并不构成对本申请的不当限定。在附图中:
图1为现有的传统超级结IGBT的示意图;
图2为本申请实施例的双极性场效应管的示意图;
图3为本申请实施例的双极性场效应管形成整层的漂移区和形成柱区的示意图;
图4为形成第一掺杂类型初始区40的示意图;
图5为形成第一掺杂类型区4和阱区7的示意图;
图6为本申请实施例的IGBT器件和背景技术的传统超级结IGBT器件的仿真图;
图7为一个晶圆的多个本申请实施例的IGBT器件的击穿电压的示意图;
图8为与图7晶圆尺寸相同的晶圆的多个背景技术的传统超级结IGBT器件的击穿电压的示意图。
附图标记:
背景技术中:
1为P-集电区,2为N-漂移区,3为P型超级结区域,4为第二次外延,5为栅氧化层,6为栅极poly,7为Pwell,8为N+发射极,9为介质层,10为发射极金属,11为P+集电极,12为集电极金属,13为终端P型主结区,14为场氧;
本申请中:
集电区1,终端区内的漂移区21,元胞区漂移区22,柱区31,元胞区柱区32,
第一掺杂类型初始区40,第一掺杂类型区4,栅氧化层5,栅极6,阱区7,发射极8,
栅介质层9,发射极金属10,集电极11,集电极金属12,
终端第二掺杂类型主结区13,场氧化层14。
具体实施方式
为了使本申请实施例中的技术方案及优点更加清楚明白,以下结合附图对本申请的示例性实施例进行进一步详细的说明,显然,所描述的实施例仅是本申请的一部分实施例,而不是所有实施例的穷举。需要说明的是,在不冲突的情况下,本申请中的实施例及实施例中的特征可以相互组合。
实施例一
如图2、图3、图4和图5所示,本申请实施例的双极性场效应管,包括:
第一掺杂类型的漂移区,所述漂移区形成在双极性场效应管的元胞区和终端区;
多个沿竖直方向延伸并沿横向方向间隔分布的第二掺杂类型的柱区,布置在所述第一掺杂类型的漂移区内;
在元胞区内的柱区32上部由近及远依次设置有第一掺杂类型区4及反型形成的第二掺杂类型的阱区7;
其中,在终端区内,第一掺杂类型的漂移区上方设置有场氧化层14,终端区内的柱区31与所述场氧化层14接触。
背景技术和本申请实施例的双极性场效应管的厚度相同的情况下,本申请的终端区内的柱区31位于场氧化层14之下,即场氧化层14之下直接连接终端区内的柱区31。背景技术中,场氧化层14之下先要设置第二次外延4,在第二次外延4之下才能直接连接P型超级结区域3(即柱区)。这样,背景技术和本申请实施例的双极性场效应管的厚度相同的情况下,本申请的终端区内的柱区31比背景技术中的P型超级结区域3高,终端区内的漂移区21也比背景技术中的漂移区2高,本申请实施例的双极性场效应管的终端区的承压能力更强。
具体的,多个沿竖直方向延伸并沿横向方向间隔分布的第二掺杂类型的柱区,布置在所述第一掺杂类型的漂移区内的步骤,具体包括如下步骤:
自所述漂移区的顶面向下形成深槽,在所述深槽内形成第二掺杂类型的柱区31。
具体的,第一掺杂类型区4和第二掺杂类型的阱区7形成的方式为:
在元胞区内的漂移区和柱区的上部形成的第一掺杂类型初始区40;
在第一掺杂类型初始区的上部反型形成的第二掺杂类型的阱区7,第一掺杂类型初始区位于所述阱区7之下作为第一掺杂类型区4;
其中,元胞区内的柱区位于所述第一掺杂类型区4之下的部分作为元胞区柱区32,终端区内的柱区31高于所述元胞区柱区32。
对应的,元胞区内的漂移区位于所述第一掺杂类型区4以下的部分作为元胞区漂移区22;终端区内的漂移区21高于所述元胞区漂移区22。
以图2所示的双极性场效应管为IGBT器件为例对其技术效果进行说明,栅极6接正压,在靠近栅氧化层5表面的阱区7形成沟道,发射极8中的电子经过沟道进入元胞区漂移区22,同时集电极11注入大量的空穴进入元胞区漂移区22,经过元胞区柱区32流向发射极8。本申请实施例的双极性场效应管的第一掺杂类型区4的存在将元胞区柱区32和阱区7隔开,第一掺杂类型区4的掺杂类型与柱区相反存在一个pn结势垒,阻挡空穴流向发射极,因此元胞区漂移区22和元胞区柱区32中存在大量的电子和空穴,在元胞区漂移区22和元胞区柱区32发生大注入效应,大大降低了器件的导通压降。
如果没有第一掺杂类型区4的存在,元胞区柱区32和阱区7直接相连,空穴经过元胞区柱区32直接流向发射极,该模式类似于单极性器件,这样,在元胞区漂移区22和元胞区柱区32不存在大注入效应,导致器件的导通压降较大。
第一掺杂类型初始区40形成的方式为:
如图4所示,从元胞区内的漂移区和柱区的顶面向下,通过注入方式使得元胞区内的漂移区和柱区的上部转变成第一掺杂类型初始区40;
第二掺杂类型的阱区7的形成方式为:
如图5所示,从第一掺杂类型初始区40的顶面向下,通过注入方式使得第一掺杂类型初始区的上部反型形成第二掺杂类型的阱区7。
本申请实施例的双极性场效应管的第一掺杂类型区4的形成步骤:
首先,通过注入的方式形成第一掺杂类型初始区40,注入工艺的特点是通过注入窗口的位置和尺寸能够精确控制第一掺杂类型初始区40的位置和尺寸,从而使得第一掺杂类型初始区40在横向方向的尺寸和位置能够精确的控制,第一掺杂类型初始区40仅仅限制在元胞区内,不会进入到终端区;
之后,从第一掺杂类型初始区40的顶部向下,通过注入方式使得第一掺杂类型初始区的上部反型形成第二掺杂类型的阱区7,第二掺杂类型的阱区7的位置和尺寸也能精确的控制。第一掺杂类型初始区位于所述阱区7之下作为第一掺杂类型区4。这样,第一掺杂类型区4的位置和尺寸都能精确控制,第一掺杂类型区4精确控制在元胞区内,而不会出现在终端区内;第二掺杂类型的阱区7位置和尺寸也能精确控制在元胞区。此时,元胞区内的柱区位于第一掺杂类型区4之下的部分作为元胞区柱区32,由于元胞区柱区32仅仅是元胞区内原来柱区的下部分。因此,终端区内的柱区31高于所述元胞区柱区32。对应的,元胞区内的漂移区位于所述第一掺杂类型区4以下的部分作为元胞区漂移区22;终端区内的漂移区21高于所述元胞区漂移区22。终端区承压能力主要取决于“第一掺杂类型区4+终端区内的柱区31+终端区内的漂移区21”部分。背景技术和本申请实施例的双极性场效应管的厚度相同的情况下,本申请的终端区内的柱区31比背景技术中的P型超级结区域3高,终端区内的漂移区21比背景技术中的漂移区2高,本申请实施例的双极性场效应管的终端区的承压能力更强。
具体的,终端区内的漂移区21高于所述元胞区漂移区22,可以有效提升终端区耐压水平,从而实现双极性场效应管承压能力加强的效果。
实施中,如图2所示,终端区内的柱区31的底面和所述元胞区柱区32的底面相平;终端区内的柱区31的底面和元胞区柱区32底面平齐能够保证双极性场效应管在反向承压时,双极性场效应管底部电场平滑过渡,避免出现电场极值区域,有效改善芯片可靠性;
终端区内的漂移区21和所述元胞区漂移区22的底部相平。
终端区内的漂移区21和所述元胞区漂移区22的底部相平,能够保证器件在反向承压时,芯片底部电场平滑过渡,避免出现电场极值区域,有效改善芯片可靠性。
实施中,如图2所示,所述第一掺杂类型为N型,第二掺杂类型为P型;
对应的,终端区内的漂移区21、元胞区漂移区22、第一掺杂类型区4均为N型。
终端区内的柱区31、元胞区柱区32、阱区7均为P型。
实施中,如图2所示,所述双极性场效应管为IGBT器件;所述IGBT器件还包括:
终端第二掺杂类型主结区13,与所述阱区7相连。
所述终端第二掺杂类型主结区13深度的取值范围为大于等于3微米小于等于5微米;
所述终端第二掺杂类型主结区13在元胞区和终端区排列方向的宽度的取值范围为大于等于30微米小于等于60微米。终端第二掺杂类型主结区13如果太宽,会浪费芯片面积,太窄的话导致后续版图无法布线,注入深度与注入时能量相关,越深所需能量越大,对器件表面损伤越大,从而影响器件可靠性。即如图2所示,终端第二掺杂类型主结区13在平行于纸面方向的宽度的取值范围为大于等于30微米小于等于60微米。
实施中,如图2所示,所述IGBT器件还包括:
位于所述终端区内的漂移区21和所述元胞区漂移区22之下的第二掺杂类型的集电区1;
位于所述集电区1之下的第二掺杂类型的集电极11;
位于所述集电极11之下的集电极金属12;
自所述阱区7的顶面向下形成的沟槽;
形成在所述沟槽的底部和侧壁的栅氧化层5;
形成在所述栅氧化层5围成的空间内的栅极6;
形成在所述阱区7周围的第一掺杂类型的发射极8;
形成在所述栅极6之上的栅介质层9;
形成在所述栅介质层之上的发射极金属10。
实施中,如图2所示,元胞区柱区32的顶端宽度和元胞区柱区顶端之间宽度的比为4:5;终端区内的柱区31的顶端宽度和终端区内的柱区31顶端之间宽度的比为4:5;即柱区和柱区间隔比例为4:5;
元胞区柱区32和终端区内的柱区31的掺杂浓度为4.5×1015/cm-3
柱区与柱区间隔比例为4:5是目前较为成熟的工艺,在目前柱区与柱区间隔比例和外延掺杂浓度下,柱区的掺杂浓度为4.5×1015 /cm-3是电荷平衡的最佳条件,即该条件下器件的击穿电压最大。
图6为本申请实施例的IGBT器件和背景技术的传统超级结IGBT器件的仿真图,其中,本申请实施例的IGBT器件中除第一掺杂类型区4和传统超级结IGBT器件除第二外延4以外,其他的结构相同。如图6所示,横轴为击穿电压(BV),竖轴为集电极电流。本申请实施例的IGBT器件的击穿电压远大于传统超级结IGBT器件的击穿电压。
图7为一个晶圆的多个本申请实施例的IGBT器件的击穿电压的示意图;图8为与图7晶圆尺寸相同的晶圆的多个背景技术的传统超级结IGBT器件的击穿电压的示意图。其中,本申请实施例的IGBT器件中除第一掺杂类型区4和传统超级结IGBT器件除第二外延4以外,其他的结构相同。
图7和图8的圆形代表一个晶圆。
图7中每一个小块代表一个本申请实施例的IGBT器件的实体器件,图8中每一个小块代表一个的背景技术的传统超级结IGBT器件的实体器件。图7和图8中每一个小块上的数字代表击穿电压。小块上无数字则代表坏掉的器件,小块上的数字越小,代表击穿电压越低;小块上的数字越大,代表击穿电压越高。
图8中,无数字的小块很多,即坏掉的器件很多;数字较小的小块有一些,即击穿电压较低的器件有一些,数字小的小块、数字大的小块、数字较大的小块各有一些,即击穿电压次低、击穿电压次高、击穿电压较高的器件都有一些。图8的击穿电压的中值为706V。
图7中,无数字的小块很少,即坏掉的器件很少;数字较小的小块也很少,即击穿电压较低的器件也很少;数字小的小块有一些,即击穿电压次低的有一些;主要数字大的小块、数字较大的小块为主,即击穿电压次高、击穿电压较高的器件较多。图7的击穿电压的中值为760V。
因此,本申请实施例的双极性场效应管的击穿电压较高,也产品稳定性较高。
实施例二
本申请实施例的双极性场效应管的制备方法,用于制备实施例一的双极性场效应管,包括如下步骤:
形成第一掺杂类型的漂移区,漂移区形成在双极性场效应管的元胞区和终端区;
形成多个第二掺杂类型的柱区,各个柱区沿竖直方向延伸并沿横向方向间隔分布,且布置在所述第一掺杂类型的漂移区内;
在元胞区内的柱区32上部由近及远依次形成第一掺杂类型区4及反型形成的第二掺杂类型的阱区7;
在终端区内,在第一掺杂类型的漂移区的上方形成场氧化层14,其中,终端区内的柱区31与所述场氧化层14接触。
终端区内的柱区31直接和所述场氧化层14,就是终端区内的柱区31直接连接到了双极性场效应管这个芯片的表面。
背景技术中,P型超级结区域3都是连接到第二外延层4,第二外延层4连接到场氧化层14。即背景技术中P型超级结区域3都是连接到第二外延层4、第二外延层4在连接到芯片的表面。
背景技术和本申请实施例的双极性场效应管的制备方法制备出的双极性场效应管的厚度相同的情况下,本申请的终端区内的柱区31比背景技术中的P型超级结区域3高,终端区内的漂移区21比背景技术中的漂移区2高,本申请实施例的双极性场效应管的终端区的承压能力更强。
具体的,形成多个第二掺杂类型的柱区,各个柱区沿竖直方向延伸并沿横向方向间隔分布,且布置在所述第一掺杂类型的漂移区内的步骤,具体包括如下步骤:
自所述漂移区的顶面向下形成深槽,在所述深槽内形成第二掺杂类型的柱区。
实施中,在元胞区内的柱区32上部由近及远依次形成第一掺杂类型区4及反型形成的第二掺杂类型的阱区7的步骤,具体包括以下步骤:
从元胞区内的漂移区和柱区的顶面向下,通过注入方式使得元胞区内的漂移区和柱区的上部转变成第一掺杂类型初始区40;
从第一掺杂类型初始区40的顶面向下,通过注入方式使得第一掺杂类型初始区的上部反型形成第二掺杂类型的阱区7,第一掺杂类型初始区位于所述阱区7之下作为第一掺杂类型区4;其中,元胞区内的柱区位于所述第一掺杂类型区4之下的部分作为元胞区柱区32,终端区内的柱区31高于所述元胞区柱区32。
通过注入的方式形成第一掺杂类型初始区40,注入工艺的特点是通过注入窗口的位置和尺寸能够精确控制第一掺杂类型初始区40的位置和尺寸,从而使得第一掺杂类型初始区40在横向方向的尺寸和位置能够精确的控制,第一掺杂类型初始区40仅仅限制在元胞区内,不会进入到终端区;
之后,从第一掺杂类型初始区40的顶部向下,通过注入方式使得第一掺杂类型初始区的上部反型形成第二掺杂类型的阱区7,第二掺杂类型的阱区7的位置和尺寸也能精确的控制。第一掺杂类型初始区位于所述阱区7之下作为第一掺杂类型区4。这样,第一掺杂类型区4的位置和尺寸都能精确控制,第一掺杂类型区4精确控制在元胞区内,而不会出现在终端区内;第二掺杂类型的阱区7位置和尺寸也能精确控制在元胞区。此时,元胞区内的柱区位于第一掺杂类型区4之下的部分作为元胞区柱区32,由于元胞区柱区32仅仅是元胞区内原来柱区的下部分。因此,终端区内的柱区31高于所述元胞区柱区32。对应的,元胞区内的漂移区位于所述第一掺杂类型区4以下的部分作为元胞区漂移区22;终端区内的漂移区21高于所述元胞区漂移区22。终端区承压能力主要取决于“第一掺杂类型区4+终端区内的柱区31+终端区内的漂移区21”部分。背景技术和本申请实施例的双极性场效应管的厚度相同的情况下,本申请的终端区内的柱区31比背景技术中的P型超级结区域3高,终端区内的漂移区21比背景技术中的漂移区2高,本申请实施例的双极性场效应管的终端区的承压能力更强。
实施中,双极性场效应管的制备方法,还包括以下步骤:
形成终端第二掺杂类型主结区13,终端第二掺杂类型主结区13与所述阱区7相连;
形成第二掺杂类型的集电区1,集电区1位于所述终端区内的漂移区21和所述元胞区漂移区22之下;
形成位于所述集电区1之下的第二掺杂类型的集电极11;
形成位于所述集电极11之下的集电极金属12;
自所述阱区7的顶面向下形成的沟槽;
在所述沟槽的底部和侧壁形成栅氧化层5;
在所述栅氧化层5围成的空间形成栅极6;
在所述阱区7周围形成第一掺杂类型的发射极8;
在所述栅极6之上形成栅介质层9;
在所述栅介质层之上形成发射极金属10。
在本申请及其实施例的描述中,需要理解的是,术语“顶”、“底”、“高度”等指示的方位或位置关系为基于附图所示的方位或位置关系,仅是为了便于描述本申请和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本申请的限制。
在本申请及其实施例中,除非另有明确的规定和限定,术语“设置”、“安装”、“相连”、“连接”、“固定”等术语应做广义理解,例如,可以是固定连接,也可以是可拆卸连接,或成一体;可以是机械连接,也可以是电连接,还可以是通信;可以是直接相连,也可以通过中间媒介间接相连,可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言,可以根据具体情况理解上述术语在本申请中的具体含义。
在本申请及其实施例中,除非另有明确的规定和限定,第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触,也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且,第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方,或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方,或仅仅表示第一特征水平高度小于第二特征。
上文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开,上文中对特定例子的部件和设置进行描述。当然,它们仅仅为示例,并且目的不在于限制本申请。此外,本申请可以在不同例子中重复参考数字和/或参考字母,这种重复是为了简化和清楚的目的,其本身不指示所讨论各种实施方式和/或设置之间的关系。此外,本申请提供了的各种特定的工艺和材料的例子,但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
尽管已描述了本申请的优选实施例,但本领域内的技术人员一旦得知了基本创造性概念,则可对这些实施例作出另外的变更和修改。所以,所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。
显然,本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样,倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内,则本申请也意图包含这些改动和变型在内。

Claims (13)

1.一种双极性场效应管,其特征在于,包括:
第一掺杂类型的漂移区,所述漂移区形成在双极性场效应管的元胞区和终端区;
多个沿竖直方向延伸并沿横向方向间隔分布的第二掺杂类型的柱区,布置在所述第一掺杂类型的漂移区内;
在元胞区内的柱区(32)上部由近及远依次设置有第一掺杂类型区(4)及反型形成的第二掺杂类型的阱区(7);
其中,在终端区内,第一掺杂类型的漂移区上方设置有场氧化层(14),终端区内的柱区(31)与所述场氧化层(14)接触;
元胞区内的柱区位于所述第一掺杂类型区(4)之下的部分作为元胞区柱区(32);
其中,第一掺杂类型区(4)将元胞区柱区(32)和阱区(7)隔开。
2.根据权利要求1所述的双极性场效应管,其特征在于,终端区内的柱区(31)高于所述元胞区柱区(32)。
3.根据权利要求2所述的双极性场效应管,其特征在于,第一掺杂类型区(4)和第二掺杂类型的阱区(7)形成的方式为:
从元胞区内的漂移区和柱区的顶面向下,通过注入方式使得元胞区内的漂移区和柱区的上部转变成第一掺杂类型初始区(40);
从第一掺杂类型初始区(40)的顶面向下,通过注入方式使得第一掺杂类型初始区的上部反型形成第二掺杂类型的阱区(7),第一掺杂类型初始区位于所述阱区(7)之下作为第一掺杂类型区(4)。
4.根据权利要求2所述的双极性场效应管,其特征在于,元胞区内的漂移区位于所述第一掺杂类型区(4)以下的部分作为元胞区漂移区(22);
终端区内的漂移区(21)高于所述元胞区漂移区(22)。
5.根据权利要求2所述的双极性场效应管,其特征在于,终端区内的柱区(31)的底面和所述元胞区柱区(32)的底面相平;
终端区内的漂移区(21)和所述元胞区漂移区(22)的底部相平。
6.根据权利要求1至5任一所述的双极性场效应管,其特征在于,所述第一掺杂类型为N型,第二掺杂类型为P型。
7.根据权利要求6所述的双极性场效应管,其特征在于,所述双极性场效应管为IGBT器件还包括:
终端第二掺杂类型主结区(13),与所述阱区(7)相连。
8.根据权利要求7所述的双极性场效应管,其特征在于,所述IGBT器件还包括:
位于所述终端区内的漂移区(21)和所述元胞区漂移区(22)之下的第二掺杂类型的集电区(1);
位于所述集电区(1)之下的第二掺杂类型的集电极(11);
位于所述集电极(11)之下的集电极金属(12);
自所述阱区(7)的顶面向下形成的沟槽;
形成在所述沟槽的底部和侧壁的栅氧化层(5);
形成在所述栅氧化层(5)围成的空间内的栅极(6);
形成在所述阱区(7)周围的第一掺杂类型的发射极(8);
形成在所述栅极(6)之上的栅介质层(9);
形成在所述栅介质层之上的发射极金属(10)。
9.根据权利要求7所述的双极性场效应管,其特征在于,所述终端第二掺杂类型主结区(13)深度的取值范围为大于等于3微米小于等于5微米;
所述终端第二掺杂类型主结区(13)在元胞区和终端区排列方向的宽度的取值范围为大于等于30微米小于等于60微米。
10.根据权利要求1至5任一所述的双极性场效应管,其特征在于,元胞区柱区(32)的顶端宽度和元胞区柱区顶端之间宽度的比为4:5;终端区内的柱区(31)的顶端宽度和终端区内的柱区(31)顶端之间宽度的比为4:5;
元胞区柱区(32)和终端区内的柱区(31)的掺杂浓度为4.5×1015 /cm-3
11.一种双极性场效应管的制备方法,其特征在于,包括以下步骤:
形成第一掺杂类型的漂移区,漂移区形成在双极性场效应管的元胞区和终端区;
形成多个第二掺杂类型的柱区,各个柱区沿竖直方向延伸并沿横向方向间隔分布,且布置在所述第一掺杂类型的漂移区内;
在元胞区内的柱区(32)上部由近及远依次形成第一掺杂类型区(4)及反型形成的第二掺杂类型的阱区(7);
在终端区内,在第一掺杂类型的漂移区的上方形成场氧化层(14),其中,终端区内的柱区(31)与所述场氧化层(14)接触;
其中,元胞区内的柱区位于所述第一掺杂类型区(4)之下的部分作为元胞区柱区(32),第一掺杂类型区(4)将元胞区柱区(32)和阱区(7)隔开。
12.根据权利要求11所述的制备方法,其特征在于,在元胞区内的柱区(32)上部由近及远依次形成第一掺杂类型区(4)及反型形成的第二掺杂类型的阱区(7)的步骤,具体包括以下步骤:
从元胞区内的漂移区和柱区的顶面向下,通过注入方式使得元胞区内的漂移区和柱区的上部转变成第一掺杂类型初始区(40);
从第一掺杂类型初始区(40)的顶面向下,通过注入方式使得第一掺杂类型初始区的上部反型形成第二掺杂类型的阱区(7),第一掺杂类型初始区位于所述阱区(7)之下作为第一掺杂类型区(4);其中,终端区内的柱区(31)高于所述元胞区柱区(32)。
13.根据权利要求12所述的制备方法,其特征在于,还包括以下步骤:
形成终端第二掺杂类型主结区(13),终端第二掺杂类型主结区(13)与所述阱区(7)相连;
形成第二掺杂类型的集电区(1),集电区(1)位于所述终端区内的漂移区(21)和所述元胞区漂移区(22)之下;
形成位于所述集电区(1)之下的第二掺杂类型的集电极(11);
形成位于所述集电极(11)之下的集电极金属(12);
自所述阱区(7)的顶面向下形成的沟槽;
在所述沟槽的底部和侧壁形成栅氧化层(5);
在所述栅氧化层(5)围成的空间形成栅极(6);
在所述阱区(7)周围形成第一掺杂类型的发射极(8);
在所述栅极(6)之上形成栅介质层(9);
在所述栅介质层之上形成发射极金属(10)。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101969073A (zh) * 2010-08-27 2011-02-09 东南大学 快速超结纵向双扩散金属氧化物半导体管
CN111987145A (zh) * 2020-09-09 2020-11-24 电子科技大学 抗总剂量电离辐射的超结vdmos器件
CN113488529A (zh) * 2021-07-13 2021-10-08 电子科技大学 一种基于多级场板的超结终端结构
WO2021227518A1 (zh) * 2020-05-11 2021-11-18 华润微电子(重庆)有限公司 沟槽栅半导体器件及其制备方法
CN114388623A (zh) * 2022-02-18 2022-04-22 上海昱率科技有限公司 一种功率晶体管及其制备方法
CN114823873A (zh) * 2022-04-28 2022-07-29 电子科技大学 一种超结功率器件终端结构
CN114975602A (zh) * 2022-07-29 2022-08-30 深圳芯能半导体技术有限公司 一种高可靠性的igbt芯片及其制作方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104241376B (zh) * 2014-09-01 2017-12-05 矽力杰半导体技术(杭州)有限公司 超结结构及其制备方法和半导体器件

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101969073A (zh) * 2010-08-27 2011-02-09 东南大学 快速超结纵向双扩散金属氧化物半导体管
WO2021227518A1 (zh) * 2020-05-11 2021-11-18 华润微电子(重庆)有限公司 沟槽栅半导体器件及其制备方法
CN111987145A (zh) * 2020-09-09 2020-11-24 电子科技大学 抗总剂量电离辐射的超结vdmos器件
CN113488529A (zh) * 2021-07-13 2021-10-08 电子科技大学 一种基于多级场板的超结终端结构
CN114388623A (zh) * 2022-02-18 2022-04-22 上海昱率科技有限公司 一种功率晶体管及其制备方法
CN114823873A (zh) * 2022-04-28 2022-07-29 电子科技大学 一种超结功率器件终端结构
CN114975602A (zh) * 2022-07-29 2022-08-30 深圳芯能半导体技术有限公司 一种高可靠性的igbt芯片及其制作方法

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