KR101309674B1 - 절연 게이트형 바이폴라 트랜지스터와 그 제조방법 - Google Patents

절연 게이트형 바이폴라 트랜지스터와 그 제조방법 Download PDF

Info

Publication number
KR101309674B1
KR101309674B1 KR1020110130028A KR20110130028A KR101309674B1 KR 101309674 B1 KR101309674 B1 KR 101309674B1 KR 1020110130028 A KR1020110130028 A KR 1020110130028A KR 20110130028 A KR20110130028 A KR 20110130028A KR 101309674 B1 KR101309674 B1 KR 101309674B1
Authority
KR
South Korea
Prior art keywords
layer
collector
drift
drift layer
conductive type
Prior art date
Application number
KR1020110130028A
Other languages
English (en)
Other versions
KR20120067938A (ko
Inventor
신지 아오노
타다하루 미나토
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20120067938A publication Critical patent/KR20120067938A/ko
Application granted granted Critical
Publication of KR101309674B1 publication Critical patent/KR101309674B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은, 내압의 유지와 낮은 온 전압화를 양립하는 트렌치 게이트형 IGBT의 제공을 목적으로 한다. 본 발명의 IGBT는, 제1도전형의 버퍼층(11)과, 버퍼층(11)의 제1주면 위에 형성된 제1드리프트층과, 상기 제1드리프트층 위에 형성된 제1도전형의 제2드리프트층(3)과, 제2드리프트층(3)위에 형성된 제2도전형의 베이스층(4)과, 베이스층(4) 표면에 선택적으로 형성된 제1도전형의 에미터층(5)과, 에미터층(5)의 표면으로부터 제2드리프트층(3) 안과 관통해서 게이트 절연막(7)을 사이에 두고 매립 형성된 게이트 전극(8)과, 에미터층(5)과 전기가 통하는 에미터 전극(10)과, 버퍼층(11)의 제2주면 위에 형성된 제2도전형의 콜렉터층(12)과, 콜렉터층(12) 위에 형성된 콜렉터 전극(13)을 구비하고, 상기 제1드리프트층은, 제1도전형의 제1층(1)과, 제2도전형의 제2층(2)이 수평 방향으로 반복된 구조다.

Description

절연 게이트형 바이폴라 트랜지스터와 그 제조방법{INSULATED GATE BIPOLAR TRANSISTOR AND MANUFACTURING METHOD THEREOF}
본 발명은 절연 게이트형 바이폴라 트랜지스터에 관한 것이다.
최근, 가전제품이나 산업용 전력장치 등의 분야에서 인버터 장치가 이용되고 있다. 상용 전원(교류전원)을 사용하는 인버터 장치는, 교류전원을 직류로 순변환하는 컨버터 부분과, 평활회로 부분과, 직류전압을 교류로 역변환하는 인버터 부분으로 이루어진다. 인버터 부분의 주 파워 소자에는, 고속 스위칭이 가능한 절연 게이트형 바이폴라 트랜지스터(이하, IGBT(Insulated Gate Bipolar Transistor)라고도 칭한다)가 주류이다.
전력제어용의 인버터 장치에 있어서, 트랜지스터 1칩당 전류정격 및 전압정격은 각각, 약 수 A∼수백 A, 수백 V∼수천 V의 범위이다. 그 때문에, 저항부하를 사용해서 IGBT의 게이트 전압을 연속적으로 변화시켜 동작시키는 회로에서는, 전류와 전압의 곱인 전력이 IGBT 내부에서 열로서 발생하기 때문에 큰 방열기가 필요하고, 전력의 변환 효율도 나빠진다. 또한, 동작 전압과 동작 전류의 조합에 의해서는, 트랜지스터 그 자체가 온도 상승하여 열파괴해 버리기 때문에, 저항 부하 회로는 별로 사용되지 않는다.
인버터 장치의 부하는 전동유도기(유도성 부하의 모터)인 경우가 많으므로, 통상 IGBT는 스위치로서 동작하고, 오프 상태와 온 상태를 반복해서 전력 에너지를 제어하고 있다. 유도성 부하로 인버터 회로를 스위칭시키는 경우에는, 트랜지스터의 온 상태에서 오프 상태로의 턴오프 과정과 오프 상태에서 온 상태로의 턴온 과정과 트랜지스터의 온 상태가 생각될 수 있다.
유도성 부하는 상하 암의 중간 전위점에 접속하고, 유도성 부하에 흐르는 전류의 방향은 양과 음의 양 방향이 된다. 부하에 흐르는 전류를 부하 접속단으로부터 고전위의 전원측으로 되돌리거나, 접지측으로 흐르거나 하기 때문에, 유도성 부하에 흐르는 대전류를 부하와 암의 폐회로측에서 환류시키는 용도의 프리휠 다이오드가 필요하게 된다.
소용량의 인버터 장치에서는, IGBT 대신에 MOSFET(Metal Oxide Silicon Field Effect Transistor)가 사용되는 경우도 있다.
IGBT의 온 전압을 작게 하는 구조로서, 트렌치 게이트형 IGBT(특허문헌 1 참조)나 캐리어 축적형 트렌치 게이트 IGBT 등이 제안되고 있다.
일본국 특개 2004-158868호 공보
특허문헌 1에 기재된 트렌치 게이트형 IGBT에서는, 내압을 유지하기 위해 어느 정도의 두께를 갖는 N-베이스층이 필요하지만, N-베이스층을 두껍게 하면 온 전압이 높아진다는 문제점이 있었다.
그래서, 본 발명은 상기한 문제점을 감안하여, 내압의 유지와 낮은 온전압화를 양립하는 트렌치 게이트형의 IGBT 및 그 제조방법의 제공을 목적으로 한다.
본 발명의 제1 절연 게이트형 바이폴라 트랜지스터(IGBT)는, 제1도전형의 버퍼층과, 상기 버퍼층의 제1주면 위에 형성된 제1드리프트층과, 상기 제1드리프트층 위에 형성된 제1도전형의 제2드리프트층과, 상기 제2드리프트층 위에 형성된 제2도전형의 베이스층과, 상기 베이스층 표면에 선택적으로 형성된 제1도전형의 에미터층과, 상기 에미터층의 표면으로부터 상기 제2드리프트층 안과 관통해서 게이트 절연막을 사이에 두고 매립 형성된 게이트 전극과, 상기 에미터층과 전기가 통하는 에미터 전극과, 상기 버퍼층의 제2주면 위에 형성된 제2도전형의 콜렉터층과, 상기 콜렉터층 위에 형성된 콜렉터 전극을 구비하고, 상기 제1드리프트층은, 제1도전형의 제1층과, 제2도전형의 제2층이 수평 방향으로 반복된 구조이다.
본 발명의 제2의 IGBT는, 제1도전형의 버퍼층과, 상기 버퍼층의 제1주면 위에 형성된 제1드리프트층과, 상기 제1드리프트층 위에 형성된 제1도전형의 제2드리프트층과, 상기 제2드리프트층 위에 형성된 제2도전형의 베이스층과, 상기 베이스층 표면에 선택적으로 형성된 제1도전형의 에미터층과, 상기 에미터층의 표면으로부터 상기 제2드리프트층 안과 관통해서 게이트 절연막을 사이에 두고 매립 형성된 게이트 전극과, 상기 에미터층과 전기가 통하는 에미터 전극과, 상기 버퍼층의 제2주면 위에 형성된 제2도전형의 콜렉터층과, 상기 콜렉터층 위에 형성된 콜렉터 전극을 구비하고, 상기 제1드리프트층은, 제1도전형의 제1층, 절연층 및 제2도전형의 제2층이 이 순서로 수평 방향으로 반복된 구조이다.
본 발명의 제3의 IGBT는, 제1도전형의 버퍼층과, 상기 버퍼층의 제1주면 위에 형성된 제1도전형의 제3드리프트층과, 상기 제3드리프트층 위에 형성된 제1드리프트층과, 상기 제1드리프트층 위에 형성된 제1도전형의 제2드리프트층과, 상기 제2드리프트층 위에 형성된 제2도전형의 베이스층과, 상기 베이스층 표면에 선택적으로 형성된 제1도전형의 에미터층과, 상기 에미터층의 표면으로부터 상기 제2드리프트층 안과 관통해서 게이트 절연막을 사이에 두고 매립 형성된 게이트 전극과, 상기 에미터층과 전기가 통하는 에미터 전극과, 상기 버퍼층의 제2주면 위에 형성된 제2도전형의 콜렉터층과, 상기 콜렉터층 위에 형성된 콜렉터 전극을 구비하고, 상기 제1드리프트층은, 제1도전형의 제1층과, 제2도전형의 제2층이 수평 방향으로 반복된 구조이다.
본 발명의 제4의 IGBT는, 제1도전형의 버퍼층과, 상기 버퍼층의 제1주면 위에 형성된 제1도전형의 제3드리프트층과, 상기 제3드리프트층 위에 형성된 제1드리프트층과, 상기 제1드리프트층 위에 형성된 제1도전형의 제2드리프트층과, 상기 제2드리프트층 위에 형성된 제2도전형의 베이스층과, 상기 베이스층 표면에 선택적으로 형성된 제1도전형의 에미터층과, 상기 에미터층의 표면으로부터 상기 제2드리프트층 안과 관통해서 게이트 절연막을 사이에 두고 매립 형성된 게이트 전극과, 상기 에미터층과 전기가 통하는 에미터 전극과, 상기 버퍼층의 제2주면 위에 형성된 제2도전형의 콜렉터층과, 상기 콜렉터층 위에 형성된 콜렉터 전극을 구비하고, 상기 제1드리프트층은, 제1도전형의 제1층, 절연층 및 제2도전형의 제2층이 이 순서로 수평 방향으로 반복된 구조이다.
본 발명의 제1 절연 게이트형 바이폴라 트랜지스터(IGBT)는, 제1도전형의 버퍼층과, 상기 버퍼층의 제1주면 위에 형성된 제1드리프트층과, 상기 제1드리프트층 위에 형성된 제1도전형의 제2드리프트층과, 상기 제2드리프트층 위에 형성된 제2도전형의 베이스층과, 상기 베이스층 표면에 선택적으로 형성된 제1도전형의 에미터층과, 상기 에미터층의 표면으로부터 상기 제2드리프트층 안과 관통해서 게이트 절연막을 사이에 두고 매립 형성된 게이트 전극과, 상기 에미터층과 전기가 통하는 에미터 전극과, 상기 버퍼층의 제2주면 위에 형성된 제2도전형의 콜렉터층과, 상기 콜렉터층 위에 형성된 콜렉터 전극을 구비하고, 상기 제1드리프트층은, 제1도전형의 제1층과, 제2도전형의 제2층이 수평 방향으로 반복된 구조이므로, 내압을 유지하면서 온 전압을 저감할 수 있다.
본 발명의 제2의 IGBT는, 제1도전형의 버퍼층과, 상기 버퍼층의 제1주면 위에 형성된 제1드리프트층과, 상기 제1드리프트층 위에 형성된 제1도전형의 제2드리프트층과, 상기 제2드리프트층 위에 형성된 제2도전형의 베이스층과, 상기 베이스층 표면에 선택적으로 형성된 제1도전형의 에미터층과, 상기 에미터층의 표면으로부터 상기 제2드리프트층 안과 관통해서 게이트 절연막을 사이에 두고 매립 형성된 게이트 전극과, 상기 에미터층과 전기가 통하는 에미터 전극과, 상기 버퍼층의 제2주면 위에 형성된 제2도전형의 콜렉터층과, 상기 콜렉터층 위에 형성된 콜렉터 전극을 구비하고, 상기 제1드리프트층은, 제1도전형의 제1층, 절연층 및 제2도전형의 제2층이 이 순서로 수평 방향으로 반복된 구조이므로, 내압을 유지하면서 온 전압을 저감할 수 있다.
본 발명의 제3의 IGBT는, 제1도전형의 버퍼층과, 상기 버퍼층의 제1주면 위에 형성된 제1도전형의 제3드리프트층과, 상기 제3드리프트층 위에 형성된 제1드리프트층과, 상기 제1드리프트층 위에 형성된 제1도전형의 제2드리프트층과, 상기 제2드리프트층 위에 형성된 제2도전형의 베이스층과, 상기 베이스층 표면에 선택적으로 형성된 제1도전형의 에미터층과, 상기 에미터층의 표면으로부터 상기 제2드리프트층 안과 관통해서 게이트 절연막을 사이에 두고 매립 형성된 게이트 전극과, 상기 에미터층과 전기가 통하는 에미터 전극과, 상기 버퍼층의 제2주면 위에 형성된 제2도전형의 콜렉터층과, 상기 콜렉터층 위에 형성된 콜렉터 전극을 구비하고, 상기 제1드리프트층은, 제1도전형의 제1층과, 제2도전형의 제2층이 수평 방향으로 반복된 구조이므로, 내압을 유지하면서 온 전압을 저감할 수 있다.
본 발명의 제4의 IGBT는, 제1도전형의 버퍼층과, 상기 버퍼층의 제1주면 위에 형성된 제1도전형의 제3드리프트층과, 상기 제3드리프트층 위에 형성된 제1드리프트층과, 상기 제1드리프트층 위에 형성된 제1도전형의 제2드리프트층과, 상기 제2드리프트층 위에 형성된 제2도전형의 베이스층과, 상기 베이스층 표면에 선택적으로 형성된 제1도전형의 에미터층과, 상기 에미터층의 표면으로부터 상기 제2드리프트층 안과 관통해서 게이트 절연막을 사이에 두고 매립 형성된 게이트 전극과, 상기 에미터층과 전기가 통하는 에미터 전극과, 상기 버퍼층의 제2주면 위에 형성된 제2도전형의 콜렉터층과, 상기 콜렉터층 위에 형성된 콜렉터 전극을 구비하고, 상기 제1드리프트층은, 제1도전형의 제1층, 절연층 및 제2도전형의 제2층이 이 순서로 수평 방향으로 반복된 구조이므로, 내압을 유지하면서 온 전압을 저감할 수 있다.
도 1은 실시형태 1에 따른 IGBT의 구성을 나타내는 단면도다.
도 2는 실시형태 1에 따른 IGBT의 공핍층에 있어서의 전계 강도 분포를 나타내는 도면이다.
도 3은 실시형태 1에 따른 IGBT의 온 전압을 나타내는 도면이다.
도 4는 실시형태 2에 따른 IGBT의 구성을 나타내는 단면도다.
도 5는 실시형태 2에 따른 IGBT의 공핍층에 있어서의 전계 강도 분포를 나타내는 도면이다.
도 6은 실시형태 2에 따른 IGBT의 온 전압을 나타내는 도면이다.
도 7은 IGBT와 프리휠 다이오드를 구비하는 인버터 회로의 회로도다.
도 8은 트렌치 게이트형 IGBT의 구성을 나타내는 단면도다.
도 9는 트렌치 게이트형 IGBT의 공핍층내의 전계 강도 분포를 나타내는 도면이다.
도 10은 온 전압과 내압의 특성을 나타내는 도면이다.
도 11은 실시형태 3에 따른 RC-IGBT의 구성을 나타내는 단면도다.
도 12는 실시형태 3에 따른 RC-IGBT의 공핍층에 있어서의 전계 강도 분포를 나타내는 도면이다.
도 13은 실시형태 3에 따른 RC-IGBT의 온 전압을 나타내는 도면이다.
도 14는 콜렉터층의 반복 피치와 스냅 백 전압의 관계를 나타내는 도면이다.
도 15는 실시형태 4에 따른 RC-IGBT의 구성을 나타내는 단면도다.
도 16은 실시형태 4에 따른 RC-IGBT의 공핍층에 있어서의 전계 강도 분포를 나타내는 도면이다.
도 17은 실시형태 4에 따른 RC-IGBT의 온 전압을 나타내는 도면이다.
도 18은 IGBT와 프리휠 다이오드를 구비하는 인버터 회로의 회로도다.
도 19는 전제기술에 따른 RC-IGBT의 구성을 나타내는 단면도다.
도 20은 전제기술에 따른 RC-IGBT의 공핍층에 있어서의 전계 강도 분포를 나타내는 도면이다.
도 21은 온 전압과 내압의 특성을 나타내는 도면이다.
(전제기술)
도 7에, IGBT와 프리휠 다이오드를 사용한 인버터 회로의 일 예를 나타낸다. 복수의 IGBT가 직렬, 병렬로 접속되고, IGBT의 에미터-콜렉터간에는 프리휠 다이오드가 접속되어 있다. 부하는 전동유도기다.
온 전압을 작게 하는 전제기술로서, 도 8에 그 구조를 나타내는 트렌치 게이트형 IGBT가 있다.
트렌치 게이트형 IGBT에서는, P콜렉터층(12) 위에 N버퍼층(11)을 사이에 두고 N-드리프트층(1)이 형성되고, N-드리프트층(1) 위에는 P베이스층(4)이 형성된다. P베이스층(4)의 표면에는 N에미터층(5) 및 P+콘택층(6)이 형성된다.
또한 P베이스층(4)의 표면으로부터 N-드리프트층(1)의 중간에 걸쳐 트렌치가 형성되고, 상기 트렌치내에 게이트 절연막(7)을 사이에 두고 게이트 전극(8)이 형성된다. P+콘택층(6) 위에는 에미터 전극(10)이 형성되고, 게이트 전극(8)과 에미터 전극(10)은 층간 절연막(9)으로 절연되고 있다.
게이트 전극(8)에 임계값 전압 Vth이상의 게이트 전압을 인가하면, N에미터층(5)과 N-드리프트층(1) 사이에 있는 P베이스층(4)의 영역이 N형으로 반전하고, 전자가 N에미터층(5)으로부터 N-드리프트층(1)으로 주입된다. 게이트 전압을 Vth이상으로 인가한 상태에서, P콜렉터층(12)과 N버퍼층(11)의 PN접합이 순 바이어스 되는 이상의 콜렉터 전압을 콜렉터 전극(13)에 인가하면, 콜렉터 전극(13)으로부터 홀이 N-드리프트층(1)으로 주입되어 전도도 변조가 일어나 저항값이 급격히 떨어지므로, 충분한 통전 능력을 갖는다.
또한 게이트 전극(8)에 부 바이어스를 인가하고, 에미터 전극(10)과 콜렉터 전극(13) 사이에 소정의 전압(에미터 전압 <콜렉터 전압)을 인가하면, P베이스층(4)으로부터 N-드리프트층(1)을 향해서 공핍층이 퍼지고, N-드리프트층(1)이 공핍화 함으로써 내압을 유지할 수 있다.
도 9의 좌측 도면은, 도 8에 나타낸 IGBT의 단면도를 나타내고 있다. 도 9의 우측 도면은, 도 9의 좌측 도면에 나타내는 IGBT의 오프시에, 에미터-콜렉터간에 600V의 전압을 인가했을 때에 발생하는 공핍층내의 전계 강도 분포의 시뮬레이션을, 도 9의 좌측 도면의 A-A'단면을 따라 나타낸 것이다. 이 결과에 의하면, P베이스층(4)과 N-드리프트층(1)의 PN접합부분에 더욱 더 전계가 집중 한 소위 삼각형상의 전계 강도 분포로 되어있다. PN접합부분에서의 전계강도는 약 1.9×105(V/cm)이지만, 온 전압을 작게 하기 위해 N-드리프트층(1)의 막두께를 얇게 해 가면, PN접합부분에서의 전계강도가 임계 전계 강도를 넘어 브레이크다운이 일어나게 된다.
도 10은, 온 전압(점선)과 내압(실선)에 대해서, N-드리프트층(1)의 두께에 관한 특성을 나타낸 것이다. 도 10에 나타내는 바와 같이, N-드리프트층(1)을 얇게 해서 온 전압을 저감하면, 동시에 내압도 저하하게 되어, 온 전압의 저감과 내압의 향상은 N-드리프트층(1)의 두께에 대하여 트레이드오프의 관계가 되고 있다.
그래서, 본 실시예에서는 공핍층내의 전계 강도 분포를 개선 함으로써, 온 전압의 저감과 내압의 향상을 양립하는 IGBT를 제안한다.
(실시형태1)
<구성>
도 1은, 실시형태 1의 트렌치 게이트형 IGBT의 단면도다.
본 실시예의 IGBT에서는, P콜렉터층(12) 위에 N버퍼층(11)을 사이에 두고 드리프트층이 형성된다. 드리프트층은 제1드리프트층과 제2드리프트층인 N-드리프트층(3)의 2층 구조이며, 제1드리프트층은, 제1층으로서의 N-드리프트층(1)과 제2층으로서의 P-드리프트층(2)이 도면 안의 수평 방향으로 반복된 초접합 구조로 되어 있다. N-드리프트층(1)과 P-드리프트층(2)의 두께는 모두 L1로 한다. 한편, 도 1에서는 N-드리프트층(1)과 P-드리프트층(2)을 1개씩 나타내고 있다.
N-드리프트층(3) 위에는 P베이스층(4)이 형성되고, P베이스층(4)의 표면에는 N에미터층(5) 및 P+콘택층(6)이 형성된다.
또한 N에미터층(5)의 표면으로부터 P베이스층(4)을 관통해서 N-드리프트층(3)의 중간에 걸쳐 트렌치가 형성되고, 상기 트렌치내에 게이트 절연막(7)을 사이에 두고 게이트 전극(8)이 형성된다. P+콘택층(6) 위에는 에미터 전극(10)이 형성되고, 게이트 전극(8)과 에미터 전극(10)은 층간 절연막(9)으로 절연되고 있다.
<동작>
게이트 전극(8)에 양의 전압을 인가하면, N에미터층(5)과 N-드리프트층(3) 사이에 있는 P베이스층(4)의 영역이 N형으로 반전하고, 전자가 N에미터층(5)으로부터 N-드리프트층(3)으로 주입되며, 본 IGBT는 순방향으로 전기가 통한다. 게이트 전극(8)에 임계값 Vth이상의 게이트 전압을 인가한 상태에서, P콜렉터층(12)과 N버퍼층(11)의 PN접합이 순 바이어스 되는 이상의 콜렉터 전압을 콜렉터 전극(13)에 인가하면, 콜렉터 전극(13)으로부터 홀이 N-드리프트층(1)으로 주입되어 전도도 변조가 일어나, 제1, 제2드리프트층의 저항값이 급격히 떨어지므로, 충분한 통전 능력을 갖는다.
게이트 전극(8)에 부 바이어스를 인가하고, 에미터 전극(10)과 콜렉터 전극(13)에 소정의 전압(에미터 전압 <콜렉터 전압)을 인가하면, P베이스층(4)으로부터 N-드리프트층(3) 및 N-드리프트층(1), P-드리프트층(2)의 반복 구조를 향해서 공핍층이 퍼진다. N-드리프트층(1)과 P-드리프트층(2)에 있어서 함유하는 캐리어량을 맞추고 있으면, N-드리프트층(1)과 P-드리프트층(2)은 완전 공핍화 되어, 고전계를 유지 할 수 있다.
도 2의 우측 도면은, 본 실시예의 IGBT의 오프시에, 에미터-콜렉터간에 600V의 전압을 인가했을 때 발생하는 공핍층내의 전계 강도 분포의 시뮬레이션을 나타낸 것이다. N-드리프트층(3)의 막두께는 4μm, N-드리프트층(1) 및 P-드리프트층(2)의 막두께는 35μm로 했다. 도 2의 좌측 도면에는 도 1과 동일한 IGBT의 단면도를 나타내고 있고, N-드리프트층(1)을 지나가는 A-A'선을 따른 전계 강도 분포를 도 2의 우측 도면에 있어서 실선으로, P-드리프트층(2)을 지나가는 B-B'선을 따른 전계 강도 분포를 도 2의 우측 도면에 있어서 파선으로 나타내고 있다. 시뮬레이션 결과에 의하면, 공핍층내의 전계 강도 분포는 거의 사다리꼴 형상이 된다. P베이스층(4)과 N-드리프트층(3)의 PN접합부분에서 전계강도의 최대값 1.9×105V/cm를 취하지만, 임계 전계 강도내 이다. 제1드리프트층을 초접합 구조로 함으로써, 해당 구조를 완전 공핍화할 수 있기 때문에, 종래의 구조에 비해, 드리프트층을 얇게 형성한 경우라도 내압을 유지하는 것이 가능하다.
다음에 본 실시예의 IGBT에 있어서, N-드리프트층(1) 및 P-드리프트층(2)의 두께 L1을 25μm, 35μm로 변화시켰을 경우의 콜렉터 전압-콜렉터 전류밀도 특성의 시뮬레이션을 도 3에 나타낸다. 비교를 위해, 도 8에 나타내는 종래 구조의 IGBT에 있어서 N-드리프트층(1)의 막두께를 60μm로 했을 경우도 아울러 나타내고 있다. 한편, L1=25μm, 35μm인 경우에 상측의 N-드리프트층(3)의 막두께를 4μm로 하고 있다. 도 3으로부터, 종래 구조에서는 콜렉터 전류밀도가 100A/cm2정도가 되는 온 전압이 약 1.8V인데 대해, 본 실시예의 구조에서는 L1=25,35μm로 했을 경우, 모두 온 전압이 약 1.0V로 작아지고 있음을 알 수 있다.
이와 같이 본 실시예의 IGBT에서는, N-드리프트층(1) 및 P-드리프트층(2)의 불순물 농도 및 막 두께 L1을 적절하게 선택함으로써, 내압을 유지하면서 온 전압을 작게 하는 것이 가능하다.
또한, 상기에서는 각 층의 도전형을 N형, P형으로 규정해서 설명을 행했지만, 이것들이 모두 반전한 도전형이라도 동일한 효과를 나타낸다.
또한 본 실시예의 IGBT는 일반적으로 규소(Si)에 의해 형성되지만, 규소에 비해 밴드갭이 큰 와이드 밴드 갭 반도체에 의해 형성해도 좋다. 와이드 밴드 갭 반도체로서는, 예를 들면 탄화 규소(SiC), 질화갈륨(GaN)계 재료 또는 다이아몬드가 있다. 예를 들면 탄화 규소를 사용할 경우, 탄화 규소의 임계항복 전계강도는 규소에 비해 10배정도 높기 때문에, 규소를 사용할 경우에 비해 N-드리프트층(1) 및 P-드리프트층(2)의 막 두께 L1을 10분의 1정도 얇게 해도, 내압을 유지하는 것이 가능하다.
또한 제1드리프트층의 초접합 구조는 N버퍼층(11) 위에 직접적으로 형성될 필요는 없고, 제1드리프트층의 초접합 구조와 N버퍼층(11) 사이에 제3드리프트층으로서 N-드리프트층이 배치되어 있어도, 본 발명의 효과를 나타낸다.
<효과>
본 실시예의 IGBT는, 제1도전형의 버퍼층(N버퍼층(11))과, N버퍼층(11)의 제1주면 위에 형성된 제1드리프트층(1,2)과, 제1드리프트층(1,2) 위에 형성된 제1도전형의 제2드리프트층 (N-드리프트층(3))과, N-드리프트층(3) 위에 형성된 제2도전형의 베이스층 (P베이스층(4))과, P베이스층(4)표면에 선택적으로 형성된 제1도전형의 에미터층 (N에미터층(5))과, N에미터층(5)의 표면으로부터 N-드리프트층(3)안과 관통해서 게이트 절연막(7)을 사이에 두고 매립 형성된 게이트 전극(8)과, N에미터층(5)과 전기가 통하는 에미터 전극(10)과, N버퍼층(11)의 제2주면 위에 형성된 제2도전형의 콜렉터층 (P콜렉터층(12))과, P콜렉터층(12) 위에 형성된 콜렉터 전극(13)을 구비하고, 제1드리프트층(1,2)은, 제1도전형의 제1층 (N-드리프트층(1))과, 제2도전형의 제2층 (P-드리프트층(2))이 수평 방향으로 반복된 구조이므로, 내압을 확보하면서 온 전압을 저감하는 것이 가능하다.
또한 제1드리프트층인 N-드리프트층(1) 및 P-드리프트층(2)은 와이드 밴드 갭 반도체로 형성되므로, Si등 일반적인 밴드갭의 반도체와 비교하여, 더욱 온 전압을 저감하는 것이 가능하다.
또한 본 실시예의 IGBT는, 제1도전형의 버퍼층(N버퍼층(11))과, N버퍼층(11)의 제1주면 위에 형성된 제1도전형의 제3드리프트층 (N-드리프트층)과, 상기 N-드리프트층 위에 형성된 제1드리프트층(1,2)과, 제1드리프트층(1,2) 위에 형성된 제1도전형의 제2드리프트층 (N-드리프트층(3))과, N-드리프트층(3) 위에 형성된 제2도전형의 베이스층 (P베이스층(4))과, P베이스층(4)표면에 선택적으로 형성된 제1도전형의 에미터층 (N에미터층(5))과, N에미터층(5)의 표면으로부터 N-드리프트층(3)안과 관통해서 게이트 절연막(7)을 사이에 두고 매립 형성된 게이트 전극(8)과, N에미터층(5)과 전기가 통하는 에미터 전극(10)과, N버퍼층(11)의 제2주면 위에 형성된 제2도전형의 콜렉터층 (P콜렉터층(12))과, P콜렉터층(12) 위에 형성된 콜렉터 전극(13)을 구비하고, 제1드리프트층(1,2)은, 제1도전형의 제1층 (N-드리프트층(1))과, 제2도전형의 제2층 (P-드리프트층(2))이 수평 방향으로 반복된 구조이므로, 내압을 확보하면서 온 전압을 저감하는 것이 가능하다.
(실시형태2)
<구성>
도 4는, 실시형태 2에 따른 IGBT의 구성을 나타내는 단면도다. 실시형태 1의 구성과 다른 점은, 제1드리프트층이 N-드리프트층(1), SiO2등의 절연층(14), P-드리프트층(2)이 도면 안의 수평 방향으로 반복된 초접합 구조인 것이다. N-드리프트층(1), 절연층(14), P-드리프트층(2)의 두께는 모두 L2로 한다.
이때, 초접합 구조에서는 N-드리프트층(1), 절연층(14), P-드리프트층(2)이 이 순서로 규칙적으로 수평 방향으로 반복되고 있어도 되고, N-드리프트층(1)과 P-드리프트층(2) 사이의 임의 개소에, 적절히 절연층(14)이 삽입된 구조라도 된다.
이외의 구성에 관해서는 실시형태 1과 같기 때문에, 설명을 생략한다.
<동작>
기본적인 동작은 실시형태 1과 동일하다.
게이트 전극(8)에 양의 전압, 에미터 전극(10)에 음의 전압, 콜렉터 전극(13)에 양의 전압을 인가하면, N에미터층(5)과 N-드리프트층(3) 사이에 있는 P베이스층(4)의 영역이 N형으로 반전하고, 전자가 N에미터층(5)으로부터 N-드리프트층(3)으로 주입되어, 본 IGBT는 순방향으로 전기가 통한다. 게이트 전극(8)에 임계값 Vth이상의 게이트 전압을 인가한 상태에서, P콜렉터층(12)과 N버퍼층(11)의 PN접합이 순 바이어스 되는 이상의 콜렉터 전압을 콜렉터 전극(13)에 인가하면, 콜렉터 전극(13)으로부터 홀이 제1드리프트층으로 주입되어 전도도 변조가 일어나, 제1, 제2드리프트층의 저항값이 급격히 떨어지므로, 충분한 통전 능력을 갖는다.
게이트 전극(8)에 음의 전압을 인가하고, 에미터 전극(10)과 콜렉터 전극(13)에 소정의 전압(에미터 전압 <콜렉터 전압)을 인가하면, P베이스층(4)으로부터 N-드리프트층(3) 및 N-드리프트층(1), P-드리프트층(2)의 반복 구조를 향해서 공핍층이 퍼진다. N-드리프트층(1)과 P-드리프트층(2)에 있어서 함유하는 캐리어량을 맞추고 있으면, N-드리프트층(1)과 P-드리프트층(2)은 완전 공핍화 되어, 고전계를 유지 할 수 있다.
도 5의 우측 도면은, 실시형태 2에 따른 IGBT의 오프시에, 에미터-콜렉터간에 600V의 전압을 인가했을 때 발생하는 공핍층내의 전계 강도 분포의 시뮬레이션을 나타낸 것이다. 도 5의 좌측 도면에는 도 4와 동일한 IGBT의 단면도를 나타내고 있으며, N-드리프트층(1)을 지나가는 A-A'선을 따른 전계 강도 분포를 도 5의 우측 도면에 있어서 실선으로, P-드리프트층(2)을 지나가는 B-B'선을 따른 전계 강도 분포를 도 5의 우측 도면에 있어서 파선으로 나타내고 있다. 시뮬레이션 결과에 의하면, 공핍층내의 전계 강도 분포는 거의 사다리꼴 형상이 된다. P베이스층(4)과 N-드리프트층(3)의 PN접합부분에서 전계강도의 최대값으로서 약 1.9×105V/cm을 취하지만, 임계 전계 강도 내이다. 제1드리프트층을 초접합 구조로 함으로써, 해당 구조를 완전공핍화 할 수 있기 때문에, 종래의 구조에 비하여, 드리프트층을 얇게 형성한 경우에도 내압을 유지하는 것이 가능하다.
다음에 본 실시예의 IGBT에 있어서, N-드리프트층(1) 및 P-드리프트층(2)의 두께 L2를 35μm로 했을 경우의 콜렉터 전압-콜렉터 전류밀도 특성의 시뮬레이션을 도 6에 나타낸다. 비교를 위해, 도 8에 나타내는 종래 구조의 IGBT에 있어서 N-드리프트층(1)의 막두께를 60μm로 했을 경우도 아울러 나타내고 있다. 또한, 상측의 N-드리프트층(3)의 막두께를 4μm로 하고, 상측, 제1드리프트층의 막두께의 합계는 39μm이다. 도 6으로부터, 종래 구조에서는 콜렉터 전류밀도가 100A/cm2정도가 되는 온 전압이 약 1.8V인 데 대해, 본 실시예의 구조에서는 온 전압이 약 1.0V로 작아지는 것을 알 수 있다.
이와 같이 본 실시예의 IGBT에서는, N-드리프트층(1) 및 P-드리프트층(2)의 불순물 농도 및 막 두께 L2를 적절하게 선택함으로써, 내압을 유지하면서 온 전압을 작게 하는 것이 가능하다.
이때, 상기에서는 각 층의 도전형을 N형, P형으로 규정해서 설명을 행했지만, 이것들이 모두 반전한 도전형이라도 동일한 효과를 나타낸다.
또한 제1드리프트층의 초접합 구조는 N버퍼층(11) 위에 직접적으로 형성될 필요는 없고, 제1드리프트층의 초접합 구조와 N버퍼층(11) 사이에 제3드리프트층으로서 N-드리프트층이 배치되어도, 본 발명의 효과를 나타낸다.
<효과>
본 실시예의 IGBT에 있어서, 제1층 (N-드리프트층(1))과 제2층 (P-드리프트층(2)) 사이에 적절히 절연막(14)이 형성되는 구성에 의해서도, 실시형태 1과 마찬가지로, 내압을 확보하면서 온 전압을 저감하는 것이 가능하다.
혹은, 본 실시예의 IGBT는, 제1도전형의 버퍼층(N버퍼층(11))과, N버퍼층(11)의 제1주면 위에 형성된 제1드리프트층(1,2)과, 제1드리프트층(1,2) 위에 형성된 제1도전형의 제2드리프트층 (N-드리프트층(3))과, N-드리프트층(3) 위에 형성된 제2도전형의 베이스층 (P베이스층(4))과, P베이스층(4)표면에 선택적으로 형성된 제1도전형의 에미터층 (N에미터층(5))과, N에미터층(5)의 표면으로부터 N-드리프트층(3)안과 관통해서 게이트 절연막(7)을 사이에 두고 매립 형성된 게이트 전극(8)과, N에미터층(5)과 전기가 통하는 에미터 전극(10)과, N버퍼층(11)의 제2주면 위에 형성된 제2도전형의 콜렉터층 (P콜렉터층(12))과, P콜렉터층(12) 위에 형성된 콜렉터 전극(13)을 구비하고, 제1드리프트층(1,2)은, 제1도전형의 제1층 (N-드리프트층(1)), 절연층(14), 제2도전형의 제2층 (P-드리프트층(2))이 이 순서로 수평 방향으로 반복된 구조이므로, 내압을 확보하면서 온 전압을 저감하는 것이 가능하다.
또한 본 실시예의 IGBT는, 제1도전형의 버퍼층(N버퍼층(11))과, N버퍼층(11)의 제1주면 위에 형성된 제1도전형의 제3드리프트층과, 제3드리프트층 위에 형성된 제1드리프트층(1,2)과, 제1드리프트층(1,2) 위에 형성된 제1도전형의 제2드리프트층 (N-드리프트층(3))과, N-드리프트층(3) 위에 형성된 제2도전형의 베이스층 (P베이스층(4))과, P베이스층(4)표면에 선택적으로 형성된 제1도전형의 에미터층 (N에미터층(5))과, N에미터층(5)의 표면으로부터 N-드리프트층(3)안과 관통해서 게이트 절연막(7)을 사이에 두고 매립 형성된 게이트 전극(8)과, N에미터층(5)과 전기가 통하는 에미터 전극(10)과, N버퍼층(11)의 제2주면 위에 형성된 제2도전형의 콜렉터층 (P콜렉터층(12))과, P콜렉터층(12) 위에 형성된 콜렉터 전극(13)을 구비하고, 제1드리프트층(1,2)은, 제1도전형의 제1층 (N-드리프트층(1)), 절연층(14), 제2도전형의 제2층 (P-드리프트층(2))이 이 순서로 수평 방향으로 반복된 구조이므로, 내압을 확보하면서 온 전압을 저감하는 것이 가능하다.
(실시형태3)
<전제>
전동유도기 등의 유도성 부하로 인버터 회로를 스위칭할 경우에는, 도 18에 나타내는 바와 같이, 유도성 부하에 흐르는 대전류를 부하와 암의 폐회로 사이에서 환류시키기 때문에, IGBT의 콜렉터-에미터간에 프리휠 다이오드를 배치할 필요가 있다. 따라서, IGBT와 프리휠 다이오드를 1칩에 내장한 RC-IGBT가 고안되고 있다.
도 19에, 본 실시예의 전제에 따른 RC-IGBT의 단면구조를 나타낸다. 도 19에 나타내는 트렌치 게이트형의 RC-IGBT에서는, P콜렉터층(12) 위에 N-드리프트층(1)이 형성되고, N-드리프트층(1) 위에는 P베이스층(4)이 형성된다. P베이스층(4)의 표면에는 N에미터층(5) 및 P+콘택층(6)이 형성된다.
또한 P베이스층(4)의 표면으로부터 N-드리프트층(1)의 중간에 걸쳐 트렌치가 형성되고, 상기 트렌치내에 게이트 절연막(7)을 사이에 두고 게이트 전극(8)이 형성된다. P+콘택층(6) 위에는 에미터 전극(10)이 형성되어, 게이트 전극(8)과 에미터 전극(10)은 층간 절연막(9)으로 절연되고 있다.
N-드리프트층(1) 밑의 모든 영역에 P콜렉터층(12)이 형성되는 것은 아니고, N-드리프트층(1) 밑은, P콜렉터층(12)과 N콜렉터층(15)이 수평 방향으로 반복된 구조로 되어 있다. N콜렉터층(15), N-드리프트층(1), P베이스층(4)에서 프리휠 다이오드의 PN접합이 형성되어 있다.
게이트 전극(8)에 임계값 전압 Vth이상의 게이트 전압을 인가하면, N에미터층(5)과 N-드리프트층(1) 사이에 있는 P베이스층(4)의 영역이 N형으로 반전하고, 전자가 N에미터층(5)으로부터 N-드리프트층(1)으로 주입된다. 게이트 전압을 Vth이상으로 인가한 상태에서, P콜렉터층(12)과 N-드리프트층(1)의 PN접합이 순 바이어스 되는 이상의 콜렉터 전압을 콜렉터 전극(13)에 인가하면, 콜렉터 전극(13)으로부터 P콜렉터층(12)을 사이에 두고 홀이 N-드리프트층(1)으로 주입되어 전도도 변조가 일어나, 저항값이 급격히 떨어지므로 충분한 통전 능력을 갖는다.
전류밀도가 낮은 동작 영역에서는 MOSFET동작(유니폴라 모드)이 되지만, 어느 정도의 내압을 확보하기 위해서는 N-드리프트층(1)의 비저항을 크게 할 필요가 있다. 그 때문에, MOSFET동작하기 위한 전류밀도범위를 크게 할 수는 없다.
또한 게이트 전극(8)에 부 바이어스를 인가하고, 에미터 전극(10)과 콜렉터 전극(13) 사이에 소정의 전압(에미터 전압 <콜렉터 전압)을 인가하면, P베이스층(4)으로부터 N-드리프트층(1)을 향해서 공핍층이 퍼지고, N-드리프트층(1)이 공핍화 함으로써 내압을 유지한다.
도 20의 좌측 도면은, 도 19에 나타낸 RC-IGBT의 단면도를 나타내고 있다. 도 20의 우측 도면은, 도 20의 좌측 도면에 나타내는 RC-IGBT의 오프시에, 에미터-콜렉터간에 600V의 전압을 인가했을 때 발생하는 공핍층내의 전계 강도 분포의 시뮬레이션을, 도 20의 좌측 도면의 A-A'단면을 따라 나타낸 것이다. 이 결과에 의하면, P베이스층(4)과 N-드리프트층(1)의 PN접합부분에 더욱 더 전계가 집중 한 소위 삼각형상의 전계 강도 분포로 되어있다. PN접합부분에서의 전계강도는 약 1.9×105(V/cm)이지만, 온 전압을 작게 하기 위해 N-드리프트층(1)의 막두께를 얇게 해 가면, PN접합부분에서의 전계강도가 임계 전계 강도를 넘어 브레이크다운이 생기게 된다.
도 21은 도 10을 다시 올린 것으로, 온 전압(점선)과 내압(실선)에 대해서, N-드리프트층(1)의 두께에 관한 특성을 나타낸 것이다. 도 21에 나타내는 바와 같이, N-드리프트층(1)을 얇게 해서 온 전압을 저감하면, 동시에 내압도 저하하게 되어, 온 전압의 저감과 내압의 향상은 N-드리프트층(1)의 두께에 대하여 트레이드오프의 관계가 되고 있다.
따라서, 본 발명의 실시형태 3에서는 RC-IGBT에 초접합 구조를 적용함으로써, 공핍층내의 전계 강도 분포를 개선하고, 온 전압의 저감과 내압의 향상을 양립한다.
<구성>
도 11은, 실시형태 3에 따른 절연 게이트형 바이폴라 트랜지스터인, RC-IGBT의 구성을 나타내는 단면도다.
본 실시예의 RC-IGBT에서는, N버퍼층(11)의 제1주면에 드리프트층이 형성된다. 드리프트층은 제1드리프트층과 제2드리프트층인 N-드리프트층(3)의 2층 구조이며, 제1드리프트층은, 제1층으로서의 N-드리프트층(1)과 제2층으로서의 P-드리프트층(2)이 도면 안의 수평 방향으로 반복된 초접합 구조로 되어 있으며, 주입, 확산, 에피택셜 성장공정에 의해 형성된다. N-드리프트층(1)과 P-드리프트층(2)의 두께는 모두 L3으로 한다.
N-드리프트층(3) 위에는 P베이스층(4)이 형성되고, P베이스층(4)의 표면에는 N에미터층(5) 및 P+콘택층(6)이 형성된다.
또, N에미터층(5)의 표면으로부터 P베이스층(4)을 관통해서 N-드리프트층(3)의 중간에 걸쳐 트렌치가 형성되고, 상기 트렌치내에 게이트 절연막(7)을 사이에 두고 게이트 전극(8)이 형성된다. P+콘택층(6) 위에는 에미터 전극(10)이 형성되고, 게이트 전극(8)과 에미터 전극(10)은 층간 절연막(9)으로 절연되고 있다.
N버퍼층(11)의 제2주면에는 P콜렉터층(12)과 N콜렉터층(15)이 도면 안의 수평 방향으로 반복 형성되고, 그 반복 피치는 L4로 한다. P콜렉터층(12)과 N콜렉터층(15)의 이면에는 콜렉터 전극(13)이 형성된다.
이상으로 나타낸 RC-IGBT의 구성은, P콜렉터층(12)과 N콜렉터층(15)의 반복 구조이외의 부분에 관해서는 실시형태 1에 나타낸 IGBT의 구성과 동일하다.
<동작>
다음에 본 실시예의 RC-IGBT의 동작에 대하여 설명한다.
게이트 전극(8)에 양의 전압을 인가하면, N에미터층(5)과 N-드리프트층(3) 사이에 있는 P베이스층(4)의 영역이 N형으로 반전하고, 전자가 N에미터층(5)으로부터 N-드리프트층(3)으로 주입되어, 본 RC-IGBT는 순방향으로 전기가 통한다. 게이트 전극(8)에 임계값 Vth이상의 게이트 전압을 인가한 상태에서, P콜렉터층(12)과 N버퍼층(11)의 PN접합이 순 바이어스 되는 이상의 콜렉터 전압을 콜렉터 전극(13)에 인가하면, 콜렉터 전극(13)으로부터 P콜렉터층(12)을 사이에 두고 홀이 N-드리프트층(1)으로 주입되어서 전도도 변조가 일어나, 제1, 제2드리프트층의 저항값이 급격히 떨어지므로, 충분한 통전 능력을 갖는다.
게이트 전극(8)에 부 바이어스를 인가하고, 에미터 전극(10)과 콜렉터 전극(13)에 소정의 전압(에미터 전압 <콜렉터 전압)을 인가하면, P베이스층(4)으로부터 N-드리프트층(3) 및 N-드리프트층(1), P-드리프트층(2)의 반복 구조를 향해서 공핍층이 퍼진다. N-드리프트층(1)과 P-드리프트층(2)에 있어서 함유하는 캐리어량을 맞추고 있으면, N-드리프트층(1)과 P-드리프트층(2)은 완전공핍화 되어, 고전계를 유지 할 수 있다.
도 12의 우측 도면은, 본 실시예의 RC-IGBT의 오프시에, 에미터-콜렉터간에 600V의 전압을 인가했을 때 발생하는 공핍층내의 전계 강도 분포의 시뮬레이션을 나타낸 것이다. 도 12의 좌측 도면에는 도 11과 동일한 IGBT의 단면도를 나타내고 있고, N-드리프트층(1)을 지나가는 A-A'선을 따른 전계 강도 분포를 도 12의 우측 도면에 있어서 실선으로, P-드리프트층(2)을 지나가는 B-B'선을 따른 전계 강도 분포를 도 12의 우측 도면에 있어서 파선으로 나타내고 있다.
시뮬레이션 결과에 의하면, 공핍층내의 전계 강도 분포는 거의 사다리꼴 형상이 된다.
다음에 본 실시예의 RC-IGBT에 있어서, N-드리프트층(1) 및 P-드리프트층(2)의 두께 L3을 40μm로 했을 경우의 콜렉터 전압-콜렉터 전류밀도 특성의 시뮬레이션을 도 13에 나타낸다. 비교를 위해, 도 19에 나타내는 종래 구조의 RC-IGBT에 있어서 N-드리프트층(1)의 막두께를 90μm로 했을 경우도 아울러 나타내고 있다.
도 13으로부터, 종래 구조에서는 콜렉터 전류밀도가 100A/cm2정도가 되는 온 전압이 약 1.4V전후인 데 대해, 본 실시 형태의 초접합 구조에서는 온 전압이 약 1.1V이하로 감소하고 있다. 또한 본 실시예의 초접합 구조에서는 스냅 백 전압이 작고, MOSFET동작시의 전류밀도는 20A/cm2이하와 정격전류밀도의 1/10∼1/5정도이며, MOSFET동작 범위를 크게 취할 수 있다. 더구나, MOSFET동작 영역에서는, 온 저항이 작은 MOSFET특성을 얻을 수 있다.
N-드리프트층(1,3) 및 N버퍼층(11)의 N형 불순물 농도를 동일하게 갖춤으로써, N형 불순물 농도를 큰 값으로 할 수 있다.
또한 P콜렉터층(12)의 폭을 N콜렉터층(15)보다 크게 하는 것으로 P콜렉터층(12)으로부터의 정공의 주입을 용이하게 할 수 있다. 이것들에 의해 상기에 기술한 작은 스냅 백 전압, 작은 온 저항이 실현가능하다. 스냅 백 전압을 작게 하는 조건으로서, 스냅 백 피크 전압시의 전류밀도에 있어서, P콜렉터층(12)의 중간점과 N콜렉터층(15) 사이의 전위차가 0.5V이상, 바람직하게는 0.7V이상이 되도록, N버퍼층(11)에서 도 11의 수평 방향으로 전압강하가 발생하는 것이 필요하다. 상기 조건을 충족시키기 위해 P콜렉터층(12)의 폭(도 11의 수평 방향)을 크게 취하는 것으로 콜렉터 전극(13)으로부터의 정공의 주입이 용이해진다. 그 때문에, 스냅 백 전압이 작고, 온 저항이 작은 MOSFET의 특성이 된다. 또한 MOSFET동작 범위를 크게 취할 수 있다.
도 14는, P콜렉터층(12)과 N콜렉터층(15)의 반복 피치(도 11안에 L4로 나타낸다)를 셀 피치(N-드리프트층(1)과 P-드리프트층(2)의 반복 피치)의 4배, 6배, 7배, 8배, 9배, 10배로 변화시켰을 때의, 콜렉터 전압-콜렉터 전류밀도 특성을 나타내고 있다. 도면에서, P콜렉터층(12)과 N콜렉터층(15)의 반복 피치가 커질 수록, 스냅 백 전압이 작아지는 것을 알 수 있다. P콜렉터층(12)과 N콜렉터층(15)의 반복 피치는 셀 피치의 5∼15000배인 것이 바람직하다.
이와 같이 본 실시예의 RC-IGBT에서는, N-드리프트층(1) 및 P-드리프트층(2)의 불순물 농도 및 막 두께 L3을 적절하게 선택하는 것에 더하여, P콜렉터층(12)과 N콜렉터층(15)의 반복 피치를 크게 취하는(이에 따라 P콜렉터층(12)의 폭을 크게 하는 것을 가능하게 한다) 것에 의해, 내압을 유지하면서 온 전압을 작게 하고, 또한 정격전류밀도의 1/10∼1/5정도의 전류밀도 이하에서 온 저항이 작은 MOSFET특성을 얻는 것이 가능하게 된다.
또한, 상기에서는 각 층의 도전형을 N형, P형으로 규정해서 설명을 행했지만, 이것들이 모두 반전한 도전형이라도 동일한 효과를 나타낸다.
<효과>
본 실시 형태의 절연 게이트형 바이폴라 트랜지스터는, N버퍼층(11)의 제2주면위에, 제2도전형의 콜렉터층 (P콜렉터층(12))과 수평 방향으로 반복 구조가 되도록 형성된 제1도전형의 콜렉터층 (N콜렉터층(15))을 더 구비하고, 콜렉터 전극(13)은, P콜렉터층(12) 및 N콜렉터층(15) 위에 형성되므로, 이러한 RC-IGBT에 있어서도, 초접합 구조를 사용함으로써, 내압을 유지하면서 온 전압을 작게 하는 것이 가능하다.
또한 본 실시 형태의 절연 게이트형 바이폴라 트랜지스터에 있어서, P콜렉터층(12)의 중간점과 N콜렉터층(15) 사이에서, N버퍼층(11)에 0.5V이상의 전압강하가 발생하도록, P콜렉터층(12)의 폭을 결정함으로써, 콜렉터 전극(13)으로부터의 정공주입을 용이하게 행할 수 있고, 스냅 백 전압을 작게 하는 것이 가능하다.
또한 본 실시 형태의 절연 게이트형 바이폴라 트랜지스터에 있어서, N콜렉터층(15)과 P콜렉터층(12)의 반복 피치는, 제1드리프트층(1,2)의 반복 피치의 5∼15000배로 함으로써, 콜렉터 전극(13)으로부터의 정공주입을 용이하게 행할 수 있고, 스냅 백 전압을 작게 하는 것이 가능하다.
본 실시 형태의 절연 게이트형 바이폴라 트랜지스터의 제조방법에서는, 제1드리프트층(1,2)을 형성하는 공정으로서, (a)주입 공정과, (b)확산 공정과, (c)에피택셜 성장공정을 구비하므로, 내압을 유지하면서 온 전압이 작은 절연 게이트형 바이폴라 트랜지스터를 제조할 수 있다.
또한 제1드리프트층의 초접합 구조는 N버퍼층(11) 위에 직접적으로 형성될 필요는 없고, 제1드리프트층의 초접합 구조와 N버퍼층(11) 사이에 제3드리프트층으로서 N-드리프트층이 배치되어도, 본 발명의 효과를 나타낸다.
(실시형태4)
도 15는, 본 발명의 실시형태 4에 따른 절연 게이트형 바이폴라 트랜지스터인, RC-IGBT의 구성을 나타내는 단면도다. 실시형태 3의 RC-IGBT와 다른 점은, 제1드리프트층이, N-드리프트층(1), SiO2등의 절연층(14), P-드리프트층(2)이 도면 안의 수평 방향으로 반복된 초접합 구조로 되어 있는 것으로, 트렌치 공정, 주입 공정, 확산 공정에 의해 형성된다. N-드리프트층(1), 절연층(14), P-드리프트층(2)의 두께는 모두 L5로 한다.
또한, 초접합 구조에서는 N-드리프트층(1), P-드리프트층(2), 절연층(14)이 이 순서로 규칙적으로 수평 방향으로 반복되고 있어도 되고, N-드리프트층(1)과 P-드리프트층(2) 사이의 임의의 개소에, 적절히 절연층(14)이 삽입된 구조라도 된다.
이 이외의 구성에 관해서는 실시형태 3과 같기 때문에, 설명을 생략한다.
<동작>
기본적인 동작은 실시형태 3과 동일하다.
게이트 전극(8)에 양의 전압을 인가하면, N에미터층(5)과 N-드리프트층(3) 사이에 있는 P베이스층(4)의 영역이 N형으로 반전하고, 전자가 N에미터층(5)으로부터 N-드리프트층(3)으로 주입되어, 본 IGBT는 순방향으로 전기가 통한다. 게이트 전극(8)에 임계값 Vth이상의 게이트 전압을 인가한 상태에서, P콜렉터층(12)과 N버퍼층(11)의 PN접합이 순 바이어스 되는 이상의 콜렉터 전압을 콜렉터 전극(13)에 인가하면, 정공이 콜렉터 전극(13)으로부터 P콜렉터층(12)을 사이에 두고 N-드리프트층(1)으로 주입되어 전도도 변조가 일어나, 제1, 제2드리프트층의 저항값이 급격히 떨어지므로, 충분한 통전 능력을 갖는다.
게이트 전극(8)에 부 바이어스를 인가하고, 에미터 전극(10)과 콜렉터 전극(13)에 소정의 전압(에미터 전압 <콜렉터 전압)을 인가하면, P베이스층(4)으로부터 N-드리프트층(3) 및 N-드리프트층(1), 절연층(14), P-드리프트층(2)의 반복 구조를 향해서 공핍층이 퍼진다. N-드리프트층(1)과 P-드리프트층(2)에 있어서 함유하는 캐리어량을 맞추고 있으면, 제1드리프트층이 완전공핍화 되어, 고전계를 유지 할 수 있다.
도 16의 우측 도면은, 본 실시예의 RC-IGBT의 오프시에, 에미터-콜렉터간에 600V의 전압을 인가했을 때 발생하는 공핍층내의 전계 강도 분포의 시뮬레이션을 나타낸 것이다. 도 16의 좌측 도면에는 도 15와 동일한 IGBT의 단면도를 나타내고 있으며, N-드리프트층(1)을 지나가는 A-A'선을 따른 전계 강도 분포를 도 16의 우측 도면에 있어서 실선으로, P-드리프트층(2)을 지나가는 B-B'선을 따른 전계 강도 분포를 도 16의 우측 도면에 있어서 파선으로 나타내고 있다. 시뮬레이션 결과에 의하면, 공핍층내의 전계 강도 분포는 거의 사다리꼴 형상이 된다.
다음에 본 실시예의 RC-IGBT에 있어서, N-드리프트층(1), P-드리프트층(2), 절연층(14)의 두께 L5를 40μm로 했을 경우의 콜렉터 전압-콜렉터 전류밀도 특성의 시뮬레이션을 도 17에 나타낸다. 비교를 위해, 도 19에 나타내는 종래 구조의 RC-IGBT에 있어서 N-드리프트층(1)의 막두께를 90μm로 했을 경우도 아울러 나타내고 있다.
도 17로부터, 종래 구조에서는 콜렉터 전류밀도가 100A/cm2정도가 되는 온 전압이 약 1.4V전후인 데 대해, 본 실시예의 초접합 구조에서는 온 전압이 약 1.5V전후로 약간 커지고 있지만, 전류밀도가 20A/cm2이하의 저전류밀도 영역에서는, 온 저항이 작은 MOSFET특성(유니폴라 특성)을 얻을 수 있고, 저전류밀도에서의 온 전압이 작아지는 것을 알 수 있다.
N-드리프트층(1,3) 및 N버퍼층(11)의 N형 불순물 농도를 동일하게 맞춤으로써, N형 불순물 농도를 큰 값으로 할 수 있다. 또한 P콜렉터층(12)과 N콜렉터층(15)의 반복 피치를 셀 피치의 5배∼15000배로 하고, P콜렉터층(12)의 폭(도 11의 수평 방향)을 크게 취하는 것으로, 콜렉터 전극(13)으로부터의 정공의 주입을 용이하게 할 수 있는 구조가 된다. 그 때문에, 스냅 백 전압이 작아지고, 온 저항이 작은 MOSFET특성이 되며, MOSFET동작 전류밀도를 정격전류밀도의 1/10∼1/5정도로, MOSFET동작 범위를 크게 취할 수 있다.
이와 같이 본 실시예의 RC-IGBT에서는, N-드리프트층(1) 및 P-드리프트층(2)의 불순물 농도나 초접합층의 막 두께 L5를 적절하게 선택함으로써, 내압을 유지하면서 온 전압을 작게 하고, 정격전류밀도의 1/10∼1/5정도의 전류밀도 이하에서 온 저항이 작은 MOSFET특성을 얻는 것이 가능하게 된다.
또한, 상기에서는 각 층의 도전형을 N형, P형으로 규정해서 설명을 행했지만, 이것들이 모두 반전한 도전형이라도 동일한 효과를 나타낸다.
<효과>
본 실시 형태의 절연 게이트형 바이폴라 트랜지스터는, N버퍼층(11)의 제2주면위에, 제2도전형의 콜렉터층 (P콜렉터층(12))과 수평 방향으로 반복 구조가 되도록 형성된 제1도전형의 콜렉터층 (N콜렉터층(15))을 더 구비하고, 콜렉터 전극(13)은, P콜렉터층(12) 및 N콜렉터층(15) 위에 형성되므로, 이러한 RC-IGBT에 있어서도, 초접합 구조를 사용함으로써, 내압을 유지하면서 온 전압을 작게 하는 것이 가능하다.
또한 본 실시 형태의 절연 게이트형 바이폴라 트랜지스터에 있어서, N콜렉터층(15)과 P콜렉터층(12)의 반복 피치는, 제1드리프트층(1,2,14)의 반복 피치의 5∼15000배로 함으로써, 콜렉터 전극(13)으로부터의 정공주입을 용이하게 행할 수 있고, 스냅 백 전압을 작게 하는 것이 가능하다.
본 실시예의 절연 게이트형 바이폴라 트랜지스터의 제조방법에서는, 제1드리프트층(1,2,14)을 형성하는 공정으로서, (d)트렌치 공정과, (e)주입 공정과, (f)확산 공정을 구비하므로, 내압을 유지하면서 온 전압이 작은 절연 게이트형 바이폴라 트랜지스터를 제조할 수 있다.
또한 제1드리프트층의 초접합 구조는 N버퍼층(11) 위에 직접적으로 형성될 필요는 없고, 제1드리프트층의 초접합 구조와 N버퍼층(11) 사이에 제3드리프트층으로서 N-드리프트층이 배치되어도, 본 발명의 효과를 나타낸다.
1,3 : N-드리프트층 2 : P-드리프트층
4 : P베이스층 5 : N에미터층
6 : P+콘택층 7 : 게이트 절연막
8 : 게이트 전극 9 : 층간 절연막
10 : 에미터 전극 11 : N버퍼층
12 : P콜렉터층 13 : 콜렉터 전극
14 : 절연층 15 : N콜렉터층

Claims (15)

  1. 제1도전형의 버퍼층과,
    상기 버퍼층의 제1주면 위에 형성된 제1드리프트층과,
    상기 제1드리프트층 위에 형성된 제1도전형의 제2드리프트층과,
    상기 제2드리프트층 위에 형성된 제2도전형의 베이스층과,
    상기 베이스층 표면에 선택적으로 형성된 제1도전형의 에미터층과,
    상기 에미터층의 표면으로부터 상기 제2드리프트층 안과 관통해서 게이트 절연막을 사이에 두고 매립 형성된 게이트 전극과,
    상기 에미터층과 전기가 통하는 에미터 전극과,
    상기 버퍼층의 제2주면 위에 형성된 제2도전형의 콜렉터층과,
    상기 콜렉터층 위에 형성된 콜렉터 전극을 구비하고,
    상기 제1드리프트층은, 제1도전형의 제1층과, 제2도전형의 제2층이 수평 방향으로 반복된 구조인, 절연 게이트형 바이폴라 트랜지스터.
  2. 제 1항에 있어서,
    상기 제1층과 상기 제2층 사이에 적절히 절연막이 형성된, 절연 게이트형 바이폴라 트랜지스터.
  3. 제1도전형의 버퍼층과,
    상기 버퍼층의 제1주면 위에 형성된 제1드리프트층과,
    상기 제1드리프트층 위에 형성된 제1도전형의 제2드리프트층과,
    상기 제2드리프트층 위에 형성된 제2도전형의 베이스층과,
    상기 베이스층 표면에 선택적으로 형성된 제1도전형의 에미터층과,
    상기 에미터층의 표면으로부터 상기 제2드리프트층 안과 관통해서 게이트 절연막을 사이에 두고 매립 형성된 게이트 전극과,
    상기 에미터층과 전기가 통하는 에미터 전극과,
    상기 버퍼층의 제2주면 위에 형성된 제2도전형의 콜렉터층과,
    상기 콜렉터층 위에 형성된 콜렉터 전극을 구비하고,
    상기 제1드리프트층은, 제1도전형의 제1층, 절연층 및 제2도전형의 제2층이 이 순서로 수평 방향으로 반복된 구조인, 절연 게이트형 바이폴라 트랜지스터.
  4. 제 1항 또는 제 3항에 있어서,
    상기 제1드리프트층은 와이드 밴드 갭 반도체로 형성된, 절연 게이트형 바이폴라 트랜지스터.
  5. 제1도전형의 버퍼층과,
    상기 버퍼층의 제1주면 위에 형성된 제1도전형의 제3드리프트층과,
    상기 제3드리프트층 위에 형성된 제1드리프트층과,
    상기 제1드리프트층 위에 형성된 제1도전형의 제2드리프트층과,
    상기 제2드리프트층 위에 형성된 제2도전형의 베이스층과,
    상기 베이스층 표면에 선택적으로 형성된 제1도전형의 에미터층과,
    상기 에미터층의 표면으로부터 상기 제2드리프트층 안과 관통해서 게이트 절연막을 사이에 두고 매립 형성된 게이트 전극과,
    상기 에미터층과 전기가 통하는 에미터 전극과,
    상기 버퍼층의 제2주면 위에 형성된 제2도전형의 콜렉터층과,
    상기 콜렉터층 위에 형성된 콜렉터 전극을 구비하고,
    상기 제1드리프트층은, 제1도전형의 제1층과, 제2도전형의 제2층이 수평 방향으로 반복된 구조인, 절연 게이트형 바이폴라 트랜지스터.
  6. 제 5항에 있어서,
    상기 제1층과 상기 제2층 사이에 적절히 절연막이 형성된, 절연 게이트형 바이폴라 트랜지스터.
  7. 제1도전형의 버퍼층과,
    상기 버퍼층의 제1주면 위에 형성된 제1도전형의 제3드리프트층과,
    상기 제3드리프트층 위에 형성된 제1드리프트층과,
    상기 제1드리프트층 위에 형성된 제1도전형의 제2드리프트층과,
    상기 제2드리프트층 위에 형성된 제2도전형의 베이스층과,
    상기 베이스층 표면에 선택적으로 형성된 제1도전형의 에미터층과,
    상기 에미터층의 표면으로부터 상기 제2드리프트층 안과 관통해서 게이트 절연막을 사이에 두고 매립 형성된 게이트 전극과,
    상기 에미터층과 전기가 통하는 에미터 전극과,
    상기 버퍼층의 제2주면 위에 형성된 제2도전형의 콜렉터층과,
    상기 콜렉터층 위에 형성된 콜렉터 전극을 구비하고,
    상기 제1드리프트층은, 제1도전형의 제1층, 절연층 및 제2도전형의 제2층이 이 순서로 수평 방향으로 반복된 구조인, 절연 게이트형 바이폴라 트랜지스터.
  8. 제 1항에 있어서,
    상기 버퍼층의 제2주면 위에, 상기 제2도전형의 콜렉터층과 수평 방향으로 반복 구조가 되도록 형성된 제1도전형의 콜렉터층을 더 구비하고,
    상기 콜렉터 전극은, 상기 제2도전형의 콜렉터층 및 상기 제1도전형의 콜렉터층 위에 형성되는, 절연 게이트형 바이폴라 트랜지스터.
  9. 제 3항에 있어서,
    상기 버퍼층의 제2주면 위에, 상기 제2도전형의 콜렉터층과 수평 방향으로 반복 구조가 되도록 형성된 제1도전형의 콜렉터층을 더 구비하고,
    상기 콜렉터 전극은, 상기 제2도전형의 콜렉터층 및 상기 제1도전형의 콜렉터층 위에 형성되는, 절연 게이트형 바이폴라 트랜지스터.
  10. 제 5항에 있어서,
    상기 버퍼층의 제2주면 위에, 상기 제2도전형의 콜렉터층과 수평 방향으로 반복 구조가 되도록 형성된 제1도전형의 콜렉터층을 더 구비하고,
    상기 콜렉터 전극은, 상기 제2도전형의 콜렉터층 및 상기 제1도전형의 콜렉터층 위에 형성되는, 절연 게이트형 바이폴라 트랜지스터.
  11. 제 7항에 있어서,
    상기 버퍼층의 제2주면 위에, 상기 제2도전형의 콜렉터층과 수평 방향으로 반복 구조가 되도록 형성된 제1도전형의 콜렉터층을 더 구비하고,
    상기 콜렉터 전극은, 상기 제2도전형의 콜렉터층 및 상기 제1도전형의 콜렉터층 위에 형성되는, 절연 게이트형 바이폴라 트랜지스터.
  12. 제 8항 내지 제 11항 중 어느 한 항에 있어서,
    상기 제2도전형의 콜렉터층의 중간점과 상기 제1도전형의 콜렉터층 사이에서, 상기 버퍼층에 0.5V이상의 전압강하가 발생하도록, 상기 제2도전형의 콜렉터층의 폭을 결정하는, 절연 게이트형 바이폴라 트랜지스터.
  13. 제 8항 내지 제 11항 중 어느 한 항에 있어서,
    상기 제1도전형의 콜렉터층과 상기 제2도전형의 콜렉터층의 반복 피치는, 상기 제1드리프트층의 반복 피치의 5∼15000배인, 절연 게이트형 바이폴라 트랜지스터.
  14. 청구항 1 또는 청구항 5 기재된 절연 게이트형 바이폴라 트랜지스터의 제조방법으로서,
    상기 제1드리프트층을 형성하는 공정으로서,
    (a)주입 공정과,
    (b)확산 공정과,
    (c)에피택셜 성장공정을 구비하는,
    절연 게이트형 바이폴라 트랜지스터의 제조방법.
  15. 청구항 2, 청구항 3, 청구항 6 또는 청구항 7 중 어느 한 항에 기재된 절연 게이트형 바이폴라 트랜지스터의 제조방법으로서,
    상기 제1드리프트층을 형성하는 공정으로서,
    (d)트렌치 공정과,
    (e)주입 공정과,
    (f)확산 공정을 구비하는,
    절연 게이트형 바이폴라 트랜지스터의 제조방법.
KR1020110130028A 2010-12-16 2011-12-07 절연 게이트형 바이폴라 트랜지스터와 그 제조방법 KR101309674B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JPJP-P-2010-280112 2010-12-16
JP2010280112 2010-12-16
JP2011063564A JP2012142537A (ja) 2010-12-16 2011-03-23 絶縁ゲート型バイポーラトランジスタとその製造方法
JPJP-P-2011-063564 2011-03-23

Publications (2)

Publication Number Publication Date
KR20120067938A KR20120067938A (ko) 2012-06-26
KR101309674B1 true KR101309674B1 (ko) 2013-09-23

Family

ID=46233237

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110130028A KR101309674B1 (ko) 2010-12-16 2011-12-07 절연 게이트형 바이폴라 트랜지스터와 그 제조방법

Country Status (5)

Country Link
US (1) US8482030B2 (ko)
JP (1) JP2012142537A (ko)
KR (1) KR101309674B1 (ko)
CN (1) CN102569354B (ko)
DE (1) DE102011085196A1 (ko)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013179379A1 (ja) * 2012-05-29 2013-12-05 三菱電機株式会社 絶縁ゲート型バイポーラトランジスタ
KR101301414B1 (ko) * 2012-07-16 2013-08-28 삼성전기주식회사 반도체 소자 및 반도체 소자 제조 방법
JP2014060299A (ja) * 2012-09-18 2014-04-03 Toshiba Corp 半導体装置
JP6234696B2 (ja) * 2013-04-16 2017-11-22 ローム株式会社 半導体装置
JP6171678B2 (ja) * 2013-07-26 2017-08-02 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
KR20150076768A (ko) * 2013-12-27 2015-07-07 삼성전기주식회사 전력 반도체 소자
CN104779276B (zh) * 2014-03-26 2020-01-21 上海提牛机电设备有限公司 一种具有超结结构的igbt及其制备方法
JP2015207588A (ja) * 2014-04-17 2015-11-19 ローム株式会社 半導体装置
CN104241126B (zh) * 2014-09-17 2017-10-31 中航（重庆）微电子有限公司 沟槽型igbt及制备方法
JP2016063048A (ja) * 2014-09-17 2016-04-25 富士電機株式会社 トレンチ型絶縁ゲートバイポーラトランジスタ及びその製造方法
US9559171B2 (en) 2014-10-15 2017-01-31 Fuji Electric Co., Ltd. Semiconductor device
JP6648429B2 (ja) * 2014-10-15 2020-02-14 富士電機株式会社 半導体装置
JP6319454B2 (ja) 2014-10-24 2018-05-09 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6693131B2 (ja) 2016-01-12 2020-05-13 富士電機株式会社 半導体装置
CN105870194A (zh) * 2016-05-31 2016-08-17 苏州同冠微电子有限公司 一种沟槽型CoolMOS及其制作方法
CN106206679B (zh) * 2016-08-31 2019-08-23 电子科技大学 一种逆导型igbt
CN106158941A (zh) * 2016-09-29 2016-11-23 中国科学院微电子研究所 一种双向耐压的绝缘栅双极晶体管结构
JP6939300B2 (ja) * 2016-11-17 2021-09-22 富士電機株式会社 半導体装置
CN108258027A (zh) * 2016-12-28 2018-07-06 苏州东微半导体有限公司 一种超级结功率晶体管及其制备方法
JP2019004030A (ja) * 2017-06-14 2019-01-10 株式会社デンソー 半導体装置
JP6599957B2 (ja) * 2017-10-23 2019-10-30 ローム株式会社 半導体装置
CN110620147B (zh) * 2018-09-14 2023-05-23 电子科技大学 超高速大电流纵向绝缘栅双极型晶体管
CN109300978A (zh) * 2018-10-25 2019-02-01 上海超致半导体科技有限公司 一种超结igbt器件结构及其制造方法
CN109888004A (zh) * 2019-01-08 2019-06-14 上海华虹宏力半导体制造有限公司 Igbt器件
WO2021184172A1 (zh) * 2020-03-17 2021-09-23 华为技术有限公司 一种绝缘栅双极型晶体管、电机控制器及汽车
CN113497132A (zh) * 2020-04-07 2021-10-12 苏州华太电子技术有限公司 超级结绝缘栅双极型晶体管及其制作方法
CN112951906B (zh) * 2021-01-25 2024-02-06 南瑞联研半导体有限责任公司 一种SiC绝缘栅双极型晶体管器件及其制造方法
CN113871455B (zh) * 2021-09-28 2023-08-18 上海华虹宏力半导体制造有限公司 半导体结构及其形成方法
CN113937156B (zh) * 2021-10-11 2023-07-04 上海华虹宏力半导体制造有限公司 半导体结构及其形成方法
CN116469910B (zh) * 2022-09-09 2024-02-02 苏州华太电子技术股份有限公司 一种igbt器件
WO2024143386A1 (ja) * 2022-12-28 2024-07-04 ローム株式会社 ＳｉＣ半導体装置
WO2024143381A1 (ja) * 2022-12-28 2024-07-04 ローム株式会社 ＳｉＣ半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010039202A (ko) * 1999-10-29 2001-05-15 김덕중 트렌치형 게이트를 갖는 전력용 반도체 소자 및 그 제조방법
JP2007036213A (ja) * 2005-06-20 2007-02-08 Toshiba Corp 半導体素子

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3940518B2 (ja) * 1999-03-10 2007-07-04 株式会社東芝 高耐圧半導体素子
JP2001210823A (ja) * 2000-01-21 2001-08-03 Denso Corp 半導体装置
JP4109009B2 (ja) 2002-04-09 2008-06-25 株式会社東芝 半導体素子及びその製造方法
JP2005057235A (ja) 2003-07-24 2005-03-03 Mitsubishi Electric Corp 絶縁ゲート型バイポーラトランジスタ及びその製造方法、並びに、インバータ回路
JP4470454B2 (ja) * 2003-11-04 2010-06-02 株式会社豊田中央研究所 半導体装置とその製造方法
JP4643146B2 (ja) 2004-01-05 2011-03-02 株式会社東芝 半導体装置および半導体装置の製造方法
JP4785364B2 (ja) * 2004-09-24 2011-10-05 株式会社豊田中央研究所 半導体装置とその製造方法
US7462909B2 (en) 2005-06-20 2008-12-09 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
JP2007005723A (ja) * 2005-06-27 2007-01-11 Toshiba Corp 半導体装置
US7948033B2 (en) 2007-02-06 2011-05-24 Semiconductor Components Industries, Llc Semiconductor device having trench edge termination structure
JP4952638B2 (ja) * 2008-04-07 2012-06-13 トヨタ自動車株式会社 半導体素子と半導体装置とその駆動方法
JP5671779B2 (ja) * 2008-12-17 2015-02-18 住友電気工業株式会社 エピタキシャルウエハの製造方法および半導体装置の製造方法
JP4929304B2 (ja) * 2009-03-13 2012-05-09 株式会社東芝 半導体装置
JP5462020B2 (ja) 2009-06-09 2014-04-02 株式会社東芝 電力用半導体素子

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010039202A (ko) * 1999-10-29 2001-05-15 김덕중 트렌치형 게이트를 갖는 전력용 반도체 소자 및 그 제조방법
JP2007036213A (ja) * 2005-06-20 2007-02-08 Toshiba Corp 半導体素子

Also Published As

Publication number Publication date
US8482030B2 (en) 2013-07-09
JP2012142537A (ja) 2012-07-26
CN102569354B (zh) 2015-02-18
CN102569354A (zh) 2012-07-11
DE102011085196A1 (de) 2012-06-21
US20120153348A1 (en) 2012-06-21
KR20120067938A (ko) 2012-06-26

Similar Documents

Publication Publication Date Title
KR101309674B1 (ko) 절연 게이트형 바이폴라 트랜지스터와 그 제조방법
US9299695B2 (en) Semiconductor device
EP2365531B1 (en) Semiconductor device and power conversion apparatus using the same
JP5875680B2 (ja) 絶縁ゲート型バイポーラトランジスタ
US8558275B2 (en) Sawtooth electric field drift region structure for power semiconductor devices
JP6984021B2 (ja) ワイドバンドギャップ半導体装置、および、電力変換装置
JPWO2018155566A1 (ja) 炭化珪素半導体装置および電力変換装置
US20150187877A1 (en) Power semiconductor device
CN112201690B (zh) Mosfet晶体管
US20230106654A1 (en) Semiconductor device and method of manufacturing semiconductor device
US20150144989A1 (en) Power semiconductor device and method of manufacturing the same
CN109065629B (zh) 一种槽栅超结器件
KR102585094B1 (ko) 분리 버퍼 구조를 갖는 초접합 igbt
Lorenz et al. Key power semiconductor device concepts for the next decade
JP6843952B2 (ja) 半導体装置の製造方法
US11296213B2 (en) Reverse-conducting igbt having a reduced forward recovery voltage
US20150144993A1 (en) Power semiconductor device
Ma et al. Novel Low Turn-Off Loss Trench-Gate FS-IGBT With a Hybrid $ p^{{+}}/{n} $ Collector Structure
Rebollo et al. A review of Si MOS-gated power switches and PiN rectifiers
WO2022224840A1 (ja) 半導体装置及びそれを用いた電力変換装置、半導体装置の製造方法
KR101748141B1 (ko) 절연 게이트 양극성 트랜지스터
Dolny High-voltage semiconductor devices: status and trends
US9147757B2 (en) Power semiconductor device and method for manufacturing the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee