JP6234696B2 - 半導体装置 - Google Patents
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Description
しかしながら、スイッチング素子としてのIGBTは、MOSFETとは異なりバイポーラデバイスであるため、電流の立ち上がりにVF(順方向電圧)以上のオン電圧を必要とする。そのため、たとえばモータ駆動回路においては、低電圧域のセット効率が高くないという不具合がある。
本発明の目的は、低電圧域および高電圧域の両方においてオン抵抗をバランスよく低減することができるMOSFETを備える半導体装置を提供することである。
本発明の半導体装置では、前記第2周期は、前記第1周期の2倍〜5倍であることが好ましい。
本発明の半導体装置では、前記第1導電型ベース層の裏面全体に対する前記第2導電型コレクタ層の占有率は、50%〜80%であることが好ましい。
本発明の半導体装置では、前記第2導電型コラム層は、多角形状または円形状に形成されていてもよい。
本発明の半導体装置では、前記第1導電型ベース層は、前記複数の第2導電型コレクタ層の上方領域に形成された第1導電型ドリフト層よりも不純物濃度が高く、前記複数の第2導電型コレクタ層の各間に配置された第1導電型コンタクト層を含んでいてもよい。
また、本発明の半導体装置では、前記第2周期の一周期当たりに占める前記第2導電型コレクタ層と前記第1導電型コンタクト層の幅の比率は、1:1であることが好ましい。
また、本発明の半導体装置では、前記第2導電型コレクタ層は、2.5μm〜160μmの幅を有していることが好ましい。
また、本発明の半導体装置では、前記第2導電型コレクタ層は、前記第1導電型ベース層の裏面から0.2μm〜3.0μmの深さを有していることが好ましい。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図1は、本発明の第1実施形態に係る半導体装置1の模式的な平面図である。図2は、図1のII−II切断面における断面図である。なお、図1では、説明に必要な構成のみを示しており、たとえばゲート電極7、ソース電極8等の図示を省略している。
半導体装置1は、n−型ベース層2と、p型コラム層3と、p型ベース層4と、n+型ソース層5と、ゲート絶縁膜6と、ゲート電極7と、ソース電極8と、n+型コンタクト層9と、p+型コレクタ層10と、ドレイン電極11と、空乏層緩和領域30と、トラップレベル領域32とを含む。ゲート電極7上には、層間絶縁膜12が配置されている。
p型コラム層3およびp型ベース層4は、p型不純物が注入された半導体層である。より具体的には、n−型ベース層2に対してp型不純物をイオン注入(インプラ)することによって形成された半導体層であってもよい。p型不純物としては、B(ホウ素)、Al(アルミニウム)、Ga(ガリウム)などを適用することができる。
p型ベース層4およびp型コラム層3とn−型ベース層2との界面は、pn接合面であり、寄生ダイオード(ボディダイオード)14を形成している。
ゲート絶縁膜6は、たとえば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミナ膜、タンタル酸化膜などからなっていてもよい。ゲート絶縁膜6は、少なくともチャネル領域15におけるp型ベース層4の表面を覆うように形成されている。この実施形態では、ゲート絶縁膜6は、n+型ソース層5の一部、チャネル領域15、およびn−型ベース層2の表面を覆うように形成されている。より端的には、ゲート絶縁膜6は、各セル13のp型ベース層4の中央領域およびこの領域に連なるn+型ソース層5の内縁領域に開口を有するパターンで形成されている。
ソース電極8は、アルミニウムその他の金属からなる。ソース電極8は、層間絶縁膜12の表面を覆い、かつ各セル13のコンタクト孔16に埋め込まれるように形成されている。これにより、ソース電極8は、n+型ソース層5にオーミック接続されている。したがって、ソース電極8は、複数のセル13に並列に接続されており、複数のセル13に流れる全電流が流れるように構成されている。また、ソース電極8は、コンタクト孔16を介して各セル13のp型ベース層4にオーミック接続されており、p型ベース層4の電位を安定化する。
p+型コレクタ層10は、n−型ベース層2の裏面に選択的に形成され、当該裏面に沿って連続性を持って複数配列されている。この実施形態では、p+型コレクタ層10は、図1にクロスハッチングで明示するように平面視においてp型コラム層3に平行なストライプ状に形成されている。これにより、n−型ベース層2の裏面には、p+型コレクタ層10と、隣り合うp+型コレクタ層10間のn+型コンタクト層9とがストライプ状に交互に露出することとなる。
トラップレベル領域32は、n−型ベース層2の裏面側から重粒子を照射することによって形成された領域である。トラップレベル領域32には、キャリヤをトラップして再結合させることにより消失させる再結合中心が多く存在している。これにより、寄生ダイオード14がターンオフするときにキャリヤを速やかに消失させることができるから、逆回復時間および逆回復電流を低減できる。
空乏層緩和領域30は、n−型ベース層2の裏面側から重粒子を照射し、さらに熱処理によってその重粒子をドナー化して形成された領域である。ドナー化した重粒子は、寄生ダイオード14がターンオフするときにそのpn接合部から広がる空乏層の広がりを抑制する。これにより、空乏層が広がる速さが緩和されるので、逆回復電流の変化速度を抑制でき、それによって、ハードリカバリを緩和できる。
図3A〜図3Jは、半導体装置1の製造工程の一部を工程順に示す図である。
まず、図3Aに示すように、基板17上に、n型不純物を注入しながら行うエピタキシャル成長によって、初期ベース層18が形成される。エピタキシャル成長の条件は、たとえば、5.0Ω・cm、厚さ50μmである。基板17としては、n型シリコン基板を採用することができるが、この基板17は後の工程で除去するものであるので、高品質なものである必要はなく、安価な基板を使用することができる。
次に、n−型ベース層2の表面部に選択的に比較的低いエネルギでp型不純物が注入(Bイオンを50keV、5.0×1015cm−2、7度で注入)されて、p型ベース層4が形成される。また、平面視においてp型ベース層4内においてp型ベース層4の外周縁から所定距離だけ内方に後退した位置に外縁部を有する所定幅の環状領域にn型不純物が選択的に注入(Pイオンを130keV、2.0×1015cm−2、7度で注入)され、これにより、n+型ソース層5が形成される。
このように、製造工程の途中までn−型ベース層2が基板17に支持されているので、n−型ベース層2の搬送・ハンドリングを行い易くすることができる。また、基板17の研削に続けてn−型ベース層2の研削を連続して実行することができるので、p型コラム層3の直下のn−型ベース層2の厚さを簡単に調節することができる。
次に、図3Hに示すように、n−型ベース層2の裏面を選択的に露出させるフォトレジスト20が形成される。そして、このフォトレジスト20を介して、まずBイオンを100keV、1.0×1015cm−2、7度の傾斜角度で注入する。続けて、Bイオンを注入する工程よりも小さなエネルギ、具体的には、30keV、1.0×1015cm−2、7度(同じ傾斜角度)でBF2イオンを注入する。この際、BイオンおよびBF2イオンをn−型ベース層2の裏面に対して垂直ではなく、所定の傾斜角度を持たせて斜め注入することにより、イオンがn−型ベース層2の深くまで入っていくチャネリングを防止することができる。この後、フォトレジスト20を、たとえばアッシングにより除去する。
このとき、高温(たとえば1500℃程度)のアニール処理を実行しないので、ソース電極8の溶融を防止することができる。つまり、ソース電極8などの高温環境下で溶融し易い金属系の部分を、このアニール処理に先立って作製することができる。そのため、n−型ベース層2の表面側の構造の大部分もしくは全てを、当該アニール処理を行う前に作製することができる。その結果、n−型ベース層2の表裏面を何度も逆にしなくて済むので、製造効率を向上させることができる。
以上の工程を経て、図1および図2の半導体装置1を得ることができる。
<p型コラム層3およびp+型コレクタ層10のレイアウトの変形例>
次に、図4〜図7を参照して、p型コラム層3およびp+型コレクタ層10のレイアウトの変形例について説明する。
具体的には、図4では、p+型コレクタ層10は、平面視においてストライプ状のp型コラム層3に交差するストライプ状に形成されている。より具体的には、p型コラム層3に直交するストライプ状に形成されている。この図4の構成によれば、各p+型コレクタ層10は、ストライプ状のp型コラム層3を連続して横切ることとなり、全てのp型コラム層3に対して均等に対向することとなる。その結果、セル13間におけるp+型コレクタ層10の面積のばらつきをなくすことができるので、セル13間でのオン抵抗のばらつきを小さくすることができる。なお、図4では、p型コラム層3に交差するストライプ状のp+型コレクタ層10の一例として、これらの層3,10が互いに直交する場合を示しているが、p+型コレクタ層10は、たとえば鋭角もしくは鈍角の傾斜角度で、p型コラム層3に対して斜めに交差していてもよい。
以上、図4〜図7に示した変形例はほんの一例に過ぎず、p型コラム層3およびp+型コレクタ層10のレイアウトは、本発明の範囲内で適宜変更することができる。
<p型コラム層3の製造工程の変形例>
次に、図8A〜図8Dを参照して、p型コラム層3の製造工程の変形例について説明する。
具体的には、まず、基板17の上に、n−型ベース層2をエピタキシャル成長させる。次に、図8Aに示すように、n−型ベース層2上にハードマスク24を形成する。ハードマスク24をパターニングした後、当該ハードマスク24を介して、n−型ベース層2をドライエッチングする。これにより、n−型ベース層2にトレンチ25を形成する。
次に、図8Cに示すように、n−型ベース層2の表面を覆うトレンチ25外のp型半導体層26を、たとえばエッチバックにより除去する。これにより、トレンチ25に埋め込まれたp型コラム層3が形成される。
この方法によれば、トレンチ25にp型半導体層26を埋め込むことによってp型コラム層3を形成するので、n−型ベース層2の厚さ方向に沿う各p型コラム層3の側面を、当該方向に沿って平坦な面にすることができる。
<第2実施形態>
図9は、本発明の第2実施形態に係る半導体装置31の模式的な断面図である。図9において、前述の図2に示された各部と対応する部分には同一の参照符号を付して示し、その説明を省略する。
図10A〜図10Eは、図9の半導体装置31の製造工程の一部を工程順に示す図である。
次に、図10Dに示すように、アニール処理(1000℃〜1200℃)を行うことにより、複数層のn型半導体層19のp型不純物およびn+型基板33に注入されたp型不純物をドライブ拡散させる。これにより、p型コラム層3およびp+型コレクタ層35が同時に形成される。続いて、図3Cの工程と同様に、p型ベース層4、n+型ソース層5、ゲート絶縁膜6、ゲート電極7等が形成される。
その後は、図3E〜図3Jと同様の工程(図3G〜図3Iの工程は除く)を実行することにより、半導体装置31が得られる。
また、n型ベース層36の基層となるn+型基板33を、前述の第1実施形態のn+型コンタクト層9として利用することができるので、図3Gに示すようなイオン注入工程を省略することができる。そのため、製造工程を簡単にすることができる。
<第3実施形態>
図11は、本発明の第3実施形態に係る半導体装置41の模式的な断面図である。図11において、前述の図1に示された各部と対応する部分には同一の参照符号を付して示し、その説明を省略する。
この半導体装置41を製造するには、まず、図12Aに示すように、n+型基板42(たとえばn+型シリコン基板)上に、n+型基板42の表面を選択的に露出させるフォトレジスト45が形成される。そして、このフォトレジスト45を介して、n+型基板42をドライエッチングする。ドライエッチングでは、n+型基板42が表面から裏面へ向かって等方的にエッチングされる。これにより、p+型コレクタ層48を形成すべき部分に、開口端から底部へ向かって幅が小さくなるテーパ形状のトレンチ46が形成される。
次に、図12Cに示すように、CMP処理により、p+型半導体層47を研磨する。これにより、トレンチ46に残ったp+型半導体層47からなるp+型コレクタ層48が形成される。
次に、図12Eに示すように、アニール処理(1000℃〜1200℃)を行うことにより、複数層のn型半導体層19のp型不純物をドライブ拡散させる。これにより、p型コラム層3が形成される。続いて、図3Cの工程と同様に、p型ベース層4、n+型ソース層5、ゲート絶縁膜6、ゲート電極7等が形成される。
その後は、図3E〜図3Jと同様の工程(図3G〜図3Iの工程は除く)を実行することにより、半導体装置41が得られる。
また、n型ベース層44の基層となるn+型基板42を、前述の第1実施形態のn+型コンタクト層9として利用することができるので、図3Gに示すようなイオン注入工程を省略することができる。そのため、製造工程を簡単にすることができる。
以上、本発明の実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。
たとえば、図13に示す半導体装置51のように、トレンチゲート構造を有していてもよい。具体的には、n−型ベース層2の表面からn+型ソース層5およびp型ベース層4を貫通するゲートトレンチ21が形成され、当該ゲートトレンチ21に、ゲート絶縁膜22を介してゲート電極23が充填されたトレンチゲート構造を有していてもよい。
また、半導体装置1,31,41,51の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置1において、p型の部分がn型であり、n型の部分がp型であってもよい。
<シミュレーション例1>
シミュレーション例1では、低電圧域および高電圧域それぞれのオン抵抗が、p+型コレクタ層10のピッチP2の変化によってどのように変化するかを確認した。シミュレーション例1においては、図2に示した半導体装置1の構造を採用し、シミュレーション条件として、p+型コレクタ層10の占有率=64%、p+型コレクタ層10とn+型コンタクト層9の幅の比率=1:1を設定した。
<シミュレーション例2>
シミュレーション例2では、セル13間でのオン抵抗のばらつきが、p+型コレクタ層10のレイアウトの変化によってどのように変化するかを確認した。シミュレーション例2においては、シミュレーション条件として、n−型ベース層2の裏面におけるp+型コレクタ層10の占有率を72%、p型コラム層3のピッチP1=14.25μm、p+型コレクタ層10とn+型コンタクト層9の幅の比率=1:1を設定した。
一方、p+型コレクタ層10が平行レイアウト(図1のレイアウト)およびひし形レイアウト(5のレイアウト)では、垂直レイアウトの場合に比べて若干ばらつきが見られた。このばらつきは、p+型コレクタ層10が全てのp型コラム層3に対して均等に対向していないことや、フォトリソグラフィのずれが要因であると考えられる。なお、平行レイアウトおよびひし形レイアウトのばらつきは、あくまでも垂直レイアウトを基準として大きいというのであって、実用上は問題のないレベルである。
2 n−型ベース層
3 p型コラム層
4 p型ベース層
5 n+型ソース層
6 ゲート絶縁膜
7 ゲート電極
8 ソース電極
9 n+型コンタクト層
10 p+型コレクタ層
11 ドレイン電極
15 チャネル領域
22 ゲート絶縁膜
23 ゲート電極
31 半導体装置
33 n+型基板
34 n−型ドリフト層
35 p+型コレクタ層
36 n型ベース層
41 半導体装置
42 n+型基板
43 n−型ドリフト層
44 n型ベース層
48 p+型コレクタ層
51 半導体装置
Claims (18)
- 第1導電型ベース層と、
前記第1導電型ベース層の表面に選択的に形成された複数の第2導電型ベース層と、
前記第2導電型ベース層の内方領域に前記第2導電型ベース層の周縁と間隔を空けて形成され、当該周縁との間にチャネル領域を形成する第1導電型ソース層と、
ゲート絶縁膜を介して前記チャネル領域に対向するように形成されたゲート電極と、
前記第2導電型ベース層に連なるように前記ゲート電極の直下の領域からずれた位置において前記第1導電型ベース層内に形成され、隣り合う前記第2導電型ベース層との間に連続性を持って所定の第1周期で配列された複数の第2導電型コラム層と、
前記第1導電型ベース層の裏面に選択的に形成され、前記第2導電型コラム層の前記第1周期よりも大きい所定の第2周期で連続性を持って配列された複数の第2導電型コレクタ層とを含み、
前記複数の第2導電型コラム層は、前記第1導電型ベース層の厚さ方向において前記第2導電型コレクタ層に対向する少なくとも1つの第1部分と、所定方向に沿って前記第1部分と共に配列され、前記第1導電型ベース層の厚さ方向において前記第2導電型コレクタ層に対向しない第2部分とを含む、半導体装置。 - 前記第2周期は、前記第1周期の2倍〜5倍である、請求項1に記載の半導体装置。
- 前記第1導電型ベース層の裏面全体に対する前記第2導電型コレクタ層の占有率は、50%〜80%である、請求項1または2に記載の半導体装置。
- 前記第2導電型コラム層は、ストライプ状に形成されている、請求項1〜3のいずれか一項に記載の半導体装置。
- 前記第2導電型コレクタ層は、前記第1導電型ベース層の表面の法線方向から見た平面視において、前記第2導電型コラム層に交差する形状に形成され、当該交差部分において前記第2導電型コラム層に対向している、請求項4に記載の半導体装置。
- 前記第2導電型コレクタ層は、前記平面視において、ストライプ状に形成されている、請求項5に記載の半導体装置。
- 前記第2導電型コレクタ層は、前記平面視において、前記第2導電型コラム層に直交するストライプ状に形成されている、請求項6に記載の半導体装置。
- 前記第2導電型コレクタ層は、前記平面視において、多角形状または円形状に形成されている、請求項5に記載の半導体装置。
- 前記第2導電型コレクタ層は、前記第1導電型ベース層の表面の法線方向から見た平面視において、前記第2導電型コラム層に平行なストライプ状に形成されている、請求項4に記載の半導体装置。
- 前記第2導電型コラム層は、多角形状または円形状に形成されている、請求項1〜3のいずれか一項に記載の半導体装置。
- 前記第2導電型コレクタ層は、前記第1導電型ベース層の表面の法線方向から見た平面視において、ストライプ状に形成されている、請求項10に記載の半導体装置。
- 前記第2導電型コレクタ層は、前記第1導電型ベース層の表面の法線方向から見た平面視において、多角形状または円形状に形成されている、請求項10に記載の半導体装置。
- 前記第1導電型ベース層は、前記複数の第2導電型コレクタ層の上方領域に形成された第1導電型ドリフト層よりも不純物濃度が高く、前記複数の第2導電型コレクタ層の各間に配置された第1導電型コンタクト層を含む、請求項1〜12のいずれか一項に記載の半導体装置。
- 前記第2周期の一周期当たりに占める前記第2導電型コレクタ層と前記第1導電型コンタクト層の幅の比率は、1:1である、請求項13に記載の半導体装置。
- 前記第1周期が5μm〜20μmであり、前記第2周期が5μm〜200μmである、請求項1〜14のいずれか一項に記載の半導体装置。
- 前記第2導電型コレクタ層は、2.5μm〜160μmの幅を有している、請求項1〜15のいずれか一項に記載の半導体装置。
- 前記第2導電型コレクタ層は、前記第1導電型ベース層の裏面から0.2μm〜3.0μmの深さを有している、請求項1〜16のいずれか一項に記載の半導体装置。
- 前記第2導電型コレクタ層は、1×1017cm−3〜1×1022cm−3の不純物濃度を有している、請求項1〜17のいずれか一項に記載の半導体装置。
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