JP3467381B2 - 炭化けい素ダイオード - Google Patents
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- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims abstract description 45
- 229910010271 silicon carbide Inorganic materials 0.000 title claims abstract description 45
- 239000012535 impurity Substances 0.000 claims abstract description 94
- 238000005468 ion implantation Methods 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 23
- 229910021332 silicide Inorganic materials 0.000 claims description 13
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 13
- 229910052751 metal Inorganic materials 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 9
- 239000003870 refractory metal Substances 0.000 claims description 8
- 238000002513 implantation Methods 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- 239000004642 Polyimide Substances 0.000 claims description 2
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 claims description 2
- 229910021344 molybdenum silicide Inorganic materials 0.000 claims description 2
- 229920001721 polyimide Polymers 0.000 claims description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical group [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 2
- ZCYVEMRRCGMTRW-UHFFFAOYSA-N 7553-56-2 Chemical compound [I] ZCYVEMRRCGMTRW-UHFFFAOYSA-N 0.000 claims 1
- 229910052740 iodine Inorganic materials 0.000 claims 1
- 239000011630 iodine Substances 0.000 claims 1
- 150000004767 nitrides Chemical class 0.000 claims 1
- 239000011347 resin Substances 0.000 claims 1
- 229920005989 resin Polymers 0.000 claims 1
- 230000002441 reversible effect Effects 0.000 abstract description 46
- 239000004065 semiconductor Substances 0.000 abstract description 40
- 239000000758 substrate Substances 0.000 abstract description 34
- 230000002829 reductive effect Effects 0.000 abstract description 17
- 230000004044 response Effects 0.000 abstract description 3
- 150000002500 ions Chemical class 0.000 description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 16
- 229910052710 silicon Inorganic materials 0.000 description 16
- 239000010703 silicon Substances 0.000 description 16
- 230000015556 catabolic process Effects 0.000 description 12
- 238000011084 recovery Methods 0.000 description 12
- 230000001965 increasing effect Effects 0.000 description 11
- 230000004888 barrier function Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 10
- 230000006698 induction Effects 0.000 description 10
- 230000003068 static effect Effects 0.000 description 9
- 230000005684 electric field Effects 0.000 description 8
- 239000000969 carrier Substances 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000003672 processing method Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005566 electron beam evaporation Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
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Description
【０００１】
【発明の属する技術分野】本発明は、炭化けい素を用い
た半導体装置に係り、特に大電流を高速スイッチするた
めの電力用ダイオードやトランジスタと組合わせて使用
するのに好適な炭化けい素ダイオードに関する。
た半導体装置に係り、特に大電流を高速スイッチするた
めの電力用ダイオードやトランジスタと組合わせて使用
するのに好適な炭化けい素ダイオードに関する。
【０００２】
【従来の技術】電圧型インバータなどの電力変換機器に
は、スイッチング素子と共に整流用、転流用、或いは還
流路形成用などのための電力用ダイオードが使用され
る。図４は、電圧型インバータの主回路の一例を示した
もので、スイッチング素子となる６個のパワートランジ
スタ１０１(Ｔr１)〜１０６(Ｔr６)には、それぞれ還流
用ダイオード１１１(Ｄ１)〜１１６(Ｄ６)が逆並列に設
けられ、入力端子２２１、２２２間に供給されている直
流電力を３相交流電力に変換して負荷となる誘導電動機
１２０(ＩＭ)に供給するようになっているものである。
は、スイッチング素子と共に整流用、転流用、或いは還
流路形成用などのための電力用ダイオードが使用され
る。図４は、電圧型インバータの主回路の一例を示した
もので、スイッチング素子となる６個のパワートランジ
スタ１０１(Ｔr１)〜１０６(Ｔr６)には、それぞれ還流
用ダイオード１１１(Ｄ１)〜１１６(Ｄ６)が逆並列に設
けられ、入力端子２２１、２２２間に供給されている直
流電力を３相交流電力に変換して負荷となる誘導電動機
１２０(ＩＭ)に供給するようになっているものである。
【０００３】ここで、いまダイオード１１１に誘導電動
機１２０側から還流電流が流れているときにトランジス
タ１０２がオンすると、このダイオード１１１には逆回
復モードが発生するが、このときのダイオード１１１の
電流ＩDと電圧ＶD、それにトランジスタ１０２の電流Ｉ
Tと電圧ＶTは、それぞれ図５に示すようになる。
機１２０側から還流電流が流れているときにトランジス
タ１０２がオンすると、このダイオード１１１には逆回
復モードが発生するが、このときのダイオード１１１の
電流ＩDと電圧ＶD、それにトランジスタ１０２の電流Ｉ
Tと電圧ＶTは、それぞれ図５に示すようになる。
【０００４】すなわち、ダイオード１１１の電流Ｉ
Dは、時点ｔ0でのトランジスタ１０２のターンオンによ
り、このトランジスタ１０２の電流ＩTの変化率ｄI／ｄ
t と反対方向に同じ傾きで電流値ＩFから減少し、逆回
復する。このとき、トランジスタ１０２には、ダイオー
ド１１１の逆回復電流Ｉrrが重畳されてしまうため、そ
のターンオン損失は、トランジスタ単体での動作の場合
よりも大きくなる。
Dは、時点ｔ0でのトランジスタ１０２のターンオンによ
り、このトランジスタ１０２の電流ＩTの変化率ｄI／ｄ
t と反対方向に同じ傾きで電流値ＩFから減少し、逆回
復する。このとき、トランジスタ１０２には、ダイオー
ド１１１の逆回復電流Ｉrrが重畳されてしまうため、そ
のターンオン損失は、トランジスタ単体での動作の場合
よりも大きくなる。
【０００５】また、逆回復時、このダイオード１１１の
電流変化率ｄI／ｄt により、インバータ回路中に存在
している寄生インダクタンスＬで誘導される電圧がダイ
オード１１１の逆バイアス電圧に重畳されてしまうが、
このときの電圧がダイオード１１１やトランジスタ１０
１の阻止電圧を超えてしまうと、これらの素子が破壊さ
れてしまう。そして、これらの難点を解決するには、ダ
イオードの逆回復電流Ｉrrを小さな値に抑え、また逆回
復電流の変化率ｄIr／ｄt を小さくする必要がある。
電流変化率ｄI／ｄt により、インバータ回路中に存在
している寄生インダクタンスＬで誘導される電圧がダイ
オード１１１の逆バイアス電圧に重畳されてしまうが、
このときの電圧がダイオード１１１やトランジスタ１０
１の阻止電圧を超えてしまうと、これらの素子が破壊さ
れてしまう。そして、これらの難点を解決するには、ダ
イオードの逆回復電流Ｉrrを小さな値に抑え、また逆回
復電流の変化率ｄIr／ｄt を小さくする必要がある。
【０００６】ところで、通常、このような電力用ダイオ
ードとしては、図６(a)に示すようなｐｎ-ｎ+ 構造のダ
イオードが一般に用いられているが、上記したように逆
回復特性の改善が望まれる場合のダイオードとしては、
従来から同図(b)に示すショットキーダイオードが知ら
れている。なお、ここで、ｎ- は低不純物濃度のｎ型
層、ｎ+ は高不純物濃度のｎ型層を表わす。図６(a)、
(b)に示したダイオードは、例えば低抵抗(高不純物濃
度)のｎ+ 半導体基板３上に、耐圧を考慮して低不純物
濃度のｎ型層２をエピタキシャル成長により堆積した
後、高不純物濃度ｐ+ 型領域１、又は高不純物濃度ｐ+
型層からなるガードリング領域８を形成させ、絶縁層６
とアノード電極４を設けて作られている。なお、５はカ
ソード電極である。
ードとしては、図６(a)に示すようなｐｎ-ｎ+ 構造のダ
イオードが一般に用いられているが、上記したように逆
回復特性の改善が望まれる場合のダイオードとしては、
従来から同図(b)に示すショットキーダイオードが知ら
れている。なお、ここで、ｎ- は低不純物濃度のｎ型
層、ｎ+ は高不純物濃度のｎ型層を表わす。図６(a)、
(b)に示したダイオードは、例えば低抵抗(高不純物濃
度)のｎ+ 半導体基板３上に、耐圧を考慮して低不純物
濃度のｎ型層２をエピタキシャル成長により堆積した
後、高不純物濃度ｐ+ 型領域１、又は高不純物濃度ｐ+
型層からなるガードリング領域８を形成させ、絶縁層６
とアノード電極４を設けて作られている。なお、５はカ
ソード電極である。
【０００７】図７は、これら２種のダイオードの逆回復
電流特性を示したもので、ＩD(a)が図６(a)に示したダ
イオードの電流特性で、ＩD(b)が図６(b)に示したショ
ットキーダイオードの電流特性であり、この図７から明
らかなように、図６(b)のショットキーダイオードは、
図６(a)に示したｐｎ-ｎ+ 構造のダイオードに比して逆
回復電流Ｉrrが少く、従ってスイッチング性能が向上し
ていることが判るが、以下に説明するように、順方向特
性が犠牲になってしまう。
電流特性を示したもので、ＩD(a)が図６(a)に示したダ
イオードの電流特性で、ＩD(b)が図６(b)に示したショ
ットキーダイオードの電流特性であり、この図７から明
らかなように、図６(b)のショットキーダイオードは、
図６(a)に示したｐｎ-ｎ+ 構造のダイオードに比して逆
回復電流Ｉrrが少く、従ってスイッチング性能が向上し
ていることが判るが、以下に説明するように、順方向特
性が犠牲になってしまう。
【０００８】図６(a)のｐｎ-ｎ+ 構造のダイオードは、
順方向バイアスされたとき、高不純物濃度ｐ+ 型領域１
から低不純物濃度ｎ型層２に、少数キャリアであるホー
ルの注入が起こる。そして、この注入されたホールによ
り高抵抗層である低不純物濃度ｎ型層２内で伝導度変調
が生じ、順方向導通時の導電度が改善され、順方向抵抗
の低下が得られる。
順方向バイアスされたとき、高不純物濃度ｐ+ 型領域１
から低不純物濃度ｎ型層２に、少数キャリアであるホー
ルの注入が起こる。そして、この注入されたホールによ
り高抵抗層である低不純物濃度ｎ型層２内で伝導度変調
が生じ、順方向導通時の導電度が改善され、順方向抵抗
の低下が得られる。
【０００９】一方、図６(b)のショットキーダイオード
は、金属と半導体との接触によりダイオード特性を得も
のであり、従って多数キャリアが整流特性を支配する。
このため、少数キャリアに起因するキャリアの蓄積効果
がなく、その結果、高速応答特性が得られるのである
が、反面、少数キャリアの注入がないため、伝導度変調
が起こらず、順方向抵抗の低下が得られないのである。
は、金属と半導体との接触によりダイオード特性を得も
のであり、従って多数キャリアが整流特性を支配する。
このため、少数キャリアに起因するキャリアの蓄積効果
がなく、その結果、高速応答特性が得られるのである
が、反面、少数キャリアの注入がないため、伝導度変調
が起こらず、順方向抵抗の低下が得られないのである。
【００１０】例えば、耐圧５ｋＶのｐｎ-ｎ+ 構造のダ
イオードの順方向電圧が３Ｖであるのに対して、同じく
ショットキーダイオードでは約３００Ｖとなるので、こ
の場合、ｐｎ-ｎ+ 構造のダイオードでは、伝導度変調
により抵抗が約二桁低下したことになる。
イオードの順方向電圧が３Ｖであるのに対して、同じく
ショットキーダイオードでは約３００Ｖとなるので、こ
の場合、ｐｎ-ｎ+ 構造のダイオードでは、伝導度変調
により抵抗が約二桁低下したことになる。
【００１１】ところで、半導体材料としてシリコンを用
いている限り、ショットキーダイオードの順方向導通時
の抵抗を低減することは不可能であり、このため、近
年、シリコン以外の半導体材料として炭化けい素が注目
を集めている。炭化けい素(シリコンカーバイド)は、最
大電界強度が、シリコンに比して一桁以上大きく、順方
向導通時の抵抗は約二桁低減できるので、高耐圧素子に
最適と考えられている。
いている限り、ショットキーダイオードの順方向導通時
の抵抗を低減することは不可能であり、このため、近
年、シリコン以外の半導体材料として炭化けい素が注目
を集めている。炭化けい素(シリコンカーバイド)は、最
大電界強度が、シリコンに比して一桁以上大きく、順方
向導通時の抵抗は約二桁低減できるので、高耐圧素子に
最適と考えられている。
【００１２】例えば、耐圧５ｋＶの炭化けい素ショット
キーダイオードの順方向電圧は約２Ｖで、シリコンのｐ
ｎ-ｎ+構造のダイオードの３Ｖより低くなる。従って、
炭化けい素でショットキーダイオードを形成することに
より、逆回復特性と順方向特性を共に改善することがで
きる。しかし、ショットキーダイオードには逆方向電流
が大きく、温度特性が悪いという難点がある。
キーダイオードの順方向電圧は約２Ｖで、シリコンのｐ
ｎ-ｎ+構造のダイオードの３Ｖより低くなる。従って、
炭化けい素でショットキーダイオードを形成することに
より、逆回復特性と順方向特性を共に改善することがで
きる。しかし、ショットキーダイオードには逆方向電流
が大きく、温度特性が悪いという難点がある。
【００１３】ここで、一般にショットキーダイオードの
逆方向電流を軽減し、温度特性を改善するためには、バ
リアハイトの高いバリアメタルを使用すればよい。しか
し、バリアハイトの高いバリアメタルを使用すると、順
方向立ち上がり電圧が高くなり、順方向損失が増大して
しまう。このように、ショットキーダイオードの順方向
特性と逆方向特性の間にはトレードオフの関係があるた
め、バリアハイトを制御して特性を改善するには限界が
あった。
逆方向電流を軽減し、温度特性を改善するためには、バ
リアハイトの高いバリアメタルを使用すればよい。しか
し、バリアハイトの高いバリアメタルを使用すると、順
方向立ち上がり電圧が高くなり、順方向損失が増大して
しまう。このように、ショットキーダイオードの順方向
特性と逆方向特性の間にはトレードオフの関係があるた
め、バリアハイトを制御して特性を改善するには限界が
あった。
【００１４】また、ショットキーダイオードには、半導
体とメタル界面の電界強度が増加すると、ショットキー
バリアハイトが低下するというショットキー効果があ
り、このため、ショットキーダイオードを高耐圧化した
場合、漏れ電流が増加するという本質的な問題があり、
従って、ショットキーダイオードの特性を向上させるた
めには、バリアハイトの小さいバリアメタルを使用し、
逆方向漏れ電流が増加しないようにショットキー接合界
面の電界強度を緩和させる必要があった。
体とメタル界面の電界強度が増加すると、ショットキー
バリアハイトが低下するというショットキー効果があ
り、このため、ショットキーダイオードを高耐圧化した
場合、漏れ電流が増加するという本質的な問題があり、
従って、ショットキーダイオードの特性を向上させるた
めには、バリアハイトの小さいバリアメタルを使用し、
逆方向漏れ電流が増加しないようにショットキー接合界
面の電界強度を緩和させる必要があった。
【００１５】そこで、近年、上記従来の技術の欠点を改
善するための方法として、ショットキーダイオードの周
囲にｐｎ接合を配置し、ダイオードに逆バイアスを印加
したとき、ショットキー接合界面に前記ｐｎ接合から空
乏層を伸ばし、ショットキー接合界面の電界強度を緩和
させ、逆方向電流を低減させる方法がいくつか提案され
ている。
善するための方法として、ショットキーダイオードの周
囲にｐｎ接合を配置し、ダイオードに逆バイアスを印加
したとき、ショットキー接合界面に前記ｐｎ接合から空
乏層を伸ばし、ショットキー接合界面の電界強度を緩和
させ、逆方向電流を低減させる方法がいくつか提案され
ている。
【００１６】そこで、その一例として、特開平５−１３
６０１５号公報により提案されているショットキーダイ
オードについて、図２により説明する。この図２に示す
ショットキーダイオードは、まず図６の従来例と同じ
く、カソード電極５を備えた低抵抗のｎ+ 半導体基板３
上に、エピタキシャル成長により耐圧を考慮して低不純
物濃度のｎ型層２を形成する。
６０１５号公報により提案されているショットキーダイ
オードについて、図２により説明する。この図２に示す
ショットキーダイオードは、まず図６の従来例と同じ
く、カソード電極５を備えた低抵抗のｎ+ 半導体基板３
上に、エピタキシャル成長により耐圧を考慮して低不純
物濃度のｎ型層２を形成する。
【００１７】次に、ｎ型層２の表面に、所定の幅ＷP で
所定の深さＬP を有する複数の高不純物濃度ｐ+ 型領域
１Ａを所定の間隔ＷS で設け、さらに、これらｎ型層２
の表面とｐ+ 型領域１Ａの露出面を含む全面にアノード
電極４を設け、これにより、低不純物濃度ｎ型層２とア
ノード電極４の接合部分にショットキー接合が形成さ
れ、さらに、このショットキー接合とｐ+ 型領域１Ａの
電気的な接続がアノード電極４により得られるようにし
たものである。
所定の深さＬP を有する複数の高不純物濃度ｐ+ 型領域
１Ａを所定の間隔ＷS で設け、さらに、これらｎ型層２
の表面とｐ+ 型領域１Ａの露出面を含む全面にアノード
電極４を設け、これにより、低不純物濃度ｎ型層２とア
ノード電極４の接合部分にショットキー接合が形成さ
れ、さらに、このショットキー接合とｐ+ 型領域１Ａの
電気的な接続がアノード電極４により得られるようにし
たものである。
【００１８】ここで、複数のｐ+ 型領域１Ａ間に設けら
れた間隔ＷS は、ショットキー接合に逆バイアスが印加
されたとき、高不純物濃度ｐ+ 型領域１Ａから低不純物
濃度のｎ型層２に拡がって形成される空乏層が充分ピン
チオフするような寸法に設定してあり、これにより、逆
バイアスが印加されたとき、高不純物濃度ｐ+ 型領域１
Ａと低不純物濃度ｎ型層２で形成されるｐｎ接合から低
不純物濃度ｎ型層２内に拡がる空乏層が現れ、これがシ
ョットキー接合直下のキャリアを排除する働きが得られ
るようにしてある。
れた間隔ＷS は、ショットキー接合に逆バイアスが印加
されたとき、高不純物濃度ｐ+ 型領域１Ａから低不純物
濃度のｎ型層２に拡がって形成される空乏層が充分ピン
チオフするような寸法に設定してあり、これにより、逆
バイアスが印加されたとき、高不純物濃度ｐ+ 型領域１
Ａと低不純物濃度ｎ型層２で形成されるｐｎ接合から低
不純物濃度ｎ型層２内に拡がる空乏層が現れ、これがシ
ョットキー接合直下のキャリアを排除する働きが得られ
るようにしてある。
【００１９】従って、この図２のショットキーダイオー
ドによれば、ショットキー接合直下のキャリアが排除さ
れることにより、ショットキー接合界面の電界強度を緩
和する働きが得られ、この結果、逆方向電流を低減させ
ることができるので、順方向電流を制限することによ
り、ｐｎ接合を流れる電流が減少し、少数キャリアの蓄
積効果を抑え、高速で動作させることができる。
ドによれば、ショットキー接合直下のキャリアが排除さ
れることにより、ショットキー接合界面の電界強度を緩
和する働きが得られ、この結果、逆方向電流を低減させ
ることができるので、順方向電流を制限することによ
り、ｐｎ接合を流れる電流が減少し、少数キャリアの蓄
積効果を抑え、高速で動作させることができる。
【００２０】また、このとき、高不純物濃度のｐ+ 型領
域１Ａは、ガードリングとしての機能も果たし、それに
よる効果も得ることができる。さらに、この図２のショ
ットキーダイオードによれば、このｐ+ 型領域１Ａの間
隔ＷS を狭くし、或いは深さＬP を大きくすることによ
り、より一層の電界緩和効果が期待できる。
域１Ａは、ガードリングとしての機能も果たし、それに
よる効果も得ることができる。さらに、この図２のショ
ットキーダイオードによれば、このｐ+ 型領域１Ａの間
隔ＷS を狭くし、或いは深さＬP を大きくすることによ
り、より一層の電界緩和効果が期待できる。
【００２１】
【発明が解決しようとする課題】上記従来技術によるシ
ョットキーダイオードは、順方向電圧の増加について配
慮がされておらず、損失が多くなってしまうという問題
があった。すなわち、従来技術によるダイオードにおい
ては、図２で説明したように、複数のｐ+ 型領域１Ａが
ｎ型層２の表面に設けてあるので、その分、ｎ型層２と
アノード電極４の接合部分で形成されているショットキ
ー接合の面積が減少し、つまり順方向電流通路が狭ま
り、この結果、順方向抵抗が増え、順方向電圧が大きく
なってしまうのである。
ョットキーダイオードは、順方向電圧の増加について配
慮がされておらず、損失が多くなってしまうという問題
があった。すなわち、従来技術によるダイオードにおい
ては、図２で説明したように、複数のｐ+ 型領域１Ａが
ｎ型層２の表面に設けてあるので、その分、ｎ型層２と
アノード電極４の接合部分で形成されているショットキ
ー接合の面積が減少し、つまり順方向電流通路が狭ま
り、この結果、順方向抵抗が増え、順方向電圧が大きく
なってしまうのである。
【００２２】さらに、この従来技術によるショットキー
ダイオードでは、高速動作性能を上げるためには、ｐ+
型領域１Ａの間隔ＷS を狭くし、その深さＬP を大きく
する必要があり、この結果、さらに実効ショットキー面
積の減少と、狭くなった電流経路の延長がもたらされ、
さらなる直列抵抗の増加を引き起こし、結果的に順方向
導通時の抵抗を増加させてしまうことになる。
ダイオードでは、高速動作性能を上げるためには、ｐ+
型領域１Ａの間隔ＷS を狭くし、その深さＬP を大きく
する必要があり、この結果、さらに実効ショットキー面
積の減少と、狭くなった電流経路の延長がもたらされ、
さらなる直列抵抗の増加を引き起こし、結果的に順方向
導通時の抵抗を増加させてしまうことになる。
【００２３】ここで、順方向導通時の抵抗を小さくする
ために、低不純物濃度ｎ型層２の不純物濃度を高める方
法が考えられるが、この場合には、同程度の電界緩和効
果を得るためには、さらにｐ+ 型領域１Ａの間隔ＷS を
狭くする必要が生じてしまうので、やはり順方向電圧の
増加は免れない。
ために、低不純物濃度ｎ型層２の不純物濃度を高める方
法が考えられるが、この場合には、同程度の電界緩和効
果を得るためには、さらにｐ+ 型領域１Ａの間隔ＷS を
狭くする必要が生じてしまうので、やはり順方向電圧の
増加は免れない。
【００２４】本発明の目的は、逆方向特性の向上と、順
方向導通時の損失抑制が両立でき、高速応答が可能で低
損失のダイオードを提供することにある。
方向導通時の損失抑制が両立でき、高速応答が可能で低
損失のダイオードを提供することにある。
【００２５】
【課題を解決するための手段】上記目的は、炭化けい素
からなる第一導電型高抵抗層の表面に、所定の間隔をお
いて選択的に少なくとも２個の第二導電型低抵抗領域を
有し、前記第一導電型高抵抗層の表面と第二導電型低抵
抗領域の表面に金属層を形成してアノード電極としたダ
イオードにおいて、前記第二導電型低抵抗領域の断面
を、これら第二導電型低抵抗領域相互間の間隔が前記第
一導電型高抵抗層の表面から所定距離内側の位置で最小
値になるような形状にした上で、前記第二導電型低抵抗
領域の前記第一導電型高抵抗層表面に露出する部分の不
純物濃度が、該第二導電型低抵抗領域内での不純物濃度
の内の最小不純物濃度よりも高い濃度になるようにして
達成される。
からなる第一導電型高抵抗層の表面に、所定の間隔をお
いて選択的に少なくとも２個の第二導電型低抵抗領域を
有し、前記第一導電型高抵抗層の表面と第二導電型低抵
抗領域の表面に金属層を形成してアノード電極としたダ
イオードにおいて、前記第二導電型低抵抗領域の断面
を、これら第二導電型低抵抗領域相互間の間隔が前記第
一導電型高抵抗層の表面から所定距離内側の位置で最小
値になるような形状にした上で、前記第二導電型低抵抗
領域の前記第一導電型高抵抗層表面に露出する部分の不
純物濃度が、該第二導電型低抵抗領域内での不純物濃度
の内の最小不純物濃度よりも高い濃度になるようにして
達成される。
【００２６】この構成によれば、第二導電型低抵抗領域
に挾まれた第一導電型高抵抗層の表面積が増加するの
で、導通面積が増大し、導通時の抵抗が軽減して、順方
向特性が改善される。一方、逆方向特性については、耐
圧、逆方向電流とも従来構造と同等に維持される。
に挾まれた第一導電型高抵抗層の表面積が増加するの
で、導通面積が増大し、導通時の抵抗が軽減して、順方
向特性が改善される。一方、逆方向特性については、耐
圧、逆方向電流とも従来構造と同等に維持される。
【００２７】その理由は以下の通りである。いま、半導
体基板表面の近傍における第二導電型低抵抗領域を高不
純物濃度ｐ型領域とし、第一導電型高抵抗層を低不純物
濃度ｎ型層とすると、これらの間に形成されるｐｎ接合
は、低不純物濃度ｎ型領域と高不純物濃度ｐ型層１が同
電位であるため、低不純物濃度ｎ型領域に拡がる空乏層
は拡散電位によって決まり、それ以上には拡がりにく
い。
体基板表面の近傍における第二導電型低抵抗領域を高不
純物濃度ｐ型領域とし、第一導電型高抵抗層を低不純物
濃度ｎ型層とすると、これらの間に形成されるｐｎ接合
は、低不純物濃度ｎ型領域と高不純物濃度ｐ型層１が同
電位であるため、低不純物濃度ｎ型領域に拡がる空乏層
は拡散電位によって決まり、それ以上には拡がりにく
い。
【００２８】よって、高不純物濃度ｐ型領域１の間隔Ｗ
S が最も狭くなる位置が表面にある図２の従来技術の場
合にも、逆バイアス印加時、高濃度ｐ型領域１と低不純
物濃度ｎ型領域２からなるｐｎ接合より低不純物濃度ｎ
型領域２に拡がる空乏層は半導体基板表面より内側で接
触する。
S が最も狭くなる位置が表面にある図２の従来技術の場
合にも、逆バイアス印加時、高濃度ｐ型領域１と低不純
物濃度ｎ型領域２からなるｐｎ接合より低不純物濃度ｎ
型領域２に拡がる空乏層は半導体基板表面より内側で接
触する。
【００２９】空乏層が最初に接触する点でバリアハイト
は最も高くなるので、この点より表面側の高不純物濃度
ｐ型領域１は逆方向特性に与える影響が少ない。従っ
て、逆方向特性については、耐圧、逆方向電流とも従来
技術の場合と同等に維持されるのである。
は最も高くなるので、この点より表面側の高不純物濃度
ｐ型領域１は逆方向特性に与える影響が少ない。従っ
て、逆方向特性については、耐圧、逆方向電流とも従来
技術の場合と同等に維持されるのである。
【００３０】なお、これまで、シリコンパワーデバイス
の分野で上記課題が顕在化することはなかった。その理
由として、１００Ｖを超えるような高耐圧のショットキ
ーダイオードはシリコンでは順方向導通時の抵抗が大き
いため、現実的ではないことが挙げられる。
の分野で上記課題が顕在化することはなかった。その理
由として、１００Ｖを超えるような高耐圧のショットキ
ーダイオードはシリコンでは順方向導通時の抵抗が大き
いため、現実的ではないことが挙げられる。
【００３１】また、シリコンの高耐圧ダイオードにおい
ても、高速、低損失ダイオードとしてショットキー接合
と、ｐｎ接合を交互に配設したダイオードは多数提案さ
れている。しかし、その動作原理はシリコンと炭化けい
素では大きく異なる。
ても、高速、低損失ダイオードとしてショットキー接合
と、ｐｎ接合を交互に配設したダイオードは多数提案さ
れている。しかし、その動作原理はシリコンと炭化けい
素では大きく異なる。
【００３２】まず、シリコンの場合には、高不純物濃度
ｐ型領域１からホールの注入があるので、高不純物濃度
ｐ型領域１の存在はデッドスペースとはならない。しか
して、炭化けい素の場合には、ｐｎ接合を挾んで電流が
流れないので、高不純物濃度ｐ型領域１の存在が順方向
電流の流通に対してデッドスペースになってしまう。
ｐ型領域１からホールの注入があるので、高不純物濃度
ｐ型領域１の存在はデッドスペースとはならない。しか
して、炭化けい素の場合には、ｐｎ接合を挾んで電流が
流れないので、高不純物濃度ｐ型領域１の存在が順方向
電流の流通に対してデッドスペースになってしまう。
【００３３】その理由は以下の通りである。まず、炭化
けい素のｐｎ接合立ち上り電圧は約３Ｖで、シリコンの
約０．５Ｖに比してかなり高い。従って、炭化けい素の
ｐｎ接合には３Ｖ以上の順バイアスが印加されないと電
流が流れない。
けい素のｐｎ接合立ち上り電圧は約３Ｖで、シリコンの
約０．５Ｖに比してかなり高い。従って、炭化けい素の
ｐｎ接合には３Ｖ以上の順バイアスが印加されないと電
流が流れない。
【００３４】この結果、例えば、シリコンを用いて、図
２に示すようなダイオードで耐圧５０Ｖを超えるものを
作製した場合、電流密度１００Ａ／ｃｍ2 以上では、ｐ
ｎ接合に０．５Ｖ以上の順バイアスが印加され、高不純
物濃度ｐ型領域１から低不純物濃度ｎ型領域２にホール
が注入される。しかし、炭化けい素のダイオードでは、
耐圧５０００Ｖ級のものでも、ｐｎ接合の順バイアスは
３Ｖ以上にならないので、ｐｎ接合を挾んでホールが注
入されることはないからである。
２に示すようなダイオードで耐圧５０Ｖを超えるものを
作製した場合、電流密度１００Ａ／ｃｍ2 以上では、ｐ
ｎ接合に０．５Ｖ以上の順バイアスが印加され、高不純
物濃度ｐ型領域１から低不純物濃度ｎ型領域２にホール
が注入される。しかし、炭化けい素のダイオードでは、
耐圧５０００Ｖ級のものでも、ｐｎ接合の順バイアスは
３Ｖ以上にならないので、ｐｎ接合を挾んでホールが注
入されることはないからである。
【００３５】
【発明の実施の形態】以下、本発明による炭化けい素ダ
イオードについて、図示の実施形態例により詳細に説明
するのであるが、ここで、まず本発明の動作原理につい
て、図１の基本的な構成の一実施形態例により説明す
る。
イオードについて、図示の実施形態例により詳細に説明
するのであるが、ここで、まず本発明の動作原理につい
て、図１の基本的な構成の一実施形態例により説明す
る。
【００３６】まず、この図１に示す本発明の基本的な構
成でも、カソード電極５を備えた低抵抗の高不純物濃度
ｎ+ 半導体基板３上に、低不純物濃度のｎ型層２をエピ
タキシャル成長により設け、且つ、このｎ型層２の表面
に、所定の幅ＷP で所定の深さＬP を有する複数の高不
純物濃度ｐ+ 型領域１Ａを所定の間隔ＷS で設け、さら
に、これらｎ型層２とｐ+ 型領域１Ａの全面にアノード
電極４を設け、これにより、ｎ型層２とアノード電極４
の接合部にショットキー接合が形成され、さらに、この
ショットキー接合とｐ+ 型領域１Ａの電気的な接続がア
ノード電極４により得られるようにしたショットキーダ
イオードであるという点では、図２の従来技術によるダ
イオードと同じである。
成でも、カソード電極５を備えた低抵抗の高不純物濃度
ｎ+ 半導体基板３上に、低不純物濃度のｎ型層２をエピ
タキシャル成長により設け、且つ、このｎ型層２の表面
に、所定の幅ＷP で所定の深さＬP を有する複数の高不
純物濃度ｐ+ 型領域１Ａを所定の間隔ＷS で設け、さら
に、これらｎ型層２とｐ+ 型領域１Ａの全面にアノード
電極４を設け、これにより、ｎ型層２とアノード電極４
の接合部にショットキー接合が形成され、さらに、この
ショットキー接合とｐ+ 型領域１Ａの電気的な接続がア
ノード電極４により得られるようにしたショットキーダ
イオードであるという点では、図２の従来技術によるダ
イオードと同じである。
【００３７】しかして、この図１に示す本発明の基本的
構成によるショットキーダイオードが、図２の従来技術
と明確に異なっている点は、次の点にある。すなわち、
まず相違点の第１としては、その半導体部分が炭化けい
素を主成分とする半導体材料で構成されている点があ
る。
構成によるショットキーダイオードが、図２の従来技術
と明確に異なっている点は、次の点にある。すなわち、
まず相違点の第１としては、その半導体部分が炭化けい
素を主成分とする半導体材料で構成されている点があ
る。
【００３８】詳しく説明すると、ｎ型層２とｎ+ 半導体
基板３は、炭化けい素に、例えばＮ(窒素)を不純物とし
て添加することによりｎ型半導体として働く材料で、そ
してｐ+ 型領域１Ａは、例えばＡｌ(アルミニウム)、Ｂ
(硼素)などの不純物を含むことによりｐ型半導体として
働く材料で、それぞれ構成されているものである。
基板３は、炭化けい素に、例えばＮ(窒素)を不純物とし
て添加することによりｎ型半導体として働く材料で、そ
してｐ+ 型領域１Ａは、例えばＡｌ(アルミニウム)、Ｂ
(硼素)などの不純物を含むことによりｐ型半導体として
働く材料で、それぞれ構成されているものである。
【００３９】次に相違点の第２としては、ｐ+ 型領域１
Ａの断面形状が図示のように横方向に伸びた長円形に形
成されている点にある。詳しく説明すると、ｐ+ 型領域
１Ａの断面形状を横長の長円形にした結果、それらの間
隔ＷS を最小にする位置がｎ型層２の表面から内側に所
定の距離ＬS 移され、これにより、ｐ+ 型領域１Ａの表
面積が、その最大の幅ＷP で決まる値から、長円形の側
辺の幅ＷP'で決まる値になるようにした点にある。
Ａの断面形状が図示のように横方向に伸びた長円形に形
成されている点にある。詳しく説明すると、ｐ+ 型領域
１Ａの断面形状を横長の長円形にした結果、それらの間
隔ＷS を最小にする位置がｎ型層２の表面から内側に所
定の距離ＬS 移され、これにより、ｐ+ 型領域１Ａの表
面積が、その最大の幅ＷP で決まる値から、長円形の側
辺の幅ＷP'で決まる値になるようにした点にある。
【００４０】この結果、ｎ型層２とアノード電極４の接
合部に形成されるショットキー接合の面積は、間隔ＷS
で決まる値から、間隔ＷS'で決まる値にされるが、この
とき(ＷP ＞ＷP')の関係から、(ＷS'＞ＷS)の関係にな
り、ショットキー接合の面積が広くされている点が特徴
であり、これらの点で図２の従来技術と明確に異なるも
のとなっている。
合部に形成されるショットキー接合の面積は、間隔ＷS
で決まる値から、間隔ＷS'で決まる値にされるが、この
とき(ＷP ＞ＷP')の関係から、(ＷS'＞ＷS)の関係にな
り、ショットキー接合の面積が広くされている点が特徴
であり、これらの点で図２の従来技術と明確に異なるも
のとなっている。
【００４１】このような特徴を有する本発明による炭化
けい素ダイオードは、ｐ+ 型領域１Ａとｎ型層２の間に
形成されるｐｎ接合から、逆バイアス印加時にｎ型領域
２内に拡がる空乏層が、半導体基板表面より内側の方が
広くなる点に本件発明者が着目した結果、なし得たもの
である。
けい素ダイオードは、ｐ+ 型領域１Ａとｎ型層２の間に
形成されるｐｎ接合から、逆バイアス印加時にｎ型領域
２内に拡がる空乏層が、半導体基板表面より内側の方が
広くなる点に本件発明者が着目した結果、なし得たもの
である。
【００４２】すなわち、まず、順方向抵抗低減化の見地
からは、ｐ+ 型領域１Ａの表面積、つまりアノード電極
４に接する面積は狭い方が良い。しかして、このｐ+ 型
領域１Ａの表面積を狭くすると、逆バイアス印加時、シ
ョットキー接合界面の電界強度が上昇し、逆方向特性が
悪化してしまう。
からは、ｐ+ 型領域１Ａの表面積、つまりアノード電極
４に接する面積は狭い方が良い。しかして、このｐ+ 型
領域１Ａの表面積を狭くすると、逆バイアス印加時、シ
ョットキー接合界面の電界強度が上昇し、逆方向特性が
悪化してしまう。
【００４３】そこで、本発明では、ｐ+ 型領域１Ａの断
面形状を横方向に伸びた長円形に作り、これにより、そ
れらの間隔ＷS を最小にする位置が、ｎ型層２の表面か
ら所定の距離ＬS だけ内側に移るようにしたのであり、
これにより、逆方向特性に影響を与えにくい半導体基板
の表面の近傍でｐ+ 型領域１Ａの面積が狭くなるように
し、この結果、逆方向特性を損なわずに、順方向特性の
改善が得られるようにしたものである。
面形状を横方向に伸びた長円形に作り、これにより、そ
れらの間隔ＷS を最小にする位置が、ｎ型層２の表面か
ら所定の距離ＬS だけ内側に移るようにしたのであり、
これにより、逆方向特性に影響を与えにくい半導体基板
の表面の近傍でｐ+ 型領域１Ａの面積が狭くなるように
し、この結果、逆方向特性を損なわずに、順方向特性の
改善が得られるようにしたものである。
【００４４】次に、本発明について、具体的な実施形態
例により詳細に説明する。図３は、本発明の一実施形態
例で、図１の基本構成によるものを具体化して断面構造
図として示したもので、この実施形態例の半導体基板
は、比抵抗３．９×１０-3Ω・ｃｍ、不純物濃度２×１
０18ｃｍ-3、厚さ３００μｍのｎ+ 型半導体基板３上
に、比抵抗３．９Ω・ｃｍ、不純物濃度２×１０15ｃｍ
-3のエピタキシャル層からなるｎ型層２を厚さ５０μｍ
に成長させたものである。
例により詳細に説明する。図３は、本発明の一実施形態
例で、図１の基本構成によるものを具体化して断面構造
図として示したもので、この実施形態例の半導体基板
は、比抵抗３．９×１０-3Ω・ｃｍ、不純物濃度２×１
０18ｃｍ-3、厚さ３００μｍのｎ+ 型半導体基板３上
に、比抵抗３．９Ω・ｃｍ、不純物濃度２×１０15ｃｍ
-3のエピタキシャル層からなるｎ型層２を厚さ５０μｍ
に成長させたものである。
【００４５】そして、この半導体基板のエピタキシャル
層からなるｎ型層２の表面に、選択イオン注入法によ
り、不純物濃度が１×１０19ｃｍ-3になるようにストラ
イプ状にイオンを注入し、比抵抗が７．８×１０-4Ω・
ｃｍのｐ+ 型領域１Ａを形成する。このとき、ｐ+ 型領
域１Ａの幅ＷP は約４μｍで、接合深さＬP は約２μ
ｍ、そしてショットキー接合を形成する間隔ＷS の幅は
約４μｍになるようにした。
層からなるｎ型層２の表面に、選択イオン注入法によ
り、不純物濃度が１×１０19ｃｍ-3になるようにストラ
イプ状にイオンを注入し、比抵抗が７．８×１０-4Ω・
ｃｍのｐ+ 型領域１Ａを形成する。このとき、ｐ+ 型領
域１Ａの幅ＷP は約４μｍで、接合深さＬP は約２μ
ｍ、そしてショットキー接合を形成する間隔ＷS の幅は
約４μｍになるようにした。
【００４６】この後、ｐ+ 型領域１Ａ及びｎ型層２の上
面全面にＴi(チタン)膜を電子ビーム蒸着により約２０
０ｎｍ堆積してアノード電極４とし、最後にＡｌ膜を約
１μｍ蒸着し、バリアメタル保護のための保護メタル層
７とした。一方、ｎ+ 型半導体基板３の裏面にはＮｉ
(ニッケル)を約１μｍの厚さに蒸着し、シンタリング処
理してカソード電極５とし、これにより図３に示す通り
のダイオードを得た。
面全面にＴi(チタン)膜を電子ビーム蒸着により約２０
０ｎｍ堆積してアノード電極４とし、最後にＡｌ膜を約
１μｍ蒸着し、バリアメタル保護のための保護メタル層
７とした。一方、ｎ+ 型半導体基板３の裏面にはＮｉ
(ニッケル)を約１μｍの厚さに蒸着し、シンタリング処
理してカソード電極５とし、これにより図３に示す通り
のダイオードを得た。
【００４７】以上のようにして形成したダイオードの電
気特性を評価した結果は、以下の通りである。すなわ
ち、耐圧５０００Ｖのダイオードで、逆方向電圧１００
０Ｖ印加時の逆方向電流は１×１０-6Ａ／ｃｍ2、そし
て順方向電流密度５０Ａ／ｃｍ2のとき、順方向電圧
２．５Ｖとなった。
気特性を評価した結果は、以下の通りである。すなわ
ち、耐圧５０００Ｖのダイオードで、逆方向電圧１００
０Ｖ印加時の逆方向電流は１×１０-6Ａ／ｃｍ2、そし
て順方向電流密度５０Ａ／ｃｍ2のとき、順方向電圧
２．５Ｖとなった。
【００４８】次に、本発明では、ｐ+ 型領域１Ａの形成
にイオン注入法を用いた点も特徴としている。すなわ
ち、本発明の一実施形態では、ｐ+ 型領域１Ａの断面形
状が、図１に示したように、横長の長円形に作られてい
るが、これは、炭化けい素にイオン注入法を適用してた
ことにより、始めて可能になったことであり、以下、こ
の点について詳細に説明する。
にイオン注入法を用いた点も特徴としている。すなわ
ち、本発明の一実施形態では、ｐ+ 型領域１Ａの断面形
状が、図１に示したように、横長の長円形に作られてい
るが、これは、炭化けい素にイオン注入法を適用してた
ことにより、始めて可能になったことであり、以下、こ
の点について詳細に説明する。
【００４９】図８は、イオン注入直後の炭化けい素を横
方向から見た場合の、注入されたイオンの濃度を等濃度
線８１〜８３として示したものである。この図８におい
て、７１はマスクであり、図は、これの開口部７１Ａか
らｎ型層２の中に、矢印で示すようにイオンを打ち込ん
だ後の状態を示したもので、ここで、等濃度線８１が最
も高濃度の位置を表わし、続いて等濃度線８２、等濃度
線８３の順でイオン濃度の低い位置を表わしている。
方向から見た場合の、注入されたイオンの濃度を等濃度
線８１〜８３として示したものである。この図８におい
て、７１はマスクであり、図は、これの開口部７１Ａか
らｎ型層２の中に、矢印で示すようにイオンを打ち込ん
だ後の状態を示したもので、ここで、等濃度線８１が最
も高濃度の位置を表わし、続いて等濃度線８２、等濃度
線８３の順でイオン濃度の低い位置を表わしている。
【００５０】この図８から、これら等濃度線８１〜８３
は何れも横長の長円形を呈していることが判るが、これ
は、注入されたイオンがマスク７１の裏側まで回り込む
からであるが、このように、注入されたイオンに回り込
みが現れるのは、注入されたイオンが基板の原子に衝突
し、これによりイオンが横方向に散乱されるためであ
る。
は何れも横長の長円形を呈していることが判るが、これ
は、注入されたイオンがマスク７１の裏側まで回り込む
からであるが、このように、注入されたイオンに回り込
みが現れるのは、注入されたイオンが基板の原子に衝突
し、これによりイオンが横方向に散乱されるためであ
る。
【００５１】ところで、シリコンの基板でも、イオン注
入直後は、イオン濃度分布がこのように中央部が横方向
に膨らんだ形状をしている。しかし、シリコン基板の場
合には、欠陥回復及び不純物イオン活性化のためのアニ
ールにより、注入されていたイオンに再分布が生じるの
で、このような分布形状は保たれない。これが、炭化け
い素では、その不純物拡散係数がシリコンの１／１００
００と極めて小さいことから、アニールによる再分布が
起こらず、図８に示した注入直後の形状が保たれるので
ある。
入直後は、イオン濃度分布がこのように中央部が横方向
に膨らんだ形状をしている。しかし、シリコン基板の場
合には、欠陥回復及び不純物イオン活性化のためのアニ
ールにより、注入されていたイオンに再分布が生じるの
で、このような分布形状は保たれない。これが、炭化け
い素では、その不純物拡散係数がシリコンの１／１００
００と極めて小さいことから、アニールによる再分布が
起こらず、図８に示した注入直後の形状が保たれるので
ある。
【００５２】次に、従来からシリコン半導体の分野で
は、図２のダイオードにおける高不純物濃度ｐ+ 型領域
１は、逆方向特性の改善の見地から深く形成する必要が
あり、このため、不純物の注入方法としては、熱拡散法
が用いられてきたが、これは以下の理由による。
は、図２のダイオードにおける高不純物濃度ｐ+ 型領域
１は、逆方向特性の改善の見地から深く形成する必要が
あり、このため、不純物の注入方法としては、熱拡散法
が用いられてきたが、これは以下の理由による。
【００５３】まず、通常、耐圧５ｋＶクラスのダイオー
ドでは、高不純物濃度ｐ+ 型領域１の深さは約２０μｍ
以上が必要であるが、イオン注入法では、１０ＭｅＶの
高エネルギーで注入しても、注入深さは１０μｍであ
り、従って、約２０μｍの深さまで注入することは困難
である。
ドでは、高不純物濃度ｐ+ 型領域１の深さは約２０μｍ
以上が必要であるが、イオン注入法では、１０ＭｅＶの
高エネルギーで注入しても、注入深さは１０μｍであ
り、従って、約２０μｍの深さまで注入することは困難
である。
【００５４】しかるに、炭化けい素を用いた場合は、低
不純物濃度ｎ型領域２の厚さをシリコンの約１／１０に
できるため、高不純物濃度ｐ+ 型領域１Ａの深さとして
は、２μｍ程度で充分となる。そして、この程度の深さ
なら、２ＭｅＶ程度のエネルギーでもイオン注入法によ
り形成可能なので、炭化けい素の場合になら、高不純物
濃度ｐ+ 型領域１Ａの形成にイオン注入法が適用できる
のである。
不純物濃度ｎ型領域２の厚さをシリコンの約１／１０に
できるため、高不純物濃度ｐ+ 型領域１Ａの深さとして
は、２μｍ程度で充分となる。そして、この程度の深さ
なら、２ＭｅＶ程度のエネルギーでもイオン注入法によ
り形成可能なので、炭化けい素の場合になら、高不純物
濃度ｐ+ 型領域１Ａの形成にイオン注入法が適用できる
のである。
【００５５】反対に、炭化けい素の不純物拡散係数が極
めて小さいことから、炭化けい素半導体での熱拡散法の
適用は実用的ではない。従って、本発明においては、イ
オン注入法が、高不純物濃度ｐ+ 型領域１Ａを形成する
ための最良の手段であるといえる。
めて小さいことから、炭化けい素半導体での熱拡散法の
適用は実用的ではない。従って、本発明においては、イ
オン注入法が、高不純物濃度ｐ+ 型領域１Ａを形成する
ための最良の手段であるといえる。
【００５６】次に、マスク７１について説明する。ま
ず、マスクの材料としては、レジスト、メタル、シリサ
イド、ＳｉＯ2 などが知られているが、ここでは、マス
クとして以下の要件を満たすものが必要になる。まず図
１において、図示のように深い高不純物濃度ｐ+ 型領域
１Ａを形成するためには、高エネルギーでイオンを注入
する必要があるが、高エネルギーのイオンを遮蔽するた
めには厚いマスクが必要となる。
ず、マスクの材料としては、レジスト、メタル、シリサ
イド、ＳｉＯ2 などが知られているが、ここでは、マス
クとして以下の要件を満たすものが必要になる。まず図
１において、図示のように深い高不純物濃度ｐ+ 型領域
１Ａを形成するためには、高エネルギーでイオンを注入
する必要があるが、高エネルギーのイオンを遮蔽するた
めには厚いマスクが必要となる。
【００５７】また、図１に示した長円形の高不純物濃度
ｐ+ 型領域１Ａ、すなわち、その間隔ＷS が最小になる
位置が半導体基板表面より内側にある形状を形成するに
は、マスクの開口側壁での注入イオンの散乱を極力避け
なければならないが、このためには、マスクを薄くした
り、マスクの開口端面を、半導体基板表面に対して、で
きるだけ垂直にする必要がある。
ｐ+ 型領域１Ａ、すなわち、その間隔ＷS が最小になる
位置が半導体基板表面より内側にある形状を形成するに
は、マスクの開口側壁での注入イオンの散乱を極力避け
なければならないが、このためには、マスクを薄くした
り、マスクの開口端面を、半導体基板表面に対して、で
きるだけ垂直にする必要がある。
【００５８】そこで、マスクの形成にレジストを用いた
場合には、多層レジスト法を適用するのが望ましい。多
層レジスト法によれば、容易に厚いマスクが形成でき、
且つ容易にマスクの開口側壁を半導体基板表面に対して
垂直に加工することができるからである。
場合には、多層レジスト法を適用するのが望ましい。多
層レジスト法によれば、容易に厚いマスクが形成でき、
且つ容易にマスクの開口側壁を半導体基板表面に対して
垂直に加工することができるからである。
【００５９】以下、この多層レジスト法によるマスクの
加工方法を、本発明の一実施形態例に適用した場合につ
いて、図９により説明する。まず図９(a)に示すよう
に、半導体基板(低不純物濃度ｎ型層２)の表面に有機膜
７２、無機中間層７３、レジスト７４の積層構造を形成
する。ここで、無機中間層７３は、有機膜７２とレジス
ト７４が混合してしまうのを避けるために用いている。
加工方法を、本発明の一実施形態例に適用した場合につ
いて、図９により説明する。まず図９(a)に示すよう
に、半導体基板(低不純物濃度ｎ型層２)の表面に有機膜
７２、無機中間層７３、レジスト７４の積層構造を形成
する。ここで、無機中間層７３は、有機膜７２とレジス
ト７４が混合してしまうのを避けるために用いている。
【００６０】次に、同図(b)に示すように、露光処理に
よりレジスト７４を加工し、続いて同図(c)に示すよう
に、レジスト７４をマスクとしてエッチングし、無機中
間層７３を加工する。最後に、図９(d)に示すように、
レジスト７４と無機中間層７３をマスクにして、Ｏ２−
ＲＩＥによるドライエッチングを行い、有機膜７２にパ
ターンを形成して、最終的ににマスク７１を得るのであ
る。ここで、有機膜７２としては、例えばポリイミド
(ＰＩＱ、日立化成製)を用いれば良い。
よりレジスト７４を加工し、続いて同図(c)に示すよう
に、レジスト７４をマスクとしてエッチングし、無機中
間層７３を加工する。最後に、図９(d)に示すように、
レジスト７４と無機中間層７３をマスクにして、Ｏ２−
ＲＩＥによるドライエッチングを行い、有機膜７２にパ
ターンを形成して、最終的ににマスク７１を得るのであ
る。ここで、有機膜７２としては、例えばポリイミド
(ＰＩＱ、日立化成製)を用いれば良い。
【００６１】次に、シリサイドを用いたマスクについて
説明する。シリサイドは、イオンに対する遮蔽効果が大
きいことから、マスクを薄くすることができ、この結
果、マスク開口側壁での注入イオンの散乱を充分に抑制
できる。また、炭化けい素では、イオンを高温で注入す
ることにより、注入時の欠陥が低減できるという報告が
されており、従って、マスクの材料に耐熱性があれば、
高温でのイオン注入が可能になる。
説明する。シリサイドは、イオンに対する遮蔽効果が大
きいことから、マスクを薄くすることができ、この結
果、マスク開口側壁での注入イオンの散乱を充分に抑制
できる。また、炭化けい素では、イオンを高温で注入す
ることにより、注入時の欠陥が低減できるという報告が
されており、従って、マスクの材料に耐熱性があれば、
高温でのイオン注入が可能になる。
【００６２】そこで、シリサイドを用い、耐熱性が高
く、薄くてもイオンの遮蔽効果が大きく、かつ、イオン
注入後の除去が容易なマスクを本発明の一実施形態例に
適用した場合について、図１０により説明する。図１０
において、ここでは、マスクを、窒化けい素７５の上に
高融点金属シリサイド７６を積層した構造としている。
ここで、まず高融点金属シリサイド７６により、充分な
耐熱性と遮蔽効果を得ることができる。次に、この高融
点金属シリサイド７６が半導体基板(低不純物濃度ｎ型
層２)と接触する部分には窒化けい素７５を設け、これ
によりイオン注入後のマスクの除去が容易に行えるよう
にしている。なお、ここでの高融点金属シリサイドとし
ては、タングステンシリサイド、モリブデンシリサイド
などがある。
く、薄くてもイオンの遮蔽効果が大きく、かつ、イオン
注入後の除去が容易なマスクを本発明の一実施形態例に
適用した場合について、図１０により説明する。図１０
において、ここでは、マスクを、窒化けい素７５の上に
高融点金属シリサイド７６を積層した構造としている。
ここで、まず高融点金属シリサイド７６により、充分な
耐熱性と遮蔽効果を得ることができる。次に、この高融
点金属シリサイド７６が半導体基板(低不純物濃度ｎ型
層２)と接触する部分には窒化けい素７５を設け、これ
によりイオン注入後のマスクの除去が容易に行えるよう
にしている。なお、ここでの高融点金属シリサイドとし
ては、タングステンシリサイド、モリブデンシリサイド
などがある。
【００６３】次に、本発明の他の実施形態例について説
明する。まず図１１は、アノード電極４と高不純物濃度
ｐ+ 型領域１Ａの接触抵抗を低減するため、ｐ+ 型領域
１Ａの表面でアノード電極４に接触する部分を、さらに
高い不純物濃度のｐ++ 型領域９にした一実施形態例の
断面構造図である。
明する。まず図１１は、アノード電極４と高不純物濃度
ｐ+ 型領域１Ａの接触抵抗を低減するため、ｐ+ 型領域
１Ａの表面でアノード電極４に接触する部分を、さらに
高い不純物濃度のｐ++ 型領域９にした一実施形態例の
断面構造図である。
【００６４】図８の等濃度線８２、８３で説明した通
り、一段階のイオン注入では表面濃度が小さくなってい
る。そこで、この後、同じマスクを用い、第一段階での
イオン注入時に比して低エネルギーで、再度、ｐ型不純
物をイオン注入することにより、ｐ+ 型領域１Ａ内にｐ
++ 型領域９を形成させることができる。
り、一段階のイオン注入では表面濃度が小さくなってい
る。そこで、この後、同じマスクを用い、第一段階での
イオン注入時に比して低エネルギーで、再度、ｐ型不純
物をイオン注入することにより、ｐ+ 型領域１Ａ内にｐ
++ 型領域９を形成させることができる。
【００６５】ここで、このイオンの注入は、アノード電
極４に対する接触抵抗の低減のためであるから、浅い接
合で十分である。
極４に対する接触抵抗の低減のためであるから、浅い接
合で十分である。
【００６６】なお、このとき注入するイオンの種類は、
第一段階のときと同じでも良く、異なっていても良い。
次に、図１２は、さらに順方向特性が改善できるように
したショットキーダイオードの一実施形態を示す断面構
造図で、この図１２の実施形態例が特徴とするところ
は、高不純物濃度ｐ+ 型領域１Ａの断面形状が、長円形
ではなくて、下側に拡がっている略台形にしてあり、こ
れにより、ｐ+ 型領域１Ａ間に設けてある間隔ＷSが最
も小さくなる位置が、図１の実施形態例の場合よりも基
板内部に移されているところにある。
第一段階のときと同じでも良く、異なっていても良い。
次に、図１２は、さらに順方向特性が改善できるように
したショットキーダイオードの一実施形態を示す断面構
造図で、この図１２の実施形態例が特徴とするところ
は、高不純物濃度ｐ+ 型領域１Ａの断面形状が、長円形
ではなくて、下側に拡がっている略台形にしてあり、こ
れにより、ｐ+ 型領域１Ａ間に設けてある間隔ＷSが最
も小さくなる位置が、図１の実施形態例の場合よりも基
板内部に移されているところにある。
【００６７】高不純物濃度のｐ+ 型領域１Ａと低不純物
濃度ｎ型層２の間に形成されたｐｎ接合から低不純物濃
度ｎ型領域２に拡がる空乏層は、基板表面から内側にい
くほど広くなる。そこで、図１２に示すように、ｐ+ 型
領域１Ａの断面形状を略台形にすることにより、空乏層
は最も広い位置で接触することになる。従って、この図
１２の実施形態例によれば、ｐ+ 型領域１Ａの間隔ＷS
を、さらに広くすることができ、この結果、順方向導通
時の直列抵抗を軽減することができ、順方向特性の改善
が得られるのである。
濃度ｎ型層２の間に形成されたｐｎ接合から低不純物濃
度ｎ型領域２に拡がる空乏層は、基板表面から内側にい
くほど広くなる。そこで、図１２に示すように、ｐ+ 型
領域１Ａの断面形状を略台形にすることにより、空乏層
は最も広い位置で接触することになる。従って、この図
１２の実施形態例によれば、ｐ+ 型領域１Ａの間隔ＷS
を、さらに広くすることができ、この結果、順方向導通
時の直列抵抗を軽減することができ、順方向特性の改善
が得られるのである。
【００６８】図１３は、図１２の実施形態例における略
台形の高不純物濃度ｐ+ 型領域１Ａを形成する方法の一
実施形態例である。まず、図１３の(a)に示すように、
マスク７１を用い、第一段階として、ｐ型不純物のイオ
ン注入により、低不純物濃度ｎ型層２の表面にイオン注
入領域１１を形成する。このとき、イオン注入時のマス
ク７１の開口側壁が基板表面に対して直角に近いもので
あれば、第一段階でのイオン注入領域１１の形状は横方
向散乱の効果を反映して、横方向に最も膨らんだ位置は
基板内部になる。
台形の高不純物濃度ｐ+ 型領域１Ａを形成する方法の一
実施形態例である。まず、図１３の(a)に示すように、
マスク７１を用い、第一段階として、ｐ型不純物のイオ
ン注入により、低不純物濃度ｎ型層２の表面にイオン注
入領域１１を形成する。このとき、イオン注入時のマス
ク７１の開口側壁が基板表面に対して直角に近いもので
あれば、第一段階でのイオン注入領域１１の形状は横方
向散乱の効果を反映して、横方向に最も膨らんだ位置は
基板内部になる。
【００６９】次に、同図(b)に示すように、第一段階の
ときよりも高エネルギーで、同じくイオンを注入し、第
二段階でのイオン注入領域１２を形成する。このとき、
横方向への散乱の強さは、注入されたイオンと基板の原
子との衝突によるエネルギー損失で決まり、注入エネル
ギーが増加するに従い、原子同士の衝突によるエネルギ
ー損失は単調に増えるので、横方向散乱距離は大きくな
る。
ときよりも高エネルギーで、同じくイオンを注入し、第
二段階でのイオン注入領域１２を形成する。このとき、
横方向への散乱の強さは、注入されたイオンと基板の原
子との衝突によるエネルギー損失で決まり、注入エネル
ギーが増加するに従い、原子同士の衝突によるエネルギ
ー損失は単調に増えるので、横方向散乱距離は大きくな
る。
【００７０】そこで、同一のイオン、又は異なるイオン
を、注入エネルギーを変えて多段階にわたり注入するこ
とにより、図１３(c)に示すように、略台形をしたイオ
ン注入領域１３を形成することができる。またこのとき
の原子同士の衝突によるエネルギー損失は、質量の重い
元素ほど大きくなるから、重い元素ほど下が膨らんだ形
状になる。従って、イオンの種類を選ぶことにより、か
なりの自由度をもって、略台形をしたイオン注入領域１
３を形成することができる。
を、注入エネルギーを変えて多段階にわたり注入するこ
とにより、図１３(c)に示すように、略台形をしたイオ
ン注入領域１３を形成することができる。またこのとき
の原子同士の衝突によるエネルギー損失は、質量の重い
元素ほど大きくなるから、重い元素ほど下が膨らんだ形
状になる。従って、イオンの種類を選ぶことにより、か
なりの自由度をもって、略台形をしたイオン注入領域１
３を形成することができる。
【００７１】次に、本発明によるダイオードの特性を、
より明確に説明するため、従来技術によるダイオードと
本発明のダイオードの特性をシミュレーションした結果
について説明する。図１４は、横軸に耐圧をとり、縦軸
には電流密度が５０Ａ／ｃｍ2のときの順方向電圧をと
って、シミュレーションけを示した特性図で、この図か
ら明らかなように、耐圧５ｋＶで比較すると、従来技術
によるダイオードでは、順方向電圧が３．５Ｖとなるの
に対して、本発明のダイオードでは、２．５Ｖの順方向
電圧となり、従って、本発明のダイオードによれば、
１．０Ｖの順方向電圧の低減が得られることになる。
より明確に説明するため、従来技術によるダイオードと
本発明のダイオードの特性をシミュレーションした結果
について説明する。図１４は、横軸に耐圧をとり、縦軸
には電流密度が５０Ａ／ｃｍ2のときの順方向電圧をと
って、シミュレーションけを示した特性図で、この図か
ら明らかなように、耐圧５ｋＶで比較すると、従来技術
によるダイオードでは、順方向電圧が３．５Ｖとなるの
に対して、本発明のダイオードでは、２．５Ｖの順方向
電圧となり、従って、本発明のダイオードによれば、
１．０Ｖの順方向電圧の低減が得られることになる。
【００７２】ここで、従来技術のダイオードにおける順
方向電圧３．５Ｖの内訳は、半導体基板表面から高不純
物濃度ｐ+ 型領域１の深さまでが２．３Ｖ、低不純物濃
度ｎ型領域２内が１．２Ｖとなる。一方、本発明のダイ
オードでの順方向電圧２．５Ｖの内訳は、半導体基板表
面から高不純物濃度ｐ+ 型領域１Ａの深さまでが１．３
Ｖ、低不純物濃度ｎ型領域２内が１．２Ｖとなる。
方向電圧３．５Ｖの内訳は、半導体基板表面から高不純
物濃度ｐ+ 型領域１の深さまでが２．３Ｖ、低不純物濃
度ｎ型領域２内が１．２Ｖとなる。一方、本発明のダイ
オードでの順方向電圧２．５Ｖの内訳は、半導体基板表
面から高不純物濃度ｐ+ 型領域１Ａの深さまでが１．３
Ｖ、低不純物濃度ｎ型領域２内が１．２Ｖとなる。
【００７３】従って、本発明によれば、高不純物濃度ｐ
+ 型領域１Ａ１と低不純物濃度ｎ型層２の間のｐｎ接合
から低不純物濃度ｎ型層２に拡がる空乏層による直列抵
抗による電圧降下を２．３Ｖから１．３Ｖに低減できる
ことになる。
+ 型領域１Ａ１と低不純物濃度ｎ型層２の間のｐｎ接合
から低不純物濃度ｎ型層２に拡がる空乏層による直列抵
抗による電圧降下を２．３Ｖから１．３Ｖに低減できる
ことになる。
【００７４】次に、本発明のさらに別の実施形態例につ
いて説明する。ＭＯＳＦＥＴなどのユニポーラ型スイッ
チングデバイスに、本発明のダイオードを逆並列接続し
て使用すれば、スイッチングデバイスとダイオードが共
にユニポーラ型であることから、高速動作が可能にな
る。しかし、そのため、ＭＯＳＦＥＴチップとダイオー
ドチップとを同一モジュール内に組み込み、導線をポン
ディングしてチップ間を接続したのでは、モジュール寸
法が大きくなる。また、この場合には、数多くの接続導
線がモジュール内に張り巡らされることになり、接続断
線など、信頼性の面でも問題が生じてしまう。
いて説明する。ＭＯＳＦＥＴなどのユニポーラ型スイッ
チングデバイスに、本発明のダイオードを逆並列接続し
て使用すれば、スイッチングデバイスとダイオードが共
にユニポーラ型であることから、高速動作が可能にな
る。しかし、そのため、ＭＯＳＦＥＴチップとダイオー
ドチップとを同一モジュール内に組み込み、導線をポン
ディングしてチップ間を接続したのでは、モジュール寸
法が大きくなる。また、この場合には、数多くの接続導
線がモジュール内に張り巡らされることになり、接続断
線など、信頼性の面でも問題が生じてしまう。
【００７５】しかして、この問題は、ＭＯＳＦＥＴチッ
プ内にダイオードを集積することにより解決でき、図１
５は、このようにした場合の本発明の一実施形態例で、
本発明によるダイオードを用いた逆導通型ＭＯＳＦＥＴ
の断面構造図であり、図１５(a)はその縦断面図、同図
(b)はその平面図である。
プ内にダイオードを集積することにより解決でき、図１
５は、このようにした場合の本発明の一実施形態例で、
本発明によるダイオードを用いた逆導通型ＭＯＳＦＥＴ
の断面構造図であり、図１５(a)はその縦断面図、同図
(b)はその平面図である。
【００７６】図１５(a)及び(b)において、３２はｐ型ベ
ース領域、３１はｎ型ソース領域、３３は絶縁ゲート電
極、３４はソース電極、３５はドレイン電極、３６はゲ
ート電極絶縁層であり、また、３７はＭＯＳＦＥＴ領域
を、そして３８はダイオード領域をそれぞれ表してい
る。なお、低不純物濃度ｎ型層２と高不純物濃度ｎ+ 半
導体基板３は、図１の実施形態例と同じであるが、ここ
で低不純物濃度ｎ型層２は、ｎ型ドリフト層を形成して
いる。
ース領域、３１はｎ型ソース領域、３３は絶縁ゲート電
極、３４はソース電極、３５はドレイン電極、３６はゲ
ート電極絶縁層であり、また、３７はＭＯＳＦＥＴ領域
を、そして３８はダイオード領域をそれぞれ表してい
る。なお、低不純物濃度ｎ型層２と高不純物濃度ｎ+ 半
導体基板３は、図１の実施形態例と同じであるが、ここ
で低不純物濃度ｎ型層２は、ｎ型ドリフト層を形成して
いる。
【００７７】低不純物濃度ｎ型層２の表面には、所定間
隔を置いてｐ型ベース領域３２が形成され、それらｐ型
ベース領域３２の中の中央部分にｎ型ソース領域３１が
形成される。１素子のｐ型ベース領域３２とそれに隣合
う他のベース領域３２を橋絡するように絶縁ゲート電極
３３が設けられ、この絶縁ゲート電極３３の周囲はゲー
ト電極絶縁層３６により隣接部材と電気的に絶縁されて
いる。
隔を置いてｐ型ベース領域３２が形成され、それらｐ型
ベース領域３２の中の中央部分にｎ型ソース領域３１が
形成される。１素子のｐ型ベース領域３２とそれに隣合
う他のベース領域３２を橋絡するように絶縁ゲート電極
３３が設けられ、この絶縁ゲート電極３３の周囲はゲー
ト電極絶縁層３６により隣接部材と電気的に絶縁されて
いる。
【００７８】絶縁ゲート電極３３の外側にはソース電極
３４が形成され、このソース電極３４の両端部は、ｐ型
ベース領域３２とｎ型ソース領域３１にそれぞれ導電接
触しており、これにより、ＭＯＳＦＥＴ領域３７が形成
されている。
３４が形成され、このソース電極３４の両端部は、ｐ型
ベース領域３２とｎ型ソース領域３１にそれぞれ導電接
触しており、これにより、ＭＯＳＦＥＴ領域３７が形成
されている。
【００７９】従って、絶縁ゲート電極３３に正電圧を印
加することにより、絶縁ゲート電極３３直下のｐ型ベー
ス領域３２がｎ型に反転し、チャネルが形成され、ｎ型
ソース領域３１からｐ型ベース領域３２の反転層を経て
ｎ型ドリフト層２に電子が注入される。
加することにより、絶縁ゲート電極３３直下のｐ型ベー
ス領域３２がｎ型に反転し、チャネルが形成され、ｎ型
ソース領域３１からｐ型ベース領域３２の反転層を経て
ｎ型ドリフト層２に電子が注入される。
【００８０】次に、ｎ型ドリフト層２の表面で、絶縁ゲ
ート電極３３により橋絡されていない部分にある１個の
ｐ型ベース領域３２とそれに隣合う他のｐ型ベース領域
３２との間に、所定の間隔を置いて複数個の高不純物濃
度ｐ+ 型領域１Ａが交互に配設され、これにより本発明
のダイオード領域３８が形成されている。
ート電極３３により橋絡されていない部分にある１個の
ｐ型ベース領域３２とそれに隣合う他のｐ型ベース領域
３２との間に、所定の間隔を置いて複数個の高不純物濃
度ｐ+ 型領域１Ａが交互に配設され、これにより本発明
のダイオード領域３８が形成されている。
【００８１】なお、この図１５(a)では、高不純物濃度
ｐ+ 型領域１Ａの断面形状が半円形に描かれているが、
実際には、図３に示すように横長の長円形、又は図１３
に示すように略台形に作られているものである。
ｐ+ 型領域１Ａの断面形状が半円形に描かれているが、
実際には、図３に示すように横長の長円形、又は図１３
に示すように略台形に作られているものである。
【００８２】以上の形状を平面的にみると、図１５(b)
に示すように、ｐ型ベース領域３２は四隅が丸められた
細長い矩形に作られており、このｐ型ベース領域３２内
に、相似形をしたｎ型ソース領域３１が設けられている
ことが判る。そして、１個のｐ型ベース領域３２と隣接
するｐ型ベース領域３２間に、複数個のストライプ状高
不純物濃度ｐ+ 型領域１Ａが形成されていることが判
る。
に示すように、ｐ型ベース領域３２は四隅が丸められた
細長い矩形に作られており、このｐ型ベース領域３２内
に、相似形をしたｎ型ソース領域３１が設けられている
ことが判る。そして、１個のｐ型ベース領域３２と隣接
するｐ型ベース領域３２間に、複数個のストライプ状高
不純物濃度ｐ+ 型領域１Ａが形成されていることが判
る。
【００８３】ここで、ＭＯＳＦＥＴ領域３７とダイオー
ド領域３８からなる部分は、１素子ＭＯＳＦＥＴとダイ
オードとからなる単位セルを構成しており、これら単位
セルは、ストライプ状に、ｎ型ドリフト層２内に順に一
体化して形成されているものである。
ド領域３８からなる部分は、１素子ＭＯＳＦＥＴとダイ
オードとからなる単位セルを構成しており、これら単位
セルは、ストライプ状に、ｎ型ドリフト層２内に順に一
体化して形成されているものである。
【００８４】従って、この図１５の実施形態例によれ
ば、各単位セルのｐ型ベース領域３２は、ＭＯＳＦＥＴ
領域３７を形成するｐ型ベース領域３２として働くと共
に、ダイオード領域３８でのガードリングとしても働く
ため、ＭＯＳＦＥＴとダイオードをそれぞれ独立に形成
した場合に比して、素子全体の面積を縮小することがで
き、素子電流密度の向上が得られる。
ば、各単位セルのｐ型ベース領域３２は、ＭＯＳＦＥＴ
領域３７を形成するｐ型ベース領域３２として働くと共
に、ダイオード領域３８でのガードリングとしても働く
ため、ＭＯＳＦＥＴとダイオードをそれぞれ独立に形成
した場合に比して、素子全体の面積を縮小することがで
き、素子電流密度の向上が得られる。
【００８５】次に、図１６は、本発明によるダイオード
を、逆導通型静電誘導トランジスタに組合わせた場合の
一実施形態例で、図１６(a)はその縦断面図、同図(b)は
その平面図である。図１６において、４１はｐ型ゲート
領域、４２はｎ型の高不純物濃度のソース領域、４３は
ゲート電極、４６はゲート電極絶縁層、４４はソース電
極、４５はドレイン電極であり、４７は静電誘導トラン
ジスタ領域を、そして４８はダイオード領域をそれぞれ
表わす。なお、低不純物濃度ｎ型層２と高不純物濃度ｎ
+ 半導体基板３は、図１の実施形態例と同じである。
を、逆導通型静電誘導トランジスタに組合わせた場合の
一実施形態例で、図１６(a)はその縦断面図、同図(b)は
その平面図である。図１６において、４１はｐ型ゲート
領域、４２はｎ型の高不純物濃度のソース領域、４３は
ゲート電極、４６はゲート電極絶縁層、４４はソース電
極、４５はドレイン電極であり、４７は静電誘導トラン
ジスタ領域を、そして４８はダイオード領域をそれぞれ
表わす。なお、低不純物濃度ｎ型層２と高不純物濃度ｎ
+ 半導体基板３は、図１の実施形態例と同じである。
【００８６】まず、低不純物濃度ｎ型層(ｎ型ドリフト
層)２の表面には、所定間隔を置いてｐ型ゲート領域４
１が形成され、それらｐ型ゲート領域４１の間にｎ型ソ
ース領域４２が形成される。また、ｐ型ゲート領域４１
には、それに導電接触してゲート電極４３が設けられ、
このゲート電極４３の周囲にはゲート電極絶縁層４６が
設けられ、これにより隣接部材と電気的に絶縁されてい
る。
層)２の表面には、所定間隔を置いてｐ型ゲート領域４
１が形成され、それらｐ型ゲート領域４１の間にｎ型ソ
ース領域４２が形成される。また、ｐ型ゲート領域４１
には、それに導電接触してゲート電極４３が設けられ、
このゲート電極４３の周囲にはゲート電極絶縁層４６が
設けられ、これにより隣接部材と電気的に絶縁されてい
る。
【００８７】さらに、ゲート電極４３の外側にはソース
電極４４が形成され、このソース電極４４はｎ型ソース
領域４２に導電接触しており、これにより静電誘導型ト
ランジスタが形成されている。従って、ゲート電極４３
に逆バイアスを印加することにより、ｐ型ゲート領域４
１とｎ型ドリフト層２の間に形成されているｐｎ接合か
らｎ型ドリフト層２に拡がる空乏層によって、ｎ型ソー
ス領域４２直下のｎ型ドリフト層２が空乏化され、ソー
ス、ドレイン間電圧をブロッキングし、静電誘導型トラ
ンジスタとして動作する。
電極４４が形成され、このソース電極４４はｎ型ソース
領域４２に導電接触しており、これにより静電誘導型ト
ランジスタが形成されている。従って、ゲート電極４３
に逆バイアスを印加することにより、ｐ型ゲート領域４
１とｎ型ドリフト層２の間に形成されているｐｎ接合か
らｎ型ドリフト層２に拡がる空乏層によって、ｎ型ソー
ス領域４２直下のｎ型ドリフト層２が空乏化され、ソー
ス、ドレイン間電圧をブロッキングし、静電誘導型トラ
ンジスタとして動作する。
【００８８】つぎに、低不純物濃度ｎ型層(ｎ型ドリフ
ト層)２の表面で、ｎ型ソース領域４２が設けられてい
ない１個のｐ型ゲート領域４１とそれに隣合う他のｐ型
ゲート領域４１との間に、所定の間隔を置いて複数個の
高不純物濃度ｐ+ 型領域１Ａが交互に配設され、これに
より本発明のダイオード領域４８が形成されている。
ト層)２の表面で、ｎ型ソース領域４２が設けられてい
ない１個のｐ型ゲート領域４１とそれに隣合う他のｐ型
ゲート領域４１との間に、所定の間隔を置いて複数個の
高不純物濃度ｐ+ 型領域１Ａが交互に配設され、これに
より本発明のダイオード領域４８が形成されている。
【００８９】なお、この図１６(a)でも、高不純物濃度
ｐ+ 型領域１Ａの断面形状が半円形に描かれているが、
実際には、図３に示すように横長の長円形、又は図１３
に示すように略台形に作られているものである。
ｐ+ 型領域１Ａの断面形状が半円形に描かれているが、
実際には、図３に示すように横長の長円形、又は図１３
に示すように略台形に作られているものである。
【００９０】また、以上の形状を平面的にみると、図１
６(b)に示すように、ｐ型ゲート領域４１が四隅を丸め
た矩形に作られていることが判り、ｎ型ソース領域４２
が存在しない１個のｐ型ゲート領域４１と隣接するｐ型
ゲート領域４１の間にストライプ状に高不純物濃度ｐ+
型領域１Ａ形成されていることが判る。
６(b)に示すように、ｐ型ゲート領域４１が四隅を丸め
た矩形に作られていることが判り、ｎ型ソース領域４２
が存在しない１個のｐ型ゲート領域４１と隣接するｐ型
ゲート領域４１の間にストライプ状に高不純物濃度ｐ+
型領域１Ａ形成されていることが判る。
【００９１】従って、この実施形態例によれば、静電誘
導トランジスタ領域４７とダイオード領域４８からなる
部分で、静電誘導トランジスタとダイオードとからなる
単位セルが構成され、これら単位セルがストライプ状
に、ｎ型ドリフト層２内に順に一体化形成されているこ
とになる。
導トランジスタ領域４７とダイオード領域４８からなる
部分で、静電誘導トランジスタとダイオードとからなる
単位セルが構成され、これら単位セルがストライプ状
に、ｎ型ドリフト層２内に順に一体化形成されているこ
とになる。
【００９２】そして、このとき、各単位セルのｐ型ゲー
ト領域４１は、静電誘導トランジスタ領域４７を形成す
るｐ型ゲート領域４１として働くと共に、ダイオード領
域４８のガードリングとして働くため、静電誘導トラン
ジスタとダイオードとをそれぞれ独立に形成した場合に
比して素子全体の面積を縮小することができ、素子電流
密度を向上させることができる。
ト領域４１は、静電誘導トランジスタ領域４７を形成す
るｐ型ゲート領域４１として働くと共に、ダイオード領
域４８のガードリングとして働くため、静電誘導トラン
ジスタとダイオードとをそれぞれ独立に形成した場合に
比して素子全体の面積を縮小することができ、素子電流
密度を向上させることができる。
【００９３】次に、図１７は、本発明の一実施形態例に
よる逆導通ＭＯＳＦＥＴを用いた電力用インバータ装置
の主回路の一例で、図中破線で囲んだ部分、すなわちＭ
ＯＳＦＥＴとダイオードの逆並列回路部に、図１５に示
した逆導通型ＭＯＳＦＥＴを適用したものである。
よる逆導通ＭＯＳＦＥＴを用いた電力用インバータ装置
の主回路の一例で、図中破線で囲んだ部分、すなわちＭ
ＯＳＦＥＴとダイオードの逆並列回路部に、図１５に示
した逆導通型ＭＯＳＦＥＴを適用したものである。
【００９４】この図１７のインバータ装置の主回路は、
一対の直流端子２２１、２２２と、交流の相数に等しい
３個の交流端子２３１〜２３３を備え、直流端子２２
１、２２２に直流電源を接続し、ＭＯＳＦＥＴ２０１〜
２０６をスイッチングすることにより直流電力を交流電
力に変換し、交流端子２３１〜２３３に３相交流電圧を
出力するものである。
一対の直流端子２２１、２２２と、交流の相数に等しい
３個の交流端子２３１〜２３３を備え、直流端子２２
１、２２２に直流電源を接続し、ＭＯＳＦＥＴ２０１〜
２０６をスイッチングすることにより直流電力を交流電
力に変換し、交流端子２３１〜２３３に３相交流電圧を
出力するものである。
【００９５】各ＭＯＳＦＥＴ２０１〜２０６はそれぞれ
２個で対にされ、各対のＭＯＳＦＥＴ、すなわち、ＭＯ
ＳＦＥＴ２０１と２０２、２０３と２０４、２０５と２
０６が直流端子２２１、２２２間に直列接続されてお
り、各ＭＯＳＦＥＴの対における２個のＭＯＳＦＥＴの
直列接続点から交流端子２３１〜２３３がそれぞれ取り
出されている。
２個で対にされ、各対のＭＯＳＦＥＴ、すなわち、ＭＯ
ＳＦＥＴ２０１と２０２、２０３と２０４、２０５と２
０６が直流端子２２１、２２２間に直列接続されてお
り、各ＭＯＳＦＥＴの対における２個のＭＯＳＦＥＴの
直列接続点から交流端子２３１〜２３３がそれぞれ取り
出されている。
【００９６】そして、この図１７において、破線で囲ん
だＭＯＳＦＥＴとダイオードの逆並列回路部は、各々、
図１５に示した逆導通ＭＯＳＦＥＴチップにより構成さ
れている。この図１７の回路によれば、ＭＯＳＦＥＴと
ダイオードが一体化されていることにより、配線のイン
ダクタンスが低減され、この結果、ＭＯＳＦＥＴとダイ
オードの定格電圧を下げることができる。
だＭＯＳＦＥＴとダイオードの逆並列回路部は、各々、
図１５に示した逆導通ＭＯＳＦＥＴチップにより構成さ
れている。この図１７の回路によれば、ＭＯＳＦＥＴと
ダイオードが一体化されていることにより、配線のイン
ダクタンスが低減され、この結果、ＭＯＳＦＥＴとダイ
オードの定格電圧を下げることができる。
【００９７】また、同じく配線のインダクタンスが低減
されたことにより、モジュールの損失が低減でき、イン
バータ装置の効率が向上し、さらに、モジュールが誤動
作しにくいので、インバータの信頼性も向上する。そし
て、この結果、破壊耐量が向上するので、保護回路を省
略、又は簡略化でき、従って、インバータ装置を小型化
できる。
されたことにより、モジュールの損失が低減でき、イン
バータ装置の効率が向上し、さらに、モジュールが誤動
作しにくいので、インバータの信頼性も向上する。そし
て、この結果、破壊耐量が向上するので、保護回路を省
略、又は簡略化でき、従って、インバータ装置を小型化
できる。
【００９８】なお、本発明は上記実施形態例に限定され
るものではなく、例えばダイオードの半導体層の導電型
を逆にした半導体装置、すなわち、ｐをｎに、ｎをｐに
変えた半導体装置にも適用可能なことはいうまでもな
い。
るものではなく、例えばダイオードの半導体層の導電型
を逆にした半導体装置、すなわち、ｐをｎに、ｎをｐに
変えた半導体装置にも適用可能なことはいうまでもな
い。
【００９９】
【発明の効果】本発明によれば、半導体基板表面にｐｎ
接合とショットキー接合を交互に配設したダイオードに
おいて、半導体材料を炭化けい素にした上で、ｐｎ接合
を形成するため半導体基板表面に形成した一方導電型の
半導体領域の断面を横方向に伸びた長円形、又は下向に
拡がった略台形にし、それらの間隔の最も狭い位置が基
板表面より深い構造にするという簡単な構成により、耐
圧、漏れ電流等の逆方向特性を損なうことなく、順方向
抵抗を充分に低減することができる。
接合とショットキー接合を交互に配設したダイオードに
おいて、半導体材料を炭化けい素にした上で、ｐｎ接合
を形成するため半導体基板表面に形成した一方導電型の
半導体領域の断面を横方向に伸びた長円形、又は下向に
拡がった略台形にし、それらの間隔の最も狭い位置が基
板表面より深い構造にするという簡単な構成により、耐
圧、漏れ電流等の逆方向特性を損なうことなく、順方向
抵抗を充分に低減することができる。
【０１００】そして、この結果、耐圧が高く、しかも損
失が少ないダイオードを容易に提供することができる。
失が少ないダイオードを容易に提供することができる。
【図１】本発明による炭化けい素ダイオードの一実施形
態例を示す断面図である。
態例を示す断面図である。
【図２】従来技術によるダイオードの断面図である。
【図３】本発明による炭化けい素ダイオードのさらに具
体的な一実施形態例を示す断面図である。
体的な一実施形態例を示す断面図である。
【図４】電圧型インバータの主回路図の一例を示す回路
図である。
図である。
【図５】ダイオードの逆回路モードの電流・電圧と、ト
ランジスタがオフからオンに移行するときの電流・電圧
の波形図である。
ランジスタがオフからオンに移行するときの電流・電圧
の波形図である。
【図６】従来技術によるｐｎ-ｎ+ 構造のダイオードと
ショットキーダイオードを示す断面図である。
ショットキーダイオードを示す断面図である。
【図７】ダイオードの逆回復モードでの電流特性を示す
波形図である。
波形図である。
【図８】本発明のダイオードにおいて、マスクを用いて
イオン注入した場合のイオン濃度の説明図である。
イオン注入した場合のイオン濃度の説明図である。
【図９】多層レジストによるマスクの加工方法を示す説
明図である。
明図である。
【図１０】マスクに窒化けい素と高融点金属シリサイド
の積層膜を用いたマスクの断面図である。
の積層膜を用いたマスクの断面図である。
【図１１】本発明による炭化けい素ダイオードの他の一
実施形態例を示す断面図である。
実施形態例を示す断面図である。
【図１２】本発明による炭化けい素ダイオードの更に別
の一実施形態例を示す断面図である。
の一実施形態例を示す断面図である。
【図１３】本発明による炭化けい素ダイオードの更に別
の一実施形態例におけるイオン注入領域の形成方法を示
す説明図である。
の一実施形態例におけるイオン注入領域の形成方法を示
す説明図である。
【図１４】本発明によるダイオードと従来技術によるダ
イオードの特性図である。
イオードの特性図である。
【図１５】逆導通型ＭＯＳＦＥＴと組合せた本発明によ
る炭化けい素ダイオードの一実施形態例を示す断面図と
平面図である。
る炭化けい素ダイオードの一実施形態例を示す断面図と
平面図である。
【図１６】逆導通型静電誘導トランジスタと組合せた本
発明による炭化けい素ダイオードの一実施形態例を示す
断面図と平面図である。
発明による炭化けい素ダイオードの一実施形態例を示す
断面図と平面図である。
【図１７】本発明による炭化けい素ダイオードを適用し
た電力用インバータ装置の主回路の一例を示す回路図で
ある。
た電力用インバータ装置の主回路の一例を示す回路図で
ある。
１、１Ａ 高不純物濃度ｐ+ 型領域
２ 低不純物濃度ｎ型層
３ 高不純物濃度ｎ+ 型領域
４ アノード電極
５ カソード電極
６ 絶縁物
７ 保護メタル
８ 高不純物濃度ｐ+ 型ガードリング領域
９ 高不純物濃度ｐ++ 型領域
１１ 第一段階イオン注入領域
１２ 第二段階イオン注入領域
１３ 最終的なイオン注入領域
３１ ｎ型ソース領域
３２ ｐ型ベース領域
３３ 絶縁ゲート電極
３４ ソース電極
３５ ドレイン電極
３６ ゲート電極絶縁層
３７ ＭＯＳＦＥＴ領域
３８ ダイオード領域
４１ ｐ型ゲート領域
４２ ｎ型ソース領域
４３ ゲート電極
４４ ソース電極
４５ ドレイン電極
４６ ゲート電極絶縁層
４７ 静電誘導トランジスタ領域
４８ ダイオード領域
７１ イオン注入用マスク
７２ 有機膜
７３ 無機中間層
７４ レジスト
７５ 窒化けい素膜
７６ 高融点金属シリサイド
８１〜８３ イオン濃度の等濃度線
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 八尾 勉
茨城県日立市大みか町七丁目１番１号
株式会社 日立製作所 日立研究所内
(72)発明者 菅原 良孝
茨城県日立市大みか町七丁目１番１号
株式会社 日立製作所 日立研究所内
(72)発明者 浅野 勝則
大阪府大阪市北区中之島３丁目３番22号
関西電力株式会社内
(56)参考文献 特開 平５−75098（ＪＰ，Ａ)
特開 平５−136015（ＪＰ，Ａ)
特開 平８−97441（ＪＰ，Ａ)
特開 平２−49422（ＪＰ，Ａ)
実開 平２−65359（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/47
H01L 29/872
Claims (9)
- 【請求項１】 炭化けい素からなる第一導電型高抵抗層
の表面に、所定の間隔をおいて選択的に少なくとも２個
の第二導電型低抵抗領域を有し、前記第一導電型高抵抗
層の表面と第二導電型低抵抗領域の表面に金属層を形成
してアノード電極としたダイオードにおいて、 前記第二導電型低抵抗領域の断面を、これら第二導電型
低抵抗領域相互間の間隔が前記第一導電型高抵抗層の表
面から所定距離内側の位置で最小値になるような形状に
した上で、 前記第二導電型低抵抗領域の前記第一導電型高抵抗層表
面に露出する部分の不純物濃度が、該第二導電型低抵抗
領域内での不純物濃度の内の最小不純物濃度よりも高い
濃度になるように構成されている ことを特徴とする炭化
けい素ダイオード。 - 【請求項２】 請求項１の発明において、 前記第二導電型低抵抗領域が、イオン注入法により形成
されていることを特徴とする炭化けい素ダイオード。 - 【請求項３】 請求項１の発明において、 前記第二導電型低抵抗領域が、注入エネルギーを変えた
多段階のイオン注入法により形成されていることを特徴
とする炭化けい素ダイオード。 - 【請求項４】 請求項１の発明において、 前記第二導電型低抵抗領域が、異なる質量のイオン種を
用いた多段階のイオン注入法により形成されていること
を特徴とする炭化けい素ダイオード。 - 【請求項５】 請求項２の発明において、 前記イオン注入法で使用する遮蔽用マスクが、レジス
ト、金属、酸化膜、窒化膜、シリサイドのうち少なくと
も１種の材料で構成されていることを特徴とする炭化け
い素ダイオード。 - 【請求項６】 請求項２の発明において、 前記イオン注入法で使用する遮蔽用マスクが、前記第一
導電型高抵抗層表面に順次、有機膜、中間無機層、レジ
ストを積層した多層膜で構成されていることを特徴とす
る炭化けい素ダイオード。 - 【請求項７】 請求項６の発明において、 前記有機膜がポリイミドであることを特徴とする炭化け
い素ダイオード。 - 【請求項８】 請求項２の発明において、 前記イオン注入法で使用する遮蔽用マスクが、窒化けい
素と高融点金属シリサイドの積層膜で構成されているこ
とを特徴とする炭化けい素ダイオード。 - 【請求項９】 請求項８の発明において、 前記高融点金属シリサイドが、タングステンシリサイ
ド、モリブデンシリサイドのうちの少なくとも一方であ
ることを特徴とする炭化けい素ダイオード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13247997A JP3467381B2 (ja) | 1997-05-22 | 1997-05-22 | 炭化けい素ダイオード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13247997A JP3467381B2 (ja) | 1997-05-22 | 1997-05-22 | 炭化けい素ダイオード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10321879A JPH10321879A (ja) | 1998-12-04 |
| JP3467381B2 true JP3467381B2 (ja) | 2003-11-17 |
Family
ID=15082345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13247997A Expired - Lifetime JP3467381B2 (ja) | 1997-05-22 | 1997-05-22 | 炭化けい素ダイオード |
Country Status (1)
| Country | Link |
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| JP (1) | JP3467381B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4594477B2 (ja) * | 2000-02-29 | 2010-12-08 | 三菱電機株式会社 | 電力半導体モジュール |
| JP4892787B2 (ja) * | 2001-04-09 | 2012-03-07 | 株式会社デンソー | ショットキーダイオード及びその製造方法 |
| SE0101848D0 (sv) * | 2001-05-25 | 2001-05-25 | Abb Research Ltd | A method concerning a junction barrier Schottky diode, such a diode and use thereof |
| JP5077508B2 (ja) * | 2001-09-19 | 2012-11-21 | 富士電機株式会社 | 半導体装置およびその製造方法 |
| JP4064085B2 (ja) | 2001-10-18 | 2008-03-19 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| JP4356767B2 (ja) | 2007-05-10 | 2009-11-04 | 株式会社デンソー | ジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置 |
| JP4420062B2 (ja) | 2007-05-10 | 2010-02-24 | 株式会社デンソー | ジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置 |
| JP4637924B2 (ja) | 2008-03-06 | 2011-02-23 | 株式会社豊田中央研究所 | ダイオード |
| JP2009224603A (ja) | 2008-03-17 | 2009-10-01 | Toyota Central R&D Labs Inc | ダイオードの製造方法 |
| JP5175872B2 (ja) | 2010-01-21 | 2013-04-03 | 株式会社東芝 | 半導体整流装置 |
| JP5601849B2 (ja) * | 2010-02-09 | 2014-10-08 | 三菱電機株式会社 | 炭化珪素半導体装置の製造方法 |
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| JP5095803B2 (ja) * | 2010-11-11 | 2012-12-12 | 三菱電機株式会社 | 電力半導体モジュール |
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| JPH10321879A (ja) | 1998-12-04 |
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