JP5175872B2 - 半導体整流装置 - Google Patents

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Description

本発明は、ワイドバンドギャップ半導体を用いた高耐圧半導体整流装置に関する。
入力される電流を整流して出力する半導体整流装置には、ｐｎ接合を有するＰｉＮダイオードと、半導体層と金属との仕事関数の差によるキャリアのポテンシャル障壁を有するショットキーバリアダイオード（ＳＢＤ）がある。そして、ショットキーバリアダイオードにおいて、半導体層（例えばｎ型）／金属界面にかかる電界を緩和することを目的に、半導体層表面に半導体層とは異なる導電型の不純物領域（例えばｐ型）を配置したＪＢＳ（Ｊｕｎｃｔｉｏｎ Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｏｃｈｙ ｂａｒｒｉｅｒ ｄｉｏｄｅ）がある。さらに、ＪＢＳの不純物領域（例えばｐ型）と金属とのコンタクトをオーミック接続またはオーミック接続に近付け、不純物領域と半導体層とのビルトインポテンシャル（Ｖｂｉ）を超える電圧がかかった際に小数キャリア注入を起こし、伝導度変調により抵抗を下げる機能を持たせたＭＰＳ（Ｍｅｒｇｅｄ ＰｉＮ−ｄｉｏｄｅ Ｓｃｈｏｔｔｋｙ−ｄｉｏｄｅ）がある。
一方、次世代のパワー半導体デバイス材料として例えば炭化珪素（以下、ＳｉＣとも記述する）を代表とするワイドバンドギャップ半導体が期待されている。ワイドバンドギャップ半導体はＳｉに対して広いバンドギャップを有し、Ｓｉよりも高い破壊電界強度及び高い熱伝導率を備える。この特性を活用すれば、低損失かつ高温動作可能なパワー半導体デバイスを実現することができる。
ＭＰＳでは、伝導度変調を起こす電圧を下げることにより、順方向特性の低抵抗化が実現されるとともに、順方向のサージ電流が流れ込んだ際に、低い順方向電圧で大量の電流を吐き出すことが可能になる。定常状態よりも大きな電流が流れ込んだ際に、その電流は電流×電圧＝エネルギーの式のもと、発熱による結晶破壊、電極などの接合破壊の原因となる。しかし、低い順方向電圧で大電流を流すことが可能になれば、発熱エネルギーが抑えられ素子の破壊率を下げることができる。
特許文献１には、幅の異なる不純物領域を組み合わせることにより伝導度変調を起こす電圧を下げる、炭化珪素を用いたＭＰＳが開示されている。
米国特許公開公報２００７／０２７８６０９
もっとも、要求される耐圧が３０００Ｖ（以下、３０００Ｖ級とも称する）以上のワイドバンドギャップ半導体を用いたＭＰＳでは、従来の構造を用いても、小数キャリアが注入され伝導度変調を起こす電圧（以下、小数キャリアがホールの場合はホール注入電圧と称する）が、十分に下げられないことが、発明者らによって明らかになった。
例えば、従来のＳｉのＭＰＳでは、ＳｉのＶｂｉ＝０．８〜１．０Ｖに対し、伝導度変調を起こす電圧が１〜１．５Ｖ、ＳｉＣのＭＰＳでは、ＳｉＣのＶｂｉ＝２．５〜３．０Ｖに対し伝導度変調を起こす電圧が、６００Ｖ級耐圧の素子で３．２Ｖ、１２００Ｖ級素子で４Ｖ程度と、Ｖｂｉに対して＋１Ｖ以下の電圧を印加することで少数キャリアが注入されていた（ＳｉＣのＭＰＳ：ｐ＋型不純物領域幅２ｕｍ、ｎ型ショットキー領域幅０．８ｕｍ、１２５℃の場合）。
ＭＰＳにおいて、ｐ＋型不純物領域は電子電流（多数キャリア）を流す際にデッドスペースとなるので、ｐ＋型不純物領域幅を狭めるのが一般的である。そこで、例えばｐ＋型不純物領域幅を１ｕｍ、ｎ型不純物領域幅（ｎ型ショットキー領域幅）を１ｕｍとし、１２５℃でのＭＰＳのホール注入電圧を計算すると６００Ｖ級で４．４Ｖ、１２００Ｖ級で６．９Ｖ、３３００Ｖ級では１０．８５Ｖ、４５００Ｖ級では１３．５３Ｖとなる。したがって、３３００Ｖ級以上の高耐圧の素子では、ホール注入電圧がＰｉＮダイオードのホール注入電圧の４倍以上となり、伝導度変調による低抵抗化が期待できない。
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、小数キャリアが注入される電圧を低下させ、十分なサージ電流耐性を有するワイドバンドギャップ半導体を用いた高耐圧半導体整流装置を提供することにある。
本発明の第１の態様の半導体整流装置は、第１導電型のワイドバンドギャップ半導体基板と、前記ワイドバンドギャップ半導体基板の上面に形成され、不純物濃度が１Ｅ＋１４ａｔｏｍｓ／ｃｍ３以上５Ｅ＋１６ａｔｏｍｓ／ｃｍ３以下、厚さが２０μｍ以上の第１導電型のワイドバンドギャップ半導体層と、前記ワイドバンドギャップ半導体層表面に形成される第１導電型の第１のワイドバンドギャップ半導体領域と、前記第１のワイドバンドギャップ半導体領域に挟まれて形成される第２導電型の第２のワイドバンドギャップ半導体領域と、少なくとも一部が前記第２のワイドバンドギャップ半導体領域に接続され、前記第２のワイドバンドギャップ半導体領域より幅の狭い第２導電型の第３のワイドバンドギャップ半導体領域と、前記第１および第２のワイドバンドギャップ半導体領域上に形成される第１の電極と、前記ワイドバンドギャップ半導体基板の下面に形成される第２の電極と、を備え、前記第２のワイドバンドギャップ半導体領域の幅が１５μｍ以上であり、前記第３のワイドギャップ半導体領域が直線形状であり、ＭＰＳ（Ｍｅｒｇｅｄ ＰｉＮ−ｄｉｏｄｅ Ｓｃｈｏｔｔｋｙ−ｄｉｏｄｅ）であることを特徴とする。ここで、前記第２のワイドバンドギャップ半導体領域が略一定の幅を有することが望ましい。
上記第１の態様の半導体整流装置において、前記第２のワイドバンドギャップ半導体領域の幅が３６μｍ以上であることが望ましい。
本発明の第２の態様の半導体整流装置は、 第１導電型のワイドバンドギャップ半導体基板と、前記ワイドバンドギャップ半導体基板の上面に形成され、不純物濃度が１Ｅ＋１４ａｔｏｍｓ／ｃｍ３以上５Ｅ＋１６ａｔｏｍｓ／ｃｍ３以下、厚さが２０μｍ以上の第１導電型のワイドバンドギャップ半導体層と、前記ワイドバンドギャップ半導体層表面に形成される第１導電型の第１のワイドバンドギャップ半導体領域と、前記第１のワイドバンドギャップ半導体領域に挟まれて形成される第２導電型の第２のワイドバンドギャップ半導体領域と、少なくとも一部が前記第２のワイドバンドギャップ半導体領域に接続され、前記第２のワイドバンドギャップ半導体領域より幅の狭い第２導電型の第３のワイドバンドギャップ半導体領域と、前記第１および第２のワイドバンドギャップ半導体領域上に形成される第１の電極と、前記ワイドバンドギャップ半導体基板の下面に形成される第２の電極と、を備え、前記第１の電極と前記第２の電極間に電圧が印加され、前記第２のワイドバンドギャップ半導体領域から前記ワイドバンドギャップ半導体層に小数キャリアが注入される直前の電位分布において、前記ワイドバンドギャップ半導体基板の下面から前記第２のワイドバンドギャップ半導体領域底面までの電圧降下をＶｄｒｉｆｔとし、前記第２のワイドバンドギャップ半導体層の端部から前記第２のワイドバンドギャップ半導体領域底面の幅方向の中心部までの電圧降下をＶｌａｔとした場合に、Ｖｌａｔ≧０．３×Ｖｄｒｉｆｔ
の関係を充足し、前記第３のワイドギャップ半導体領域が直線形状であり、ＭＰＳ（Ｍｅｒｇｅｄ ＰｉＮ−ｄｉｏｄｅ Ｓｃｈｏｔｔｋｙ−ｄｉｏｄｅ）であることを特徴とする。ここで、前記第２のワイドバンドギャップ半導体領域が略一定の幅を有することが望ましい。
上記第２の態様の半導体整流装置において、Ｖｌａｔ≧０．８９×Ｖｄｒｉｆｔの関係を充足することが望ましい。
上記第１および第２の態様の半導体整流装置において、前記第１の電極と前記第１のワイドバンドギャップ半導体領域とはショットキー接続しており、前記第１の電極と前記第２のワイドバンドギャップ半導体領域とはオーミック接続していることが望ましい。
第２導電型の第３のワイドバンドギャップ半導体領域を有する上記第１および第２の態様の半導体整流装置において、前記第１の電極と前記第１のワイドバンドギャップ半導体領域とはショットキー接続しており、前記第１の電極と前記第２のワイドバンドギャップ半導体領域とはオーミック接続しており、前記第１の電極と前記第３のワイドバンドギャップ半導体領域とはオーミック接続していることが望ましい。
上記第１および第２の態様の半導体整流装置において、前記ワイドバンドギャップ半導体が炭化珪素であることが望ましい。
本発明によれば、小数キャリアが注入される電圧を低下させ、十分なサージ電流耐性を有するワイドバンドギャップ半導体を用いた高耐圧半導体整流装置を提供することが可能となる。
第１の実施の形態の半導体整流装置の断面図である。 第１の実施の形態の半導体整流装置の上面図である。 各種の半導体整流装置の順方向電圧とオン電流密度の関係の説明図である。 シミュレーションに用いる半導体整流装置の構造断面図である。 従来の半導体整流装置のオン電流密度のｐ＋型不純物領域幅依存性のシミュレーション結果を示す図である。 第１の実施の形態の半導体整流装置のオン電流密度のｐ＋型不純物領域幅依存性のシミュレーション結果を示す図である。 第１の実施の形態の半導体整流装置のオン電流密度のｐ＋型不純物領域幅依存性のシミュレーション結果を示す図である。 第１の実施の形態の半導体整流装置のｐ＋型不純物領域幅とホール注入電圧との関係を示す図である。 第１の実施の形態の半導体整流装置のｐ＋型不純物領域幅とホール注入電圧との関係を示す図である。 第１の実施の形態の半導体整流装置のｐ＋型不純物領域幅とホール注入電圧の各成分との関係を示す図である。 第１の実施の形態の半導体整流装置のオン電流密度のｎ型不純物領域幅依存性のシミュレーション結果を示す図である。 第１の実施の形態の変形例の半導体整流装置の断面図である。 第２の実施の形態の半導体整流装置の上面図である。 第２の実施の形態の半導体整流装置の断面図である。 第２の実施の形態の半導体整流装置の作用の説明図である。 第２の実施の形態の半導体整流装置のオン電流密度の伝播領域間隔依存性のシミュレーション結果を示す図である。
以下、図面を参照しつつ本発明の実施の形態を説明する。
なお、本明細書中、半導体領域の幅とは、半導体領域を規定する図形の端部の一点からその半導体領域を挟んで存在する別の端部までの最短距離を意味するものとする。そしてある半導体領域の幅が、例えば１５μｍ以上であるという場合、その半導体領域を規定する図形の５０％以上の端部において幅が１５μｍ以上であることを意味するものとする。
（第１の実施の形態）
本実施の形態の半導体整流装置は、第１導電型のワイドバンドギャップ半導体基板と、このワイドバンドギャップ半導体基板の上面に形成され、不純物濃度が１Ｅ＋１４ａｔｏｍｓ／ｃｍ３以上５Ｅ＋１６ａｔｏｍｓ／ｃｍ３以下、厚さが２０μｍ以上の第１導電型のワイドバンドギャップ半導体層と、ワイドバンドギャップ半導体層表面に形成される第１導電型の第１のワイドバンドギャップ半導体領域と、第１のワイドバンドギャップ半導体領域に挟まれて形成される第２導電型の第２のワイドバンドギャップ半導体領域と、第１および第２のワイドバンドギャップ半導体領域上に形成される第１の電極と、ワイドバンドギャップ半導体基板の下面に形成される第２の電極と、を備え、第２のワイドバンドギャップ半導体領域の幅が１５μｍ以上である。
上記構成を備えることにより、本実施の形態の半導体整流装置では、ホール注入電圧が十分に低減されるため、順方向のサージ電流に対する耐性を向上させることが可能となる。
以下、ワイドバンドギャップ半導体が炭化珪素（以下、ＳｉＣとも記述）であり、第１導電型がｎ型、第２導電型がｐ型であるＭＰＳを例に説明する。
図１および図２は、それぞれ本実施の形態の半導体整流装置であるＭＰＳの模式的な断面図および上面図である。図１は図２のＡＡ断面図である。
図１に示すように、本実施の形態のＭＰＳ１０は、例えばｎ＋型の４Ｈ−ＳｉＣ基板１２上面に、ドリフト層としてｎ−型ＳｉＣ層１４が形成されている。４Ｈ−ＳｉＣ基板１２およびｎ−型ＳｉＣ層１４は、例えばＮ（窒素）を不純物として含有している。
ｎ＋型の４Ｈ−ＳｉＣ基板１２は、不純物濃度が、例えば、５Ｅ＋１８〜１Ｅ＋１９ａｔｏｍｓ／ｃｍ３の低抵抗基板である。そして、ｎ−型ＳｉＣ層１４は、不純物濃度が１Ｅ＋１４ａｔｏｍｓ／ｃｍ３以上５Ｅ＋１６ａｔｏｍｓ／ｃｍ３以下、厚さ（図１中のｄ）が２０μｍ以上である。
ＭＰＳ１０は、要求される耐圧が３０００Ｖ〜７０００ＶのＭＰＳ、いわゆる３０００Ｖ級〜７０００Ｖ級の高耐圧ＭＰＳである。このように、高い耐圧および十分なオン電流密度を実現するためには、ｎ−型ＳｉＣ層１４は上記不純物濃度と厚さを備えることが必要条件となる。
そして、ｎ−型ＳｉＣ層１４の表面に、ｎ型不純物領域（ｎ型ショットキー領域）１６が存在する。ｎ型不純物領域１６はｎ−型ＳｉＣ層１４の上部に相当する。
そして、ｎ型不純物領域１６に挟まれて、例えばＡｌ（アルミニウム）またはＢ（ボロン）を、例えば１Ｅ＋１８ａｔｏｍｓ／ｃｍ３程度不純物として含有するｐ＋型不純物領域１８が形成されている。このｐ＋型不純物領域１８の深さは、例えば０．３〜１．０μｍ程度である。ｐ＋型不純物領域１８の幅（図中Ｗ１）は、１５μｍ以上である。ｐ＋型不純物領域１８の濃度は、第１の電極との接合の特性をオーミックにするまたはオーミックに近付ける観点からできるだけ高濃度であることが望ましい。
１５μｍ未満であると、ホール注入電圧を十分に低減されず、順方向のサージ電流に対する耐性を向上させることができない。
ｐ＋型不純物領域１８の外側には、ｐ＋型不純物領域１８よりも幅広で、例えば同程度の不純物濃度および深さを有するリサーフ（ＲＥＳＵＲＦ）領域２０が形成されている。ＲＥＳＵＲＦ領域はＭＰＳの耐圧を安定化させるために設けられる。
そして、ｎ−型ＳｉＣ層１４の表面は、例えばシリコン酸化膜かるなる絶縁膜２２で覆われる。絶縁膜２２の開口部に、ｎ型不純物領域１６とｐ＋型不純物領域１８とに接合するように、例えば、Ｎｉの第１の電極（アノード電極）２４が形成されている。第１の電極（アノード電極）２４はリサーフ領域２０の一部表面にも接するよう形成されている。また、ｎ＋型の４Ｈ−ＳｉＣ基板１２下面には、例えば、Ｎｉの第２の電極（カソード電極）２６が形成されている。
平面的には、図２に示すように、最内周部にｎ型不純物領域１６があり、外周側に向かって、幅Ｗ１のｐ＋型不純物領域１８、幅Ｗ２のｎ型不純物領域１６が交互に形成されている。ここでは中心が同一であり、略一定の幅Ｗ１を有し、正方形を基本とするｐ＋型不純物領域１８が２個形成されている。
さらに、最外周のｎ型不純物領域１６の外側に、最外周のｎ型不純物領域１６を囲むようにリサーフ領域２０が形成されている。このリサーフ領域２０に囲まれるｎ型不純物領域１６とｐ＋型不純物領域１８がＭＰＳの活性領域である。
次に、図１、図２に示す本実施の形態の半導体整流装置の製造方法を説明する。まず、ｎ＋型の４Ｈ−ＳｉＣ基板１２上面に、エピタキシャル成長により、厚さ（図１中のｄ）が２０μｍ以上のｎ−型ＳｉＣ層１４を形成する。
次に、ｎ−型ＳｉＣ層１４表面に、リソグラフィー法によりマスク材をパターニングする。このレジストをマスクに、ＡｌまたはＢをイオン注入する。その後、マスク材を除去し、基板を洗浄した後、１５００℃〜２０００℃の活性化アニールを行う。このようにして、ｐ＋型不純物領域１８およびリサーフ領域２０を形成する。
その後、例えばシリコン酸化膜からなる絶縁膜２２を形成し、ｎ型不純物領域１６、ｐ＋型不純物領域１８およびサーフ領域２０の一部が露出するようにリソグラフィー法およびＲＩＥ法を用いてパターニングする。そして、例えば、スパッタ法でＮｉを堆積した後、パターニングして第１の電極（アノード電極）２４を形成する。また、４Ｈ−ＳｉＣ基板１２下面は、例えば、スパッタ法でＮｉを堆積した後、パターニングして第２の電極（カソード電極）２６が形成される。その後シンター工程を行う。
以上の製造方法により、図１および図２に示すＭＰＳ１０が製造可能である。
図３は、各種の半導体整流装置の順方向電圧とオン電流密度の関係の説明図である。一点鎖線で示されるＳＢＤのオン電流密度は、矢印ａで示される電圧で立ち上がる。この立ち上がり電圧は、アノード電極とｎ型不純物領域との間のショットキー接合のショットキー障壁高さ（φＢ）で決定される。
一方、点線で示されるＰｉＮダイオードのオン電流密度は、矢印ｂで示される電圧で立ち上がる。この立ち上がり電圧は、ｐｎ接合のビルトインポテンシャル（Ｖｂｉ）で決定される。
ショットキー接合とｐｎ接合の両方を備えるＭＰＳの場合、実線で示されるオン電流密度は、矢印ａで示される電圧で立ち上がり、矢印ｃで示されるホール注入が生ずる電圧、すなわちホール注入電圧に達した時に、伝導度変調が生じ急峻な増加を示す。このホール注入電圧を下げることによって、発熱エネルギーが抑えられ、順方向のサージ電流が生じたときの素子の破壊率が低減できる。
また、両矢印ｅで示されるＭＰＳとＳＢＤのオン電流密度の差は、ＭＰＳに設けられるｐ＋型不純物領域の面積の割合が大きくなるほど大きくなる。また、両矢印ｆで示されるＭＰＳとＰｉＮダイオードのオン電流密度の差は、ｐ＋型不純物領域の面積の割合が大きくなるほど小さくなる。
図４は、電流−電圧特性のシミュレーションに用いる半導体整流装置の構造断面図である。ＭＰＳの活性領域のｎ型不純物領域１６とｐ＋型不純物領域１８の繰り返しのハーフピッチ分を単位構造とする。
ｐ＋型不純物領域１８の幅の半分がＷ１／２、ｎ型不純物領域１６の幅の半分がＷ２／２である。また、ドリフト層であるｎ−型ＳｉＣ層１４の厚さがｄである。そして、シミュレーションから、第１の電極（アノード電極）２４と第２の電極（カソード電極）２６間に電圧が印加され、ｐ＋型不純物領域１８からｎ−型ＳｉＣ層１４に小数キャリアが注入される直前の電位分布を求める。
シミュレーション結果から得られるＳｉＣ基板１２下面からｐ＋型不純物領域１８底面まで（図中両矢印）の電圧降下をＶｄｒｉｆｔとする。また、ｐ＋型不純物領域１８の端部からｐ＋型不純物領域１８底面の幅方向の中心部まで（図中両矢印）の電圧降下をＶｌａｔとする。
図５は、従来の半導体整流装置のオン電流密度のｐ＋型不純物領域幅依存性のシミュレーション結果を示す図である。耐圧が１２００Ｖ級のＭＰＳの順方向電圧とオン電流密度との関係のシミュレーション結果を示している。比較として、耐圧が１２００Ｖ級のＳＢＤとＰｉＮダイオードの特性も示す。測定温度は１５０℃である。
ＭＰＳのｎ−型ＳｉＣ層１４の厚さｄは８μｍ、不純物濃度は６Ｅ＋１５ａｔｏｍｓ／ｃｍ３である。ＳｉＣ基板１２の厚さは１．０μｍ、ｐ＋型不純物領域１８の深さは０．６μｍである。ｎ型不純物領域１６の幅の半分Ｗ２／２は１０μｍに固定している。
ＭＰＳのオン電流密度が急峻に立ち上がるホール注入電圧は、ｐ＋型不純物領域１８の幅の半分Ｗ１／２に依存し、Ｗ１／２＝９μｍでほぼＰｉＮダイオードと同程度の電圧となる。
図６は、本実施の形態の半導体整流装置のオン電流密度のｐ＋型不純物領域幅依存性のシミュレーション結果を示す図である。耐圧が３３００Ｖ級のＭＰＳの順方向電圧とオン電流密度との関係のシミュレーション結果を示している。比較として、耐圧が３３００Ｖ級のＳＢＤとＰｉＮダイオードの特性も示す。測定温度は１５０℃である。
ＭＰＳのｎ−型ＳｉＣ層１４の厚さｄは２５μｍ、不純物濃度は４Ｅ＋１５ａｔｏｍｓ／ｃｍ３である。ＳｉＣ基板１２の厚さは１．０μｍ、ｐ＋型不純物領域１８の深さは０．６μｍである。ｎ型不純物領域１６の幅の半分Ｗ２／２は１０μｍに固定している。
ＭＰＳのオン電流密度が急峻に立ち上がるホール注入電圧は、ｐ＋型不純物領域１８の幅の半分Ｗ１／２に依存し、Ｗ１／２＝３６μｍでほぼＰｉＮダイオードと同程度の電圧となる。
図７は、本実施の形態の半導体整流装置のオン電流密度のｐ＋型不純物領域幅依存性のシミュレーション結果を示す図である。耐圧が４５００Ｖ級のＭＰＳの順方向電圧とオン電流密度との関係のシミュレーション結果を示している。比較として、耐圧が３３００Ｖ級のＳＢＤとＰｉＮダイオードの特性も示す。測定温度は１５０℃である。
ＭＰＳのｎ−型ＳｉＣ層１４の厚さｄは３５μｍ、不純物濃度は３Ｅ＋１５ａｔｏｍｓ／ｃｍ３である。ＳｉＣ基板１２の厚さは１．０μｍ、ｐ＋型不純物領域１８の深さは０．６μｍである。ｎ型不純物領域１６の幅の半分Ｗ２／２は１０μｍに固定している。
ＭＰＳのオン電流密度が急峻に立ち上がるホール注入電圧は、ｐ＋型不純物領域１８の幅の半分Ｗ１／２に依存し、Ｗ１／２＝３６μｍでほぼＰｉＮダイオードと同程度の電圧となる。
このように、上記シミュレーションにより３３００Ｖ級以上の高耐圧のＭＰＳでは、ｐ＋型不純物領域の幅の半分で３６μｍ（全幅７２μｍ）程度にまで広げないと、ホール注入電圧がＰｉＮダイオードと同程度にならない。
図８は、本実施の形態の半導体整流装置のｐ＋型不純物領域幅とホール注入電圧との関係を示す図である。図５〜図７の結果をまとめた図である。
１２００Ｖ級の低耐圧ＭＰＳと比較して、３３００Ｖ級および４５００Ｖ級の高耐圧ＭＰＳではホール注入電圧のｐ＋型不純物領域幅依存性が大きい。そして、高耐圧ＭＰＳではｐ＋型不純物領域の幅の半分が１８μｍ（全幅３６μｍ）程度で上記依存性が飽和される。
図９は、本実施の形態の半導体整流装置のｐ＋型不純物領域幅とホール注入電圧との関係を示す図である。図９（ａ）が３３００Ｖ級のＭＰＳ、図９（ｂ）が４５００Ｖ級のＭＰＳの場合である。
図５〜図７の結果に、測定温度２５℃での結果も加えている。白四角が２５℃、白丸が１５０℃の結果である。また、横軸はリニアスケールでプロットし、フィッティングした線を点線で示している。
図から明らかなように、３３００Ｖ級、４５００Ｖ級いずれの場合も、温度に依存せずｐ＋型不純物領域の半分の幅が７．５μｍ（全幅１５μｍ）付近でホール注入電圧のｐ＋型不純物領域幅依存性が緩和される。そして、ｐ＋型不純物領域の半分の幅が１８μｍ（全幅３６μｍ）以上の領域で依存性がほぼ飽和する。
したがって、３３００Ｖ級以上の高耐圧のＭＰＳにおいては、順方向のサージ電流が生じたときの素子の破壊率を低減させる観点および素子の破壊率ばらつきを抑制する観点から、ｐ＋型不純物領域幅が全幅で１５μｍ以上であることが必要であり、３６μｍ以上であることが望ましい。
図１０は、本実施の形態の半導体整流装置のｐ＋型不純物領域幅とホール注入電圧およびその各成分との関係を示す図である。ホール注入電圧を、ショットキーダイオードの立ち上がり電圧Ｖｔｈ、ｐ＋型不純物領域の端部からｐ＋型不純物領域底面の幅方向の中心部までの電圧降下であるＶｌａｔ、ＳｉＣ基板下面からｐ＋型不純物領域底面までの電圧降下であるＶｄｒｉｆｔに成分分解して表示する。なお、各成分は、ホール注入直前の電位分布、より具体的には、ｐ＋型不純物領域底面の幅方向の中心部においてホール注入濃度が１Ｅ１４ａｔｏｍｓ／ｃｍ３になるときの電位分布から求めている。
３３００Ｖ級以上の高耐圧のＭＰＳにおいてホール注入電圧が高くなるのは、厚膜かつ低濃度になるドリフト層に起因する電圧降下が大きくなることが主因と考えられる。上述のようにｐ＋型不純物領域の半分の幅が７．５μｍ（全幅１５μｍ）付近でホール注入電圧のｐ＋型不純物領域幅依存性が緩和される。このとき、
Ｖｌａｔ＝０．３×Ｖｄｒｉｆｔ
の関係が成立する。
また、上述のように、ｐ＋型不純物領域の半分の幅が１８μｍ（全幅３６μｍ）以上の領域で依存性がほぼ飽和する。このとき、
Ｖｌａｔ＝０．８９×Ｖｄｒｉｆｔ
の関係が成立する。
したがって、３０００Ｖ級以上の高耐圧のＭＰＳにおいては、順方向のサージ電流が生じたときの素子の破壊率を低減させる観点および素子の破壊率ばらつきを抑制する観点から、
Ｖｌａｔ≧０．３×Ｖｄｒｉｆｔ
の関係を充足することが必要であり、
Ｖｌａｔ≧０．８９×Ｖｄｒｉｆｔ
の関係を充足することが望ましい。
上記の関係が充足されるか否かは、半導体整流装置の構造が決まれば、上述のような電位分布のシミュレーションを実行することで確認することが可能である。
図１１は、本実施の形態の半導体整流装置のオン電流密度のｎ型不純物領域幅依存性のシミュレーション結果を示す図である。３３００級ＭＰＳの１５０℃における測定結果である。ｐ＋型不純物領域の半分の幅Ｗ１／２は３６μｍに固定している。
ＭＰＳの実使用電圧である２〜３Ｖ近傍では、ｎ型不純物領域幅が大きくなるとオン電流密度がＳＢＤに近づき、ｐ＋型不純物領域幅と同程度の３６μｍ（全幅７２μｍ）でＳＢＤの半分以上が確保でき、１４４μｍ（全幅２８８μｍ）以上でほぼ同等となる。したがって、オン電流密度を確保する観点からは、ｐ＋型不純物領域幅が７２μｍ以上であることが望ましく、２８８μｍであることがより望ましい。
本実施の形態において、半導体整流装置がＭＰＳとして動作し、かつ、サージ電流を効果的にｐ＋型不純物領域とｎ型不純物領域間に流すために、第１の電極２４とｎ型不純物領域１６とはショットキー接続しており、第１の電極２４とｐ＋型不純物領域１８とはオーミック接続していることが望ましい。
以上のように、本実施の形態の半導体整流装置によれば、低い順方向電圧で大電流を流すことが可能になり、発熱エネルギーが抑えられ、素子の破壊率を下げることができる。したがって、十分なサージ電流耐性を有するワイドバンドギャップ半導体を用いた高耐圧半導体整流装置を提供することができる。
（第１の実施の形態の変形例）
図１２は、第１の実施の形態の変形例の半導体整流装置の模式的な断面図である。このＭＰＳは、第１の電極２４が、異なる材料で形成されるオーミック電極２４ａとショットキー電極２４ｂで構成されること以外は第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については記載を省略する。
オーミック電極２４ａは、少なくともｐ＋型不純物領域１８の一部に接触し、ｐ＋型不純物領域１８とオーミック接続している。オーミック電極２４ａは、例えば、Ｔｉ／Ａｌで形成される。また、ショットキー電極２４ｂは、ｎ型不純物領域１６に接触し、ｎ型不純物領域１６とショットキー接続している。ショットキー電極２４ｂは、例えば、Ｔｉ／Ａｌで形成される。
このように、第１の電極２４を２つの電極で構成することにより、ｐ＋型不純物領域１８に対する第１の電極のオーミック特性を向上させることが可能となり、さらに特性の向上した高耐圧半導体整流装置を提供することができる。
図１２の半導体整流装置は、第１の実施の形態の製造方法の第１の電極２４ｄの形成に相当する工程で、スパッタ法で、例えば、Ｔｉ／Ａｌを堆積しｐ＋型不純物領域１８に選択的に残るようパターニングしてオーミック電極２４ａを形成した後、スパッタ法で、例えば、Ｎｉを堆積してパターニングしてショットキー電極２４ｂを形成し、その後シンター工程を行うことで製造可能である。
なお、オーミック電極２４ａのオーミック性をさらに向上させるために、ｐ＋型不純物領域１８の表面濃度を、１Ｅ＋１９〜１Ｅ＋２１ａｔｏｍｓ／ｃｍ３と高濃度にすることが望ましい。表面の高濃度化はｐ＋型不純物領域１８の表面に局所的にｐ型不純物をイオン注入することで実現が可能である。
（第２の実施の形態）
本実施の形態の半導体整流装置は、第１の実施の形態の半導体整流装置の構成に加え、少なくとも一部が第２のワイドバンドギャップ半導体領域に接続され、第２のワイドバンドギャップ半導体領域より幅の狭い第２導電型の第３のワイドバンドギャップ半導体領域を有する。この第３のワイドバンドギャップ半導体領域を備えること以外は、第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については記載を省略する。
上記構成を備えることにより、本実施の形態の半導体整流装置では、順方向のサージ電流が生じたときに、電流を流す領域を拡大かつ分散させることができる。したがって、順方向のサージ電流に対する耐性をさらに向上させることが可能となる。
図１３および図１４は、それぞれ本実施の形態の半導体整流装置であるＭＰＳの模式的な上面図および断面図である。図１４（ａ）は図１２のＢＢ断面図、図１４（ｂ）は図１２のＣＣ断面図である。
図に示すように、本実施の形態のＭＰＳ３０は、第１の実施の形態のＭＰＳに加えて、両端がｐ＋型不純物領域１８に接続され、ｐ＋型不純物領域１８より幅の狭いｐ＋型の伝播領域３２を備えている。伝播領域３２は、ｎ型不純物領域１６に挟まれている。
伝播領域３２は、ｐ＋型不純物領域１８と同様にＡｌまたはＢをイオン注入を用いて形成される。伝播領域３２の不純物濃度は例えば１Ｅ＋１８ａｔｏｍｓ／ｃｍ３程度であり、深さは、例えば０．３〜１．０μｍ程度である。
図１５は、本実施の形態の半導体整流装置の作用の説明図である。図は第１の実施の形態のＭＰＳにおいて、ｐ＋型不純物領域の半分の幅を３６μｍ（全幅７２μｍ）、ｎ型不純物領域の半分の幅を１４４μｍ（全幅２８８μｍ）とした場合の、ホール注入濃度の分布図である。
図からあきらかなように、ｐ＋型不純物領域下部では選択的にホールが注入されているが、ｎ型不純物領域にはホールが到達していない。したがって、順方向のサージ電流が生じた場合、熱の発生する領域がｐ＋型不純物領域の存在する部分に偏ってしまうことが分かる。これは、局所的な電極剥離や、結晶破壊の要因となり、不良率が上がってしまう恐れがある。
本実施の形態によれば、伝播領域３２を設けることで、素子の活性化領域の広い範囲にわたってホール注入を分散させる。したがって、発熱領域を分散でき順方向のサージ電流による不良率を一層低減することが可能である。
また、ｐ＋型不純物領域１８より伝播領域３２の幅を狭くすることで、伝播領域３２を設けることによるオン電流密度の低下も抑制することができる。伝播領域３２の幅が、例えば、ｐ＋型不純物領域１８に要求される１５μｍよりも小さくなったとしても、ｐ＋型不純物領域１８からのプラズマスプレッディングの効果により、ホールが伝播され伝播領域３２下部でもホールが注入されることが確認されている。
さらに、本実施の形態によれば、ダイオード動作の高周波化が可能になる。順方向にバイアスをかけて順方向電流を流す場合、ホール注入が起き、ドリフト層内にホールが蓄積される。この後、逆方向にバイアスをかけてドリフト層内に空乏層を広げ耐圧を持たせる動作をするときは、順方向バイアス時に蓄積されたホールをドリフト層から吐き出すことが必要となる。この時、ホールの吐き出し口はｐ＋型不純物領域を介したアノード電極となるが、ｎ型不純物領域に挟まれる伝播領域が存在することで、実効的なホールの吐き出し口が増える。したがって、ホールが吐き出しやすくなり、ダイオード動作の高周波化が可能になる。
図１６は、第２の実施の形態の半導体整流装置のオン電流密度の伝播領域間隔依存性のシミュレーション結果を示す図である。シミュレーションは、伝播領域とｎ型不純物領域のみの単純化した構造で実行している。伝播領域３２の幅の半分（Ｗ３／２）は１．０μｍに固定している。そして、伝播領域間隔の半分（Ｓ／２：図１２参照）を変数としている。比較のために伝播領域のないＳＢＤの場合も示す。
図から明らかなように、伝播領域間隔の半分が４．０μｍ以上になれば、オン電流密度が伝播領域のないＳＢＤと同等になる。したがって、オン電流密度を確保する観点から伝播領域間隔は全幅で８．０μｍ以上であることが望ましい。
また、伝播領域幅は、０．５μｍ以上であることが望ましい。０．５μｍ未満では安定した不純物領域の形成が困難になるおそれがあるからである。
また、伝播領域の両端がｐ＋型不純物領域に接続される場合を例に説明したが、伝播領域の一部がｐ＋型不純物領域に接続されていればホールは伝播される。したがって、例えば伝播領域の片端がｐ＋型不純物領域に接続される構造であっても構わない。
また、本実施の形態において、ＭＰＳとして動作し、かつ、サージ電流を効果的にｐ＋型不純物領域とｎ型不純物領域間に流すために、第１の電極２４とｎ型不純物領域１６とはショットキー接続しており、第１の電極２４とｐ＋型不純物領域１８、および、第１の電極２４と伝播領域３２とはオーミック接続していることが望ましい
以上のように、本実施の形態の半導体整流装置によれば、第１実施の形態の効果に加え、順方向のサージ電流が生じた時の発熱領域を分散させることが可能となる。したがって、よりサージ電流耐性が向上するワイドバンドギャップ半導体を用いた高耐圧半導体整流装置を提供することができる。
また、従来、ＰｉＮダイオードを低電流で使うモードでは、ホール注入密度が低いことにより、逆バイアスから順バイアスにスイッチングが起きた時に急激にホールが消滅し、大きな振動波形を生む問題があった。このため、振動波形が収まる時間を考慮する必要があったためにインバータなどの高速化の足かせとなっていた。しかし、第１および第２の実施の形態によれば、高い電流密度ではホール注入が起こるバイポーラモードで動作し、低い電流密度では電子電流によるユニポーラモードで動作させることができる。したがって、従来ＰｉＮダイオードで問題となっていた低電流密度動作での振動を抑えることが可能となり高耐圧半導体整流装置を高速に動作させることが可能となる。
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、半導体整流装置、半導体整流装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体整流装置、半導体整流装置の製造方法等に関わる要素を適宜選択して用いることができる。
例えば、実施の形態においては、第１導電型をｎ型、第２導電型をｐ型とする半導体整流装置を例に説明したが、第１導電型をｐ型、第２導電型をｎ型とする半導体整流装置であっても構わない。
また、実施の形態では、正方形を基本とするｐ＋型不純物領域が２個形成される場合を例に説明したが、形状はその他の形状、例えば、所望の幅を有するストライプ状、格子状、ドット状、長方形、六角形、多角形、リング状であっても構わない。また、個数についても１個、あるいは２個より多い数であっても構わない。もっとも、発熱領域を分散させる観点からは、少なくとも複数個のｐ＋型不純物領域を有することが望ましい。
また、実施の形態では、ワイドバンドギャップ半導体として炭化珪素（ＳｉＣ）を例に説明したが、その他のワイドバンドギャップ半導体であるダイヤモンド、窒化ガリウム（ＧａＮ）等を適用することも可能である。
また、第１の電極はＮｉやＴｉ／Ａｌを材料とする場合を例に説明したが、ＭＰＳとして要求されるショットキー障壁高さ（φＢ）やコンタクト抵抗を得るために、その他の材料、例えば、Ｍｏ、Ｗ、Ｐｔ、Ｔａ、ＴａＮの単体、これらの合金、シリサイド、カーバイド等を用いることも可能である。
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体整流装置が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
１０ ＭＰＳ
１２ ＳｉＣ基板
１４ ｎ−型ＳｉＣ層
１６ ｎ型不純物領域
１８ ｐ＋型不純物領域
２０ リサーフ領域
２２ 絶縁膜
２４ 第１の電極
２６ 第２の電極
３０ ＭＰＳ
３２ 伝播領域

Claims (9)

  1. 第１導電型のワイドバンドギャップ半導体基板と、
    前記ワイドバンドギャップ半導体基板の上面に形成され、不純物濃度が１Ｅ＋１４ａｔｏｍｓ／ｃｍ３以上５Ｅ＋１６ａｔｏｍｓ／ｃｍ３以下、厚さが２０μｍ以上の第１導電型のワイドバンドギャップ半導体層と、
    前記ワイドバンドギャップ半導体層表面に形成される第１導電型の第１のワイドバンドギャップ半導体領域と、
    前記第１のワイドバンドギャップ半導体領域に挟まれて形成される第２導電型の第２のワイドバンドギャップ半導体領域と、
    少なくとも一部が前記第２のワイドバンドギャップ半導体領域に接続され、前記第２のワイドバンドギャップ半導体領域より幅の狭い第２導電型の第３のワイドバンドギャップ半導体領域と、
    前記第１および第２のワイドバンドギャップ半導体領域上に形成される第１の電極と、
    前記ワイドバンドギャップ半導体基板の下面に形成される第２の電極と、
    を備え、
    前記第２のワイドバンドギャップ半導体領域の幅が１５μｍ以上であり、
    前記第３のワイドギャップ半導体領域が直線形状であり、
    ＭＰＳ（Ｍｅｒｇｅｄ ＰｉＮ−ｄｉｏｄｅ Ｓｃｈｏｔｔｋｙ−ｄｉｏｄｅ）であることを特徴とする半導体整流装置。
  2. 前記第２のワイドバンドギャップ半導体領域が略一定の幅を有することを特徴とする請求項１記載の半導体整流装置。
  3. 前記第２のワイドバンドギャップ半導体領域の幅が３６μｍ以上であることを特徴とする請求項１または請求項２記載の半導体整流装置。
  4. 第１導電型のワイドバンドギャップ半導体基板と、
    前記ワイドバンドギャップ半導体基板の上面に形成され、不純物濃度が１Ｅ＋１４ａｔｏｍｓ／ｃｍ３以上５Ｅ＋１６ａｔｏｍｓ／ｃｍ３以下、厚さが２０μｍ以上の第１導電型のワイドバンドギャップ半導体層と、
    前記ワイドバンドギャップ半導体層表面に形成される第１導電型の第１のワイドバンドギャップ半導体領域と、
    前記第１のワイドバンドギャップ半導体領域に挟まれて形成される第２導電型の第２のワイドバンドギャップ半導体領域と、
    少なくとも一部が前記第２のワイドバンドギャップ半導体領域に接続され、前記第２のワイドバンドギャップ半導体領域より幅の狭い第２導電型の第３のワイドバンドギャップ半導体領域と、
    前記第１および第２のワイドバンドギャップ半導体領域上に形成される第１の電極と、
    前記ワイドバンドギャップ半導体基板の下面に形成される第２の電極と、
    を備え、
    前記第１の電極と前記第２の電極間に電圧が印加され、前記第２のワイドバンドギャップ半導体領域から前記ワイドバンドギャップ半導体層に小数キャリアが注入される直前の電位分布において、前記ワイドバンドギャップ半導体基板の下面から前記第２のワイドバンドギャップ半導体領域底面までの電圧降下をＶｄｒｉｆｔとし、前記第２のワイドバンドギャップ半導体層の端部から前記第２のワイドバンドギャップ半導体領域底面の幅方向の中心部までの電圧降下をＶｌａｔとした場合に、
    Ｖｌａｔ≧０．３×Ｖｄｒｉｆｔ
    の関係を充足し、
    前記第３のワイドギャップ半導体領域が直線形状であり、
    ＭＰＳ（Ｍｅｒｇｅｄ ＰｉＮ−ｄｉｏｄｅ Ｓｃｈｏｔｔｋｙ−ｄｉｏｄｅ）であることを特徴とする半導体整流装置。
  5. 前記第２のワイドバンドギャップ半導体領域が略一定の幅を有することを特徴とする請求項４記載の半導体整流装置。
  6. Ｖｌａｔ≧０．８９×Ｖｄｒｉｆｔ
    の関係を充足することを特徴とする請求項４または請求項５記載の半導体整流装置。
  7. 前記第１の電極と前記第１のワイドバンドギャップ半導体領域とはショットキー接続しており、
    前記第１の電極と前記第２のワイドバンドギャップ半導体領域とはオーミック接続していることを特徴とする請求項１ないし請求項６いずれか一項記載の半導体整流装置。
  8. 前記第１の電極と前記第１のワイドバンドギャップ半導体領域とはショットキー接続しており、
    前記第１の電極と前記第２のワイドバンドギャップ半導体領域とはオーミック接続しており、
    前記第１の電極と前記第３のワイドバンドギャップ半導体領域とはオーミック接続していることを特徴とする請求項１ないし請求項７いずれか一項記載の半導体整流装置。
  9. 前記ワイドバンドギャップ半導体が炭化珪素であることを特徴とする請求項１ないし請求項８いずれか一項記載の半導体整流装置。
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