JP6082229B2 - 窒化物半導体素子およびその製造方法 - Google Patents

窒化物半導体素子およびその製造方法 Download PDF

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Description

本発明は、窒化半導体素子およびその製造方法に関し、例えば、窒化物半導体基板にショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ：以下、ＳＢＤと略す）を設ける窒化物半導体素子およびその製造方法に適用して有効な技術に関するものである。
本技術分野の背景技術として、例えば特許文献１がある。この特許文献１には、「ＳＢＤは、ＧａＮ基板の上に形成されたｎ型のＧａＮ層と、その上に形成されたショットキー電極と、裏面電極とを備えている。ｎ型のＧａＮ層の上には、ショットキー電極を囲む正六角形リング状のガードリングが設けられている。ガードリングは、ｐ型のＧａＮからなる。ショットキー電極は、ガードリングの内側面および上面にオーミック接合している。ガードリングの側面はｍ面である。ガードリングの側面は、プラズマエッチングによってパターニングされた後、異方性ウエットエッチングされている。この構造により、リーク電流が低減され、ブレークダウン電圧が向上する。」と記載されている（要約参照）。
特開２０１０−４０６９８号公報
前記特許文献にはガードリングをパターニングした後に異方性ウエットエッチングを施すことが開示されている。
しかし、通常用いられているＧａＮ基板はｃ面（（001）面）基板であり、ＳＢＤのアノード電極が接触するｎ型のＧａＮ層の表面はガリウム（Ｇａ）面となるため、いかなる溶液を用いてウエットエッチングを施してもほとんどエッチングされない。
すなわち、ＳＢＤのアノード電極が接触するｎ型のＧａＮ層の表面（Ｇａ面）に対してプラズマエッチング処理後にウエットエッチングを施しても、プラズマエッチングにより最も大きなダメージを受けるｎ型のＧａＮ層の表面のダメージ層を完全に除去することは困難である。
このｎ型のＧａＮ層の表面に形成されたダメージ層は、通常、デバイスのリーク原因となるため、ｎ型のＧａＮ層の表面（ＳＢＤのアノード電極が接触する部分であり、かつ、ＳＢＤの活性領域（ドリフト領域））にダメージ層が形成された場合、ＳＢＤの逆方向のリーク電流が増大し、所期の逆方向耐圧特性を得ることが困難となる。
そこで、本発明は、高い逆方向耐圧を持つ窒化物半導体素子およびその製造方法を提供することにある。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
代表的な一実施の形態による窒化物半導体素子は、アノード電極と第１導電型の窒化物半導体層との間に、第１導電型とは反対の第２導電型の空乏化した状態の窒化物半導体層を設けたことを特徴とするものである。
また、代表的な一実施の形態による窒化物半導体素子の製造方法は、アノード電極と第１導電型の窒化物半導体層との間に、第１導電型とは反対の第２導電型の空乏化した状態の窒化物半導体層を形成する工程を有することを特徴とするものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
本発明によれば、高い逆方向耐圧を持つ窒化物半導体素子およびその製造方法を提供することができる。
上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
本発明の実施の形態１の窒化物半導体素子の全体平面図である。 図１のＩ−Ｉ線の断面図である。 図１の窒化物半導体素子の順方向電流電圧特性の評価結果を示すグラフ図である。 図１の窒化物半導体素子の逆方向電流電圧特性の評価結果を示すグラフ図である。 図１の窒化物半導体素子のショットキー接合部でのエネルギーバンド図である。 図１の窒化物半導体素子のｐ型の窒化物半導体層の第１の部分が厚すぎる場合を比較のために示したショットキー接合部でのエネルギーバンド図である。 ｐ型の窒化物半導体層の第１の部分の厚さを変えた３種類のダイオードの順方向電流電圧特性の評価結果のグラフ図である。 ｐ型の窒化物半導体層の第１の部分の不純物濃度を高くした場合の順方向電流電圧特性の評価結果のグラフ図である。 ｐ型の窒化物半導体中の不純物濃度（アクセプタ密度）と、アノード電極がショットキー接合することで生じるｐ型の窒化物半導体中の空乏層幅との関係について計算により求めた結果を示したグラフ図である。 図９のグラフ中に、図１の窒化物半導体素子を含む４種類の窒化物半導体素子の不純物濃度と第１の部分の厚さ（残し厚）との関係をプロットしたグラフ図である。 図１の窒化物半導体素子の製造工程中の窒化物半導体基板の要部断面図である。 図１１に続く窒化物半導体素子の製造工程中の窒化物半導体基板の要部断面図である。 図１２に続く窒化物半導体素子の製造工程中の窒化物半導体基板の要部断面図である。 図１３に続く窒化物半導体素子の製造工程中の窒化物半導体基板の要部断面図である。 本発明の実施の形態２の窒化物半導体素子の図１のＩ−Ｉ線に相当する箇所の断面図である。 本発明の実施の形態３の窒化物半導体素子の図１のＩ−Ｉ線に相当する箇所の断面図である。 図１６の窒化物半導体素子のｐ型の窒化物半導体層と孔との位置関係を説明するための窒化物半導体基板の断面図である。 図１６の窒化物半導体素子のｐ型の窒化物半導体層と孔との位置関係を説明するための窒化物半導体基板の断面図である。 図１６の窒化物半導体素子の逆方向電流電圧特性の評価結果のグラフ図である。 本発明の実施の形態４の窒化物半導体素子の図１のＩ−Ｉ線に相当する箇所の断面図である。 図２０の窒化物半導体素子の製造工程中の要部断面図である。 本発明者が検討した３種類のＳＢＤの順方向電流電圧特性の評価結果を示したグラフ図である。 本発明者が検討した３種類のＳＢＤの逆方向電流電圧特性の評価結果を示したグラフ図である。 ダメージ層が無い場合のショットキー接合部におけるエネルギーバンド図である。 ダメージ層が有る場合のショットキー接合部におけるエネルギーバンド図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
また、実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
さらに、実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
（実施の形態１）
耐圧特性に優れる縦型の窒化物半導体素子として、例えば高耐圧な縦型ダイオードを実現するためには、ｐ型ＧａＮにより形成されるガードリング部を設けることが好ましい。
このガードリング部を形成するためには、塩素系ガスを用いたプラズマエッチングを用いる必要があり、このプラズマエッチングによって、被エッチング面であり、かつアノード電極が形成される面であるｎ型ＧａＮ層の表面にはダメージ層が形成される。
特許文献１には、このダメージ層をウエットエッチングにより除去することが記載されている。しかし、本発明者の下記の検討結果によれば、上記ダメージ層は、通常、エピタキシャル層表面であるＧａ面に生じるため、ウエットエッチングのみでは除去できない。したがって、このダメージ層上にアノード電極を形成すると、ショットキー特性が劣化して、逆方向リーク電流が増大するため、高耐圧なダイオードを実現することが困難であることが判明した。
ここで、本発明者らが行った検討結果について説明する。本発明者らは、特許文献１に記載された、プラズマエッチングに因るダメージ層をウエットエッチングにより除去する効果を検証するべく、以下のようにＳＢＤを作製し評価した。
実験には、ｎ型ＧａＮ基板上に、低濃度ｎ型ＧａＮ層、ｐ型ＧａＮ層、高濃度のマグネシウム（Ｍｇ）をドープしたｐ型ＧａＮ層を下層から順にエピタキシャル成長したエピタキシャル基板を用いた。
最下層の低濃度ｎ型ＧａＮ層のドーパントは、例えばシリコン（Ｓｉ）、ドーピング濃度は、例えば１×１０１６ｃｍ−３、膜厚は、例えば１０μｍとした。
中間層のｐ型ＧａＮ層のドーパントは、例えばＭｇ、ドーピング濃度は、例えば１×１０１8ｃｍ−３、膜厚は、例えば５００ｎｍとした。
さらに、最上層の高濃度のＭｇをドープしたｐ型ＧａＮ層のドーパントは、例えばＭｇ、ドーピング濃度は、例えば１〜２×１０20ｃｍ−３、膜厚は、例えば２０ｎｍとした。
まず、エピタキシャル基板上のｐ型ＧａＮ層（すなわち、高濃度のＭｇをドープしたｐ型ＧａＮ層およびその下層のｐ型ＧａＮ層）を塩素を含むガスを用いたプラズマエッチング（ドライエッチング）によって全て除去（エッチング量は約５３０ｎｍ）する。これにより、ＳＢＤのアノード電極を接触させる低濃度ｎ型ＧａＮ層の表面に対してドライエッチングによるダメージ層を形成したと仮定する。
続いて、このダメージ層の除去を目的としたウエットエッチングとして、特許文献１に記載されている２５％ＴＭＡＨ水溶液（水酸化テトラメチルアンモニウム水溶液：８０℃に昇温）にエピタキシャル基板を６０分間浸漬させた。
その後、エピタキシャル基板の表面側に、例えば直径３００μｍφ程度の円形状のアノード電極を形成し、エピタキシャル基板のｎ型ＧａＮ基板の裏面側全面にカソード電極を形成することにより、縦型のＳＢＤが完成する（これを第１検討例（ダメージ除去処理：有）のＳＢＤとする）。
この第１検討例のＳＢＤのアノード電極は、例えば膜厚が２００ｎｍのパラジウム（Ｐｄ）により形成されており、低濃度ｎ型ＧａＮ層にショットキー接合した状態で形成されている。また、カソード電極は、例えばチタン（Ｔｉ）とアルミニウム（Ａｌ）とをｎ型ＧａＮ基板の裏面側から順に積層することで形成されており、ｎ型ＧａＮ基板の裏面にオーミック接合した状態で形成されている。
比較のため、例えば次の２つのＳＢＤを作製した。すなわち、一つは、上記ドライエッチング後にウエットエッチングを実施せずにダメージ層を残したままの状態の低濃度ｎ型ＧａＮ層の表面にアノード電極を形成し、ｎ型ＧａＮ基板の裏面にカソード電極を形成したＳＢＤを作製した（これを第２検討例（ダメージ除去処理：無）のＳＢＤとする）。
また、もう一つは、ｎ型ＧａＮ基板上に低濃度ｎ型ＧａＮ層（ドーピング、膜厚等の仕様は上記と同じ）をエピタキシャル成長し、その表面にアノード電極を形成し、ｎ型ＧａＮ基板の裏面にカソード電極を形成した標準的なＳＢＤを作製した（これを第３検討例（標準例）のＳＢＤとする）。
次に、図２２および図２３は、それぞれ上記３種類のＳＢＤの順方向電流電圧特性および逆方向電流電圧特性の評価結果をグラフにした図である。なお、以下、ダイオード特性を表すグラフにおいて、ＩＦは順方向電流、ＶＦは順方向電圧、ＩＲは逆方向リーク電流、ＶＲは逆方向電圧を示している。
特性線Ｌ１（黒三角で図示）は、上記第１検討例（ダメージ除去処理：有）のＳＢＤの順方向電流電圧特性（以下、単に順方向特性という）および逆方向電流電圧特性（以下、単に逆方向特性という）である。
また、特性線Ｌ２（白丸で図示）は、上記第２検討例（ダメージ除去処理：無）のＳＢＤの順方向特性および逆方向特性である。
さらに、特性線Ｌ３（黒丸で図示）は、上記第３検討例（標準例）のＳＢＤの順方向特性および逆方向特性である。
図２２に示すように、特性線Ｌ３で示す標準的なＳＢＤの順方向特性は、例えば、ｎ値が１.０２と理想に近い良好なショットキー接合が得られており、アノード電極によるショットキー障壁高さφｂ（以下、単にφｂという）は１.２ｅＶと高い値であった。また、図２３に示すように、特性線Ｌ３で示す標準的なＳＢＤは、逆方向特性においても、例えば−４０Ｖまでの評価で明確なリーク電流が確認されなかった。
これに対して、図２２に示すように、第２検討例（ダメージ除去処理：無）の特性線Ｌ２で示したＳＢＤの順方向特性は、例えば、ｎ値は１.０５と良好な接合状態であるものの、電圧印加後すぐに電流が増加する特性を示しており、この時のφｂは０.７ｅＶ以下であった。また、図２３に示すように、第２検討例（ダメージ除去処理：無）の特性線Ｌ２で示すＳＢＤは、逆方向特性においても、負電圧の上昇とともにリーク電流が増大していく傾向であった。
双方の順方向立ち上がり電圧（ビルトイン電圧：以下、ＶＦinという）は、特性線Ｌ３で示した標準的なＳＢＤで０.８Ｖであるのに対して、第２検討例（ダメージ除去処理：無）の特性線Ｌ２で示したＳＢＤは、約０.４Ｖであった。
以上の結果は、前記ドライエッチングによる低濃度ｎ型ＧａＮ層の表面のダメージ層の有無が、ダイオード特性に如何なる影響を及ぼすものかを如実に示した結果である。そして、この結果からアノード電極直下に存在する低濃度ｎ型ＧａＮ層の表面のダメージ層によって、ダイオード特性の劣化、特にφｂが低下して、逆方向リーク電流が著しく増大する傾向があることが分かる。
そこで、このドライエッチングによるダメージ層をウェットエッチングによって除去することで、その特性は、図２２および図２３に示した第３検討例（標準例）のＳＢＤの順方向特性および逆方向特性（特性線Ｌ３）に近づくものと期待した。
しかし、ウエットエッチングを実施した第１検討例のＳＢＤの順方向特性および逆方向特性（特性線Ｌ１）は、ドライエッチングダメージを残した状態の第２検討例のＳＢＤの順方向特性および逆方向特性（特性線Ｌ２）とほとんど変わらない特性であった。これは、低濃度ｎ型ＧａＮ層の表面（Ｇａ面）に形成されたダメージ層が、ウェットエッチングによって十分に除去されていないことを示唆している。
今回適用したウエットエッチングによる半導体のエッチング量に関して、前記ｐ型ＧａＮ層まで成長したエピタキシャル基板を用いて、膜厚５００ｎｍのＳｉＯ２膜をマスクに、ドライエッチングによってエピタキシャル基板を約６００ｎｍエッチングして段差を設けた。その後、ＳｉＯ２マスクを残したまま上記ＴＭＡＨ水溶液に６０分浸漬させて、その浸漬前後の段差を比較した。
その結果、ｎ型ＧａＮ基板の裏面（Ｎ面）側は不均一にエッチングされて鏡面が失われるほどに白濁したが、ＳｉＯ２膜の段差を含めたＧａＮ層の表面（Ｇａ面）側の段差には、浸漬前後で明確な変化は見られなかった。これは、上記ＴＭＡＨ水溶液では、エピタキシャル基板の表面（Ｇａ面）のＧａＮを深さ方向にエッチングできないことを意味している。
このことからドライエッチングした窒化物半導体の表面（Ｇａ面）にショットキー接合するアノード電極を備えた窒化物半導体素子を作製するに当たり、逆方向特性に優れた窒化物半導体素子を提供することが困難であることが判明した。
次に、本発明者らは、ドライエッチングによって窒化物半導体の表面に加わるダメージの影響を著しく軽減して、良好なダイオード特性が得られる素子の構造について鋭意検討した。
その結果、アノード電極が形成される領域に対して上記プラズマエッチングを行う際、適切な不純物濃度と、これに対する適切な膜厚範囲（後述の図９および図１０により説明）をもって、被エッチング面にｐ型ＧａＮ層を薄く残す構造（後述の第１の部分）とした。これにより、上記プラズマエッチングによるダメージ層の影響を著しく軽減できることを本発明者は見出した。
この構造を適用してダイオードを作製することにより、良好なショットキー特性（ＶＦinを低く保持）と、低い逆方向リーク電流特性とを得ることが可能となる。
また、上記構造にｐ型ＧａＮにより形成されるガードリング部（後述の第２の部分）を設けることにより、ダイオードの逆方向耐圧特性を向上させることが可能となる。
さらに、後述のフィールドプレート電極（後述の実施の形態３，４で説明）を設けることにより、低いＶＦinと、高耐圧で低リーク電流の逆方向特性を両立する窒化物半導体素子を実現することが可能となる。
以下、本実施の形態１の窒化物半導体素子の構造について説明する。
図１は本実施の形態１の窒化物半導体素子であるダイオードＤ１の全体平面図、図２は図１のＩ−Ｉ線の断面図である。
本実施の形態１の窒化物半導体素子であるダイオードＤ１は、例えば縦型のＳＢＤである。ダイオードＤ１を構成するｎ型の窒化物半導体基板（以下、単に基板という）１は、例えばｎ型のＧａＮにより形成されており、第１の面とその裏側の第２の面とを有している。
この基板１の第１の面上には、低不純物濃度のｎ−型の窒化物半導体層（第１導電型の窒化物半導体層：以下、単にｎ−型層という）２が第１の面に接した状態で設けられている。このｎ−型層２は、例えばｎ型のＧａＮにより形成されている。ｎ−型層２に含まれるドーパントは、例えばシリコン（Ｓｉ）であり、そのドーピング濃度は、例えば１×１０１６ｃｍ−３である。また、ｎ−型層２の厚さは、例えば１０μｍである。また、ｎ−型層２には素子活性領域であるドリフト領域２ａが形成される。
このｎ−型層２上には、ｐ型の窒化物半導体層（第２導電型の窒化物半導体層：以下、単にｐ型層という）３がｎ−型層２に接した状態で設けられている。このｐ型層３は、例えばｐ型のＧａＮにより形成されている。
また、ｐ型層３は、例えば、中央の平面円形状等の第１の部分３ＦＡと、第１の部分３ＦＡに接した状態で第１の部分３ＦＡを取り囲む平面リング状の第２の部分３ＳＡとを有している。なお、第１の部分３ＦＡの直径は、例えば３００μｍφであり、第２の部分３ＳＡの幅は、例えば５０μｍである。
ｐ型層３（第１の部分３ＦＡおよび第２の部分３ＳＡ）のドーパントは、例えばＭｇであり、そのドーピング濃度は、例えば１×１０１8ｃｍ−３である。なお、第２の部分３ＳＡの最表面には、前記検証で用いたエピタキシャル基板と同様に、高不純物濃度の窒化物半導体層が設けられているが、図では省略している。この高不純物濃度の窒化物半導体層のドーパントは、例えばＭｇであり、そのドーピング濃度は、例えば２×１０20ｃｍ−３であり、かつその厚さは、例えば２０ｎｍである。
ｐ型層３の第１の部分３ＦＡは、ｎ−型層２のドリフト領域２ａ上に位置している。第１の部分３ＦＡは、後述のようにｐ型層３の上面（第２の部分３ＳＡの上面）に酸化シリコン（ＳｉＯ２等）膜を形成した後、これをエッチングマスクとして塩素系ガスを用いたドライエッチングによってｐ型層３を加工して残した部分により形成されている。
第１の部分３ＦＡの厚さ（ｐ型層３を残した厚さ）は、後述のアノード電極４Ａを被着形成した状態で、厚さ方向に向かって全て空乏化する程度の厚さに設定されている。本実施の形態１で作製したダイオードＤ１では、ドライエッチング後の第１の部分３ＦＡの厚さは、例えば１０ｎｍ〜１５ｎｍの範囲に制御した。
一方、ｐ型層３の第２の部分３ＳＡは、いわゆるガードリング部と呼ばれており、後述のアノード電極４Ａの外周下側のｎ−型層２での電界集中を緩和する。第２の部分３ＳＡの厚さは、その内側の第１の部分３ＦＡよりも厚く形成されており、例えば、ｐ型層３のエピタキシャル成長時の膜厚の５２０ｎｍである。
このようなｐ型層３上には、上記アノード電極４Ａがｐ型層３のみに接した状態で設けられている。アノード電極４Ａは、第１の部分３ＦＡの上面に対してはショットキー接合した状態で設けられている。また、アノード電極４Ａは、第２の部分３ＳＡの上面一部および内側面に接触した状態で設けられ、第２の部分３ＳＡの少なくとも上面（上記した高不純物濃度の窒化物半導体層の上面）に対してはオーミック接合した状態で設けられている。
このようなアノード電極４Ａは、例えばパラジウム（Ｐｄ）のような金属により形成されている。ただし、アノード電極４Ａが接するのがｐ型層３なので、ｎ型層だとオーミック接続になってしまう電極材料でもショットキー接合にすることができる。このため、アノード電極４Ａの材料の選択の幅を広くすることができる。したがって、アノード電極４Ａの材料はＰｄに限定されるものではなく、例えばモリブデン（Ｍｏ）を用いても良い。
なお、基板１の第２の面には、カソード電極５Ｋが第２の面にオーミック接合した状態で設けられている。カソード電極５Ｋは、例えばチタン（Ｔｉ）とアルミニウム（Ａｌ）とが第２の面側から順に積み重ねられて形成されている。
次に、図３および図４は、それぞれ本実施の形態１のダイオードＤ１の順方向特性および逆方向特性の評価結果（特性線Ｌ４（白四角で図示））をグラフにした図である。
図３に示す順方向特性（特性線Ｌ４）によれば、φｂは１.０ｅＶであり、図２２の特性線Ｌ３（標準例）のＳＢＤに比べてやや低い値であったものの、図２２の特性線Ｌ１，Ｌ２で示したＳＢＤ（ダメージ除去処理：有および無）よりも高い値であった。また、本実施の形態１のダイオードＤ１においては、ｎ値も１.０７と良好な接合が得られていることが分かった。
また、本実施の形態１のダイオードＤ１においては、上記φｂ値を反映してＶＦinは、例えば約０.７Ｖと、上記した特性線Ｌ３（標準例）よりも０.１Ｖ程度低い値であったが、図４に示す逆方向特性（特性線Ｌ４）によれば、ブレークダウン電圧が、例えば８５０Ｖと高い耐圧特性を示した。
以上のことから本実施の形態１の構造を適用することにより、ドライエッチングによるｎ−型層２（ＧａＮ）の表面のダメージ層の影響を軽減して、高いブレークダウン電圧と、低いＶＦinとを有するダイオードＤ１を実現できる。
次に、本実施の形態１のダイオードＤ１の構造に至るまでの経緯を以下に説明する。
まず、ダイオードに要求される特性として、逆方向特性は低リークかつ高耐圧であることが望まれる一方で、順方向特性は損失を低減するためにＶＦinを出来る限り低くすることが望まれる。
ここで、ＳＢＤとｐｎ接合型ダイオードとを比較した場合、ｐｎ接合型の方が、低リーク電流で高耐圧という逆方向特性に優れる性能が得られるものの、半導体のバンドギャップを反映してＶＦinはショットキー接合型よりも高くなる傾向にあることが知られている。
このため、ＳＢＤのようにＶＦinが低く、かつ、ｐｎ接合型ダイオードのように高耐圧・低リーク特性を有するダイオードを実現するために、ＳＢＤとｐｎ接合型ダイオードとを複合したＪＢＳ（Ｊｕｎｃｔｉｏｎ Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ）等が実用化されている。
しかし、ＪＢＳ等は複雑で高い精度を要するので、如何にして簡単な構造で、ＶＦinが低く、かつ、高耐圧・低リーク特性を有するダイオードを得るかが重要な課題となっている。
そこで、まず、窒化物半導体基板に形成されるＳＢＤについて、アノード電極と低濃度ｎ型ＧａＮ層（ｎ−型層２に相当）との接触面におけるドライエッチングのダメージによる逆方向耐圧の低下について検討した。
そして、図２２に示した特性線Ｌ２（第２検討例、ダメージ層の除去処理：無）と特性線Ｌ３（標準例）とのダイオード特性の差異から、ドライエッチングによって低濃度ｎ型ＧａＮ層に生じたダメージ層は、電気的には初期の低濃度ｎ型ＧａＮ層よりも高いキャリア密度、もしくは高いドナー密度を有するｎ型層になっていると推定した。ダメージ層のドナー密度としては、特性線Ｌ２で求めたφｂ値から、初期値よりも約一桁高いおよそ１×１０１７ｃｍ−３程度である推測した。
ここで、この推測に基づいたダメージ層の有無におけるショットキー接合部のエネルギーバンドのモデル図を示す。図２４はダメージ層が無い場合のショットキー接合部におけるエネルギーバンド図であり、図２５はダメージ層が有る場合のショットキー接合部におけるエネルギーバンド図である。符号のＡＰはアノード電極、ＮＳは低濃度ｎ型ＧａＮ層、ＤＬは空乏層、ＥＦｅはフェルミ準位を示している。
低濃度ｎ型ＧａＮ層ＮＳにダメージ層がある場合（図２５）は、ダメージ層により低濃度ｎ型ＧａＮ層ＮＳの表面が疑似的に高濃度にｎ型化する。そして、ダメージ層がある場合（図２５）は、ダメージ層が無い場合（図２４）に比べてφｂが低下する。また、ダメージ層がある場合（図２５）は、ダメージ層が無い場合（図２４）に比べて空乏層ＤＬの幅が狭くなりトンネル現象が生じ易い状態になる。これらにより、ダイオードの逆方向耐圧が低下すると推測される。
そこで、ｎ型化したダメージ層の導電型を打ち消すためには、ｎ型とは反対の導電型であるｐ型層、それも上記ドナー密度と同等か、もしくはそれ以上のアクセプタ密度を有するｐ型層を設ければ、同層表面にドライエッチングによるダメージ層が生じた場合でも、ｐ型層中のアクセプタによって補償されて問題が生じないと考えた。
これを検証するために作製した本実施の形態１のダイオードＤ１では、被ドライエッチング面にｐ型層３の第１の部分３ＦＡを薄く残し、かつその薄い第１の部分３ＦＡを取り囲むように厚膜の第２の部分３ＳＡを設けた。さらにアノード電極４Ａが第２の部分３ＳＡの上面に対してオーミック接合するように構成した。これらにより、上記推測を裏付けるとともに、第２の部分３ＳＡによる電界集中緩和の効果も加わって、高い逆方向耐圧特性を得ることが可能となった。
したがって、本実施の形態１の構造を適用することでショットキー電極の形成面（第１の部分３ＦＡの表面）にドライエッチングによるダメージ層が形成されても、逆方向耐圧特性に優れたダイオードＤ１を実現できる。これは、ｐ型層３で構成される第１の部分３ＦＡは、その最表面にドライエッチングに因る損傷によりドナーが増加したとしても著しくｎ型化することがないからである。すなわち、第１の部分３ＦＡは、ｐ型に設定されていることによりＧａＮ自体が著しく高抵抗化するため基本的にｎ型化し難くなっているからである。このため、ｐ型層３をドライエッチングすることにより第１の部分３ＦＡを形成しても、高い逆方向耐圧特性を得ることができるのである。
また、ドライエッチングによるダメージ層の影響を著しく軽減するため、アノード電極４Ａ下のｐ型層３の第１の部分３ＦＡのアクセプタ密度としては、少なくともダメージ層のドナー密度の推測値と同等の１×１０１７ｃｍ−３以上の密度が必要である。
したがって、ｐ型層３の第１の部分３ＦＡのＭｇのドーピング濃度としては、少なくとも１×１０１７ｃｍ−３の濃度が必要であり、より高濃度であることが好ましい。
本実施の形態１では、ｐ型層３の第１の部分３ＦＡの不純物濃度を、例えば１×１０１８ｃｍ−３とし、ｐ型層３の第１の部分３ＦＡの厚さを、例えば１０ｎｍ〜１５ｎｍの範囲とすることにより逆方向耐圧を向上させることができることが発明者の検討により判明した。
次に、窒化物半導体基板に形成されるＳＢＤのＶＦinについて検討した。
上記したようにＳＢＤのＶＦinは、一般的にｐｎ接合ダイオードよりも低いことが知られている。しかし、ダイオードのｐ型層３の第１の部分３ＦＡが厚すぎると、アノード電極４Ａと第１の部分３ＦＡとのショットキー接合よりも、ｐ型の第１の部分３ＦＡとｎ−型層２とのｐｎ接合によってダイオードのＶＦinが高くなることが推測された。
ここで、この推測に基づいたショットキー接合部のエネルギーバンドのモデル図を示す。図５は本実施の形態１のダイオードＤ１のショットキー接合部でのエネルギーバンド図であり、図６はｐ型層３の第１の部分３ＦＡが厚すぎる場合を比較のために示したショットキー接合部でのエネルギーバンド図である。図５および図６において符号ＥＲはエッチング除去領域、ＰＮＪはｐｎ接合界面を示している。なお、アノード電極４Ａと半導体との接合位置はアノード電極４Ａを構成する金属の種類（すなわち、仕事関数）によって決まる。
本実施の形態１のダイオードＤ１においては、図５に示すように、ｐ型層３の第１の部分３ＦＡ（図５の斜線部）が、ｐ型層３をエッチングして薄くした状態で、第１の部分３ＦＡの最表面（アノード電極４Ａとの接触面）からｐｎ接合界面ＰＮＪに至るまで空乏化している。
一方、図６に示すように、ｐ型層３の第１の部分３ＦＡが厚すぎると、第１の部分３ＦＡの最表面（アノード電極４Ａとの接触面）からｐｎ接合界面ＰＮＪに至るまでの間に空乏化していないｐ型層３ｐ（図６の斜線部）が残されてしまうため、ｐｎ接合ダイオードに変化してしまう。このため、ＳＢＤのＶＦinが、ｐｎ接合を反映した電圧（例えば３Ｖ以上）にまで高くなってしまう。
したがって、ダイオードＤ１のＶＦinを下げるためには、第１の部分３ＦＡにｐ型層３ｐが残されないように（すなわち、第１の部分３ＦＡが完全に空乏化されるように）、ｐ型層３の第１の部分３ＦＡの厚さおよび不純物濃度を適切な範囲に制御することが重要である。なお、第１の部分３ＦＡの不純物濃度に関しては、上述した範囲が好ましい。
次に、第１の部分３ＦＡの最適な厚さの範囲を求めるため、上記エピタキシャル基板を用い、ｐ型層３のドライエッチングによる残し厚さを変えて種々の厚さの第１の部分３ＦＡのダイオードを作製し、その各々のＶＦinを評価した結果を以下に説明する。
図７は、ｐ型層３の第１の部分３ＦＡの厚さを変えた３種類のダイオードの順方向特性（リニアプロット）の評価結果をグラフにした図である。
特性線Ｌ５は、第１の部分３ＦＡの厚さ（ｐ型層３を残した厚さ）を、例えば３５ｎｍ〜４０ｎｍに制御して作製したダイオードの特性である。また、特性線Ｌ６は、第１の部分３ＦＡの厚さ（ｐ型層３を残した厚さ）を、例えば１００ｎｍ〜１１０ｎｍに制御して作製したダイオードの特性である。
上記の推測の通り、第１の部分３ＦＡが厚いほどダイオードのＶＦinは増大する傾向を示している。すなわち、特性線Ｌ４で示した本実施の形態１のダイオードＤ１のＶＦinは約０.６Ｖ、特性線Ｌ５で示したダイオードのＶＦinは約１.３Ｖ、特性線Ｌ６で示したダイオードのＶＦinはｐｎ接合ダイオードとほぼ同じ約３.１Ｖを示した。
次に、図８は、上記したエピタキシャル基板においてｐ型層３の不純物濃度を高くした場合の順方向特性の評価結果をグラフにした図である。
特性線Ｌ７は、ｐ型層３のドーピング濃度を１×１０１8ｃｍ−３よりも高い５×１０１8ｃｍ−３に高濃度化し、かつ、第１の部分３ＦＡの厚さ（残し厚）を特性線Ｌ５で示したダイオードと同じ３５ｎｍ〜４０ｎｍに制御して作製したダイオードの特性である。
特性線Ｌ７で示したダイオードのＶＦinは、図７の特性線Ｌ６で示したダイオードと同様にｐｎ接合ダイオードとほぼ同じ値であった。
次に、図９は、ｐ型の窒化物半導体中の不純物濃度（アクセプタ密度）と、アノード電極４Ａがショットキー接合することで生じるｐ型の窒化物半導体中の空乏層幅との関係について計算により求めた結果をグラフにした図である。なお、以下、不純物濃度と空乏層幅との関係を示す図において符号ＤＬＷは空乏層幅、ＩＣは不純物濃度を示している。
空乏層幅ＤＬＷは、窒化物半導体に接触するアノード電極４Ａの構成金属の仕事関数によっても変化することから、ショットキー電極として適用しうる範囲の金属材料を当てはめると、おおよそ同図中の斜線部ＳＬで示した範囲になることが計算により求められた。
同図においては、窒化物半導体中の不純物濃度が二桁変化すると、空乏層幅が約一桁変化する傾向があることを示している。
また、同図においては、不純物濃度に対して第１の部分３ＦＡの厚さ（残し厚）が斜線部ＳＬよりも上の領域Ａの厚さに属する場合は、第１の部分３ＦＡ中に空乏化しないｐ型ＧａＮ領域（図６のｐ型層３ｐ）が生じることを示している。
これに対して、第１の部分３ＦＡの厚さが斜線部ＳＬおよび斜線部ＳＬよりも下の領域Ｂの厚さに属する場合は、第１の部分３ＦＡは全て空乏化することを示している。なかでも第１の部分３ＦＡの厚さが領域Ｂの範囲内の場合には、ショットキー接合部から拡がる空乏層が、第１の部分３ＦＡより下のｎ−型層２にまで拡がる計算になる。
なお、ｐ型の第１の部分３ＦＡとｎ−型層２とのｐｎ接合部においても空乏層は生じ、第１の部分３ＦＡ中に拡がる空乏層幅ＤＬＷは、第１の部分３ＦＡの不純物濃度によって変化する。
次に、図１０は、図９のグラフ中に、本実施の形態１のダイオードＤ１を含む上記４種類のダイオードの不純物濃度と第１の部分３ＦＡの厚さ（残し厚）との関係をプロットした図である。
符号ＭＰ４（白四角で図示）は、本実施の形態１の特性線Ｌ４のダイオードＤ１の算出値、符号ＭＰ５（黒四角で図示）は特性線Ｌ５のダイオードの算出値、符号ＭＰ６（白ひし形で図示）は特性線Ｌ６のダイオードの算出値、符号ＭＰ７（黒ひし型で図示）は特性線Ｌ７のダイオードの算出値を示している。
まず、ＶＦinが３Ｖ以上であった特性線Ｌ６，Ｌ７のダイオード（算出値ＭＰ６，ＭＰ７）の場合、第１の部分３ＦＡの厚さ（残し厚）が何れも斜線部ＳＬよりも上の領域Ａの範囲内にある。このため、特性線Ｌ６，Ｌ７のダイオードの第１の部分３ＦＡには空乏化しないｐ型ＧａＮ領域（図６のｐ型層３ｐ）が存在すると推定される。
次に、ＶＦinが約１.３Ｖであった特性線Ｌ５のダイオードの場合（算出値ＭＰ５）、第１の部分３ＦＡの厚さ（残し厚）が斜線部ＳＬと領域Ａとのほぼ境界に位置している。この特性線Ｌ５のダイオードのＶＦinは、ｐｎ接合の影響に支配されたＶＦinより明らかに低くなっている。このため、この特性線Ｌ５のダイオードの第１の部分３ＦＡの厚さ（残し厚：例えば３５ｎｍ〜４０ｎｍ）は、本実施の形態１の所期の目的である低いＶＦinを実現するという意味においては最適値の範囲内であると言える。すなわち、この特性線Ｌ５のダイオードの第１の部分３ＦＡはショットキー接合部およびｐｎ接合部から拡がる空乏層によって概ね空乏化した状態であると推定される。
この特性線Ｌ５のダイオードのＶＦinは、標準的なＳＢＤのＶＦin（特性線Ｌ３で示したダイオードのＶＦinは０.８Ｖ）に比べて高くなった。その原因は、第１の部分３ＦＡの残し厚が領域Ａとの境界に位置することから考えて、ｐｎ接合部からのバンドベンディングの影響を少なからず受けている、簡潔にいえば、残し厚が最適範囲のなかで比較的厚い膜であったため、ＶＦinが僅かに高くなったと推定される。
次に、ＶＦinが通常のＳＢＤと比べて低い約０.７Ｖであった特性線Ｌ４のダイオードＤ１（算出値ＭＰ４）の場合、第１の部分３ＦＡの厚さ（残し厚）が斜線部ＳＬよりも下の領域Ｂ内に位置している。
これは、通常のＳＢＤと同様に、ショットキー接合部からの空乏層がｎ−型層２にまで到達している計算になり、第１の部分３ＦＡの厚さとしてはやや薄すぎた可能性は否めない。また、ドライエッチングによるダメージ層の深さが不明である。このため、逆方向耐圧特性に影響が現れると思われたが、実際は、図４に示した通り、ブレークダウン直前のリーク電流は１×１０−６Ａ台であり、逆方向ブレークダウン電圧は８５０Ｖと十分に高い耐圧特性を示した。
さらにＶＦinが高い上記特性線Ｌ５，Ｌ６，Ｌ７で示したダイオードの逆方向特性は、何れもブレークダウン直前のリーク電流が１×１０−６Ａ以下と低く、ブレークダウン電圧は上記とほぼ同等の８００Ｖ〜８６０Ｖの範囲であった。
これは、アノード電極４Ａが接触する窒化物半導体の表面がｐ型である限り、言い方を換えれば、予め定められた或る規定量以上にｐ型を形成する不純物がドーピングされた窒化物半導体である限り、ドライエッチングによるダメージ層の影響を著しく軽減できることを示唆している。
以上のことから、本実施の形態１のダイオードＤ１においてｐ型層３の第１の部分３ＦＡの厚さと、図９および図１０に示す不純物濃度および空乏層幅の関係との間には整合性が見られるものと判断できる。
したがって、本実施の形態１のダイオードＤ１において低いＶＦinを得るためには、アノード電極４Ａ下のｐ型層３の第１の部分３ＦＡの厚さを、図９および図１０に示す斜線部ＳＬおよび斜線部ＳＬより下の領域Ｂの範囲とすることが好ましい。また、ｐ型層３の第１の部分３ＦＡの不純物濃度は、例えば、１×１０1６ｃｍ-3〜１×１０19ｃｍ-3程度、さらには、１×１０1７ｃｍ-3〜５×１０1８ｃｍ-3程度が好ましい。
以上の範囲に制御することにより、たとえ第１の部分３ＦＡの厚さが図９および図１０に示す斜線部ＳＬと領域Ａとの境界に位置する膜厚になったとしても、上記の結果によれば、ＶＦinは、高くても１.３Ｖより低い値に設定することができると推定される。
上記第１の部分３ＦＡの厚さ制御および不純物濃度の制御とともに、さらに第１の部分３ＦＡを取り囲むように第１の部分３ＦＡよりも厚い第２の部分３ＳＡを設けた本実施の形態１のダイオードＤ１によれば、高いブレークダウン電圧が得られる。
また、本実施の形態１のダイオードＤ１は、上記ＪＢＳ等に比べてシンプルな構造でありながら、逆方向特性は十分に良好な特性が得られる。
次に、本実施の形態１のダイオードＤ１の製造方法の一例について図１１〜図１４を参照しながら以下に説明する。図１１〜図１４は、本実施の形態１のダイオードＤ１の製造工程中の基板１の要部断面図である。
まず、図１１に示すように、周知のＭＯＶＰＥ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）法を用いて、基板１の第１の面上にｎ−型層２およびｐ型層３を順にエピタキシャル成長する。
基板１は、例えばｎ型のＧａＮにより形成されている。また、ｎ−型層２のＳｉドーピング濃度は、例えば１×１０１６ｃｍ−３で、厚さは、例えば１０μｍである。また、ｐ型層３は、Ｍｇドーピング濃度が、例えば１×１０１8ｃｍ−３で、厚さが、例えば５００ｎｍであるｐ型層上に、Ｍｇドーピング濃度が、例えば２×１０20ｃｍ−３で、厚さが、例えば２０ｎｍのｐ型層がｎ−型層２に近い側から順に積層されている。
続いて、図１２に示すように、ｐ型層３上にメサエッチングマスクパターン１０を形成する。メサエッチングマスクパターン１０は、例えば酸化シリコン（ＳｉＯ２等）により形成されており、ｐ型層３を残したい領域を覆うように形成されている。
その後、メサエッチングマスクパターン１０をエッチングマスクとして、例えば塩素ガスを主体としたプラズマエッチング（ドライエッチング）により、メサエッチングマスクパターン１０から露出するｐ型層３をエッチング除去する。これにより、メサ構造のｐ型層３のパターンを形成する。
次いで、メサエッチングマスクパターン１０を除去した後、図１３に示すように、基板１およびｐ型層３上にガードリング形成用のマスクパターン１１を形成する。このマスクパターン１１は、例えば酸化シリコン（ＳｉＯ２等）により形成されており、第１の部分３ＦＡの形成領域が露出され、それ以外が覆われるように形成されている。
続いて、このマスクパターン１１をエッチングマスクとして、塩素系ガスを用いたプラズマエッチング（ドライエッチング）により、マスクパターン１１から露出するｐ型層３部分を予め決められた深さ（底部にｐ型層３の一部が残される深さ）までエッチング除去する。
これにより、ｐ型層３は、相対的に薄い第１の部分３ＦＡと、その外周の相対的に厚い第２の部分３ＳＡとを有する断面凹状に形成される。第１の部分３ＦＡの厚さ（残し厚）は、例えば１０〜１５ｎｍである。
その後、全ての半導体エッチングが完了した基板１を含むエピタキシャル基板に対して熱処理を行い、ｐ型層３のキャリアの活性化を図る。この時の熱処理温度は、例えば６００℃〜９００℃の範囲であることが好ましい。
さらに、その後、図１４に示すように、ｐ型層３上にアノード電極（ショットキー電極）４Ａを形成し、基板１の第２の面にカソード電極（オーミック電極）５Ｋを形成することにより、本実施の形態１のダイオードＤ１が完成する。
アノード電極４Ａは、例えばＰｄにより形成されている。また、カソード電極５Ｋは、例えばＴｉとＡｌとが第２の面に近い側から順に積層されることで形成されている。
この図１４の段階のダイオードＤ１の平面図は、図１に示したようになっている。アノード電極４Ａは、例えば平面円形状に形成されており、ｐ型層３の第２の部分３ＳＡの外周よりも内側に形成されている。
以上の本実施の形態１では、ｐ型層３のキャリア活性化のための熱処理を、全ての半導体エッチングが完了した後に行った例について述べたが、これに限定されるものではなく、ｐ型層３を形成した後、アノード電極４Ａまたはカソード電極５Ｋが形成される前までの間であれば、どの段階で熱処理を行ってもかまわない。
（実施の形態２）
図１５は、本実施の形態２の窒化物半導体素子であるダイオードＤ２の図１のＩ−Ｉ線に相当する箇所の断面図である。
本実施の形態２のダイオードＤ２は、前記実施の形態１のダイオードＤ１と同様の縦型のＳＢＤである。このダイオードＤ２において、前記実施の形態１との構造上の違いは、ｐ型層３の相対的に薄い第１の部分３ＦＢが再成長技術により形成されている点である。したがって、アノード電極４Ａは、その再成長技術により形成された第１の部分３ＦＢに対してショットキー接合されている。
このダイオードＤ２の第１の部分３ＦＢは、例えばＭｇが含まれるｐ型のＧａＮにより形成されている。この第１の部分３ＦＢのＭｇのドーピング濃度は、例えば１×１０１９ｃｍ−３であり、厚さは、例えば１０ｎｍ（平坦面上における厚さ）である。この第１の部分３ＦＢは、下地のｎ−型層２に対してホモ接合される材料、すなわち、その結晶が下地のｎ−型層２の結晶と同じ材質のものが好ましい。なお、ｐ型層３の第２の部分３ＳＡは前記実施の形態１で説明したのと同じなので説明を省略する。
次に、本実施の形態２のダイオードＤ２の製造方法の一例を説明する。
まず、図１１および図１２で説明したのと同じ製造工程を経た後、図１３で説明した塩素系ガスを主体としたプラズマドライエッチング処理において、マスクパターン１１から露出するｐ型層３部分を全てエッチング除去し、下層のｎ−型層２の表面を露出させる。
続いて、マスクパターン１１を残したまま、第２の部分３ＳＡに囲まれたｎ−型層２の表面および第２の部分３ＳＡの内側面に、例えばＭｇが含まれたｐ型のＧａＮにより形成される第１の部分３ＦＢをホモエピタキシャル成長により選択的に再成長させる。第１の部分３ＦＢのＭｇのドーピング濃度は、例えば１×１０１９ｃｍ−３であり、厚さは、例えば１０ｎｍ（平坦面上における厚さ）である。
これ以降は前記実施の形態１のダイオードＤ１の製造方法と同じなので説明を省略する。
本実施の形態２のダイオードＤ２において、再成長により形成された第１の部分３ＦＢの厚さは、図９および図１０に示したグラフから決定した厚さであり、本実施の形態２の目的を達成する上で最適値の範囲内である。
本実施の形態２で作製したダイオードＤ２のＶＦinは、例えば０.９Ｖであり標準的なＳＢＤ特性に比べて、０.１Ｖ高い値程度であった。
また、ダイオードＤ２の第１の部分３ＦＢの直径を、例えば３００μｍφとした場合、ダイオードＤ２の逆方向ブレークダウン電圧は最大で９１０Ｖであり、ブレークダウン直前の逆方向リーク電流も１×１０−６Ａ以下と低く良好であった。
このことから、ドライエッチングによってｎ−型層２の表面に生じたダメージ層上に、再成長技術を用いて第１の部分３ＦＢ（ｐ型層３）を薄く設けることでも、ＶＦinが低く、逆方向耐圧の高いダイオードＤ２を得ることができた。
（実施の形態３）
図１６は、本実施の形態３の窒化物半導体素子であるダイオードＤ３の図１のＩ−Ｉ線に相当する箇所の断面図である。
本実施の形態３のダイオードＤ３は、前記実施の形態１のダイオードＤ１と同様の縦型のＳＢＤである。このダイオードＤ３において、前記実施の形態１との構造上の違いは、以下の点である。
本実施の形態３のダイオードＤ３においては、ｎ−型層２のＳｉドーピング濃度が、例えば８×１０１５ｃｍ−３であり、厚さが、例えば２０μｍである。
また、ダイオードＤ３のｐ型層３の第２の部分３ＳＢは、Ｍｇのドーピング濃度が、ｎ−型層２から離れるほど高くなるように、例えば３段階（低濃度ｐ型層３ａ、中濃度ｐ型層３ｂおよび高濃度ｐ型層３ｃ）に変えてある。
ｐ型層３の最下層の低濃度ｐ型層３ａのＭｇドーピング濃度は、例えば５×１０１７ｃｍ−３であり、厚さは、例えば１００ｎｍである。ｐ型層３の中間層の中濃度ｐ型層３ｂのＭｇドーピング濃度は、例えば５×１０１８ｃｍ−３であり、厚さは、例えば４００ｎｍである。ｐ型層３の最上層の高濃度ｐ型層３ｃのＭｇドーピング濃度は、例えば２×１０２０ｃｍ−３であり、厚さは、例えば２０ｎｍである。
ダイオードＤ３においてｐ型層３の相対的に薄い第１の部分３ＦＣは、低濃度ｐ型層３ａにより形成されており、その厚さ（残し厚）は、例えば４５ｎｍ以下に形成されている。
また、ダイオードＤ３においてｐ型層３の相対的に厚い第２の部分３ＳＢは、低濃度ｐ型層３ａ、中濃度ｐ型層３ｂおよび高濃度ｐ型層３ｃがｎ−型層２の近い側から順に堆積されることで形成されている。なお、図１６では、第１部分３ＦＣの低濃度ｐ型層３ａの厚さが、第２部分３ＳＢの低濃度ｐ型層３ａよりも薄く形成されている場合が例示されている。
ｐ型層３の不純物濃度を上記のような構成にしたのは、以下の理由からである。
ダイオードＤ３のｐ型層３のＭｇドーピング濃度に関して、図９および図１０に示したように、Ｍｇドーピング濃度が低いほど、ショットキー接合部からの空乏層幅が大きくなる。このため、ｐ型層３のＭｇドーピング濃度を下げることで、第１の部分３ＦＣ（すなわち、低濃度ｐ型層３ａ）を空乏化する上で許容される第１の部分３ＦＣの厚さを厚くすることができる。すなわち、プラズマエッチングにより最終的に残す第１の部分３ＦＣの厚さを厚くすることができるので、その分、プラズマエッチングによるエッチング量の制御の尤度が増す。したがって、ダイオードＤ３の製造が容易になり、ダイオードＤ３の歩留りを向上させることができる。
しかし、ｐ型層３の全体のＭｇ濃度を下げすぎてしまうと、逆方向電圧印加時の第２の部分３ＳＢにおける厚さ方向への空乏層の拡がりが大きくなり、耐圧特性に影響を及ぼすことが懸念された。このため、ｐ型層３において第１の部分３ＦＣ（低濃度ｐ型層３ａ）以外の領域のＭｇ濃度は高い方が好ましく、本実施の形態３では上記の通りとした。
また、本実施の形態３のダイオードＤ３においては、ｎ−型層２上に保護膜（絶縁膜）１５が堆積されており、その保護膜１５上に、フィールドプレート電極（第３の電極）１６が形成されている。
保護膜１５は、アノード電極４Ａの外周よりも外側のｐ型層３の第２の部分３ＳＢの上面を覆うとともに、第２の部分３ＳＢの外周の側面（メサ側面）および第２の部分３ＳＢの外周よりも外側のｎ−型層２の上面を覆うように堆積されている。
また、保護膜１５は、例えば、酸化シリコン（ＳｉＯ２等）のような単層の絶縁膜により形成されており、その厚さは、例えば１.０μｍである。保護膜１５の厚さは、下記のフィールドプレート電極１６としての効果を得るためには少なくとも、例えば３００ｎｍ以上とされている。しかし、保護膜１５が厚すぎるとアノード電極４Ａ外周下でのｎ−型層２での電界集中を緩和できない。これらのことから、保護膜１５の厚さは、３００ｎｍ〜１μｍの範囲とすることが好ましい。
ただし、保護膜１５は、酸化シリコンに限定されるものではなく、例えば窒化シリコン（ＳｉＮ）膜、酸窒化シリコン（ＳｉＯＮ）膜、酸化アルミニウム（Ａｌ２Ｏ３）等、通常の半導体素子に用いられる一般的な誘電体絶縁膜材料であれば、いかなる材料でも良い。また、保護膜１５は、上記絶縁材料の単層の絶縁膜により形成しても良いが、単層の絶縁膜を積み重ねた多層の絶縁膜により形成しても良い。
フィールドプレート電極１６は、例えばＡｌにより形成されており、保護膜１５に穿孔された孔１７を通じてアノード電極４Ａと電気的に接続されている。
また、フィールドプレート電極１６は、その外周が、アノード電極４Ａの外周、好ましくはｐ型層３の第２の部分３ＳＢの外周よりも外側に張り出すように形成されている。このようなフィールドプレート電極１６を設けたことによりダイオードＤ３において高い逆方向耐圧特性が得られた。
次に、図１７および図１８は、ｐ型層３と孔１７との位置関係を説明するための基板１の断面図である。なお、図１７および図１８の破線はｐ型層３の第２の部分３ＳＢの外周の位置を示している。
図１７および図１８に示すように、孔１７は、ｐ型層３の第２の部分３ＳＢの外周よりも内側に配置されていれば良い。図１７では、孔１７の外周がアノード電極４Ａの外周よりも外側に配置されている場合が示されている。この場合、フィールドプレート電極１６とｐ型層３の第２の部分３ＳＢとが直接接する場合もあるが問題ない。また、図１８では、孔１７の外周がアノード電極４Ａの外周よりも内側に配置されている場合が示されている。
本実施の形態３のダイオードＤ３の製造においては、前記実施の形態１で説明したのと同様に基板１上にｎ−型層２を形成した後、そのｎ−型層２上に、低濃度ｐ型層３ａ、中濃度ｐ型層３ｂおよび高濃度ｐ型層３ｃをｎ−型層２に近い側から順にエピタキシャル法等により形成する。続いて、その積層構造のｐ型層３に対して、図１２により説明したのと同様に、塩素系のプラズマドライエッチングによりメサ構造のｐ型層３のパターンを形成する。その後、図１３を用いて説明したのと同様に、塩素系のプラズマドライエッチングによりｐ型層３の一部（エッチング残り部）で第１の部分３ＦＣを形成する。これ以外は前記実施の形態１と同じなので説明を省略する。
このような本実施の形態３のダイオードＤ３においては、ＶＦinは、例えば１.０〜１.１Ｖの範囲であった。
また、図１９は、本実施の形態３のダイオードＤ３の逆方向電流電圧特性の評価結果をグラフに示した図である。ダイオードＤ３の第１の部分３ＦＣの直径を、例えば３００μｍφとした場合、図１９に示すように、ダイオードＤ３の逆方向ブレークダウン電圧は１.４７ｋＶと極めて高く、ブレークダウン直前の逆方向リーク電流も２×１０−８Ａと低く良好な特性であった。
また、本実施の形態３のダイオードＤ３においては、上記のようにｐ型層３の第２の部分３ＳＢにより構成されるガードリング部に加えて、フィールドプレート電極１６を設けることにより、ブレークダウン電圧も著しく高い耐圧特性が得られた。
（実施の形態４）
図２０は、本実施の形態４の窒化物半導体素子であるダイオードＤ４の図１のＩ−Ｉ線に相当する箇所の断面図である。
本実施の形態４のダイオードＤ４は、前記実施の形態１のダイオードＤ１と同様の縦型のＳＢＤである。このダイオードＤ４において、前記実施の形態１，３との構造上の違いは、以下の点である。
本実施の形態４のダイオードＤ４においては、ｐ型層３が、第１の部分３ＦＣと、その外周に接した状態で設けられた第２の部分３ＳＢと、さらに第２の部分３ＳＢを取り囲むように設けられた第３の部分３Ｔとを有している。
ｐ型層３の第３の部分３Ｔは、第２の部分３ＳＢの外周から基板１の外周にいたるｎ−型層２上に形成されている。この第３の部分３Ｔは、低濃度ｐ型層３ａにより形成されている。
ただし、第１の部分３ＦＣ、第２の部分３ＳＢおよび第３の部分３Ｔの低濃度ｐ型層３ａのＭｇドーピング濃度は、前記実施の形態３のｐ型層３ａの不純物濃度よりも低く、例えば１×１０１７ｃｍ−３である。
また、第１の部分３ＦＣおよび第３の部分３Ｔにおける低濃度ｐ型層３ａの厚さ（残し厚）は、例えば６０ｎｍ〜７０ｎｍの範囲に制御した。また、第２の部分３ＳＢにおける低濃度ｐ型層３ａの厚さは、前記実施の形態３と同様に、例えば１００ｎｍである。
また、保護膜１５は、例えば厚さが１．５μｍのＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜により形成されている。
次に、図２１は、本実施の形態４のダイオードＤ４の製造工程中の要部断面図である。
本実施の形態４においては、図２１に示すように、マスクパターン１１をエッチングマスクとして、塩素系ガスを用いたプラズマエッチングにより第１の部分３ＦＣを形成する際に、同時に、第２の部分３ＳＢの外側のメサ構造も形成している。このため、第２の部分３ＳＢの外周よりも外側に第１の部分３ＦＣと同じ厚さの第３の部分３Ｔ（すなわち、低濃度ｐ型層３ａ）が形成されている。
このような本実施の形態４のダイオードＤ４においては、ＶＦinは、例えば０.９〜０.９５Ｖの範囲であり、ｎ値は、１.０７〜１.０８、φｂは、１.２３〜１.２６ｅＶの範囲であった。
また、ダイオードＤ４の第１の部分３ＦＣの直径を、例えば３００μｍφとした場合、ダイオードＤ４の逆方向ブレークダウン電圧は１.４ｋＶ以上の高い値を示し、ブレークダウン直前の逆方向リーク電流も１×１０−８Ａ以下と、前記実施の形態３のダイオードＤ３よりもさらに低く良好な特性であった。
これは、ｐ型層３の第２の部分３ＳＢの外周よりも外側のｎ−型層２の表面に、空乏化した低濃度ｐ型層３ａを残しても、ダイオードＤ４の特性には影響を及ぼさないことを示している。しかも、第２の部分３ＳＢの外周よりも外側のｎ−型層２の表面に低濃度ｐ型層３ａを残さずにｎ−型層２を露出させた場合よりも、逆方向リーク電流は低い値であった。これにより、ダイオードＤ４では、電流損失を低減できる。
逆方向リーク電流が低くなるのは、以下の理由が考えられる。ｐ型層３の第２の部分３ＳＢの外周よりも外側のｎ−型層２上に低濃度ｐ型層３ａを残さない場合、ｐ型層３に対するプラズマエッチングにより第２の部分３ＳＢの外周よりも外側のｎ−型層２の表面にダメージ層が生じる。このため、ダメージ層を持つｎ−型層２と保護膜１５との接触界面に電流のリークパスが形成される。これに対して、第２の部分３ＳＢの外周よりも外側のｎ−型層２上に低濃度ｐ型層３ａを残す場合、ｎ−型層２の表面にダメージ層が形成されず、上記した電流のリークパスが形成されないからである。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、上記した実施の形態は本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加、削除、置換をすることが可能である。
前記実施の形態１〜４においては、アノード電極とショットキー接合を形成するｐ型層３の第１の部分の平面形状が円形である場合について説明したが、これに限定されるものではなく、角部に丸みを持たせた四角形および六角形等、素子を作製する上で効率的、かつ常識的な範囲に属する形状であれば如何なる形状にしても良い。
また、ｐ型層３の第１の部分を複数個に分割して形成しても良い。この場合、複数個の第１の部分のうち、正常に動作するもの同士を電気的に接続してダイオードを構成することが好ましい。
また、ｐ型層３のガードリングである第２の部分は第１の部分を取り囲むように形成されていれば良く、第１の部分の平面形状や個数に応じて変形しても良い。
１ ｎ型の窒化物半導体基板
２ ｎ−型の窒化物半導体層
２ａ ドリフト領域
３ ｐ型の窒化物半導体層
３ＦＡ，３ＦＢ，３ＦＣ 第１の部分
３ＳＡ，３ＳＢ 第２の部分
３Ｔ 第３の部分
３ａ 低濃度ｐ型の窒化物半導体層
３ｂ 中濃度ｐ型の窒化物半導体層
３ｃ 高濃度ｐ型の窒化物半導体層
４Ａ アノード電極
５Ｋ カソード電極
１５ 保護膜
１６ フィールドプレート電極
Ｄ１ ダイオード
Ｄ２ ダイオード
Ｄ３ ダイオード
Ｄ４ ダイオード
ＤＬ 空乏層

Claims (14)

  1. 第１の面およびその裏側の第２の面を有する第１導電型の窒化物半導体基板と、
    前記第１導電型の窒化物半導体基板の第１の面側に設けられた第１導電型の窒化物半導体層と、
    前記第１導電型の窒化物半導体層上に設けられ、第１の部分と、前記第１の部分を取り囲むように設けられた第２の部分とを有し、前記第１導電型とは反対の導電型に設定された第２導電型の窒化物半導体層と、
    前記第１の部分に対してショットキー接合し、かつ、前記第２の部分に対してオーミック接合する部分を有する第１の電極と、
    前記第１導電型の窒化物半導体基板の第２の面側に設けられた第２の電極とを備え、
    前記第１の部分の膜厚は空乏化されるように前記第２の部分の膜厚よりも薄く形成されており、
    前記第１の電極は、前記第２導電型の窒化物半導体層の上面に形成された凹部の底面において、前記第１の部分に接合されていることを特徴とする窒化物半導体素子。
  2. 請求項１記載の窒化物半導体素子において、
    前記第１導電型の窒化物半導体基板の第１の面側に、前記第２導電型の窒化物半導体層および前記第１の電極を覆うように設けられた絶縁膜と、
    前記第２の部分の外周よりも内側において前記第１の電極が露出されるように前記絶縁膜に形成された孔を通じて前記第１の電極に電気的に接続された第３の電極とを備え、
    前記第３の電極は、その外周が前記第１の電極の外周よりも外側に張り出すように形成されていることを特徴とする窒化物半導体素子。
  3. 請求項２記載の窒化物半導体素子において、
    前記絶縁膜は、単層の絶縁膜または単層の絶縁膜を積み重ねた多層の絶縁膜により形成されており、前記絶縁膜の厚さは、３００ｎｍ以上であることを特徴とする窒化物半導体素子。
  4. 請求項１記載の窒化物半導体素子において、
    前記第２の部分の不純物濃度が、前記第１導電型の窒化物半導体基板の第１の面から離れる方向に向かって高くなるように設定されていることを特徴とする窒化物半導体素子。
  5. 請求項１記載の窒化物半導体素子において、
    前記第２導電型の窒化物半導体層は、さらに、前記第２の部分の外周を取り囲むように設けられ、前記第２の部分の膜厚よりも薄い膜厚の第３の部分を有することを特徴とする窒化物半導体素子。
  6. 請求項１記載の窒化物半導体素子において、
    前記第１の部分は全て空乏化していることを特徴とする窒化物半導体素子。
  7. 請求項１記載の窒化物半導体素子において、
    前記第１導電型がｎ型であり、
    前記第２導電型がｐ型であり、
    前記第１の部分の不純物濃度が、１×１０１６ｃｍ−３〜１×１０１９ｃｍ−３であることを特徴とする窒化物半導体素子。
  8. 請求項１記載の窒化物半導体素子において、
    前記窒化物半導体素子はダイオードであり、
    前記第１の電極はアノード電極であり、
    前記第２の電極はカソード電極であり、
    前記第２の部分はガードリング部であることを特徴とする窒化物半導体素子。
  9. 請求項１記載の窒化物半導体素子において、
    前記第１導電型の窒化物半導体基板はｎ型の窒化ガリウム基板であることを特徴とする窒化物半導体素子。
  10. 第１の面およびその裏側の第２の面を有する第１導電型の窒化物半導体基板を用意する工程と、
    前記窒化物半導体基板の第１の面側に第１導電型の窒化物半導体層を形成する工程と、
    前記第１導電型の窒化物半導体層上に設けられ、第１の部分と、前記第１の部分を取り囲むように設けられた第２の部分とを有しており、前記第１導電型とは反対の導電型に設定された第２導電型の窒化物半導体層を形成する工程と、
    前記第１の部分に対してショットキー接合し、かつ、前記第２の部分に対してオーミック接合する部分を有する第１の電極を形成する工程と、
    前記第１導電型の窒化物半導体基板の第２の面側に第２の電極を形成する工程とを有し、
    前記第１の部分の膜厚は空乏化されるように前記第２の部分の膜厚よりも薄く形成され、
    前記第２導電型の窒化物半導体層の形成工程は、
    前記第１導電型の窒化物半導体層上に第２導電型の窒化物半導体を堆積する工程と、
    前記第２導電型の窒化物半導体に対してエッチング処理を施した際に、前記第２導電型の窒化物半導体の一部を残すことにより前記第１の部分を形成する工程と、
    を有することを特徴とする窒化物半導体素子の製造方法。
  11. 第１の面およびその裏側の第２の面を有する第１導電型の窒化物半導体基板を用意する工程と、
    前記窒化物半導体基板の第１の面側に第１導電型の窒化物半導体層を形成する工程と、
    前記第１導電型の窒化物半導体層上に設けられ、第１の部分と、前記第１の部分を取り囲むように設けられた第２の部分とを有しており、前記第１導電型とは反対の導電型に設定された第２導電型の窒化物半導体層を形成する工程と、
    前記第１の部分に対してショットキー接合し、かつ、前記第２の部分に対してオーミック接合する部分を有する第１の電極を形成する工程と、
    前記第１導電型の窒化物半導体基板の第２の面側に第２の電極を形成する工程とを有し、
    前記第１の部分の膜厚は空乏化されるように前記第２の部分の膜厚よりも薄く形成され、
    前記第２導電型の窒化物半導体層の形成工程は、
    前記第１導電型の窒化物半導体層上に第２導電型の窒化物半導体を堆積する工程と、
    前記第２導電型の窒化物半導体において前記第１の部分の形成領域の部分を全てエッチング除去することにより、前記第２導電型の窒化物半導体により形成される前記第２の部分を形成する工程と、
    前記第２の部分に囲まれた領域に第２導電型の窒化物半導体を再成長することにより前記第１の部分を形成する工程と、
    を有することを特徴とする窒化物半導体素子の製造方法。
  12. 第１の面およびその裏側の第２の面を有する第１導電型の窒化物半導体基板を用意する工程と、
    前記窒化物半導体基板の第１の面側に第１導電型の窒化物半導体層を形成する工程と、
    前記第１導電型の窒化物半導体層上に設けられ、第１の部分と、前記第１の部分を取り囲むように設けられた第２の部分とを有しており、前記第１導電型とは反対の導電型に設定された第２導電型の窒化物半導体層を形成する工程と、
    前記第１の部分に対してショットキー接合し、かつ、前記第２の部分に対してオーミック接合する部分を有する第１の電極を形成する工程と、
    前記第１導電型の窒化物半導体基板の第２の面側に第２の電極を形成する工程とを有し、
    前記第１の部分の膜厚は空乏化されるように前記第２の部分の膜厚よりも薄く形成され、
    前記第２導電型の窒化物半導体層を形成した後、前記第１の電極または前記第２の電極が形成される前までに、前記窒化物半導体基板に対して６００℃〜９００℃の熱処理を施す工程を有することを特徴とする窒化物半導体素子の製造方法。
  13. 第１の面およびその裏側の第２の面を有する第１導電型の窒化物半導体基板を用意する工程と、
    前記窒化物半導体基板の第１の面側に第１導電型の窒化物半導体層を形成する工程と、
    前記第１導電型の窒化物半導体層上に設けられ、第１の部分と、前記第１の部分を取り囲むように設けられた第２の部分とを有しており、前記第１導電型とは反対の導電型に設定された第２導電型の窒化物半導体層を形成する工程と、
    前記第１の部分に対してショットキー接合し、かつ、前記第２の部分に対してオーミック接合する部分を有する第１の電極を形成する工程と、
    前記第１導電型の窒化物半導体基板の第２の面側に第２の電極を形成する工程とを有し、
    前記第１の部分の膜厚は空乏化されるように前記第２の部分の膜厚よりも薄く形成され、
    前記窒化物半導体基板の第１の面側に前記第２導電型の窒化物半導体層および前記第１の電極を覆うように絶縁膜を堆積する工程と、
    前記絶縁膜において前記第２の部分の外周よりも内側に前記第１の電極が露出される孔を形成する工程と、
    前記絶縁膜上に、前記孔を通じて前記第１の電極に電気的に接続され、外周が前記第１の電極の外周よりも外側に張り出すように形成された第３の電極を形成する工程とを有することを特徴とする窒化物半導体素子の製造方法。
  14. 第１の面およびその裏側の第２の面を有する第１導電型の窒化物半導体基板を用意する工程と、
    前記窒化物半導体基板の第１の面側に第１導電型の窒化物半導体層を形成する工程と、
    前記第１導電型の窒化物半導体層上に設けられ、第１の部分と、前記第１の部分を取り囲むように設けられた第２の部分とを有しており、前記第１導電型とは反対の導電型に設定された第２導電型の窒化物半導体層を形成する工程と、
    前記第１の部分に対してショットキー接合し、かつ、前記第２の部分に対してオーミック接合する部分を有する第１の電極を形成する工程と、
    前記第１導電型の窒化物半導体基板の第２の面側に第２の電極を形成する工程とを有し、
    前記第１の部分の膜厚は空乏化されるように前記第２の部分の膜厚よりも薄く形成され、
    前記第２の窒化物半導体層の第２の部分の不純物濃度が、前記窒化物半導体基板の前記第１の面から離れる方向に向かって高くなるようにすることを特徴とする窒化物半導体素子の製造方法。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9331197B2 (en) 2013-08-08 2016-05-03 Cree, Inc. Vertical power transistor device
US10868169B2 (en) * 2013-09-20 2020-12-15 Cree, Inc. Monolithically integrated vertical power transistor and bypass diode
US10600903B2 (en) 2013-09-20 2020-03-24 Cree, Inc. Semiconductor device including a power transistor device and bypass diode
US20150084063A1 (en) * 2013-09-20 2015-03-26 Cree, Inc. Semiconductor device with a current spreading layer
JP6363403B2 (ja) 2014-06-10 2018-07-25 住友化学株式会社 半導体積層構造およびその製造方法
JP2016031961A (ja) * 2014-07-28 2016-03-07 国立大学法人 名古屋工業大学 大電流・高耐圧窒化物半導体縦型ショットキーバリアダイオード
JP2016139698A (ja) * 2015-01-27 2016-08-04 フェニテックセミコンダクター株式会社 炭化珪素半導体装置の製造方法及び炭化珪素半導体装置
JP6685278B2 (ja) * 2015-03-11 2020-04-22 パナソニック株式会社 窒化物半導体装置
US10714571B2 (en) * 2016-07-20 2020-07-14 Mitsubishi Electric Corporation Silicon carbide semiconductor device having halogen field limiting ring regions and method of manufacturing same
JP6996082B2 (ja) * 2016-12-22 2022-01-17 富士電機株式会社 半導体装置および半導体装置の製造方法
US10756189B2 (en) * 2017-02-10 2020-08-25 Mitsubishi Electric Corporation Semiconductor device
CN108461549A (zh) * 2018-02-12 2018-08-28 泰科天润半导体科技（北京）有限公司 一种碳化硅二极管器件及其制备方法
JP6927116B2 (ja) * 2018-03-28 2021-08-25 豊田合成株式会社 半導体装置
JP2020013821A (ja) * 2018-07-13 2020-01-23 トヨタ自動車株式会社 ダイオード構造を有する半導体装置
KR102600058B1 (ko) * 2018-12-05 2023-11-07 현대자동차 주식회사 반도체 소자 및 그 제조 방법
WO2020218294A1 (ja) * 2019-04-25 2020-10-29 京セラ株式会社 半導体装置及び半導体装置の製造方法
CN114730739B (zh) * 2019-12-05 2023-06-06 苏州晶湛半导体有限公司 半导体结构及其制作方法
CN112699629A (zh) * 2020-12-29 2021-04-23 中国科学院上海微系统与信息技术研究所 变容二极管漏电电流的建模方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4982260A (en) * 1989-10-02 1991-01-01 General Electric Company Power rectifier with trenches
JP2590284B2 (ja) * 1990-02-28 1997-03-12 株式会社日立製作所 半導体装置及びその製造方法
JP5560519B2 (ja) * 2006-04-11 2014-07-30 日産自動車株式会社 半導体装置及びその製造方法
JP2009130266A (ja) * 2007-11-27 2009-06-11 Toshiba Corp 半導体基板および半導体装置、半導体装置の製造方法
JP5056658B2 (ja) 2008-08-04 2012-10-24 住友電気工業株式会社 ガードリング構造，その形成方法および半導体デバイス
JP5175872B2 (ja) * 2010-01-21 2013-04-03 株式会社東芝 半導体整流装置

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