JP6256008B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置及び半導体装置の製造方法に関するものである。

整流動作をするための半導体装置としてダイオードがある。ダイオードは、一方から他方に向かう順方向に電流を流し、他方から一方に向かう逆方向の電流は遮断するものである。このようなダイオードにおいては、順方向に流れる電流の損失を低くするため、オン電圧の低いものが求められている。

このようなオン電圧の低いダイオードとしては、ショットキーバリアダイオード（ＳＢＤ：Schottky diode）があり、様々な用途で用いられている。しかしながら、ショットキーバリアダイオードにおいて、オン電圧を下げると逆方向におけるリーク電流が増大し、耐圧が低下してしまう傾向にあり、また、ショットキーバリアダイオードにおける耐圧を高くするとオン電圧が高くなる傾向がある。即ち、ショットキーバリアダイオードでは、オン電圧を低くすることと、逆方向におけるリーク電流の低減すること及び耐圧を向上させることは、トレードオフの関係にある。このため、縦型の構造のダイオードであって、低いオン電圧と高い逆方向耐圧とを得ることのできる構造のダイオードの開示がなされている。（例えば、特許文献１）。

特開２００４−２９７００６号公報

しかしながら、特許文献１に開示されている構造のダイオードにおいては、ショットキーバリアが形成されているため、電界が集中しやすく、この電界の集中により破壊等される場合がある。また、この構造のダイオードにおいては、リーク電流を低くすることにも限界があり、耐圧も十分には高くはない。

よって、電界集中が緩和され破壊等されにくい構造のものであって、より一層リーク電流が低く、耐圧の高いダイオードが求められている。

本実施の形態の一観点によれば、導電性を有する基板の上に形成された第１の導電型の第１の半導体層と、前記第１の半導体層の上に形成された第１の導電型の第２の半導体層と、前記第２の半導体層の両側において、前記第１の半導体層が露出するように形成されている複数の溝部と、前記溝部において露出している前記第１の半導体層の上に形成された第２の導電型の第３の半導体層と、前記第３の半導体層及び前記第２の半導体層の上に形成された一方の電極と、前記基板の裏面に形成された他方の電極と、を有し、前記第１の半導体層を形成している材料のバンドギャップは、前記第２の半導体層を形成している材料のバンドギャップよりも広く、前記第３の半導体層を形成している材料のバンドギャップは、前記第１の半導体層を形成している材料のバンドギャップよりも広いことを特徴とする。

開示の半導体装置によれば、ダイオードにおいて、電界集中が緩和されるため破壊等が抑制され、リーク電流を低くすることができ、耐圧を向上させることができる。

縦型のダイオードの構造図 第１の実施の形態における半導体装置の構造図 第１の実施の形態における半導体装置の製造方法の工程図（１） 第１の実施の形態における半導体装置の製造方法の工程図（２） 第２の実施の形態における半導体装置の構造図 第２の実施の形態における半導体装置の製造方法の工程図（１） 第２の実施の形態における半導体装置の製造方法の工程図（２） 第２の実施の形態における半導体装置の製造方法の工程図（３） 第３の実施の形態における半導体装置の構造図 第３の実施の形態における半導体装置の製造方法の工程図（１） 第３の実施の形態における半導体装置の製造方法の工程図（２）

実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。

〔第１の実施の形態〕
最初に縦型の構造のダイオードについて、図１に基づき説明する。この構造のダイオードは、導電性を有するｎ^＋型ＳｉＣ基板９１０の表面の上に、ｎ型ＳｉＣ層９２１、ｎ型Ｓｉ層９２２が積層して形成されており、ｎ型Ｓｉ層９２２及びｎ型ＳｉＣ層９２１の一部を除去することにより、複数の溝部９２３が形成されている。この溝部９２３は、ｎ型Ｓｉ層９２２の両側に形成されており、これにより、ｎ型Ｓｉ層９２２は凸状に形成され、ｎ型Ｓｉ層９２２の両側に形成されている溝部９２３においては、底面において、ｎ型ＳｉＣ層９２１が露出している。

露出しているｎ型Ｓｉ層９２２の表面及び側面、ｎ型ＳｉＣ層９２１の表面等の上には、一方の電極となるアノード電極９３０が形成されており、ｎ^＋型ＳｉＣ基板９１０の裏面には、他方の電極となるカソード電極９３１が形成されている。尚、一方の電極となるアノード電極９３０のうち、ｎ型Ｓｉ層９２２と接して形成されている部分が第１の電極９３０ａとなり、ｎ型ＳｉＣ層９２１と接して形成されている部分が第２の電極９３０ｂとなる。

この構造のダイオードにおいては、ｎ型Ｓｉ層９２２と第１の電極９３０ａとの間に形成されるショットキーバリアの高さは、ｎ型ＳｉＣ層９２１と第２の電極９３０ｂとの間に形成されるショットキーバリアの高さよりも低い。

このため、順方向に電圧が印加されるオン動作時においては、ショットキーバリアの高さの低い、ｎ型Ｓｉ層９２２と第１の電極９３０ａとの間において電流が流れるため、比較的低い電圧でオン動作を実現することができる。また、逆方向に電圧が印加されるオフ動作時においては、ｎ型ＳｉＣ層９２１と第２の電極９３０ｂとの間に形成されるショットキーバリアに逆バイアスが印加され、第２の電極９３０ｂに挟まれたｎ型ＳｉＣ層９２１に空乏層が十分に広がり、電流経路を遮断する。従って、通常のショットキーバリアダイオードと比較して、ｎ型ＳｉＣ層９２１と第２の電極９３０ｂとの間に形成されるショットキーバリアが低くても、良好な遮断特性を得ることができ、低いオン電圧と高い耐圧とを両立することができる。

しかしながら、この構造のダイオードでは、逆方向に電圧を印加した場合、ｎ型ＳｉＣ層９２１と第２の電極９３０ｂとの間のショットキー接続されている部分に電界が集中し、ダイオードが破壊されてしまう場合がある。また、逆方向に電圧を印加した場合、ショットキーバリアに逆バイアスが印加されるが、ショットキーバリアでは、僅かながらリーク電流が流れるため、耐圧も十分ではない。

従って、順方向においてはオン電圧が低く、逆方向においてはリーク電流が低く、耐圧の高いダイオードが求められている。

（半導体装置）
次に、第１の実施の形態における半導体装置について、図２に基づき説明する。本実施の形態における半導体装置は縦型のダイオードであり、導電性を有するｎ^＋型ＧａＮ基板１０の表面の上に、第１の半導体層となるｎ型ＧａＮ層２１、第２の半導体層となるｎ型Ｓｉ層２２が積層して形成されている。ｎ型Ｓｉ層２２及びｎ型ＧａＮ層２１の一部は除去されており、複数の溝部２３が形成されている。この溝部２３は、ｎ型Ｓｉ層２２の両側に形成されており、これにより、ｎ型Ｓｉ層２２は凸状に形成され、ｎ型Ｓｉ層２２の両側に形成されている溝部２３においては、底面において、ｎ型ＧａＮ層２１が露出している。

本実施の形態においては、ｎ型Ｓｉ層２２の側面及びｎ型ＧａＮ層２１の表面には、第３の半導体層となるｐ型となるＮｉＯ層３０が形成されており、ＮｉＯ層３０及びｎ型Ｓｉ層２２の上には、一方の電極となるアノード電極４０が形成されている。また、ｎ^＋型ＧａＮ基板１０の裏面には、他方の電極となるカソード電極４１が形成されている。本実施の形態においては、ｎ型を第１の導電型とｐ型を第２の導電型と記載する場合がある。

尚、アノード電極４０のうち、ｎ型Ｓｉ層２２と接して形成されている第１の領域４０ａにおいては、オーミックコンタクトしているか、或は、ショットキーバリアの高さが極めて低くなるように形成されている。また、ｎ型ＧａＮ層２１とＮｉＯ層３０との間ではｐｎ接合が形成されており、アノード電極４０のうち、ｐｎ接合が形成されている領域、即ち、ｎ型ＧａＮ層２１の上にＮｉＯ層３０を介して形成されている領域が第２の領域４０ｂとなる。

本実施の形態における半導体装置においては、順バイアスを印加した場合には、アノード電極４０における第１の領域４０ａよりｎ型Ｓｉ層２２に向かって電流が流れる。この際、アノード電極４０における第１の領域４０ａとｎ型Ｓｉ層２２とは、オーミックコンタクトしているか、或は、ショットキーバリアの高さが極めて低いため、オン電圧は極めて低く、電力の損失が少ない。

また、逆バイアスを印加した場合には、アノード電極４０における第２の領域４０ｂの間に挟まれたｎ型ＧａＮ層２１に空乏層が十分に広がるため、電流経路を遮断することができる。即ち、逆バイアスを印加した場合には、ｎ型Ｓｉ層２２の両側の溝部２３に形成されているアノード電極４０の第２の領域４０ｂの双方より、ｎ型Ｓｉ層２２の直下のｎ型ＧａＮ層２１において空乏層が広がり、電流経路を遮断することができる。この際、アノード電極４０における第２の領域４０ｂとなる部分においては、ＮｉＯ層３０とｎ型ＧａＮ層２１との間でｐｎ接合が形成されているため、アノード電極４０とｎ型ＧａＮ層２１との間においては、電流は殆ど流れることがない。また、ＮｉＯ層３０を形成しているＮｉＯのバンドギャップは、ｎ型ＧａＮ層２１等を形成しているＧａＮのバンドギャップよりも広いため、十分に高い耐圧を有している。

従って、本実施の形態における半導体装置であるダイオードは、図１に示す構造のダイオードと比べて、リーク電流を低くすることができ、耐圧を向上させることができ、更には、電界集中を緩和し、破壊等を抑制することができる。

本実施の形態においては、第１の半導体層となるｎ型ＧａＮ層２１は、第２の半導体層となるｎ型Ｓｉ層２２よりもバンドギャップの広い材料により形成されている。また、第３の半導体層となるＮｉＯ層３０は、第１の半導体層となるｎ型ＧａＮ層２１よりもバンドギャップが広い材料により形成されている。尚、第１の半導体層は、ｎ型ＧａＮ以外にもｎ型Ａｌ_ａＩｎ_ｂＧａ_{１−ａ−ｂ}Ｎ（０≦ａ＜１、０≦ｂ＜１、０≦ａ＋ｂ＜１）等の窒化物半導体により形成してもよい。更には、第１の半導体層はｎ型ＳｉＣ等により形成してもよい。第２の半導体層はｎ型Ｇｅ等により形成してもよい。第３の半導体層は、ＮｉＯ以外にもｐ型ＡｌＮ等のｐ型Ａｌ_ｃＩｎ_ｄＧａ_{１−ｃ−ｄ}Ｎ（０≦ｃ＜１、０≦ｄ＜１、０≦ｃ＋ｄ＜１）により形成してもよく、具体的には、ＡｌＮ或はＧａＮを含む材料により形成してもよい。この場合、第３の半導体層には、ｐ型となる不純物元素として、ＭｇまたはＣ等を所定の濃度でドープしてもよい。

（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図３及び図４に基づき説明する。

最初に、図３（ａ）に示すように、ｎ^＋型ＧａＮ基板１０の表面の上に、第１の半導体層となるｎ型ＧａＮ層２１、第２の半導体層となるｎ型Ｓｉ層２２を順に形成する。ｎ^＋型ＧａＮ基板１０には、ｎ型となる不純物元素として、Ｓｉ（シリコン）が５×１０^１８ｃｍ⁻³の濃度でドープされている。ｎ型ＧａＮ層２１は、ｎ^＋型ＧａＮ基板１０の上に、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属気相成長法）等によるエピタキシャル成長により形成する。この際形成されるｎ型ＧａＮ層２１の厚さは、約１０μｍであり、ｎ型となる不純物元素として、Ｓｉが１×１０^１６ｃｍ⁻³の濃度でドープされている。ｎ型Ｓｉ層２２は、ｎ型ＧａＮ層２１の上に、モノシランを用いたＣＶＤ（chemical vapor deposition）等による成膜により形成する。この際形成されるｎ型Ｓｉ層２２の厚さは、約２μｍであり、ｎ型となる不純物元素として、Ｐ（リン）やＡｓ（ヒ素）等が１×１０^１６ｃｍ⁻³の濃度でドープされている。尚、上述した不純物元素の濃度や厚さは、一例であり、ダイオードに要求される耐圧やオン電圧等に応じて変更してもよい。

次に、図３（ｂ）に示すように、ｎ^＋型ＧａＮ基板１０の裏面に他方の電極となるカソード電極４１を形成する。具体的には、スパッタリング又は真空蒸着等により、膜厚が１０ｎｍのＴｉ膜と膜厚が３００ｎｍのＡｌ膜を順に積層して成膜することにより形成する。この後、約７００℃の温度で、ＲＴＡ（Rapid Thermal Aneal）を行なうことにより、カソード電極４１におけるオーミックコンタクトを確立する。

次に、図３（ｃ）に示すように、ｎ型Ｓｉ層２２及びｎ型ＧａＮ層２１の一部を除去することにより、複数の溝部２３を形成する。これにより、ｎ型Ｓｉ層２２の両側に、溝部２３を形成することができ、溝部２３においては、ｎ型ＧａＮ層２１が露出している。具体的には、ｎ型Ｓｉ層２２の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、溝部２３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、ＲＩＥ（Reactive Ion Etching）等のドライエッチングにより、ｎ型Ｓｉ層２２及びｎ型ＧａＮ層２１の一部を除去することにより、溝部２３を形成する。これにより、エッチングされることなく残存しているｎ型Ｓｉ層２２の両側に、溝部２３が形成される。溝部２３を形成する際のドライエッチングにおいては、例えば、塩素系ガスを用いることにより、ｎ型Ｓｉ層２２及びｎ型ＧａＮ層２１の一部を一度に除去してもよい。また、フッ素系ガスを用いてｎ型Ｓｉ層２２を除去した後、塩素系ガスを用いてｎ型ＧａＮ層２１の一部を除去してもよい。尚、本実施の形態においては、溝部２３は、ｎ型ＧａＮ層２１の一部まで除去することにより形成されているため、溝部２３の底面は、ｎ型Ｓｉ層２２とｎ型ＧａＮ層２１との界面よりも深い位置となっている。この後、不図示のレジストパターンは有機溶剤等により除去する。

次に、図４（ａ）に示すように、溝部２３が形成されているｎ型Ｓｉ層２２及びｎ型ＧａＮ層２１が露出している面に、第３の半導体層となるＮｉＯ層３０を形成する。ＮｉＯ層３０は、例えば、リアクティブスパッタによる成膜により形成されており、形成されるＮｉＯ層３０の厚さ２００ｎｍである。

次に、図４（ｂ）に示すように、ｎ型Ｓｉ層２２の表面に形成されているＮｉＯ層３０の一部を除去することにより、開口部３０ａを形成する。具体的には、ＮｉＯ層３０の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部３０ａが形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、Ａｒ等を用いたイオンミリングにより、レジストパターンの形成されていない領域のＮｉＯ層３０を除去し、ｎ型Ｓｉ層２２の表面を露出させることにより、ＮｉＯ層３０に開口部３０ａを形成する。この後、不図示のレジストパターンは有機溶剤等により除去する。

次に、図４（ｃ）に示すように、ＮｉＯ層３０及び露出しているｎ型Ｓｉ層２２の上に、一方の電極となるアノード電極４０を形成する。具体的には、ＮｉＯ層３０及び露出しているｎ型Ｓｉ層２２の上に、スパッタリング又は真空蒸着等により、厚さが１００ｎｍのＮｉ膜を成膜することにより、アノード電極４０を形成する。尚、Ｎｉ膜を成膜した後、約４００℃の温度で熱処理を行なうことにより、ｎ型Ｓｉ層２２を形成しているＳｉとアノード電極４０を形成しているＮｉとにより、シリサイドが形成されるため、オーミックコンタクトさせることができる。本実施の形態においては、アノード電極４０のうち、このようにｎ型Ｓｉ層２２と接触しオーミックコンタクトしている領域が第１の領域４０ａとなり、ｎ型ＧａＮ層２１の上のＮｉＯ層３０を介した領域が第２の領域４０ｂとなる。

この後、ｎ^＋型ＧａＮ基板１０の裏面に形成されているカソード電極４１をＡｇ（銀）ペースト等によりリードフレームにダイ付けし、アノード電極４０をＡｌ（アルミニウム）ワイヤ等を介しリードフレームに接続する。これにより、本実施の形態である半導体装置を実装することができる。

〔第２の実施の形態〕
次に、第２の実施の形態について説明する。本実施の形態は、第１の実施の形態とは異なる製造方法により、第１の実施の形態における半導体装置を製造する半導体装置の製造方法である。尚、本実施の形態における半導体装置は、図５に示されるように、第３の半導体層は、ＮｉＯ層３０に代えて、ｐ型ＡｌＮ層１３０により形成されている。

（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図６から図８に基づき説明する。

最初に、図６（ａ）に示すように、ｎ^＋型ＧａＮ基板１０の表面の上に、第１の半導体層となるｎ型ＧａＮ層２１、第２の半導体層となるｎ型Ｓｉ層２２を順に形成する。ｎ^＋型ＧａＮ基板１０には、ｎ型となる不純物元素として、Ｓｉ（シリコン）が５×１０^１８ｃｍ⁻³の濃度でドープされている。ｎ型ＧａＮ層２１は、ｎ^＋型ＧａＮ基板１０の上に、ＭＯＣＶＤ等によるエピタキシャル成長により形成する。この際形成されるｎ型ＧａＮ層２１の厚さは、約１０μｍであり、ｎ型となる不純物元素として、Ｓｉが１×１０^１６ｃｍ⁻³の濃度でドープされている。ｎ型Ｓｉ層２２は、ｎ型ＧａＮ層２１の上に、モノシランを用いたＣＶＤ等による成膜により形成する。この際形成されるｎ型Ｓｉ層２２の厚さは、約２μｍであり、ｎ型となる不純物元素として、ＰやＡｓ等が１×１０^１６ｃｍ⁻³の濃度でドープされている。尚、上述した不純物元素の濃度や厚さは、一例であり、ダイオードに要求される耐圧やオン電圧等に応じて変更してもよい。

次に、図６（ｂ）に示すように、ｎ^＋型ＧａＮ基板１０の裏面に他方の電極となるカソード電極４１を形成する。具体的には、スパッタリング又は真空蒸着等により、膜厚が１０ｎｍのＴｉ膜と膜厚が３００ｎｍのＡｌ膜を順に積層して成膜することにより形成する。この後、約７００℃の温度で、ＲＴＡを行なうことにより、カソード電極４１におけるオーミックコンタクトを確立する。

次に、図６（ｃ）に示すように、ｎ型Ｓｉ層２２の上において、複数の溝部２３が形成される領域を除く領域に酸化シリコンマスク１６１を形成する。具体的には、ｎ型Ｓｉ層２２の上に、ＣＶＤまたはスパッタリング等により、酸化シリコンマスク１６１を形成するための酸化シリコン膜を成膜する。この後、成膜された酸化シリコン膜の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、酸化シリコンマスク１６１が形成される領域の上に、不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域の酸化シリコン膜をｎ型Ｓｉ層２２の表面が露出するまで、ＲＩＥ等により除去する。これにより、残存する酸化シリコン膜により酸化シリコンマスク１６１が形成される。この後、不図示のレジストパターンは有機溶剤等により除去する。

次に、図７（ａ）に示すように、酸化シリコンマスク１６１をマスクとして、ｎ型Ｓｉ層２２及びｎ型ＧａＮ層２１の一部を除去することにより、複数の溝部２３を形成する。これにより、ｎ型Ｓｉ層２２の両側に、溝部２３を形成することができ、溝部２３においては、ｎ型ＧａＮ層２１が露出している。具体的には、酸化シリコンマスク１６１をマスクとして、ＲＩＥ等のドライエッチングにより、ｎ型Ｓｉ層２２及びｎ型ＧａＮ層２１の一部を除去することにより、溝部２３を形成する。溝部２３を形成する際のドライエッチングにおいては、例えば、塩素系ガスを用いることにより、ｎ型Ｓｉ層２２及びｎ型ＧａＮ層２１の一部を一度に除去してもよい。また、フッ素系ガスを用いてｎ型Ｓｉ層２２を除去した後、塩素系ガスを用いてｎ型ＧａＮ層２１の一部を除去してもよい。尚、本実施の形態においては、溝部２３は、ｎ型ＧａＮ層２１の一部まで除去することにより形成されているため、溝部２３の底面は、ｎ型Ｓｉ層２２とｎ型ＧａＮ層２１との界面よりも深い位置となっている。

次に、図７（ｂ）に示すように、溝部２３の形成されているｎ型Ｓｉ層２２の側面及びｎ型ＧａＮ層２１が露出している面に、第３の半導体層となるｐ型ＡｌＮ層１３０をＭＯＣＶＤにより形成する。具体的には、ｐ型ＡｌＮ層１３０はＭＯＣＶＤによるエピタキシャル成長により形成されるが、酸化シリコンマスク１６１がアモルファス等であるため、酸化シリコンマスク１６１が形成されている領域においては、エピタキシャル成長しない。即ち、ｎ型ＧａＮ層２１が露出している面ではＡｌＮ膜がエピタキシャル成長し、ｎ型Ｓｉ層２２の側面では多結晶のＡｌＮ膜が形成されるが、酸化シリコンマスク１６１が形成されている領域ではＡｌＮ膜は成長しない。これにより、酸化シリコンマスク１６１が形成されている領域を除く、ｎ型Ｓｉ層２２の側面及びｎ型ＧａＮ層２１が露出している面において、ｐ型ＡｌＮ層１３０が形成される。このように形成されるｐ型ＡｌＮ層１３０は、厚さが２０ｎｍであり、ｐ型となる不純物元素として、Ｍｇが１×１０^１６ｃｍ⁻³の濃度でドープされている。

次に、図７（ｃ）に示すように、酸化シリコンマスク１６１をバッファードフッ酸等を用いたウェットエッチングにより除去し、ｎ型Ｓｉ層２２の表面を露出させる。

次に、図８に示すように、ｐ型ＡｌＮ層１３０及び露出しているｎ型Ｓｉ層２２の上に、一方の電極となるアノード電極４０を形成する。具体的には、ｐ型ＡｌＮ層１３０及び露出しているｎ型Ｓｉ層２２の上に、スパッタリング又は真空蒸着等により、厚さが１００ｎｍのＮｉ膜を成膜することにより、アノード電極４０を形成する。尚、Ｎｉ膜を成膜した後、約４００℃の温度で熱処理を行なうことにより、ｎ型Ｓｉ層２２を形成しているＳｉとアノード電極４０を形成しているＮｉとにより、シリサイドが形成されるため、オーミックコンタクトさせることができる。本実施の形態においては、アノード電極４０のうち、このようにｎ型Ｓｉ層２２と接触しオーミックコンタクトしている領域が第１の領域４０ａとなり、ｎ型ＧａＮ層２１の上のｐ型ＡｌＮ層１３０を介した領域が第２の領域４０ｂとなる。

この後、ｎ^＋型ＧａＮ基板１０の裏面に形成されているカソード電極４１をＡｇ（銀）ペースト等によりリードフレームにダイ付けし、アノード電極４０をＡｌ（アルミニウム）ワイヤ等を介しリードフレームに接続する。これにより、本実施の形態である半導体装置を実装することができる。

本実施の形態においては、フォトリソグラフィの工程が、一回で済むため、第１の実施の形態よりも工程を簡略化することができ、また、均一性を向上させることができ、歩留りを向上させることができる。尚、ｐ型ＡｌＮ層１３０を形成しているＡｌＮのバンドギャップは、ｎ型ＧａＮ層２１等を形成している材料のバンドギャップよりも広いため、十分に高い耐圧を有している。

尚、上記以外の内容については、第１の実施の形態と同様である。

〔第３の実施の形態〕
（半導体装置）
次に、第３の実施の形態における半導体装置について、図９に基づき説明する。本実施の形態における半導体装置は縦型のダイオードであり、導電性を有するｎ^＋型ＧａＮ基板１０の表面の上に、第１の半導体層となるｎ型ＧａＮ層２１、第２の半導体層となるｎ型Ｓｉ層２２が積層して形成されている。ｎ型Ｓｉ層２２及びｎ型ＧａＮ層２１の一部は除去されており、複数の溝部２３が形成されている。この溝部２３は、ｎ型Ｓｉ層２２の両側に形成されており、これにより、ｎ型Ｓｉ層２２は凸状に形成され、ｎ型Ｓｉ層２２の両側に形成されている溝部２３においては、底面において、ｎ型ＧａＮ層２１が露出している。

本実施の形態においては、ｎ型Ｓｉ層２２の側面及びｎ型ＧａＮ層２１の表面には、Ａｌ_２Ｏ_３（酸化アルミニウム）等により絶縁層２３０が形成されており、絶縁層２３０及びｎ型Ｓｉ層２２の上には、一方の電極となるアノード電極４０が形成されている。また、ｎ^＋型ＧａＮ基板１０の裏面には、他方の電極となるカソード電極４１が形成されている。本実施の形態においては、ｎ型を第１の導電型と記載する場合がある。

尚、アノード電極４０のうち、ｎ型Ｓｉ層２２と接して形成されている第１の領域４０ａにおいては、オーミックコンタクトしているか、或は、ショットキーバリアの高さが極めて低くなるように形成されている。また、ｎ型ＧａＮ層２１とアノード電極４０との間には、絶縁層２３０が形成されており、アノード電極４０のうち、ｎ型ＧａＮ層２１の上に絶縁層２３０を介して形成されている領域が第２の領域４０ｂとなる。

本実施の形態における半導体装置においては、順バイアスを印加した場合には、アノード電極４０における第１の領域４０ａよりｎ型Ｓｉ層２２に向かって電流が流れる。この際、アノード電極４０における第１の領域４０ａとｎ型Ｓｉ層２２とは、オーミックコンタクトしているか、或は、ショットキーバリアの高さが極めて低いため、オン電圧は極めて低く、損失が少ない。

また、逆バイアスを印加した場合には、アノード電極４０における第２の領域４０ｂの間に挟まれたｎ型ＧａＮ層２１に空乏層が十分に広がるため、電流経路を遮断することができる。即ち、逆バイアスを印加した場合には、ｎ型Ｓｉ層２２の両側の溝部２３に形成されているアノード電極４０の第２の領域４０ｂの双方より、ｎ型Ｓｉ層２２の直下のｎ型ＧａＮ層２１において空乏層が広がり、電流経路を遮断することができる。この際、アノード電極４０における第２の領域４０ｂとなる部分においては、ｎ型ＧａＮ層２１との間に絶縁層２３０が形成されているため、アノード電極４０とｎ型ＧａＮ層２１との間においては、電流は殆ど流れることがない。また、絶縁層２３０を形成しているＡｌ_２Ｏ_３等は絶縁体であるため、十分に高い耐圧を有している。

従って、本実施の形態における半導体装置であるダイオードは、図１に示す構造のダイオードと比べて、リーク電流を低くすることができ、耐圧を向上させることができ、更には、電界集中を緩和し、破壊等を抑制することができる。

本実施の形態においては、第１の半導体層となるｎ型ＧａＮ層２１は、第２の半導体層となるｎ型Ｓｉ層２２よりもバンドギャップの広い材料により形成されている。第１の半導体層は、ｎ型ＧａＮ以外にもｎ型Ａｌ_ａＩｎ_ｂＧａ_{１−ａ−ｂ}Ｎ（０≦ａ＜１、０≦ｂ＜１、０≦ａ＋ｂ＜１）により形成してもよい。尚、本実施の形態においては、絶縁層２３０は、Ａｌ_２Ｏ_３、Ｓｉ_３Ｎ_４、Ｇａ_２Ｏ_３、ＨｆＯ_２、ＳｉＯ_２、ＡｌＮのうちから選ばれる１または２以上の材料を含むものにより形成されており、単層膜であってもよく、多層膜であってもよい。

（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図１０及び図１１に基づき説明する。

最初に、図１０（ａ）に示すように、ｎ^＋型ＧａＮ基板１０の表面の上に、第１の半導体層となるｎ型ＧａＮ層２１、第１の半導体層となるｎ型Ｓｉ層２２を順に形成する。ｎ^＋型ＧａＮ基板１０には、ｎ型となる不純物元素として、Ｓｉ（シリコン）が５×１０^１８ｃｍ⁻³の濃度でドープされている。ｎ型ＧａＮ層２１は、ｎ^＋型ＧａＮ基板１０の上に、ＭＯＣＶＤ等によるエピタキシャル成長により形成する。この際形成されるｎ型ＧａＮ層２１の厚さは、約１０μｍであり、ｎ型となる不純物元素として、Ｓｉが１×１０^１６ｃｍ⁻³の濃度でドープされている。ｎ型Ｓｉ層２２は、ｎ型ＧａＮ層２１の上に、モノシランを用いたＣＶＤ等による成膜により形成する。この際形成されるｎ型Ｓｉ層２２の厚さは、約２μｍであり、ｎ型となる不純物元素として、ＰやＡｓ等が１×１０^１６ｃｍ⁻³の濃度でドープされている。尚、上述した不純物元素の濃度や厚さは、一例であり、ダイオードに要求される耐圧やオン電圧等に応じて変更してもよい。

次に、図１０（ｂ）に示すように、ｎ^＋型ＧａＮ基板１０の裏面に他方の電極となるカソード電極４１を形成する。具体的には、スパッタリング又は真空蒸着等により、膜厚が１０ｎｍのＴｉ膜と膜厚が３００ｎｍのＡｌ膜を順に積層して成膜することにより形成する。この後、約７００℃の温度で、ＲＴＡを行なうことにより、カソード電極４１におけるオーミックコンタクトを確立する。

次に、図１０（ｃ）に示すように、ｎ型Ｓｉ層２２及びｎ型ＧａＮ層２１の一部を除去することにより、複数の溝部２３を形成する。これにより、ｎ型Ｓｉ層２２の両側に、溝部２３を形成することができ、溝部２３においては、ｎ型ＧａＮ層２１が露出している。具体的には、ｎ型Ｓｉ層２２の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、溝部２３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等のドライエッチングにより、ｎ型Ｓｉ層２２及びｎ型ＧａＮ層２１の一部を除去することにより、溝部２３を形成する。溝部２３を形成する際のドライエッチングにおいては、例えば、塩素系ガスを用いることにより、ｎ型Ｓｉ層２２及びｎ型ＧａＮ層２１の一部を一度に除去してもよい。また、フッ素系ガスを用いてｎ型Ｓｉ層２２を除去した後、塩素系ガスを用いてｎ型ＧａＮ層２１の一部を除去してもよい。尚、本実施の形態においては、溝部２３は、ｎ型ＧａＮ層２１の一部まで除去することにより形成されているため、溝部２３の底面は、ｎ型Ｓｉ層２２とｎ型ＧａＮ層２１との界面よりも深い位置となっている。この後、不図示のレジストパターンは有機溶剤等により除去する。

次に、図１１（ａ）に示すように、溝部２３が形成されているｎ型Ｓｉ層２２及びｎ型ＧａＮ層２１が露出している面に、絶縁層２３０を形成する。本実施の形態においては、絶縁層２３０は、ＡＬＤ（Atomic Layer Deposition）により成膜された膜厚が５０ｎｍのＡｌ_２Ｏ_３により形成されている。

次に、図１１（ｂ）に示すように、ｎ型Ｓｉ層２２の表面に形成されている絶縁層２３０の一部を除去することにより、開口部２３０ａを形成する。具体的には、絶縁層２３０の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部２３０ａが形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、Ａｒ等を用いたイオンミリングにより、レジストパターンの形成されていない領域の絶縁層２３０を除去し、ｎ型Ｓｉ層２２の表面を露出させることにより、絶縁層２３０に開口部２３０ａを形成する。この後、不図示のレジストパターンは有機溶剤等により除去する。

次に、図１１（ｃ）に示すように、絶縁層２３０及び露出しているｎ型Ｓｉ層２２の上に、一方の電極となるアノード電極４０を形成する。具体的には、絶縁層２３０及び露出しているｎ型Ｓｉ層２２の上に、スパッタリング又は真空蒸着等により、厚さが１００ｎｍのＮｉ膜を成膜することにより、アノード電極４０を形成する。尚、Ｎｉ膜を成膜した後、約４００℃の温度で熱処理を行なうことにより、ｎ型Ｓｉ層２２を形成しているＳｉとアノード電極４０を形成しているＮｉとにより、シリサイドが形成されるため、オーミックコンタクトさせることができる。本実施の形態においては、アノード電極４０のうち、このようにｎ型Ｓｉ層２２と接触しオーミックコンタクトしている領域が第１の領域４０ａとなり、ｎ型ＧａＮ層２１の上の絶縁層２３０を介した領域が第２の領域４０ｂとなる。

この後、ｎ^＋型ＧａＮ基板１０の裏面に形成されているカソード電極４１をＡｇ（銀）ペースト等によりリードフレームにダイ付けし、アノード電極４０をＡｌ（アルミニウム）ワイヤ等を介しリードフレームに接続する。これにより、本実施の形態である半導体装置を実装することができる。

尚、上記以外の内容については、第１の実施の形態と同様である。

以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。

上記の説明に関し、更に以下の付記を開示する。
（付記１）
導電性を有する基板の上に形成された第１の導電型の第１の半導体層と、
前記第１の半導体層の上に形成された第１の導電型の第２の半導体層と、
前記第２の半導体層の両側において、前記第１の半導体層が露出するように形成されている複数の溝部と、
前記溝部において露出している前記第１の半導体層の上に形成された第２の導電型の第３の半導体層と、
前記第３の半導体層及び前記第２の半導体層の上に形成された一方の電極と、
前記基板の裏面に形成された他方の電極と、
を有し、
前記第１の半導体層を形成している材料のバンドギャップは、前記第２の半導体層を形成している材料のバンドギャップよりも広く、
前記第３の半導体層を形成している材料のバンドギャップは、前記第１の半導体層を形成している材料のバンドギャップよりも広いことを特徴とする半導体装置。
（付記２）
前記第３の半導体層は、ＮｉＯ、または、ＡｌＮ或はＧａＮを含む材料により形成されていることを特徴とする付記１に記載の半導体装置。
（付記３）
前記第１の導電型はｎ型であって、
前記第２の導電型はｐ型であることを特徴とする付記１または２に記載の半導体装置。
（付記４）
前記第１の半導体層と前記第３の半導体層との界面には、ｐｎ接合が形成されていることを特徴とする付記１から３のいずれかに記載の半導体装置。
（付記５）
前記溝部における前記第２の半導体層の側面には、前記第３の半導体層が形成されていることを特徴とする付記１から４のいずれかに記載の半導体装置。
（付記６）
導電性を有する基板の上に形成された第１の導電型の第１の半導体層と、
前記第１の半導体層の上に形成された第１の導電型の第２の半導体層と、
前記第２の半導体層の両側において、前記第１の半導体層が露出するように形成されている複数の溝部と、
前記溝部において露出している前記第１の半導体層の上に形成された絶縁層と、
前記絶縁層及び前記第２の半導体層の上に形成された一方の電極と、
前記基板の裏面に形成された他方の電極と、
を有し、
前記第１の半導体層を形成している材料のバンドギャップは、前記第２の半導体層を形成している材料のバンドギャップよりも広いことを特徴とする半導体装置。
（付記７）
前記絶縁層は、Ａｌ_２Ｏ_３、Ｓｉ_３Ｎ_４、Ｇａ_２Ｏ_３、ＨｆＯ_２、ＳｉＯ_２、ＡｌＮのうちから選ばれる１または２以上の材料を含むものにより形成されていることを特徴とする付記６に記載の半導体装置。
（付記８）
前記第１の導電型はｎ型であることを特徴とする付記６または７に記載の半導体装置。
（付記９）
前記溝部における前記第２の半導体層の側面には、前記絶縁層が形成されていることを特徴とする付記６から８のいずれかに記載の半導体装置。
（付記１０）
前記第２の半導体層と前記一方の電極とが接している領域は、オーミックコンタクトしていることを特徴とする付記１から９のいずれかに記載の半導体装置。
（付記１１）
前記第１の半導体層は、窒化物半導体により形成されていることを特徴とする付記１から１０のいずれかに記載の半導体装置。
（付記１２）
前記第１の半導体層は、Ａｌ_ａＩｎ_ｂＧａ_{１−ａ−ｂ}Ｎ（０≦ａ＜１、０≦ｂ＜１、０≦ａ＋ｂ＜１）を含むもにより形成されていることを特徴とする付記１から１０のいずれかに記載の半導体装置。
（付記１３）
前記第２の半導体層は、Ｓｉを含むものにより形成されていることを特徴とする付記１から１２のいずれかに記載の半導体装置。
（付記１４）
導電性を有する基板の上に、第１の導電型の第１の半導体層を形成し、前記第１の半導体層の上に、第１の導電型の第２の半導体層を形成する工程と、
前記第２の半導体層の一部を除去して前記第１の半導体層を露出させることにより、複数の溝部を形成する工程と、
前記溝部において露出している前記第１の半導体層及び前記第２の半導体層の上に、第２の導電型の第３の半導体層を形成する工程と、
前記第２の半導体層の上に形成されている前記第３の半導体層を除去し、前記第２の半導体層を露出させる工程と、
露出した前記第２の半導体層及び前記第３の半導体層の上に、一方の電極を形成する工程と、
前記基板の裏面に、他方の電極を形成する工程と、
を有し、
前記第１の半導体層を形成している材料のバンドギャップは、前記第２の半導体層を形成している材料のバンドギャップよりも広く、
前記第３の半導体層を形成している材料のバンドギャップは、前記第１の半導体層を形成している材料のバンドギャップよりも広いことを特徴とする半導体装置の製造方法。
（付記１５）
導電性を有する基板の上に、第１の導電型の第１の半導体層を形成し、前記第１の半導体層の上に、第１の導電型の第２の半導体層を形成する工程と、
前記第２の半導体層の上に、マスクを形成する工程と、
前記マスクの形成されていない領域における前記第２の半導体層を除去し、前記第１の半導体層を露出させることにより、複数の溝部を形成する工程と、
前記マスクの形成されていない領域における前記第１の半導体層の上に、第２の導電型の第３の半導体層を形成する工程と、
前記マスクを除去し、前記第２の半導体層を露出させる工程と、
露出した前記第２の半導体層及び前記第３の半導体層の上に、一方の電極を形成する工程と、
前記基板の裏面に、他方の電極を形成する工程と、
を有し、
前記第１の半導体層を形成している材料のバンドギャップは、前記第２の半導体層を形成している材料のバンドギャップよりも広く、
前記第３の半導体層を形成している材料のバンドギャップは、前記第１の半導体層を形成している材料のバンドギャップよりも広いことを特徴とする半導体装置の製造方法。
（付記１６）
前記第１の半導体層は、化学気相成長によるエピタキシャル成長により形成されており、
前記第３の半導体層は、化学気相成長によるエピタキシャル成長により形成されていることを特徴とする付記１５に記載の半導体装置の製造方法。
（付記１７）
導電性を有する基板の上に、第１の導電型の第１の半導体層を形成し、前記第１の半導体層の上に、第１の導電型の第２の半導体層を形成する工程と、
前記第２の半導体層の一部を除去して前記第１の半導体層を露出させることにより、複数の溝部を形成する工程と、
前記溝部において露出している前記第１の半導体層及び前記第２の半導体層の上に、絶縁層を形成する工程と、
前記第２の半導体層の上に形成されている前記絶縁層を除去し、前記第２の半導体層を露出させる工程と、
露出した前記第２の半導体層及び前記絶縁層の上に、一方の電極を形成する工程と、
前記基板の裏面に、他方の電極を形成する工程と、
を有し、
前記第１の半導体層を形成している材料のバンドギャップは、前記第２の半導体層を形成している材料のバンドギャップよりも広いことを特徴とする半導体装置の製造方法。

１０ ｎ^＋型ＧａＮ基板
２１ ｎ型ＧａＮ層（第１の半導体層）
２２ ｎ型Ｓｉ層（第２の半導体層）
２３ 溝部
３０ ＮｉＯ層（第３の半導体層）
３０ａ 開口部
４０ アノード電極
４０ａ 第１の領域
４０ｂ 第２の領域
４１ カソード電極
１３０ ｐ型ＡｌＮ層（第３の半導体層）
２３０ 絶縁層

Claims (6)

1. 導電性を有する基板の上に形成された第１の導電型の第１の半導体層と、
   前記第１の半導体層の上に形成された第１の導電型の第２の半導体層と、
   前記第２の半導体層の両側において、前記第１の半導体層が露出するように形成されている複数の溝部と、
   前記溝部において露出している前記第１の半導体層の上に形成された第２の導電型の第３の半導体層と、
   前記第３の半導体層及び前記第２の半導体層の上に形成された一方の電極と、
   前記基板の裏面に形成された他方の電極と、
   を有し、
   前記第１の半導体層を形成している材料のバンドギャップは、前記第２の半導体層を形成している材料のバンドギャップよりも広く、
   前記第３の半導体層を形成している材料のバンドギャップは、前記第１の半導体層を形成している材料のバンドギャップよりも広いことを特徴とする半導体装置。
2. 前記第３の半導体層は、ＮｉＯ、または、ＡｌＮ或はＧａＮを含む材料により形成されていることを特徴とする請求項１に記載の半導体装置。
3. 前記第２の半導体層と前記一方の電極とが接している領域は、オーミックコンタクトしていることを特徴とする請求項１または２に記載の半導体装置。
4. 前記第１の半導体層は、窒化物半導体により形成されていることを特徴とする請求項１から３のいずれかに記載の半導体装置。
5. 導電性を有する基板の上に、第１の導電型の第１の半導体層を形成し、前記第１の半導体層の上に、第１の導電型の第２の半導体層を形成する工程と、
   前記第２の半導体層の一部を除去して前記第１の半導体層を露出させることにより、複数の溝部を形成する工程と、
   前記溝部において露出している前記第１の半導体層及び前記第２の半導体層の上に、第２の導電型の第３の半導体層を形成する工程と、
   前記第２の半導体層の上に形成されている前記第３の半導体層を除去し、前記第２の半導体層を露出させる工程と、
   露出した前記第２の半導体層及び前記第３の半導体層の上に、一方の電極を形成する工程と、
   前記基板の裏面に、他方の電極を形成する工程と、
   を有し、
   前記第１の半導体層を形成している材料のバンドギャップは、前記第２の半導体層を形成している材料のバンドギャップよりも広く、
   前記第３の半導体層を形成している材料のバンドギャップは、前記第１の半導体層を形成している材料のバンドギャップよりも広いことを特徴とする半導体装置の製造方法。
6. 導電性を有する基板の上に、第１の導電型の第１の半導体層を形成し、前記第１の半導体層の上に、第１の導電型の第２の半導体層を形成する工程と、
   前記第２の半導体層の上に、マスクを形成する工程と、
   前記マスクの形成されていない領域における前記第２の半導体層を除去し、前記第１の半導体層を露出させることにより、複数の溝部を形成する工程と、
   前記マスクの形成されていない領域における前記第１の半導体層の上に、第２の導電型の第３の半導体層を形成する工程と、
   前記マスクを除去し、前記第２の半導体層を露出させる工程と、
   露出した前記第２の半導体層及び前記第３の半導体層の上に、一方の電極を形成する工程と、
   前記基板の裏面に、他方の電極を形成する工程と、
   を有し、
   前記第１の半導体層を形成している材料のバンドギャップは、前記第２の半導体層を形成している材料のバンドギャップよりも広く、
   前記第３の半導体層を形成している材料のバンドギャップは、前記第１の半導体層を形成している材料のバンドギャップよりも広いことを特徴とする半導体装置の製造方法。

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