JP2009212472A - 窒化物半導体素子 - Google Patents
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Abstract
【課題】III族窒化物半導体からなるｎ型の半導体層へ、ｐ型不純物が拡散することを抑制することができる構造の窒化物半導体素子を提供すること。
【解決手段】この窒化物半導体素子は、基板１と、基板１の一方側に形成された窒化物半導体積層構造部２とを備えている。窒化物半導体積層構造部２は、ｎ型層３と、ｎ型層３上に積層形成されたｐ型ＧａＮ層４と、ｐ型ＧａＮ層４上に積層形成されたｎ＋型ＧａＮ層５とを備えている。ｎ型層３は、ｎ＋型ＧａＮ層６と、ｎ−型ＧａＮ層７と、ｎ−型ＡｌＧａＮ層８とを備えており、ｎ型層３において、ｐ型ＧａＮ層４に接する部分にｎ−型ＡｌＧａＮ層８が形成されている。
【選択図】図１
【解決手段】この窒化物半導体素子は、基板１と、基板１の一方側に形成された窒化物半導体積層構造部２とを備えている。窒化物半導体積層構造部２は、ｎ型層３と、ｎ型層３上に積層形成されたｐ型ＧａＮ層４と、ｐ型ＧａＮ層４上に積層形成されたｎ＋型ＧａＮ層５とを備えている。ｎ型層３は、ｎ＋型ＧａＮ層６と、ｎ−型ＧａＮ層７と、ｎ−型ＡｌＧａＮ層８とを備えており、ｎ型層３において、ｐ型ＧａＮ層４に接する部分にｎ−型ＡｌＧａＮ層８が形成されている。
【選択図】図１
Description
本発明は、III族窒化物半導体を用いた窒化物半導体素子に関する。
従来、パワーアンプ回路、電源回路、モータ駆動回路などには、シリコン半導体を用いたパワーデバイスが用いられている。
しかし、シリコン半導体の理論限界から、シリコンデバイスの高耐圧化、低抵抗化および高速化は限界に達しつつあり、市場の要求に応えることが困難になりつつある。
そこで、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を有する、窒化物半導体素子の開発が検討されている。
しかし、シリコン半導体の理論限界から、シリコンデバイスの高耐圧化、低抵抗化および高速化は限界に達しつつあり、市場の要求に応えることが困難になりつつある。
そこで、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を有する、窒化物半導体素子の開発が検討されている。
図８は、従来の窒化物半導体素子の構造を説明するための模式的な断面図である。
この窒化物半導体素子は、サファイア基板８１と、サファイア基板８１上に順に積層された、アンドープＧａＮ層８２、ｎ型ＧａＮ層８３、ｐ型ＧａＮ層８４およびｎ型ＧａＮ層８５からなるｎｐｎ構造の積層構造部９３とを備えている。積層構造部９３には、ｎ型ＧａＮ層８５の表面からｎ型ＧａＮ層８３の途中までエッチングされることにより、メサ形状のメサ積層部９２が形成されている。このメサ積層部９２の両側面は、積層構造部９３の積層界面に対して傾斜した傾斜面９１である。積層構造部９３の表面（傾斜面９１を含む）には、ＳｉＯ２（酸化シリコン）からなるゲート絶縁膜８６が形成されている。ゲート絶縁膜８６には、ｎ型ＧａＮ層８５およびｎ型ＧａＮ層８３をそれぞれ部分的に露出させるコンタクト開口が形成されている。このコンタクト開口から露出したｎ型ＧａＮ層８５には、ｎ型ＧａＮ層８５にオーミック接触するようにソース電極８８が形成されている。一方、コンタクト開口から露出したｎ型ＧａＮ層８３には、ｎ型ＧａＮ層８３にオーミック接触するようにドレイン電極８９が形成されている。また、ゲート絶縁膜８６上における傾斜面９１との対向部分には、ゲート電極８７が形成されている。そして、ソース電極８８、ドレイン電極８９およびゲート電極８７は、隣接する各電極との間にポリイミドからなる層間絶縁膜９０が介在されることにより、互いに絶縁されている。
この窒化物半導体素子は、サファイア基板８１と、サファイア基板８１上に順に積層された、アンドープＧａＮ層８２、ｎ型ＧａＮ層８３、ｐ型ＧａＮ層８４およびｎ型ＧａＮ層８５からなるｎｐｎ構造の積層構造部９３とを備えている。積層構造部９３には、ｎ型ＧａＮ層８５の表面からｎ型ＧａＮ層８３の途中までエッチングされることにより、メサ形状のメサ積層部９２が形成されている。このメサ積層部９２の両側面は、積層構造部９３の積層界面に対して傾斜した傾斜面９１である。積層構造部９３の表面（傾斜面９１を含む）には、ＳｉＯ２（酸化シリコン）からなるゲート絶縁膜８６が形成されている。ゲート絶縁膜８６には、ｎ型ＧａＮ層８５およびｎ型ＧａＮ層８３をそれぞれ部分的に露出させるコンタクト開口が形成されている。このコンタクト開口から露出したｎ型ＧａＮ層８５には、ｎ型ＧａＮ層８５にオーミック接触するようにソース電極８８が形成されている。一方、コンタクト開口から露出したｎ型ＧａＮ層８３には、ｎ型ＧａＮ層８３にオーミック接触するようにドレイン電極８９が形成されている。また、ゲート絶縁膜８６上における傾斜面９１との対向部分には、ゲート電極８７が形成されている。そして、ソース電極８８、ドレイン電極８９およびゲート電極８７は、隣接する各電極との間にポリイミドからなる層間絶縁膜９０が介在されることにより、互いに絶縁されている。
図８に示すような、縦型のｎｐｎ構造を構成するｎ型ＧａＮ層８３、ｐ型ＧａＮ層８４およびｎ型ＧａＮ層８５は、たとえば、ＭＯＣＶＤ法（Metal Organic Chemical Vapor Deposition：有機金属気相成長法）を用いて、ＧａＮを成長させることより形成される。
各ＧａＮ層８３〜８５の形成に際して、成長させられるＧａＮは、各導電型に対応する不純物（たとえば、ｎ型不純物：Ｓｉ（シリコン）、ｐ型不純物：Ｍｇ（マグネシウム））がドーピングされることにより、各ＧａＮ層８３〜８５に対応する導電型となる。
特開２００３−１６３３５４号公報
各ＧａＮ層８３〜８５の形成に際して、成長させられるＧａＮは、各導電型に対応する不純物（たとえば、ｎ型不純物：Ｓｉ（シリコン）、ｐ型不純物：Ｍｇ（マグネシウム））がドーピングされることにより、各ＧａＮ層８３〜８５に対応する導電型となる。
ところで、成長させられるＧａＮをｐ型にするには、高い不純物濃度でＭｇをＧａＮにドーピングする必要がある。たとえば、４×１０１９ｃｍ−３以上の不純物濃度でドーピングする必要がある。
しかしながら、ｐ型ＧａＮ層８４を構成するＧａＮの成長中に、上記不純物濃度でＭｇがドーピングされると、Ｍｇがｎ型ＧａＮ層８３に拡散するおそれがある。その結果、ｎ型ＧａＮ層８３とｐ型ＧａＮ層８４との間に良好なｐｎ接合が形成されず、素子の動作時に、リーク電流が発生するという不具合がある。また、ｐ型ＧａＮ層８４の形成後、ｎ型ＧａＮ層８５を構成するＧａＮの成長中には、ｐ型ＧａＮ層８４にドーピングされたＭｇが当該ＧａＮに拡散し、ｎ型ＧａＮ層８５が高抵抗になるおそれがある。
しかしながら、ｐ型ＧａＮ層８４を構成するＧａＮの成長中に、上記不純物濃度でＭｇがドーピングされると、Ｍｇがｎ型ＧａＮ層８３に拡散するおそれがある。その結果、ｎ型ＧａＮ層８３とｐ型ＧａＮ層８４との間に良好なｐｎ接合が形成されず、素子の動作時に、リーク電流が発生するという不具合がある。また、ｐ型ＧａＮ層８４の形成後、ｎ型ＧａＮ層８５を構成するＧａＮの成長中には、ｐ型ＧａＮ層８４にドーピングされたＭｇが当該ＧａＮに拡散し、ｎ型ＧａＮ層８５が高抵抗になるおそれがある。
そこで、本発明の目的は、III族窒化物半導体からなるｎ型の半導体層へ、ｐ型不純物が拡散することを抑制することができる構造の窒化物半導体素子を提供することにある。
上記目的を達成するための請求項１記載の発明は、III族窒化物半導体からなるｎ型の層と、このｎ型の層に接して積層形成され、ｐ型不純物を含むIII族窒化物半導体からなる層とを含み、前記ｎ型の層における前記ｐ型不純物を含む層と接する部分には、Ａｌが含まれている、窒化物半導体素子である。
Ａｌを含むIII族窒化物半導体に対するｐ型不純物の拡散速度は、Ａｌを含まないIII族窒化物半導体に対する拡散速度に比べて遅い。そこで、ｎ型の層におけるｐ型不純物を含む層と接する部分にＡｌが含まれている構造とすることにより、ｐ型不純物を含む層にｐ型不純物が高い不純物濃度でドーピングされていても、ｐ型不純物がｎ型の層へ拡散することを抑制することができる。
Ａｌを含むIII族窒化物半導体に対するｐ型不純物の拡散速度は、Ａｌを含まないIII族窒化物半導体に対する拡散速度に比べて遅い。そこで、ｎ型の層におけるｐ型不純物を含む層と接する部分にＡｌが含まれている構造とすることにより、ｐ型不純物を含む層にｐ型不純物が高い不純物濃度でドーピングされていても、ｐ型不純物がｎ型の層へ拡散することを抑制することができる。
なお、前記ｎ型の層は、たとえば、前記ｐ型不純物を含む層に接して形成され、Ａｌを含むＡｌ含有層と、前記Ａｌ含有層に積層形成され、Ａｌを含まないＡｌ非含有層とが積層されてなる層であってもよい。
また、請求項２記載の発明は、ｎ型のIII族窒化物半導体からなる第１層と、この第１層に接して積層形成され、ｐ型不純物を含むIII族窒化物半導体からなる第２層と、この第２層に積層形成され、ｎ型のIII族窒化物半導体からなる第３層とを備え、前記第１層における前記第２層と接する部分には、Ａｌが含まれている、窒化物半導体素子である。
また、請求項２記載の発明は、ｎ型のIII族窒化物半導体からなる第１層と、この第１層に接して積層形成され、ｐ型不純物を含むIII族窒化物半導体からなる第２層と、この第２層に積層形成され、ｎ型のIII族窒化物半導体からなる第３層とを備え、前記第１層における前記第２層と接する部分には、Ａｌが含まれている、窒化物半導体素子である。
この構成によれば、第１層における第２層と接する部分にＡｌが含まれているので、第２層にｐ型不純物が高い不純物濃度でドーピングされていても、ｐ型不純物が第１層へ拡散することを抑制することができる。その結果、第１層と第２層との間に良好なｐｎ接合を形成することができ、素子動作時におけるリーク電流の発生を抑制することができる。
この窒化物半導体素子は、たとえば、ＭＯＣＶＤ法（Metal Organic Chemical Vapor Deposition：有機金属気相成長法）、ガスソースＭＢＥ法（Molecular Beam Epitaxy：分子線エピタキシャル成長法）などのエピタキシャル成長法を用いて、Ａｌを含むIII族窒化物半導体を成長させて第１層を形成する工程と、前記第１層上に、III族窒化物半導体を成長させて第２層を形成する工程と、前記第２層上に、III族窒化物半導体を成長させて第３層を形成する工程とを含む製造方法により製造できる。この場合に、第１層における第２層と接する部分にＡｌが含まれるので、第２層を構成するIII族窒化物半導体の成長中に、ｐ型不純物が第１層に拡散することを抑制することができる。
この窒化物半導体素子は、たとえば、ＭＯＣＶＤ法（Metal Organic Chemical Vapor Deposition：有機金属気相成長法）、ガスソースＭＢＥ法（Molecular Beam Epitaxy：分子線エピタキシャル成長法）などのエピタキシャル成長法を用いて、Ａｌを含むIII族窒化物半導体を成長させて第１層を形成する工程と、前記第１層上に、III族窒化物半導体を成長させて第２層を形成する工程と、前記第２層上に、III族窒化物半導体を成長させて第３層を形成する工程とを含む製造方法により製造できる。この場合に、第１層における第２層と接する部分にＡｌが含まれるので、第２層を構成するIII族窒化物半導体の成長中に、ｐ型不純物が第１層に拡散することを抑制することができる。
なお、前記第１層は、たとえば、前記第２層に接して形成され、Ａｌを含むＡｌ含有層と、前記Ａｌ含有層に積層形成され、Ａｌを含まないＡｌ非含有層とが積層してなる層であってもよい。
また、請求項３記載の発明は、ｎ型のIII族窒化物半導体からなる第１層と、この第１層に積層形成され、ｐ型不純物を含むIII族窒化物半導体からなる第２層と、この第２層に接して積層形成され、ｎ型のIII族窒化物半導体からなる第３層とを備え、前記第３層における前記第２層と接する部分には、Ａｌが含まれている、窒化物半導体素子である。
また、請求項３記載の発明は、ｎ型のIII族窒化物半導体からなる第１層と、この第１層に積層形成され、ｐ型不純物を含むIII族窒化物半導体からなる第２層と、この第２層に接して積層形成され、ｎ型のIII族窒化物半導体からなる第３層とを備え、前記第３層における前記第２層と接する部分には、Ａｌが含まれている、窒化物半導体素子である。
この構成によれば、第３層における第２層と接する部分にＡｌが含まれているので、第２層にｐ型不純物が高い不純物濃度でドーピングされていても、ｐ型不純物が第３層へ拡散することを抑制することができる。その結果、第３層が高抵抗になることを抑制することができる。
この窒化物半導体素子は、たとえば、上記したエピタキシャル成長法を用いて、III族窒化物半導体を成長させて第１層を形成する工程と、前記第１層上に、III族窒化物半導体を成長させて第２層を形成する工程と、前記第２層上に、Ａｌを含むIII族窒化物半導体を成長させて第３層を形成する工程とを含む製造方法により製造できる。この場合に、Ａｌを含むIII族窒化物半導体を成長させて第３層を形成するので、III族窒化物半導体の成長中に、第２層に含まれるｐ型不純物が当該半導体に拡散することを抑制することができる。
この窒化物半導体素子は、たとえば、上記したエピタキシャル成長法を用いて、III族窒化物半導体を成長させて第１層を形成する工程と、前記第１層上に、III族窒化物半導体を成長させて第２層を形成する工程と、前記第２層上に、Ａｌを含むIII族窒化物半導体を成長させて第３層を形成する工程とを含む製造方法により製造できる。この場合に、Ａｌを含むIII族窒化物半導体を成長させて第３層を形成するので、III族窒化物半導体の成長中に、第２層に含まれるｐ型不純物が当該半導体に拡散することを抑制することができる。
なお、前記第３層は、たとえば、前記第２層に接して形成され、Ａｌを含むＡｌ含有層と、前記Ａｌ含有層に積層形成され、Ａｌを含まないＡｌ非含有層とが積層してなる層であってもよい。
また、請求項４記載の発明は、ｎ型のIII族窒化物半導体からなる第１層と、この第１層に接して積層形成され、ｐ型不純物を含むIII族窒化物半導体からなる第２層と、この第２層に接して積層形成され、ｎ型のIII族窒化物半導体からなる第３層とを備え、前記第１層および前記第３層における、前記第２層と接する部分には、Ａｌが含まれている、窒化物半導体素子である。
また、請求項４記載の発明は、ｎ型のIII族窒化物半導体からなる第１層と、この第１層に接して積層形成され、ｐ型不純物を含むIII族窒化物半導体からなる第２層と、この第２層に接して積層形成され、ｎ型のIII族窒化物半導体からなる第３層とを備え、前記第１層および前記第３層における、前記第２層と接する部分には、Ａｌが含まれている、窒化物半導体素子である。
この構成によれば、第１層および第３層における、第２層と接する部分にそれぞれＡｌが含まれているので、第２層にｐ型不純物が高い不純物濃度でドーピングされていても、ｐ型不純物が第１層および第３層へ拡散することを抑制することができる。その結果、第１層と第２層との間に急峻なｐｎ接合を形成してリーク電流の発生を抑制することができるとともに、第３層が高抵抗になることを抑制することができる。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１の実施形態に係る窒化物半導体素子の構造を説明するための模式的な断面図である。
この窒化物半導体素子は、基板１と、基板１の一方側に形成された窒化物半導体積層構造部２とを備えている。
図１は、本発明の第１の実施形態に係る窒化物半導体素子の構造を説明するための模式的な断面図である。
この窒化物半導体素子は、基板１と、基板１の一方側に形成された窒化物半導体積層構造部２とを備えている。
基板１としては、たとえば、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で表わされる窒化物半導体基板（たとえば、ＧａＮ基板、ＡｌＮ基板など）、ＳｉＣ基板、およびＳｉ基板などの導電性基板を適用することが好ましい。
窒化物半導体積層構造部２は、ｎ型層３（第１層）と、ｎ型層３上に積層形成されたｐ型ＧａＮ層４（第２層）と、ｐ型ＧａＮ層４上に積層形成されたｎ＋型ＧａＮ層５（第３層）とを備えている。
窒化物半導体積層構造部２は、ｎ型層３（第１層）と、ｎ型層３上に積層形成されたｐ型ＧａＮ層４（第２層）と、ｐ型ＧａＮ層４上に積層形成されたｎ＋型ＧａＮ層５（第３層）とを備えている。
ｎ型層３は、基板１の一方表面（上面）に形成されたｎ＋型ＧａＮ層６と、ｎ＋型ＧａＮ層６上に積層形成されたｎ−型ＧａＮ層７と、ｎ−型ＧａＮ層７上に積層形成されたｎ−型ＡｌＧａＮ層８とを備えている。
ｎ＋型ＧａＮ層６は、ｎ−型ＧａＮ層７およびｎ−型ＡｌＧａＮ層８よりもｎ型不純物濃度が高く、その濃度は、たとえば、１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３である。一方、ｎ−型ＧａＮ層７およびｎ−型ＡｌＧａＮ層８のｎ型不純物濃度は、たとえば、１×１０１６ｃｍ−３〜１×１０１７ｃｍ−３である。
ｎ＋型ＧａＮ層６は、ｎ−型ＧａＮ層７およびｎ−型ＡｌＧａＮ層８よりもｎ型不純物濃度が高く、その濃度は、たとえば、１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３である。一方、ｎ−型ＧａＮ層７およびｎ−型ＡｌＧａＮ層８のｎ型不純物濃度は、たとえば、１×１０１６ｃｍ−３〜１×１０１７ｃｍ−３である。
ｎ−型ＡｌＧａＮ層８は、ｎ型層３の最上層を成しており、ｎ−型ＡｌＧａＮ層８の上面には、ｐ型ＧａＮ層４がｎ−型ＡｌＧａＮ層８に接して形成されている。また、この実施形態では、たとえば、ｎ型層３の全体の厚さが１μｍ〜５μｍであり、ｎ−型ＡｌＧａＮ層８の厚さは、１０ｎｍ〜５０ｎｍである。また、ｎ−型ＡｌＧａＮ層８は、組成式ＡｌｚＧａ１−ｚＮ（０≦ｚ≦１）で表わされ、ｎ−型ＡｌＧａＮ層８に含まれるＡｌの量を示す値ｚが、０．１〜０．３であることが好ましい。
ｐ型ＧａＮ層４は、そのｐ型不純物濃度が、たとえば、１×１０１８ｃｍ−３〜５×１０１９ｃｍ−３である。また、ｎ＋型ＧａＮ層５は、そのｎ型不純物濃度が、たとえば、１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３である。
窒化物半導体積層構造部２は、断面が略台形となるようにｎ＋型ＧａＮ層５からｎ＋型ＧａＮ層６が露出する深さまで、その積層界面を横切る方向にエッチングされている。そして、ｎ＋型ＧａＮ層６は、窒化物半導体積層構造部２の両側から、基板１の上面に沿う横方向（以下、この方向を「幅方向」とする。）に引き出された引き出し部９を有している。すなわち、引き出し部９は、この実施形態では、ｎ＋型ＧａＮ層６の延長部で構成されている。
窒化物半導体積層構造部２は、断面が略台形となるようにｎ＋型ＧａＮ層５からｎ＋型ＧａＮ層６が露出する深さまで、その積層界面を横切る方向にエッチングされている。そして、ｎ＋型ＧａＮ層６は、窒化物半導体積層構造部２の両側から、基板１の上面に沿う横方向（以下、この方向を「幅方向」とする。）に引き出された引き出し部９を有している。すなわち、引き出し部９は、この実施形態では、ｎ＋型ＧａＮ層６の延長部で構成されている。
一方、窒化物半導体積層構造部２の幅方向中間付近には、ｎ＋型ＧａＮ層５からｐ型ＧａＮ層４およびｎ−型ＡｌＧａＮ層８を貫通してｎ−型ＧａＮ層７の途中部に至る深さのトレンチ１０が形成されている。この実施形態では、トレンチ１０は、断面略Ｖ字形に形成されており、その傾斜した側面は、ｎ−型ＧａＮ層７、ｎ−型ＡｌＧａＮ層８、ｐ型ＧａＮ層４およびｎ＋型ＧａＮ層５に跨がる壁面１１を形成している。この壁面１１の全域を覆い、さらに、ｎ＋型ＧａＮ層６、ｎ−型ＧａＮ層７、ｎ−型ＡｌＧａＮ層８、ｐ型ＧａＮ層４およびｎ＋型ＧａＮ層５の表面には、ゲート絶縁膜１２が形成されている。
ｎ＋型ＧａＮ層６、ｎ−型ＧａＮ層７、ｎ−型ＡｌＧａＮ層８、ｐ型ＧａＮ層４およびｎ＋型ＧａＮ層５は、基板１の上に、たとえば、ＭＯＣＶＤ法（Metal Organic Chemical Vapor Deposition：有機金属気相成長法）によってエピタキシャル成長されている。
たとえば、主面がｃ面（０００１）の基板１を用いると、この基板１の上にエピタキシャル成長によって成長させられるｎ＋型ＧａＮ層６、ｎ−型ＧａＮ層７、ｎ−型ＡｌＧａＮ層８、ｐ型ＧａＮ層４およびｎ＋型ＧａＮ層５は、やはりｃ面（０００１）を主面として積層されることになる。また、窒化物半導体積層構造部２の壁面１１の面方位は、たとえば、ｃ面（０００１）に対して１５°〜９０°の範囲で傾斜した面（ｃ面以外の面）である。より具体的には、たとえば、ｍ面（１０-１０）またはａ面（１１-２０）などの非極性面や、（１０-１３）、（１０-１１）、（１１-２２）などのセミポーラ面となる。
たとえば、主面がｃ面（０００１）の基板１を用いると、この基板１の上にエピタキシャル成長によって成長させられるｎ＋型ＧａＮ層６、ｎ−型ＧａＮ層７、ｎ−型ＡｌＧａＮ層８、ｐ型ＧａＮ層４およびｎ＋型ＧａＮ層５は、やはりｃ面（０００１）を主面として積層されることになる。また、窒化物半導体積層構造部２の壁面１１の面方位は、たとえば、ｃ面（０００１）に対して１５°〜９０°の範囲で傾斜した面（ｃ面以外の面）である。より具体的には、たとえば、ｍ面（１０-１０）またはａ面（１１-２０）などの非極性面や、（１０-１３）、（１０-１１）、（１１-２２）などのセミポーラ面となる。
ゲート絶縁膜１２は、たとえば、窒化物または酸化物で構成することができる。より具体的には、ゲート絶縁膜１２は、ＳｉＮ（窒化シリコン）、ＳｉＯ２（酸化シリコン）またはこれらの組み合わせで構成することができる。ゲート絶縁膜１２上には、ゲート電極１３が形成されている。
ゲート電極１３は、ゲート絶縁膜１２を介して壁面１１、すなわちｎ−型ＧａＮ層７、ｎ−型ＡｌＧａＮ層８、ｐ型ＧａＮ層４およびｎ＋型ＧａＮ層５に対向しており、さらに、ｎ＋型ＧａＮ層５の上面においてトレンチ１０の縁部付近にまで延びて形成されている。また、ゲート電極１３は、たとえば、Ｎｉと、このＮｉ上に積層されたＡｕとからなるＮｉ／Ａｕ合金、Ｐｄ／Ａｕ合金、Ｐｄ／Ｔｉ／Ａｕ合金およびＰｄ／Ｐｔ／Ａｕ合金、Ｐｔ、Ａｌ、ポリシリコンなどの導電性材料で構成することができる。
ゲート電極１３は、ゲート絶縁膜１２を介して壁面１１、すなわちｎ−型ＧａＮ層７、ｎ−型ＡｌＧａＮ層８、ｐ型ＧａＮ層４およびｎ＋型ＧａＮ層５に対向しており、さらに、ｎ＋型ＧａＮ層５の上面においてトレンチ１０の縁部付近にまで延びて形成されている。また、ゲート電極１３は、たとえば、Ｎｉと、このＮｉ上に積層されたＡｕとからなるＮｉ／Ａｕ合金、Ｐｄ／Ａｕ合金、Ｐｄ／Ｔｉ／Ａｕ合金およびＰｄ／Ｐｔ／Ａｕ合金、Ｐｔ、Ａｌ、ポリシリコンなどの導電性材料で構成することができる。
ｐ型ＧａＮ層４において壁面１１付近の領域は、ゲート電極１３に対向したチャネル領域１４である。このチャネル領域１４には、ゲート電極１３に適切なバイアスが与えられることにより、ｎ型層３とｎ＋型ＧａＮ層５との間を電気的に導通させる反転チャネルが形成される。
ゲート絶縁膜１２には、ｎ＋型ＧａＮ層５の上面を露出させる開口１５が形成されている。開口１５から露出するｎ＋型ＧａＮ層５上には、ソース電極１６が形成されている。
ゲート絶縁膜１２には、ｎ＋型ＧａＮ層５の上面を露出させる開口１５が形成されている。開口１５から露出するｎ＋型ＧａＮ層５上には、ソース電極１６が形成されている。
ソース電極１６は、ｎ＋型ＧａＮ層５に対してオーミック接触しており、たとえば、Ｔｉと、このＴｉ上に積層されたＡｌからなるＴｉ／Ａｌ合金などの金属を用いて構成することができる。ソース電極１６を、Ａｌを含む金属で構成しておくことにより、ソース電極１６をｎ＋型ＧａＮ層５に対して良好にオーミック接触させることができる。ソース電極１６は、その他、ＭｏもしくはＭｏ化合物（たとえば、モリブデンシリサイド）、ＴｉもしくはＴｉ化合物（たとえば、チタンシリサイド）、またはＷもしくはＷ化合物（たとえば、タングステンシリサイド）で構成してもよい。
基板１の他方表面（下面）には、ドレイン電極１７が接触形成されている。ドレイン電極１７は、基板１に対してオーミック接触しており、たとえば、ソース電極１６と同種の金属、すなわち、Ｔｉ／Ａｌ合金などの金属を用いて構成することができる。ドレイン電極１７は、その他、ＭｏもしくはＭｏ化合物（たとえば、モリブデンシリサイド）、ＴｉもしくはＴｉ化合物（たとえば、チタンシリサイド）、またはＷもしくはＷ化合物（たとえば、タングステンシリサイド）で構成してもよい。
次に、上記の窒化物半導体素子の動作について説明する。
ソース電極１６とドレイン電極１７との間には、ドレイン電極１７側が正となるバイアスが与えられる。これにより、ｎ−型ＡｌＧａＮ層８とｐ型ＧａＮ層４との界面のｐｎ接合には逆方向電圧が与えられ、その結果、ｎ＋型ＧａＮ層５とｎ型層３との間、すなわち、ソース電極１６とドレイン電極１７との間（ソース−ドレイン間）は、遮断状態（逆バイアス状態）となる。この状態から、ゲート電極１３に対して、ソース電極１６を基準電位として正となるゲート閾値電圧以上のバイアスを印加すると、チャネル領域１４におけるゲート絶縁膜１２との界面近傍には、電子が誘起されて、反転層（チャネル）が形成される。そして、この反転層を介して、ｎ型層３とｎ＋型ＧａＮ層５との間が導通する。こうして、ソース−ドレイン間が導通することになる。すなわち、ゲート電極１３に所定のバイアスを与えたときにソース−ドレイン間が導通し、ゲート電極１３にバイアスを与えないときにはソース−ドレイン間が遮断状態となる。このようにして、ノーマリオフ動作が実現される。
ソース電極１６とドレイン電極１７との間には、ドレイン電極１７側が正となるバイアスが与えられる。これにより、ｎ−型ＡｌＧａＮ層８とｐ型ＧａＮ層４との界面のｐｎ接合には逆方向電圧が与えられ、その結果、ｎ＋型ＧａＮ層５とｎ型層３との間、すなわち、ソース電極１６とドレイン電極１７との間（ソース−ドレイン間）は、遮断状態（逆バイアス状態）となる。この状態から、ゲート電極１３に対して、ソース電極１６を基準電位として正となるゲート閾値電圧以上のバイアスを印加すると、チャネル領域１４におけるゲート絶縁膜１２との界面近傍には、電子が誘起されて、反転層（チャネル）が形成される。そして、この反転層を介して、ｎ型層３とｎ＋型ＧａＮ層５との間が導通する。こうして、ソース−ドレイン間が導通することになる。すなわち、ゲート電極１３に所定のバイアスを与えたときにソース−ドレイン間が導通し、ゲート電極１３にバイアスを与えないときにはソース−ドレイン間が遮断状態となる。このようにして、ノーマリオフ動作が実現される。
図２Ａ〜図２Ｈは、図１の窒化物半導体素子の製造方法を説明するための模式的な断面図である。
この窒化物半導体素子の製造に際しては、まず、基板１が用意され、この基板１の上に、たとえば、ＭＯＣＶＤ法（Metal Organic Chemical Vapor Deposition：有機金属気相成長法）を用いて、成長温度：１０００℃〜１１００℃、成長時間:２０分間〜３０分間の成長条件でＧａＮを成長させることにより、図２Ａに示すように、ｎ＋型ＧａＮ層６およびｎ−型ＧａＮ層７が形成される。なお、成長するＧａＮにドーピングするｎ型不純物としては、たとえば、Ｓｉを用いることができる。
この窒化物半導体素子の製造に際しては、まず、基板１が用意され、この基板１の上に、たとえば、ＭＯＣＶＤ法（Metal Organic Chemical Vapor Deposition：有機金属気相成長法）を用いて、成長温度：１０００℃〜１１００℃、成長時間:２０分間〜３０分間の成長条件でＧａＮを成長させることにより、図２Ａに示すように、ｎ＋型ＧａＮ層６およびｎ−型ＧａＮ層７が形成される。なお、成長するＧａＮにドーピングするｎ型不純物としては、たとえば、Ｓｉを用いることができる。
そして、ｎ＋型ＧａＮ層６およびｎ−型ＧａＮ層７の形成後、ｎ−型ＧａＮ層７上に、たとえば、成長温度：１０００℃〜１１００℃、成長時間:２分間〜２０分間の成長条件でＡｌＧａＮを成長させることにより、図２Ｂに示すように、ｎ−型ＡｌＧａＮ層８が形成される。こうして、ｎ＋型ＧａＮ層６、ｎ−型ＧａＮ層７およびｎ−型ＡｌＧａＮ層８からなるｎ型層３が形成される。なお、成長するＡｌＧａＮにドーピングするｎ型不純物としては、たとえば、Ｓｉを用いることができる。
ｎ−型ＡｌＧａＮ層８の形成に続いて、ｎ−型ＡｌＧａＮ層８の上に、たとえば、成長温度：９５０℃〜１０５０℃、成長時間:３０分間〜５０分間の成長条件でＧａＮを成長させることにより、図２Ｃに示すように、ｐ型ＧａＮ層４が形成される。なお、成長するＧａＮにドーピングするｐ型不純物としては、たとえば、ＭｇやＺｎを用いることができ、この実施形態では、Ｍｇが用いられている。そして、ｐ型ＧａＮ層４の形成後は、たとえば、成長温度：１０００℃〜１１００℃、成長時間:５分間〜１５分間の成長条件でＧａＮを成長させることにより、図２Ｃに示すように、ｎ＋型ＧａＮ層５が形成される。なお、成長するＧａＮにドーピングするｎ型不純物としては、たとえば、Ｓｉを用いることができる。こうして、基板１の一方側に、ｎ＋型ＧａＮ層６、ｎ−型ＧａＮ層７、ｎ−型ＡｌＧａＮ層８、ｐ型ＧａＮ層４およびｎ＋型ＧａＮ層５からなる窒化物半導体積層構造部２が形成される。
窒化物半導体積層構造部２が形成された後には、窒化物半導体積層構造部２がストライプ状にエッチングされる。すなわち、ｎ＋型ＧａＮ層５からｎ−型ＧａＮ層６の層厚中間部に至る断面略逆台形のトレンチ１８がエッチングによって形成される。これにより、図２Ｄに示すように、複数本（この実施形態では３本）の窒化物半導体積層構造部２がストライプ状に整形されるとともに、ｎ−型ＧａＮ層６の延長部からなる引き出し部９が同時に形成される。トレンチ１８の形成は、たとえば、塩素系ガスを用いたドライエッチング（異方性エッチング）によって行なうことができる。
そして、各窒化物半導体積層構造部２の幅方向中間部付近に、断面略Ｖ字形のトレンチ１０が、窒化物半導体積層構造部２の長手方向に沿って形成される。トレンチ１０の形成は、トレンチ１８と同様に、塩素系ガスを用いたドライエッチング（異方性エッチング）によって行なうことができる。なお、ドライエッチングの後、必要に応じて、ドライエッチングによってダメージを受けたトレンチ１０の壁面１１を改善するためのウェットエッチング処理を行なってもよい。
ウェットエッチングには、ＫＯＨ（水酸化カリウム）やＮａＯＨ（水酸化ナトリウム）などを用いることが好ましい。これにより、ダメージを受けた壁面１１を改善することができ、ダメージの少ない壁面１１を得ることができる。また、ＨＦ（フッ酸）やＨＣｌ（塩酸）などによるウェットエッチングによっても、Ｓｉ系の酸化物やＧａの酸化物などを除去することができるので、壁面１１を均すことができ、ダメージの少ない壁面１１を得ることができる。壁面１１のダメージを低減しておくことにより、チャネル領域１４（図１参照）の結晶状態を良好に保つことができ、また、壁面１１とゲート絶縁膜１２との界面を良好な界面とすることができるので、界面準位を低減することができる。これにより、チャネル抵抗を低減することができるとともに、リーク電流を抑制することができる。なお、ウェットエッチング処理に代えて、低ダメージのドライエッチング処理を適用することもできる。
次に、図２Ｅに示すように、略Ｖ字形のトレンチ１０の壁面１１を覆うとともに、ｎ＋型ＧａＮ層６、ｎ−型ＧａＮ層７、ｎ−型ＡｌＧａＮ層８、ｐ型ＧａＮ層４およびｎ＋型ＧａＮ層５の表面を覆うゲート絶縁膜１２が形成される。ゲート絶縁膜１２の形成には、ＥＣＲ（Electron Cyclotron Resonance：電子サイクロトロン共鳴）スパッタ法を適用することが好ましい。
その後、公知のフォトリソグラフィ技術により、開口１５を形成すべき領域に開口部を有するフォトレジスト（図示せず）を介して、ゲート絶縁膜１２がストライプ状にドライエッチングされる。これにより、図２Ｆに示すように、開口１５が形成されて、ｎ＋型ＧａＮ層５が部分的に露出する。
次いで、公知のフォトリソグラフィ技術により、ソース電極１６を形成すべき領域に開口部を有するフォトレジスト（図示せず）を介して、ソース電極１６の材料として用いられるメタル（たとえば、ＴｉおよびＡｌ）が、スパッタ法により、Ｔｉ／Ａｌの順にスパッタされる。その後は、フォトレジストが除去されることにより、メタルの不要部分（ソース電極１６以外の部分）がフォトレジストとともにリフトオフされる。これらの工程により、図２Ｇに示すように、ソース電極１６が形成される。ソース電極１６が形成された後には、熱アロイ（アニール処理）が行なわれることにより、ソース電極１６とｎ＋型ＧａＮ層５との接触がオーミック接触となる。
次いで、公知のフォトリソグラフィ技術により、ソース電極１６を形成すべき領域に開口部を有するフォトレジスト（図示せず）を介して、ソース電極１６の材料として用いられるメタル（たとえば、ＴｉおよびＡｌ）が、スパッタ法により、Ｔｉ／Ａｌの順にスパッタされる。その後は、フォトレジストが除去されることにより、メタルの不要部分（ソース電極１６以外の部分）がフォトレジストとともにリフトオフされる。これらの工程により、図２Ｇに示すように、ソース電極１６が形成される。ソース電極１６が形成された後には、熱アロイ（アニール処理）が行なわれることにより、ソース電極１６とｎ＋型ＧａＮ層５との接触がオーミック接触となる。
その後は、ソース電極１６の場合と同様の方法により、図２Ｇに示すように、ゲート絶縁膜１２を挟んで壁面１１およびｎ＋型ＧａＮ層５の上面においてトレンチ１０の縁部に対向する、ゲート電極１３が形成される。
そして、ソース電極１６の場合と同様の方法により、図２Ｈに示すように、基板１の他方表面（下面）に、ドレイン電極１７が形成される。こうして、図１に示す窒化物半導体素子を得ることができる。
そして、ソース電極１６の場合と同様の方法により、図２Ｈに示すように、基板１の他方表面（下面）に、ドレイン電極１７が形成される。こうして、図１に示す窒化物半導体素子を得ることができる。
複数の窒化物半導体積層構造部２は、それぞれ単位セルを形成している。窒化物半導体積層構造部２のゲート電極１３およびソース電極１６は、それぞれ、図示しない位置で共通接続されている。ドレイン電極１７は、基板１に接触して形成されており、すべてのセルに対して共通の電極となっている。
図３Ａは、図１のｎ−型ＧａＮ層７、ｎ−型ＡｌＧａＮ層８およびｐ型ＧａＮ層４に含まれるＭｇの濃度分布を示すためのプロファイルである。また、図３Ｂは、図８のｎ型ＧａＮ層８３およびｐ型ＧａＮ層８４に含まれるＭｇの濃度分布を示すためのプロファイルである。なお、図３Ａおよび図３Ｂにおける横軸は、素子の厚さ方向位置を表わしている。
図３Ａは、図１のｎ−型ＧａＮ層７、ｎ−型ＡｌＧａＮ層８およびｐ型ＧａＮ層４に含まれるＭｇの濃度分布を示すためのプロファイルである。また、図３Ｂは、図８のｎ型ＧａＮ層８３およびｐ型ＧａＮ層８４に含まれるＭｇの濃度分布を示すためのプロファイルである。なお、図３Ａおよび図３Ｂにおける横軸は、素子の厚さ方向位置を表わしている。
図１および図３Ａを参照して、図１に示す窒化物半導体素子では、ｎ型層３におけるｐ型ＧａＮ層４と接する部分には、ｎ−型ＡｌＧａＮ層８が形成されている。ＡｌＧａＮに対するＭｇの拡散速度が、ＧａＮに対する拡散速度に比べて遅いため、ｐ型ＧａＮ層４を構成するＧａＮの成長中に、Ｍｇが当該ＧａＮに高い不純物濃度（たとえば、１×１０１８ｃｍ−３〜５×１０２０ｃｍ−３）でドーピングされても、そのＭｇは、ｎ−型ＡｌＧａＮ層８にわずかに拡散するものの、ｎ−型ＧａＮ層７にまで拡散することがない。したがって、図３Ａに示されているように、ｎ型層３とｐ型ＧａＮ層４との界面付近におけるＭｇ濃度プロファイルを急峻にすることができる。
一方、図８および図３Ｂを参照して、従来のように、ｎ型ＧａＮ層８３に接するようにＧａＮを成長させて、ｐ型ＧａＮ層８４を形成する構成では、ｐ型ＧａＮ層８４を構成するＧａＮの成長中に、当該ＧａＮにドーピングされるＭｇが、ｎ型ＧａＮ層８３に拡散してしまう。そのため、図３Ｂに示すように、ｎ型ＧａＮ層８３とｐ型ＧａＮ層８４との界面付近におけるＭｇ濃度プロファイルが鈍っている。
このように、この実施形態の窒化物半導体素子では、ｎ型層３におけるｐ型ＧａＮ層４と接する部分にｎ−型ＡｌＧａＮ層８が形成されていることにより、Ｍｇがｎ型層３全体に拡散することを抑制することができる。その結果、ｎ型層３とｐ型ＧａＮ層４との間に良好なｐｎ接合を形成することができ、素子動作時におけるリーク電流の発生を抑制することができる。
図４は、本発明の第２の実施形態に係る窒化物半導体素子の構造を説明するための模式的な断面図である。図４において、図１に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
この実施形態では、窒化物半導体積層構造部２は、ｎ型層２０（第１層）と、ｎ型層２０上に積層形成されたｐ型ＧａＮ層２１（第２層）と、ｐ型ＧａＮ層２１上に積層形成されたｎ型層２２（第３層）とを備えている。
この実施形態では、窒化物半導体積層構造部２は、ｎ型層２０（第１層）と、ｎ型層２０上に積層形成されたｐ型ＧａＮ層２１（第２層）と、ｐ型ＧａＮ層２１上に積層形成されたｎ型層２２（第３層）とを備えている。
ｎ型層２０は、基板１の一方表面（上面）に形成されたｎ＋型ＧａＮ層２３と、ｎ＋型ＧａＮ層２３上に積層形成されたｎ−型ＧａＮ層２４とを備えている。
ｎ＋型ＧａＮ層２３は、ｎ−型ＧａＮ層２４よりもｎ型不純物濃度が高く、その濃度は、たとえば、１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３である。一方、ｎ−型ＧａＮ層２４のｎ型不純物濃度は、たとえば、１×１０１６ｃｍ−３〜１×１０１７ｃｍ−３である。
ｎ＋型ＧａＮ層２３は、ｎ−型ＧａＮ層２４よりもｎ型不純物濃度が高く、その濃度は、たとえば、１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３である。一方、ｎ−型ＧａＮ層２４のｎ型不純物濃度は、たとえば、１×１０１６ｃｍ−３〜１×１０１７ｃｍ−３である。
ｐ型ＧａＮ層２１は、そのｐ型不純物濃度が、たとえば、１×１０１８ｃｍ−３〜５×１０１９ｃｍ−３ｃｍ−３である。
ｎ型層２２は、ｐ型ＧａＮ層２１の上面に接して形成されたｎ−型ＡｌＧａＮ層２５と、ｎ−型ＡｌＧａＮ層２５上に積層形成されたｎ＋型ＧａＮ層２６とを備えている。
ｎ＋型ＧａＮ層２６は、そのｎ型不純物濃度が、たとえば、１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３である。一方、ｎ−型ＡｌＧａＮ層２５のｎ型不純物濃度は、たとえば、１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３である。
ｎ型層２２は、ｐ型ＧａＮ層２１の上面に接して形成されたｎ−型ＡｌＧａＮ層２５と、ｎ−型ＡｌＧａＮ層２５上に積層形成されたｎ＋型ＧａＮ層２６とを備えている。
ｎ＋型ＧａＮ層２６は、そのｎ型不純物濃度が、たとえば、１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３である。一方、ｎ−型ＡｌＧａＮ層２５のｎ型不純物濃度は、たとえば、１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３である。
また、この実施形態では、たとえば、ｎ型層２２の全体の厚さが１μｍ〜５μｍであり、ｎ−型ＡｌＧａＮ層２５の厚さは、１０ｎｍ〜５０ｎｍである。また、ｎ−型ＡｌＧａＮ層２５は、組成式ＡｌｚＧａ１−ｚＮ（０≦ｚ≦１）で表わされ、ｎ−型ＡｌＧａＮ層２５に含まれるＡｌの量を示す値ｚが、０．１〜０．３であることが好ましい。
窒化物半導体積層構造部２は、断面が略台形となるようにｎ＋型ＧａＮ層２６からｎ＋型ＧａＮ層２３が露出する深さまで、その積層界面を横切る方向にエッチングされている。そして、ｎ＋型ＧａＮ層２３は、窒化物半導体積層構造部２の両側から、幅方向に引き出された引き出し部９を有している。すなわち、引き出し部９は、この実施形態では、ｎ＋型ＧａＮ層２３の延長部で構成されている。
窒化物半導体積層構造部２は、断面が略台形となるようにｎ＋型ＧａＮ層２６からｎ＋型ＧａＮ層２３が露出する深さまで、その積層界面を横切る方向にエッチングされている。そして、ｎ＋型ＧａＮ層２３は、窒化物半導体積層構造部２の両側から、幅方向に引き出された引き出し部９を有している。すなわち、引き出し部９は、この実施形態では、ｎ＋型ＧａＮ層２３の延長部で構成されている。
トレンチ１０は、ｎ＋型ＧａＮ層２６からｎ−型ＡｌＧａＮ層２５およびｐ型ＧａＮ層２１を貫通してｎ−型ＧａＮ層２４の途中部に至る深さで形成されている。
壁面１１は、ｎ−型ＧａＮ層２４、ｐ型ＧａＮ層２１、ｎ−型ＡｌＧａＮ層２５およびｎ＋型ＧａＮ層２６に跨がるように形成されている。
ゲート電極１３は、ゲート絶縁膜１２を介して壁面１１、すなわちｎ−型ＧａＮ層２４、ｐ型ＧａＮ層２１、ｎ−型ＡｌＧａＮ層２５およびｎ＋型ＧａＮ層２６に対向しており、さらに、ｎ＋型ＧａＮ層２６の上面においてトレンチ１０の縁部付近にまで延びて形成されている。
壁面１１は、ｎ−型ＧａＮ層２４、ｐ型ＧａＮ層２１、ｎ−型ＡｌＧａＮ層２５およびｎ＋型ＧａＮ層２６に跨がるように形成されている。
ゲート電極１３は、ゲート絶縁膜１２を介して壁面１１、すなわちｎ−型ＧａＮ層２４、ｐ型ＧａＮ層２１、ｎ−型ＡｌＧａＮ層２５およびｎ＋型ＧａＮ層２６に対向しており、さらに、ｎ＋型ＧａＮ層２６の上面においてトレンチ１０の縁部付近にまで延びて形成されている。
ソース電極１６は、ｎ＋型ＧａＮ層２６に対してオーミック接触している。その他の構成は、前述の第１の実施形態の場合と同様であり、動作もまた、同様である。
図５Ａ〜図５Ｈは、図４の窒化物半導体素子の製造方法を説明するための模式的な断面図である。
この窒化物半導体素子の製造に際しては、まず基板１が用意され、この基板１の上に、たとえば、ＭＯＣＶＤ法を用いて、成長温度：１０００℃〜１１００℃、成長時間:２０分間〜３０分間の成長条件でＧａＮを成長させることにより、図５Ａに示すように、ｎ＋型ＧａＮ層２３およびｎ−型ＧａＮ層２４が形成される。なお、成長するＧａＮにドーピングするｎ型不純物としては、たとえば、Ｓｉを用いることができる。こうして、基板１の一方表面（上面）に、ｎ型層２０が形成される。続いて、ｎ−型ＧａＮ層２４上に、成長温度：９５０℃〜１０５０℃、成長時間:３０分間〜５０分間の成長条件でＧａＮを成長させることにより、図５Ａに示すように、ｐ型ＧａＮ層２１が形成される。なお、成長するＧａＮにドーピングするｐ型不純物としては、たとえば、ＭｇやＺｎを用いることができ、この実施形態では、Ｍｇが用いられている。
図５Ａ〜図５Ｈは、図４の窒化物半導体素子の製造方法を説明するための模式的な断面図である。
この窒化物半導体素子の製造に際しては、まず基板１が用意され、この基板１の上に、たとえば、ＭＯＣＶＤ法を用いて、成長温度：１０００℃〜１１００℃、成長時間:２０分間〜３０分間の成長条件でＧａＮを成長させることにより、図５Ａに示すように、ｎ＋型ＧａＮ層２３およびｎ−型ＧａＮ層２４が形成される。なお、成長するＧａＮにドーピングするｎ型不純物としては、たとえば、Ｓｉを用いることができる。こうして、基板１の一方表面（上面）に、ｎ型層２０が形成される。続いて、ｎ−型ＧａＮ層２４上に、成長温度：９５０℃〜１０５０℃、成長時間:３０分間〜５０分間の成長条件でＧａＮを成長させることにより、図５Ａに示すように、ｐ型ＧａＮ層２１が形成される。なお、成長するＧａＮにドーピングするｐ型不純物としては、たとえば、ＭｇやＺｎを用いることができ、この実施形態では、Ｍｇが用いられている。
次いで、ｐ型ＧａＮ層２１上に、たとえば、成長温度：１０００℃〜１１００℃、成長時間:２分間〜２０分間の成長条件でＡｌＧａＮを成長させることにより、図５Ｂに示すように、ｎ−型ＡｌＧａＮ層２５が形成される。なお、成長するＡｌＧａＮにドーピングするｎ型不純物としては、たとえば、Ｓｉを用いることができる。
そして、ｎ−型ＡｌＧａＮ層２５の形成後、ｎ−型ＡｌＧａＮ層２５の上に、たとえば、成長温度：１０００℃〜１１００℃、成長時間:５分間〜１５分間の成長条件でＧａＮを成長させることにより、図５Ｃに示すように、ｎ＋型ＧａＮ層２６が形成される。なお、成長するＧａＮにドーピングするｎ型不純物としては、たとえば、Ｓｉを用いることができる。こうして、ｎ−型ＡｌＧａＮ層２５とｎ＋型ＧａＮ層２６とからなるｎ型層２２が形成され、基板１の一方側には、ｎ型層２０、ｐ型ＧａＮ層２１およびｎ型層２２からなる窒化物半導体積層構造部２が形成される。
そして、ｎ−型ＡｌＧａＮ層２５の形成後、ｎ−型ＡｌＧａＮ層２５の上に、たとえば、成長温度：１０００℃〜１１００℃、成長時間:５分間〜１５分間の成長条件でＧａＮを成長させることにより、図５Ｃに示すように、ｎ＋型ＧａＮ層２６が形成される。なお、成長するＧａＮにドーピングするｎ型不純物としては、たとえば、Ｓｉを用いることができる。こうして、ｎ−型ＡｌＧａＮ層２５とｎ＋型ＧａＮ層２６とからなるｎ型層２２が形成され、基板１の一方側には、ｎ型層２０、ｐ型ＧａＮ層２１およびｎ型層２２からなる窒化物半導体積層構造部２が形成される。
窒化物半導体積層構造部２が形成された後には、窒化物半導体積層構造部２がストライプ状にエッチングされる。すなわち、ｎ＋型ＧａＮ層２６からｎ−型ＧａＮ層２３の層厚中間部に至る断面略逆台形のトレンチ２７がエッチングによって形成される。これにより、図５Ｄに示すように、複数本（この実施形態では３本）の窒化物半導体積層構造部２がストライプ状に整形されるとともに、ｎ−型ＧａＮ層２３の延長部からなる引き出し部９が同時に形成される。トレンチ２７の形成は、たとえば、塩素系ガスを用いたドライエッチング（異方性エッチング）によって行なうことができる。
そして、各窒化物半導体積層構造部２の幅方向中間部付近に、断面略Ｖ字形のトレンチ１０が、窒化物半導体積層構造部２の長手方向に沿って形成される。トレンチ１０の形成は、トレンチ２７と同様に、塩素系ガスを用いたドライエッチング（異方性エッチング）によって行なうことができる。なお、ドライエッチングの後、必要に応じて、ドライエッチングによってダメージを受けたトレンチ１０の壁面１１を改善するためのウェットエッチング処理を行なってもよい。
ウェットエッチングには、ＫＯＨ（水酸化カリウム）やＮａＯＨ（水酸化ナトリウム）などを用いることが好ましい。これにより、ダメージを受けた壁面１１を改善することができ、ダメージの少ない壁面１１を得ることができる。また、ＨＦ（フッ酸）やＨＣｌ（塩酸）などによるウェットエッチングによっても、Ｓｉ系の酸化物やＧａの酸化物などを除去することができるので、壁面１１を均すことができ、ダメージの少ない壁面１１を得ることができる。壁面１１のダメージを低減しておくことにより、チャネル領域１４（図４参照）の結晶状態を良好に保つことができ、また、壁面１１とゲート絶縁膜１２との界面を良好な界面とすることができるので、界面準位を低減することができる。これにより、チャネル抵抗を低減することができるとともに、リーク電流を抑制することができる。なお、ウェットエッチング処理に代えて、低ダメージのドライエッチング処理を適用することもできる。
次に、図５Ｅに示すように、略Ｖ字形のトレンチ１０の壁面１１を覆うとともに、ｎ＋型ＧａＮ層２３、ｎ−型ＧａＮ層２４、ｐ型ＧａＮ層２１、ｎ−型ＡｌＧａＮ層２５およびｎ＋型ＧａＮ層２６の表面を覆うゲート絶縁膜１２が形成される。ゲート絶縁膜１２の形成には、ＥＣＲ（Electron Cyclotron Resonance：電子サイクロトロン共鳴）スパッタ法を適用することが好ましい。
その後、公知のフォトリソグラフィ技術により、開口１５を形成すべき領域に開口部を有するフォトレジスト（図示せず）を介して、ゲート絶縁膜１２がストライプ状にドライエッチングされる。これにより、図５Ｆに示すように、開口１５が形成されて、ｎ＋型ＧａＮ層２６が部分的に露出する。
次いで、公知のフォトリソグラフィ技術により、ソース電極１６を形成すべき領域に開口部を有するフォトレジスト（図示せず）を介して、ソース電極１６の材料として用いられるメタル（たとえば、ＴｉおよびＡｌ）が、スパッタ法により、Ｔｉ／Ａｌの順にスパッタされる。その後は、フォトレジストが除去されることにより、メタルの不要部分（ソース電極１６以外の部分）がフォトレジストとともにリフトオフされる。これらの工程により、図５Ｇに示すように、ソース電極１６が形成される。ソース電極１６が形成された後には、熱アロイ（アニール処理）が行なわれることにより、ソース電極１６とｎ＋型ＧａＮ層２６との接触がオーミック接触となる。
次いで、公知のフォトリソグラフィ技術により、ソース電極１６を形成すべき領域に開口部を有するフォトレジスト（図示せず）を介して、ソース電極１６の材料として用いられるメタル（たとえば、ＴｉおよびＡｌ）が、スパッタ法により、Ｔｉ／Ａｌの順にスパッタされる。その後は、フォトレジストが除去されることにより、メタルの不要部分（ソース電極１６以外の部分）がフォトレジストとともにリフトオフされる。これらの工程により、図５Ｇに示すように、ソース電極１６が形成される。ソース電極１６が形成された後には、熱アロイ（アニール処理）が行なわれることにより、ソース電極１６とｎ＋型ＧａＮ層２６との接触がオーミック接触となる。
その後は、ソース電極１６の場合と同様の方法により、図５Ｇに示すように、ゲート絶縁膜１２を挟んで壁面１１およびｎ＋型ＧａＮ層２６の上面においてトレンチ１０の縁部に対向する、ゲート電極１３が形成される。
そして、ソース電極１６の場合と同様の方法により、図５Ｈに示すように、基板１の他方表面（下面）に、ドレイン電極１７が形成される。こうして、図４に示す窒化物半導体素子を得ることができる。
そして、ソース電極１６の場合と同様の方法により、図５Ｈに示すように、基板１の他方表面（下面）に、ドレイン電極１７が形成される。こうして、図４に示す窒化物半導体素子を得ることができる。
複数の窒化物半導体積層構造部２は、それぞれ単位セルを形成している。窒化物半導体積層構造部２のゲート電極１３およびソース電極１６は、それぞれ、図示しない位置で共通接続されている。ドレイン電極１７は、基板１に接触して形成されており、すべてのセルに対して共通の電極となっている。
図６Ａは、図４のｐ型ＧａＮ層２１、ｎ−型ＡｌＧａＮ層２５およびｎ＋型ＧａＮ層２６に含まれるＭｇの濃度分布を示すためのプロファイルである。また、図６Ｂは、図８のｐ型ＧａＮ層８４およびｎ型ＧａＮ層８５に含まれるＭｇの濃度分布を示すためのプロファイルである。なお、図６Ａおよび図６Ｂにおける横軸は、素子の厚さ方向位置を表わしている。
図６Ａは、図４のｐ型ＧａＮ層２１、ｎ−型ＡｌＧａＮ層２５およびｎ＋型ＧａＮ層２６に含まれるＭｇの濃度分布を示すためのプロファイルである。また、図６Ｂは、図８のｐ型ＧａＮ層８４およびｎ型ＧａＮ層８５に含まれるＭｇの濃度分布を示すためのプロファイルである。なお、図６Ａおよび図６Ｂにおける横軸は、素子の厚さ方向位置を表わしている。
図４および図６Ａを参照して、図４に示す窒化物半導体素子では、ｎ型層２２におけるｐ型ＧａＮ層２１と接する部分には、ｎ−型ＡｌＧａＮ層２５が形成されている。前述したように、ＡｌＧａＮに対するＭｇの拡散速度が、ＧａＮに対する拡散速度に比べて遅いため、ｐ型ＧａＮ層２１に、Ｍｇが高い不純物濃度（たとえば、１×１０１８ｃｍ−３〜５×１０１９ｃｍ−３）でドーピングされていても、ｎ＋型ＧａＮ層２６を構成するＧａＮの成長中に、Ｍｇがｎ＋型ＧａＮ層２６にまで拡散することがない。したがって、図６Ａに示されているように、ｎ型層２２とｐ型ＧａＮ層２１との界面付近におけるＭｇ濃度プロファイルを急峻にすることができる。
一方、図８および図６Ｂを参照して、従来のように、ｐ型ＧａＮ層８４に接するようにＧａＮを成長させて、ｎ型ＧａＮ層８５を形成する構成では、ｎ型ＧａＮ層８５を構成するＧａＮの成長中に、ｐ型ＧａＮ層８４に含まれるＭｇが、ｎ型ＧａＮ層８５に拡散してしまう。そのため、図６Ｂに示すように、ｎ型ＧａＮ層８５とｐ型ＧａＮ層８４との界面付近におけるＭｇ濃度プロファイルが鈍っている。
このように、この実施形態の窒化物半導体素子では、ｎ型層２２におけるｐ型ＧａＮ層２１と接する部分にｎ−型ＡｌＧａＮ層２５が形成されていることにより、Ｍｇがｎ型層２２全体（より具体的には、ｎ＋型ＧａＮ層２６）に拡散することを抑制することができる。その結果、ｎ型層２２が全体として高抵抗になることを抑制することができる。
以上、本発明の２つの実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
以上、本発明の２つの実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
たとえば、前述の実施形態では、本発明の実施形態としてｎｐｎ縦型構造を有する２つの窒化物半導体素子を例示して説明したが、本発明は、ｎｐｎ縦型構造を有する窒化物半導体素子だけでなく、ｐｎ接合を有する窒化物半導体素子であれば適用することができる。
たとえば、前述の第１の実施形態と第２の実施形態とを組合せた実施形態で実施することもできる。すなわち、図１の窒化物半導体素子において、ｎ＋型ＧａＮ層５に代えて、ｐ型ＧａＮ層４に接して形成されたｎ−型ＡｌＧａＮ層２９と、このｎ−型ＡｌＧａＮ層２９上に形成されたｎ＋型ＧａＮ層３０とからなるｎ型層２８を形成してもよい（図７参照）。このような構成では、ｐ型ＧａＮ層４とｎ型層３，２８との各界面付近におけるＭｇ濃度プロファイルを急峻にすることができる。そのため、ｎ型層３とｐ型ＧａＮ層４との間に良好なｐｎ接合を形成して素子動作時におけるリーク電流の発生を抑制することができるとともに、ｎ型層２８が全体として高抵抗になることを抑制することもできる。
たとえば、前述の第１の実施形態と第２の実施形態とを組合せた実施形態で実施することもできる。すなわち、図１の窒化物半導体素子において、ｎ＋型ＧａＮ層５に代えて、ｐ型ＧａＮ層４に接して形成されたｎ−型ＡｌＧａＮ層２９と、このｎ−型ＡｌＧａＮ層２９上に形成されたｎ＋型ＧａＮ層３０とからなるｎ型層２８を形成してもよい（図７参照）。このような構成では、ｐ型ＧａＮ層４とｎ型層３，２８との各界面付近におけるＭｇ濃度プロファイルを急峻にすることができる。そのため、ｎ型層３とｐ型ＧａＮ層４との間に良好なｐｎ接合を形成して素子動作時におけるリーク電流の発生を抑制することができるとともに、ｎ型層２８が全体として高抵抗になることを抑制することもできる。
また、前述の第１の実施形態では、ｎ型層３において、ｐ型ＧａＮ層４に接する部分にのみ、Ａｌを含むｎ−型ＡｌＧａＮ層８を形成したが、たとえば、ｎ型層３全体をＡｌＧａＮからなる層としてもよい。また、前述の第２の実施形態についても、たとえば、ｎ型層２２全体をＡｌＧａＮからなる層としてもよい。同様に、図７に示す第３の実施形態についても、ｎ型層３，２８全体をＡｌＧａＮからなる層としてもよい。
また、前述の実施形態では、ＧａＮやＡｌＧａＮを成長させる方法として、ＭＯＣＶＤ法が適用されたが、たとえば、ＬＰＥ法（Liquid Phase Epitaxy：液相エピタキシャル成長法）、ＶＰＥ法（Vapor Phase Epitaxy：気相エピタキシャル成長法）、ＭＢＥ法（Molecular Beam Epitaxy：分子線エピタキシャル成長法）などの成長方法が適用されてもよい。
また、前述の実施形態では、窒化物半導体積層構造部２に断面略Ｖ字形のトレンチ１０が形成される例について説明したが、トレンチ１０の形状は、逆台形、Ｕ形、矩形、台形等の他の形状であってもよい。
また、たとえば、ゲート絶縁膜１２の形成時において、ｐ型ＧａＮ層４，２１の側面付近の領域を、Ａｒ＋プラズマを照射することにより変質させて、ｐ型ＧａＮ層４，２１の半導体表面部を、ｐ型ＧａＮ層４，２１とは異なる導電特性を有する改質層としてもよい。この場合、ゲート絶縁膜１２を、当該改質層に接して形成することができる。これによって、ゲート閾値電圧を低減するとともに、電子移動度を向上させることができる。その結果、オン抵抗を低減することができ、良好なパワーデバイスを実現することができる。
また、たとえば、ゲート絶縁膜１２の形成時において、ｐ型ＧａＮ層４，２１の側面付近の領域を、Ａｒ＋プラズマを照射することにより変質させて、ｐ型ＧａＮ層４，２１の半導体表面部を、ｐ型ＧａＮ層４，２１とは異なる導電特性を有する改質層としてもよい。この場合、ゲート絶縁膜１２を、当該改質層に接して形成することができる。これによって、ゲート閾値電圧を低減するとともに、電子移動度を向上させることができる。その結果、オン抵抗を低減することができ、良好なパワーデバイスを実現することができる。
また、前述の実施形態では、壁面１１は、基板１に対して傾斜した平面であるとしたが、傾斜している必要はなく、また、平面である必要もない。すなわち、壁面１１は、基板１に垂直な平面であってもよいし、湾曲面であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
２ 窒化物半導体積層構造部
３ ｎ型層
４ ｐ型ＧａＮ層
５ ｎ＋型ＧａＮ層
６ ｎ＋型ＧａＮ層
７ ｎ−型ＧａＮ層
８ ｎ−型ＡｌＧａＮ層
２０ ｎ型層
２１ ｐ型ＧａＮ層
２２ ｎ型層
２３ ｎ＋型ＧａＮ層
２４ ｎ−型ＧａＮ層
２５ ｎ−型ＡｌＧａＮ層
２６ ｎ＋型ＧａＮ層
２８ ｎ型層
２９ ｎ−型ＡｌＧａＮ層
３０ ｎ＋型ＧａＮ層
３ ｎ型層
４ ｐ型ＧａＮ層
５ ｎ＋型ＧａＮ層
６ ｎ＋型ＧａＮ層
７ ｎ−型ＧａＮ層
８ ｎ−型ＡｌＧａＮ層
２０ ｎ型層
２１ ｐ型ＧａＮ層
２２ ｎ型層
２３ ｎ＋型ＧａＮ層
２４ ｎ−型ＧａＮ層
２５ ｎ−型ＡｌＧａＮ層
２６ ｎ＋型ＧａＮ層
２８ ｎ型層
２９ ｎ−型ＡｌＧａＮ層
３０ ｎ＋型ＧａＮ層
Claims (4)
- III族窒化物半導体からなるｎ型の層と、
このｎ型の層に接して積層形成され、ｐ型不純物を含むIII族窒化物半導体からなる層とを含み、
前記ｎ型の層における前記ｐ型不純物を含む層と接する部分には、Ａｌが含まれている、窒化物半導体素子。 - ｎ型のIII族窒化物半導体からなる第１層と、
この第１層に接して積層形成され、ｐ型不純物を含むIII族窒化物半導体からなる第２層と、
この第２層に積層形成され、ｎ型のIII族窒化物半導体からなる第３層とを備え、
前記第１層における前記第２層と接する部分には、Ａｌが含まれている、窒化物半導体素子。 - ｎ型のIII族窒化物半導体からなる第１層と、
この第１層に積層形成され、ｐ型不純物を含むIII族窒化物半導体からなる第２層と、
この第２層に接して積層形成され、ｎ型のIII族窒化物半導体からなる第３層とを備え、
前記第３層における前記第２層と接する部分には、Ａｌが含まれている、窒化物半導体素子。 - ｎ型のIII族窒化物半導体からなる第１層と、
この第１層に接して積層形成され、ｐ型不純物を含むIII族窒化物半導体からなる第２層と、
この第２層に接して積層形成され、ｎ型のIII族窒化物半導体からなる第３層とを備え、
前記第１層および前記第３層における、前記第２層と接する部分には、Ａｌが含まれている、窒化物半導体素子。
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