JP2008226914A - ＧａＮ系半導体素子 - Google Patents

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Abstract

【課題】ゲート電極が形成される壁面が複数形成されている場合、各ゲート電極での電流特性が大きく変動しないようにしたＧａＮ系半導体素子を提供する。
【解決手段】サファイア基板１上にＧａＮバッファ層２、アンドープＧａＮ層３、ｎ型ＧａＮドレイン層４、ｐ型ＧａＮチャネル層５が積層されており、ｐ型ＧａＮチャネル層５の上には、ｎ型ＧａＮソース層６が形成されている。リッジ部１１側面には、絶縁膜７、ゲート電極８が形成されている。リッジ部１１の形状によって、リッジ部１１が有する壁面の個数は変わるが、リッジ部１１の壁面がいくつであっても、少なくとも２つ以上の壁面が同一の面方位に形成される。
【選択図】 図１

Description

本発明は、大電流が得られるパワートランジスタ等の半導体増幅素子等に用いられるＧａＮ系半導体素子に関する。
ＧａＮやＡｌＧａＮ等のＧａＮ系III−Ｖ族化合物半導体をチャネル層に用いたＭＯＳ型ＦＥＴやＨＥＭＴ（High Electron Mobility Transistor）等は、ＳｉやＧａＡｓ等を用いたＭＯＳ型ＦＥＴ、ＨＥＭＴに比べ、動作時のオン抵抗が１桁以上も小さく、高耐圧で高温動作や大電流動作が可能となるデバイスとして注目されている。
上記ＧａＮ系半導体素子は、例えば、特許文献１や非特許文献１に示すように、耐圧を向上させる等の理由からソース電極とドレイン電極とを縦方向に並べて配置した縦型構造のＧａＮ系半導体素子が知られている。
縦型構造のＧａＮ系半導体素子の中でも、オン抵抗を小さくするために、特許文献１や２に示すように、ＭIＳ（Metal Insulator Semiconductor）構造の斜めゲートを有するリッジ部を作製し、このゲートを挟むようにしてソース電極、ドレイン電極を形成したＧａＮ系半導体素子が提案されている。
特開２００３−１６３３５４号公報 特開２００４−１６５５２０号公報 大久保聡著、「もう光るだけじゃない、機器の進化の裏にＧａＮ」、２００６年６月５日、日経エレクトロニクス、ｐ．５１−６０
しかし、上記従来のＧａＮ系半導体素子では、リッジ部の斜面に形成されるゲート電極の数によって、１つのリッジ部で複数のセルを共有することになるが、ＭＩＳ構造を構成するゲート領域の半導体層の傾斜角度が変化すると、チャネル領域の反転分布状態が変化するので、チャネル動作に影響を及ぼし、各セル毎に電流特性が変化していた。
これは、ＧａＮ系半導体の積層構造において、積層構造の成長表面がＣ面となっていると、ｃ軸方向に対称性がなく、Ｃ面成長のエピタキシャル膜には表裏が生じるというウルツ鉱構造のため、ＧａＮ系半導体層の積層界面の歪みによるピエゾ分極と自発分極が発生することが知られているが、この分極よって発生する電場の強さがゲート領域を構成する半導体層の傾斜角度とともに変化してしまうので、チャネル領域でのチャネル動作に影響を及ぼすためである。したがって、特許文献１や２に示される構造の場合、ゲート電極が形成されるリッジ部の左壁面と右壁面の傾斜角度の違いにより、２つのセル毎に電流特性が異なるということが発生し、均一な電流特性が得られないという問題があった。
また、同じ角度でも面方位が異なると、移動度や絶縁膜との界面に形成されるトラップの数が異なるために、やはり均一な電流特性が得られないという問題があった。
本発明は、上述した課題を解決するために創案されたものであり、ゲート電極が形成される壁面が複数形成されている場合、各ゲート電極での電流特性が大きく変動しないようにしたＧａＮ系半導体素子を提供することを目的としている。
上記目的を達成するために、請求項１記載の発明は、ｐ型不純物を含む半導体層と該ｐ型不純物を含む半導体層を挟んで配置された２つのｎ型半導体層とを含む積層構造を備えたＧａＮ系半導体素子であって、前記積層構造に形成されて露出した壁面を複数有し、絶縁膜を介してゲート電極が形成される前記壁面については、少なくとも２つ以上の壁面が同一の面方位に形成されていることを特徴とするＧａＮ系半導体素子である。
また、請求項２記載の発明は、前記絶縁膜を介してゲート電極が形成される壁面のすべてが、同一の面方位に形成されていることを特徴とする請求項１記載のＧａＮ系半導体素子である。
また、請求項３記載の発明は、前記壁面には、前記ｐ型不純物を含む半導体層が露出していることを特徴とする請求項１又は請求項２のいずれか１項に記載のＧａＮ系半導体素子である。
また、請求項４記載の発明は、前記壁面の一部を構成する前記ｐ型不純物を含む半導体層表面部に伝導特性の異なる領域を形成し、該領域に接して絶縁膜を形成することを特徴とする請求項１〜請求項３のいずれか１項に記載のＧａＮ系半導体素子である。
また、請求項５記載の発明は、前記絶縁膜は、酸化物又は窒化物又は酸化窒化物又はこれらの組み合わせにより形成されていることを特徴とする請求項１〜請求項４のいずれか１項に記載のＧａＮ系半導体素子である。
また、請求項６記載の発明は、前記絶縁膜が窒化シリコン膜と酸化シリコン膜の組み合わせからなり、前記窒化シリコン膜が前記壁面に接していることを特徴とする請求項５記載のＧａＮ系半導体素子である。
また、請求項７記載の発明は、前記積層構造の主面は、Ｃ面であることを特徴とする請求項１〜請求項６のいずれか１項に記載のＧａＮ系半導体素子である。
また、請求項８記載の発明は、前記壁面の傾斜角度は１０度〜９０度の範囲で形成されていることを特徴とする請求項７記載のＧａＮ系半導体素子である。
また、請求項９記載の発明は、前記壁面は、ノンポーラ面又はセミポーラ面で構成されていることを特徴とする請求項１〜請求項８のいずれか１項に記載のＧａＮ系半導体素子である。
また、請求項１０記載の発明は、前記壁面は、ドライエッチングによって形成されていることを特徴とする請求項１〜請求項９のいずれか１項に記載のＧａＮ系半導体素子である。
また、請求項１１記載の発明は、前記ゲート電極が形成される領域は、ストライプ状に形成されていることを特徴とする請求項１〜請求項１０のいずれか１項に記載のＧａＮ系半導体素子である。
また、請求項１２記載の発明は、前記ゲート電極が形成される領域は、六角形状に形成されていることを特徴とする請求項１〜請求項１１のいずれか１項に記載のＧａＮ系半導体素子である。
また、請求項１３記載の発明は、前記ゲート電極と同一面側にドレイン電極が形成される場合には、ソース電極の総面積が該ドレイン電極の総面積よりも大きいことを特徴とする請求項１〜請求項１２のいずれか１項に記載のＧａＮ系半導体素子である。
また、請求項１４記載の発明は、前記ゲート電極と同一面側にドレイン電極が形成される場合には、前記ゲート電極の総面積が該ドレイン電極の総面積よりも大きいことを特徴とする請求項１〜請求項１３のいずれか１項に記載のＧａＮ系半導体素子である。
また、請求項１５記載の発明は、前記ゲート電極と同一面側にドレイン電極が形成される場合には、ソース電極が半導体層と接触する複数領域の総数と該ドレイン電極が半導体層と接触する複数領域の総数とが異なることを特徴とする請求項１〜請求項１４のいずれか１項に記載のＧａＮ系半導体素子である。
また、請求項１６記載の発明は、前記ソース電極が半導体層と接触する複数領域の総数が、前記ドレイン電極が半導体層と接触する複数領域の総数よりも多いことを特徴とする請求項１５記載のＧａＮ系半導体素子である。
請求項１記載の発明では、ゲート電極が形成される複数の壁面については、少なくとも２つ以上の壁面が同一の面方位に形成するようにしているので、自発分極やピエゾ分極により発生する電場の影響を一部のゲート界面で同一とすることができ、チャネル領域に与える影響も同一にすることができる。したがって、同一の面方位に形成した壁面を有するセルについては電流特性をほぼ同じようにすることができる。
また、請求項２記載の発明では、ゲート電極が形成される複数の壁面については、すべて同一の面方位としているので、すべてのセルについて電流特性をほぼ同じようにすることができる。
また、請求項４記載の発明では、伝導特性の異なる領域により、素子のオン電圧を低くすることができる。
また、請求項６記載の発明では、ＧａＮ系半導体層と直接接触する絶縁膜を窒化シリコン膜にすることで、界面電荷を抑制しリーク電流を低減することができる。
また、請求項９記載の発明では、ノンポーラ面やセミポーラ面は、結晶の対称性が高く極めて安定な面であるので、界面電荷を減らせることができ、良好な界面を得ることができる。
また、請求項１１、請求項１２記載の発明では、ゲート電極を形成する領域をストライプ状、または六角形状に形成するようにしているので、容易にゲート電極が形成される複数の壁面をすべて同じ面方位に作製できる。
また、請求項１３〜請求項１６に記載の発明では、ドレイン電極の面積を減少させることにより、ゲート電極及びソース電極に使用できる面積を増加させることがきるので、チャネル抵抗を低下させ、オン抵抗を低減することができる。
以下、図面を参照して本発明の一実施形態を説明する。図１は本発明の第１のＧａＮ系半導体素子の断面構造を示し、図２はリッジ部形状が異なる例を示す。
本発明のＧａＮ系半導体素子は、六方晶化合物半導体であるIII−Ｖ族ＧａＮ系半導体が用いられており、上記III−Ｖ族ＧａＮ系半導体は、４元混晶系のＡｌｘＧａｙＩｎｚＮ（ｘ＋ｙ＋ｚ＝１、０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１）で表される。また、図１はＮＰＮ構造の例を示す。
サファイア基板１上にＧａＮバッファ層２、アンドープＧａＮ層３、ｎ型ＧａＮドレイン層４、ｐ型ＧａＮチャネル層５（ｐ型不純物を含む半導体層に相当）が積層されており、ｐ型ＧａＮチャネル層５の上には、ｎ型ＧａＮソース層６が形成されている。ｎ型ＧａＮソース層６、ｐ型ＧａＮチャネル層５、ｎ型ＧａＮドレイン層４の一部でリッジ部１１を構成しており、このリッジ部１１壁面の傾斜面に絶縁膜７が形成され、絶縁膜７上にゲート電極８が形成されている（ＭＩＳ構造）。なお、上記ｎ型半導体は、意図的にドーピングを行わないアンドープ層でも形成することができる。
また、ｎ型ＧａＮソース層６上にはソース電極９が設けられ、ｎ型ＧａＮドレイン層４の露出した表面にはドレイン電極１０が形成されている。絶縁膜７は、ソース電極９及びドレイン電極１０の電気的接続領域を除いて、ＧａＮ系半導体層の表面が露出しないように被覆されている。なお、サファイア基板１を剥離し、ドレイン電極１０をウエハの裏面全体に形成するようにしても良い。その場合、リッジ部１１は傾斜面を構成するための必要最低限の大きさに形成される。
図１に示すように、リッジ部１１は複数形成され、これらのリッジ部１１は、それぞれ単位セルを複数共有する構成となっている。後述するが、リッジ部１１がストライプ状に形成される場合には、リッジ部１１は２つの壁面を有するので単位セルを２つ共有することになり、リッジ部１１の形状が六角形状（ハニカム形状）であると、リッジ部１１は６つの壁面を有するので単位セルを６つ共有することになる。そして、リッジ部１１の壁面がいくつであっても、絶縁膜７上にゲート電極８が形成された壁面については、少なくとも２つ以上の壁面が 同一の面方位に形成される。より好ましいのは、それらの壁面がすべて同一の面方位に形成されることである。
例えば、リッジ部１１がストライプ状に形成される場合、リッジ部１１の左壁面に形成されたゲート電極８とこのゲート電極を挟むように設けられたソース電極９とドレイン電極１０で１つのセルを構成し、リッジ部１１の右壁面に形成されたゲート電極８とこのゲート電極を挟むように設けられたソース電極９とドレイン電極１０とで１つのセルを構成しており、ソース電極９は２つの単位セルで共有する構造となる。そして、リッジ部１１側面、すなわち左壁面と右壁面の面方位を同一方向としているので、自発分極やピエゾ分極により発生する電場の影響を各リッジ部側面で同一とすることができ、各セル毎の電流特性をほぼ同じとすることができる。
さらに、図１のように、通常、１枚のウエハに複数のリッジ部１１を作製して多数のセルを形成することが行われるが、これらのリッジ部１１の側面（壁面）は、電流特性を同一にしたいセルに関してのみ、これらを同一の面方位に構成しても良いし、また、すべての壁面における面方位を同一にするようにしても良い。面方位が同一に構成された壁面については上記電場の影響を同一にすることができ、各セルの電流特性を均一にすることができる。
また、絶縁膜７は、化学的に安定していることや強度が強いという点からＳｉＯ２、Ｇａ２Ｏ３、ＭｇＯ、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｇｄ２Ｏ３等の酸化物及びＳｉＮ等の窒化物、ＳｉＯＮ等の酸化窒化物が用いられる。また、上記酸化物、窒化物、酸化窒化物のいずれか又はすべてを組み合わせて多層膜として使用しても良く、例えば、酸化物としてＳｉＯ２を、窒化物としてＳｉＮを用いて絶縁膜７を多層構造とした場合、ＳｉＯ２のバンドギャップが大きいことにより、耐圧を高くすることができるとともに、ＳｉＮにより界面を安定化させることができる。
例えば、図１１に示すように、図１の構成の絶縁膜７を２重構造にして、リッジ部１１の壁面等を含む半導体表面に接する側の絶縁膜にＳｉＮ（窒化シリコン）膜７ａを、ＳｉＮ膜７ａの上にＳｉＯ２（酸化シリコン）膜７ｂを形成し、ＳｉＯ２膜７ｂの上にゲート電極８を形成する。このようにすることで、半導体層表面はＳｉＮ膜７ａで直接覆われて界面電荷を抑制し、リーク電流を低減できる。ここで、ＳｉＮ膜７ａの膜厚は、１Å（オングストローム）〜１００Åであることが好ましく、１０Å前後であることがさらに好ましい。また、ＳｉＯ２膜７ｂの膜厚は１００Å〜３０００Åであることが好ましく、１０００Å〜２０００Åであることがさらに好ましい。
なお、図１のリッジ部１１に別のトレンチを形成して図１２のようにゲート電極を設けるようにしても良い。図１２では、リッジ部１１の壁面にゲート電極は設けられていないが、リッジ部１１に形成されたトレンチにゲート電極８１が設けられている。また、トレンチを挟んでリッジ部１１上に２つのソース電極９１が形成されている。
図１２では、半導体表面を覆う絶縁膜７は１つで構成されていたが、図１１と同様、絶縁膜７を２重構造にして、図１３に示すように、ＳｉＮ（窒化シリコン）膜７ａとＳｉＯ２（酸化シリコン）膜７ｂとし、リッジ部１１のトレンチ壁面等を含む半導体表面に接する側の絶縁膜にＳｉＮ（窒化シリコン）膜７ａを形成するようにしても良い。この効果については、上記図１１で述べた効果と同じである。
図１のように、ｎ型ＧａＮドレイン層４，ｐ型ＧａＮチャネル層５、ｎ型ＧａＮソース層６の積層構造にリッジ部１１が形成されているが、この積層構造の主面（積層方向とは垂直の方向）に対するリッジ部１１の傾斜面の傾斜角度をθとすると、θは１０度〜９０度の範囲で形成される。なお、リッジ部１１は、ドライエッチングにより作製される。
リッジ部１１の壁面の傾斜角度θを変えて９０度とした例を図２に示す。図１と同じ符号を付しているのは、同じ構成を示す。したがって、積層の構成は図１と全く同じであるが、リッジ部１１の壁面の傾斜角度θのみが異なるものである。
図１及び図２においても、電流経路は、ソース電極９から、ｎ型ＧａＮソース層６、チャネル領域５ａ、ｎ型ＧａＮドレイン層４とリッジ部１１の側面に沿った領域を通過してドレイン電極１０に至る経路となるので、リッジ部１１の側面の傾斜角度θが小さい程、電流経路長は長くなり、素子の抵抗値は大きくなる。逆に、リッジ部１１の側面の傾斜角度θが大きい程、電流経路長は短くなって、素子の抵抗値は小さくなり、θ＝９０度で電流経路長は最短となる。したがって、図１と図２の対応する層の厚みが同じの場合、図２の場合が最も素子の抵抗値を小さくすることができ、素子の動作を向上させることができる。
次に、上記ＭＩＳ型のＧａＮ系半導体素子の動作について簡単に説明する。ソース電極９とドレイン電極１０との間には、ドレイン電極１０側が正となる逆バイアス電圧が与えられる。これにより、ｎ型ＧａＮドレイン層４、ｐ型ＧａＮチャネル層５で構成されるＰＮ接合には逆方向電圧が加えられる。このとき、ソース−ドレイン間は遮断状態となるが、この状態で、ソース電極９とゲート電極８との間に、ゲート電極８側が正となる所定の電圧を加えると、ｐ型ＧａＮチャネル層５に対するバイアスがゲート電極８に与えられる。
これにより、ｐ型ＧａＮチャネル層５のチャネル領域５ａには、電子が誘起されて、反転チャネルが形成される。この反転チャネルを介して、ｎ型ＧａＮドレイン層４とｎ型ＧａＮソース層６間が導通し、電子がソース電極９からｎ型ＧａＮソース層６の側面（リッジ部１１の側面）及びチャネル領域５ａを通過し、ｎ型ＧａＮソース層６の側面を経由してドレイン電極１０に移動する（電流は逆の経路になる）ので、ソース−ドレイン間が導通する。このように、ゲート電極８に所定のバイアスを加えたときにソース−ドレイン間が導通し、ゲート電極８にバイアスを与えないときにはソース−ドレイン間が遮断状態となるノーマリオフ動作が可能となる。
一方、図１、２のように、ドレイン電極を、ゲート電極やソース電極と同一面側に形成するのではなく、図３の第２のＧａＮ系半導体素子のように、ドレイン電極をソース電極と対向するように形成することもできる。例えば、ＧａＮ基板２１のように導電性基板が用いられ、そのＧａＮ基板２１上にｎ型ＧａＮドレイン層２２、ｐ型ＧａＮチャネル層２３が積層されており、ｐ型ＧａＮチャネル層２３の上には、ｎ型ＧａＮソース層２４が形成されている。ｎ型ＧａＮソース層２４、ｐ型ＧａＮチャネル層２３、ｎ型ＧａＮドレイン層２２の一部でリッジ部２９を構成しており、ＧａＮ系半導体層表面を覆う絶縁膜２５上にゲート電極２６が形成されている（ＭＩＳ構造）。
また、ゲート電極２６と同一面側（表面側）にソース電極２７が、ソース電極２７と対向するようにドレイン電極２９がウエハの裏面全体に渡って形成されている。絶縁膜２５は、ソース電極２７の電気的接続領域を除いて、ＧａＮ系半導体層の表面が露出しないように被覆され、ゲート電極２６は、リッジ部２９の右側面から隣接するリッジ部の左側面に渡って（凹部Ａの領域）形成されている。ここで、絶縁膜２５の材料やリッジ部２９の作製に使用するエッチング方法等は、図１の構成の場合と同じであり、このＭＩＳ型のＧａＮ系半導体素子の動作についても上述の説明と同様である。
また、図３の構成の傾斜角度θを変えて９０度とした例を図４に示す。図３と同じ符号を付しているのは、同じ構成を示す。したがって、積層の構成は図３と全く同じであるが、傾斜角度θのみが異なるものである。この効果についても図２において説明しているのと同様であり、傾斜角度θが大きい程、電流経路長は短くなって、素子の抵抗値は小さくなり、θ＝９０度で電流経路長は最短で、抵抗値も最小となる。
図８は、六方晶系の面方位を示すユニットセル図である。サファイア単結晶やＧａＮ系半導体結晶は、六方晶系（ウルツ鉱型）の結晶構造を有しており、図のように、六方晶系の結晶は、Ｃ面（０００１）や結晶柱面であるＭ面（１０−１０）、Ａ面（１１２０）等を有している。サァイア基板１上にＧａＮ系半導体層を積層する場合には、エピタキシャル成長の行いやすさからサファイア基板１のＣ面（０００１）が主面として用いられる。（０００１）方位のサファイア基板１上に積層したＧａＮ系半導体は（０００１）方位のウルツ鉱型の結晶構造を持ち、Ｇａのカチオン元素が成長表面方向になる結晶極性（ｃ軸方向に成長）を有する。したがって、ＧａＮバッファ層２〜ｎ型ＧａＮソース層６までは、すべて積層方向がｃ軸方向となり、成長面はＣ面となっている。
上記のように主面をＣ面として結晶成長させると、リッジ部１１側面の傾斜面は、例えば、ノンポーラ面（Ｍ面（１０−１０）もしくはＡ面（１１−２０））、またはセミポーラ面（（１０−１−１）、（１０−１−３）、（１１−２２）等）となる。
従来、ＧａＮ系半導体の積層構造において、積層構造の成長表面がＣ面となっていると、ｃ軸方向に対称性がなく、Ｃ面成長のエピタキシャル膜には表裏が生じるというウルツ鉱構造のため、ＧａＮ系半導体層の積層界面の歪みによるピエゾ分極と自発分極が発生することが知られているが、上記のように、ゲート電極８をノンポーラ面又はセミポーラ面、若しくは分極が最大となるＣ面以外の面に作製するようにしているので、分極がチャネル領域５ａのチャネル動作に与える影響が少なく、ＧａＮ系半導体素子の例えばトランジスタ動作等が向上する。また、表面が安定となるため、良好なＧａＮ／絶縁膜界面を形成できる。
また、各半導体層において、ｎ型のドーパントにはＳｉが、ｐ型のドーパントにはＭｇが用いられる。ｎ型ＧａＮドレイン層４はドレイン電極１１とのオーミック接触を取るため、ｎ型ＧａＮソース層６はソース電極９とのオーミック接触を取るため、各々、例えば、不純物濃度が２×１０１８ｃｍ−３となるように不純物Ｓｉがドーピングされており、ｐ型ＧａＮチャネル層５は、ゲート電極に電圧がかからない状態で素子がオンとならないように、キャリア濃度を高めておく必要があり、例えば、不純物濃度が３×１０１９ｃｍ−３となるように不純物Ｍｇがドーピングされている。
次に、図１〜図４に示すように、１枚のウエハ上にリッジ部１１又はリッジ部２９を複数形成して、複数のセルを形成し、リッジ部側面の面方位を少なくとも２つ以上同じになるように構成した場合の電極等の構成例を図５〜７に示す。図５〜７は、リッジ部が形成されたウエハを上面から見た平面図を示す。
まず、図５は、図１又は図２の構成において、リッジ部１１がハニカム型構造（六角形構造）に形成されている構造を示し、ソース電極９、ドレイン電極１０をハニカム型（六角形構造）とし、ゲート電極８が形成される領域についてもハニカム型形状とした構成例を示す（絶縁膜は図示せず）。リッジ部１１の頂上に設けられたハニカム型のドレイン電極１０は、周囲に設けられた６個のソース電極９の共通電極となっている。したがって、この場合は、１つのリッジ部１１で６個のセルを共有していることになる。また、ゲート電極８は、リッジ部１１が有する６つの側面にハニカム型に形成されるとともに、ドレイン電極１０と隣接する他のドレイン電極（図示せず）のとを接続するように形成されている。
例えば、サァイア基板１のＣ面上にＧａＮ系半導体層を積層し、図２のようにリッジ部１１側面の傾斜角度θを９０度とし、図５のようにリッジ部１１をハニカム構造とした場合には、図８のユニットセル図からもわかるように、リッジ部１１の側面は分極による電場の影響がを少ないノンポーラ面であるＭ面（１０−１０）ですべて構成される。
一方、図６は、図３又は図４の構成においてウエハ２０にリッジ部２９がストライプ状に形成されている構造を示し、このストライプ状に形成されたリッジ部２９の両側面に渡ってゲート電極２６が、ウエハ２０表面全体に形成した絶縁膜２５（図示せず）上にストライプ状に形成されており、隣接するゲート電極２６は図の下部で接続する構成となっており、くし型状の電極構造を有している。一方、リッジ部２９の頂上に設けられたソース電極２７については、隣接する複数のソース電極２７を図の上部で接続しており、くし型状の電極構造を有している。ソース電極２７がリッジ部２９上に形成されている領域（電極２７の点線より下の領域）以外の電極２７の部分は、半導体とは直接接触しておらず、図示していない絶縁膜２５で隔てられている。他方、ドレイン電極２８については、図示されていないが、ウエハ２０の裏面全体に渡って形成されている。
例えば、ＧａＮ基板２１のＣ面上にＧａＮ系半導体層を積層し、図３又は図４のようにリッジ部２９側面を斜面とし、図３のように、リッジ部１１と各電極を形成した場合には、リッジ部２９側面はすべて、セミポーラ面（（１０−１−１）、（１０−１−３）、（１１−２２）等）で構成される。
次に、図７は、図３又は図４の構成においてリッジ部２９をハニカム型（六角形構造）とするとともに、ゲート電極２６、ソース電極２７をハニカム型（六角形構造）とし、ドレイン電極２８をウエハ裏面に全体に形成した構成例を示す（絶縁膜は図示せず）。図の中央部の破線で囲まれたハニカム型の領域が、図３又は図４における中央の凹部Ａに該当する。凹部Ａが六角形状を構成し、この凹部Ａの回りにハニカム型のリッジ部２９が６個形成された構造となっており、１つのリッジ部２９で６個のセルを共有している。また、ゲート電極２６は、凹部Ａと隣接する他の凹部（図示せず）とを接続するように形成されている。
例えば、ＧａＮ基板２１のＣ面上にＧａＮ系半導体層を積層し、図２のようにリッジ部１１側面の傾斜角度θを９０度とし、図４のようにリッジ部１１をハニカム構造とした場合には、図８のユニットセル図からもわかるように、リッジ部１１の側面はすべてノンポーラ面であるＭ面（１０−１０）で構成される。
図９、１０は、第３のＧａＮ系半導体素子を示す。図９はウエハ５０を上から見た平面図を示し、図１０は、図９の横方向の断面図を示す。サファイア基板３１上に、アンドープＧａＮ層３２、ｎ＋型ＡｌＧａＮ層３３（ドレイン層）、ｎ−型ＧａＮ層３４、アンドープＧａＮ層３５、ｐ型ＧａＮ層３６（チャネル層）、ｎ＋型ＧａＮ層３７（ソース層）が積層（ＧａＮ系半導体積層部）されている。
ウエハ５０の外周は、ｎ＋型ＧａＮ層３７からｎ＋型ＡｌＧａＮ層３３が露出する深さまでメサエッチングされている。そして、ｎ＋型ＡｌＧａＮ層３３は、ＧａＮ系半導体積層部の両側から、図９ではサファイア基板３１の表面に沿う上下方向に引き出された引き出し部３３ａを有している。引き出し部３３ａは、ｎ＋型ＡｌＧａＮ層３３の延長部で構成されており、この引き出し部３３ａの表面にドレイン電極３９を接触させて作製するために、平坦に形成されている。絶縁膜４２は半導体表面を覆っており、ソース電極３８が半導体と直接接している領域（図９の一点鎖線より下の領域）以外の領域で、ソース電極３８は絶縁膜４２により半導体から隔てられている。
一方、ＧａＮ系半導体積層部は、ｎ＋型ＧａＮ層３７からｐ型ＧａＮ層３６、アンドープＧａＮ層３５を貫通してｎ−型ＧａＮ層３４の途中に至るまでの深さのＶ字形溝Ｂが形成されている。Ｖ字形溝Ｂにおける傾斜した側面は、ｎ−型ＧａＮ層３４、アンドープＧａＮ層３５、ｐ型ＧａＮ層３６およびｎ＋型ＧａＮ層３７に跨る壁面を形成している。この壁面の全域を覆い、さらに、ｎ＋型ＧａＮ層３７の上面においてＶ字形溝Ｂの縁部に至る領域に、ゲート絶縁膜４０がＶ字形状に形成されている。さらに、このゲート絶縁膜４０上には、ゲート電極４１がＶ字形状に形成されている。
ｐ型ＧａＮ層３６においてＶ字形溝Ｂの壁面付近の領域は、ゲート電極４１に対向したチャネル領域（反転分布領域）３６ａである。このチャネル領域３６ａには、ゲート電極４１に適切なバイアス電圧が与えられることにより、アンドープＧａＮ層３５とｎ＋型ＧａＮ層３７間を電気的に導通させる反転分布が形成される。
図１０の構成で、例えば、サァイア基板３１のＣ面上にＧａＮ系半導体層を積層し、図９にように、ゲート電極４１を作製する領域をストライプ状に形成した場合には、図８のユニットセル図からもわかるように、ゲート電極４１が形成されるトレンチＢの壁面は、分極による電場の影響が少ないセミポーラ面（（１０−１−１）、（１０−１−３）、（１１−２２）等）ですべて構成される。
上記第３のＧａＮ系半導体素子は、図６と同様、ゲート電極４１、ソース電極３８が形成される領域が各々ストライプ状に形成されるが、図６と異なるのはゲート電極と同一面側にドレイン電極が形成されており、ドレイン電極３９はウエハ５０の上部と下部の２箇所に設けられていることである。ここで、ソース電極３８の総面積がドレイン電極３９の総面積よりも大きくなるように構成される。また、ゲート電極４１の総面積についてもドレイン電極３９の総面積よりも大きくなるように構成される。このように、ドレイン電極３９の面積を抑えることで、素子面積を小さくし、オン抵抗を小さくすることができる。
他方、ソース電極３８がｎ＋型ＧａＮ層３７と接触する領域の個数とドレイン電極３９がｎ＋型ＡｌＧａＮ層３３と接触する領域の個数とでは、その数が異なる。ソース電極３８がｎ＋型ＧａＮ層３７と接触する領域は、図９に示される一点鎖線よりも下側の領域であり、その個数は５である。一方、ドレイン電極３９がｎ＋型ＡｌＧａＮ層３３と接触する領域の個数は２である。このように、ソース電極３８がｎ型半導体層と接触する複数領域の総数が、ドレイン電極がｎ型半導体層と接触する複数領域の総数よりも多くなるように構成することにより、上記同様、素子面積を小さくし、オン抵抗を小さくすることができる。
なお、図９、１０の例では、トレンチＢを４箇所形成して、５個のセルを形成しているが、この個数に限定されるものではない。
次に、図１、２のＭＩＳ型ＧａＮ系半導体素子を主体に、その製造方法を以下に説明する。製造方法としては、主としてＭＯＣＶＤ法（有機金属気相成長法）を用いる。まず、ＭＯＣＶＤ装置内に、サファイア基板１を搬送し、その上に、ＧａＮバッファ層２を６００〜７００℃の低温で成長させる。その後、１０００℃以上に基板温度を上げてＧａＮバッファ層２上にアンドープＧａＮ層３、ｎ型ＧａＮドレイン層４、ｐ型ＧａＮチャネル層５、ｎ型ＧａＮソース層６を順にエピタキシャル成長させる。
例えば、ＧａＮ層を作製する場合は、キャリアガスの水素又は窒素とともに、Ｇａ原子の原料ガスであるトリメチルガリウム（ＴＭＧａ）、および、窒素原子の原料ガスであるアンモニア（ＮＨ３）を用いた。ｎ型ＧａＮとする場合には、ｎ型のドーパントガスとしてのシラン（ＳｉＨ４）等、ｐ型ＧａＮとする場合には、ｐ型のドーパントガスとしてのＣＰ２Ｍｇ（シクロペンタジエチルマグネシウム）等を上記反応ガスに加える。
このようにして各半導体層の成分に対応する反応ガス、ｎ型、ｐ型にする場合のドーパントガスを供給して、最適な成長温度に変化させて順次結晶成長させることにより、所定の組成で、所定の導電型の半導体層を、必要な厚さに形成した。不純物のドーピング濃度は、それぞれの原料ガスの流量によって制御した。
ところで、ＧａＮバッファ層２は、横方向選択エピタキシャル成長法により形成させることも可能である。そして、横方向選択エピタキシャル成長法を用いた場合には、このＧａＮバッファ層２の上に、上述したように、エピタキシャル成長によって、順に、アンドープＧａＮ層３、ｎ型ＧａＮドレイン層４、ｐ型ＧａＮチャネル層５、ｎ型ＧａＮソース層６が積層されるが、これらの各半導体層は、ＧａＮバッファ層２からの転位を受け継ぐので、転位密度の高い領域と転位密度の低い領域（無転位領域）とを有することになる。
次に、ｎ型ＧａＮソース層６からｎ型ＧａＮドレイン層４の途中に至るまでメサエッチングを行い、リッジ部１１を作製する。リッジ部１１の形成は、リッジ部１１側面がすべて同一の面方位になるように形成する。例えば、図３のように、ストライプ状のリッジ部を作製する場合には、ストライプ状のマスクを配置してエッチングを行うことで形成する。また、図４のように、ハニカム型のリッジ部を作製する場合には、ハニカム型のマスクを配置してエッチングを行う。
リッジ部１１の形成は、プラズマを用いたドライエッチングを用いて、上記メサエッチングを行うが、ドライエッチングによってダメージを受けたリッジ部１１の壁面にウェットエッチング処理を施して、ダメージを受けた表層を除去するようにしても良い。また、例えば、ＳｉＣｌ４やＢ２Ｃｌ３等の低速エッチングガスによる低ダメージのドライエッチング処理を施して、ダメージを受けた表層を除去するようにしても良い。
ウェットエッチングには、ＫＯＨ（水酸化カリウム）やＮＨ４ＯＨ（アンモニア水）などの塩基性溶液を用いることが好ましい。リッジ部１１の壁面のダメージを低減しておくことにより、チャネル領域５ａの結晶状態を良好に保つことができ、また、絶縁膜７との界面を良好な界面とすることができるので、界面準位を低減することができる。
次に、リッジ部１１の側面に絶縁膜７を形成する。絶縁膜７は、図１、２のように、ソース電極９とドレイン電極１０を形成する領域を除き、ＧａＮ系半導体層の表面をすべて覆うように形成される。ゲート絶縁膜７の形成には、ＰＥＣＶＤ（プラズマエンハンスド化学的気相堆積）法等も用いることができるが、より好ましいのは、ＥＣＲ（Electron Cyclotron Resonance：電子サイクロトロン共鳴）スパッタ法を適用することである。
ＥＣＲスパッタ法を用いると、ＥＣＲスパッタ法におけるＡｒプラズマ照射やスパッタリング材料の照射等により、リッジ部１１の壁面付近の領域、特にｐ型ＧａＮチャネル層５の壁面下の領域に変質層が形成される。この変質層は、ｐ型ＧａＮチャネル層５とは伝導特性の異なる半導体層であり、ｐ−型、ｉ型、ｎ型のいずれかで構成される。また、変質層の領域は、ｐ型ＧａＮチャネル層５の反転分布を発生させるチャネル領域５ａに相当する。なお、変質層の形成には、別途、インプラ等の工程を用いても良い。
上記のように、ｐ型ＧａＮチャネル層５が変質層を有し、この変質層をチャネル領域５ａの一部とすることで、チャネル領域の反転分布が発生しやすくなり、トランジスタのオン電圧を低くすることができる。
上述した変質層をｐ型ＧａＮチャネル層５に作製する手法は、図３、４、１０の構成にも適用することができ、図３、４ではｐ型ＧａＮチャネル層２３のチャネル領域２３ａとほぼ同じ領域に、図１０ではｐ型ＧａＮ層３６のチャネル領域３６ａとほぼ同じ領域に、変質層を形成することができる。
その後、ゲート電極８をリッジ部１１側面の絶縁膜７上に形成し、次に、ドレイン電極１０とソース電極９を形成すると、図１又は図２に示す構造のＭＩＳ型のＧａＮ系半導体素子を得ることができる。
第１のＧａＮ系半導体素子の断面構造を示す図である。 第１のＧａＮ系半導体素子を変形した断面構造を示す図である。 第２のＧａＮ系半導体素子の断面構造を示す図である。 第２のＧａＮ系半導体素子を変形した断面構造を示す図である。 ハニカム型構造の電極を有するＧａＮ系半導体素子の平面図である。 くし型構造の電極を有するＧａＮ系半導体素子の平面図である。 ハニカム型構造の電極を有するＧａＮ系半導体素子の平面図である。 六方晶系の面方位を示すユニットセル図である。 第３のＧａＮ系半導体素子の平面図である。 第３のＧａＮ系半導体素子の断面構造を示す図である。 第１のＧａＮ系半導体素子の断面構造で絶縁膜を２重にした構造を示す図である。 第１のＧａＮ系半導体素子の変形例を示す断面図である。 図１２の構成で絶縁膜を２重にした構造を示す図である。
符号の説明
１ サファイア基板
２ ＧａＮバッファ層
３ アンドープＧａＮ層
４ ｎ型ＧａＮドレイン層
５ ｐ型ＧａＮ系チャネル層
６ ｎ型ＧａＮソース層
７ 絶縁膜
８ ゲート電極
９ ソース電極
１０ ドレイン電極
１１ リッジ部

Claims (16)

  1. ｐ型不純物を含む半導体層と該ｐ型不純物を含む半導体層を挟んで配置された２つのｎ型半導体層とを含む積層構造を備えたＧａＮ系半導体素子であって、
    前記積層構造に形成されて露出した壁面を複数有し、絶縁膜を介してゲート電極が形成される前記壁面については、少なくとも２つ以上の壁面が同一の面方位に形成されていることを特徴とするＧａＮ系半導体素子。
  2. 前記絶縁膜を介してゲート電極が形成される壁面のすべてが、同一の面方位に形成されていることを特徴とする請求項１記載のＧａＮ系半導体素子。
  3. 前記壁面には、前記ｐ型不純物を含む半導体層が露出していることを特徴とする請求項１又は請求項２のいずれか１項に記載のＧａＮ系半導体素子。
  4. 前記壁面の一部を構成する前記ｐ型不純物を含む半導体層表面部に伝導特性の異なる領域を形成し、該領域に接して絶縁膜を形成することを特徴とする請求項１〜請求項３のいずれか１項に記載のＧａＮ系半導体素子。
  5. 前記絶縁膜は、酸化物又は窒化物又は酸化窒化物又はこれらの組み合わせにより形成されていることを特徴とする請求項１〜請求項４のいずれか１項に記載のＧａＮ系半導体素子。
  6. 前記絶縁膜が窒化シリコン膜と酸化シリコン膜の組み合わせからなり、前記窒化シリコン膜が前記壁面に接していることを特徴とする請求項５記載のＧａＮ系半導体素子。
  7. 前記積層構造の主面は、Ｃ面であることを特徴とする請求項１〜請求項６のいずれか１項に記載のＧａＮ系半導体素子。
  8. 前記壁面の傾斜角度は１０度〜９０度の範囲で形成されていることを特徴とする請求項７記載のＧａＮ系半導体素子。
  9. 前記壁面は、ノンポーラ面又はセミポーラ面で構成されていることを特徴とする請求項１〜請求項８のいずれか１項に記載のＧａＮ系半導体素子。
  10. 前記壁面は、ドライエッチングによって形成されていることを特徴とする請求項１〜請求項９のいずれか１項に記載のＧａＮ系半導体素子。
  11. 前記ゲート電極が形成される領域は、ストライプ状に形成されていることを特徴とする請求項１〜請求項１０のいずれか１項に記載のＧａＮ系半導体素子。
  12. 前記ゲート電極が形成される領域は、六角形状に形成されていることを特徴とする請求項１〜請求項１１のいずれか１項に記載のＧａＮ系半導体素子。
  13. 前記ゲート電極と同一面側にドレイン電極が形成される場合には、ソース電極の総面積が該ドレイン電極の総面積よりも大きいことを特徴とする請求項１〜請求項１２のいずれか１項に記載のＧａＮ系半導体素子。
  14. 前記ゲート電極と同一面側にドレイン電極が形成される場合には、前記ゲート電極の総面積が該ドレイン電極の総面積よりも大きいことを特徴とする請求項１〜請求項１３のいずれか１項に記載のＧａＮ系半導体素子。
  15. 前記ゲート電極と同一面側にドレイン電極が形成される場合には、ソース電極が半導体層と接触する複数領域の総数と該ドレイン電極が半導体層と接触する複数領域の総数とが異なることを特徴とする請求項１〜請求項１４のいずれか１項に記載のＧａＮ系半導体素子。
  16. 前記ソース電極が半導体層と接触する複数領域の総数が、前記ドレイン電極が半導体層と接触する複数領域の総数よりも多いことを特徴とする請求項１５記載のＧａＮ系半導体素子。
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