KR101740684B1 - 파워 다이오드, 정류기 및 그것을 가지는 반도체 장치 - Google Patents

파워 다이오드, 정류기 및 그것을 가지는 반도체 장치 Download PDF

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Abstract

본 발명은 역방향 포화 전류가 낮은 비선형 소자(예를 들어, 다이오드)에 의한 파워 다이오드 또는 정류기를 제공하는 것을 목표로 한다.
기판(101) 위에 형성된 제 1 전극(105)과, 상기 제 1 전극 위에 접하여 형성되고, 이차 이온 질량 분석법으로 검출되는 수소 농도가 5×1019atoms/cm3 이하인 산화물 반도체막(107)과, 상기 산화물 반도체막 위에 접하여 형성된 제 2 전극(109)과, 상기 제 1 전극, 상기 산화물 반도체막 및 상기 제 2 전극을 덮는 게이트 절연막(111)과, 상기 게이트 절연막에 접하여 형성되고, 상기 제 1 전극, 상기 산화물 반도체막 및 상기 제 2 전극을 통하여 대향하는 복수의 제 3 전극(113)을 가지고, 상기 복수의 제 3 전극은 상기 제 1 전극 또는 상기 제 2 전극과 접속되어 있는 비선형 소자에 의하여 파워 다이오드 또는 정류기를 구성한다.

Description

파워 다이오드, 정류기 및 그것을 가지는 반도체 장치{POWER DIODE, RECTIFIER, AND SEMICONDUCTOR DEVICE INCLUDING THE SAME}
본 발명은 산화물 반도체를 이용한 비선형 소자를 가지는 파워 다이오드 및 정류기에 관한 것이다. 또한, 이것을 가지는 반도체 장치에 관한 것이다.
반도체 디바이스 중에서 다이오드에는 내압이 높고, 역방향 포화 전류가 낮을 것이 요구된다. 이와 같은 요구를 충족시키기 위하여, 탄화 실리콘(SiC)을 이용한 다이오드가 검토되고 있다. 즉, 반도체 재료로서의 탄화 실리콘은 금제대 폭이 3 eV 이상이고 고온에서의 전기 전도도의 제어성에 우수하고, 실리콘보다 절연 파괴하기 어렵게 때문에, 역방향 포화 전류가 낮고 내압이 높은 다이오드로의 적용이 검토되고 있다. 예를 들어, 역방향의 누출 전류를 저감한, 탄화 실리콘을 이용한 쇼트키 배리어 다이오드가 알려져 있다(특허문헌 1 참조).
하지만, 탄화 실리콘은 양질의 결정을 얻는 것이 어렵고, 디바이스를 제작할 때의 프로세스 온도가 높다는 문제를 가지고 있다. 예를 들어, 탄화 실리콘에 불순물 영역을 형성하기 위해서는 이온 주입법이 이용되지만, 도펀트의 활성화나 이온 주입에 의하여 야기된 결정 결함의 회복에는 1500℃ 이상의 열처리가 필요하다.
또한, 탄소가 성분으로서 포함됨으로써, 열산화에 의한 양질의 절연막을 제작할 수 없다는 문제가 있다. 또한, 탄화 실리콘은 화학적으로도 극히 안정적이기 때문에, 보통의 습식 에칭이 어렵다는 문제를 가지고 있다.
일본국 특개 2000-133819호 공보
이와 같이, 탄화 실리콘을 이용하는 다이오드는 고내압, 저역방향 포화 전류를 실현하는 것이 기대되고 있지만, 실제로 이것을 제조하는 데에는 상당히 많은 문제가 내재하고 있고, 실현은 매우 곤란하다.
그래서 본 발명의 일양태는 역방향 포화 전류의 낮은 다이오드에 의하여 구성되는 파워 다이오드 또는 정류기를 제공하는 것을 목적으로 한다. 또한, 역방향 포화 전류가 낮은 다이오드를 낮은 프로세스 온도(예를 들어, 800℃ 이하)에서 제조하고, 이 다이오드에 의하여 구성되는 파워 다이오드 또는 정류기를 제공하는 것을 목적으로 한다.
본 발명의 일양태는 낮은 프로세스 온도에서 제작 가능하고, 온 전류가 크고, 오프 전류가 작은 전계 효과형 트랜지스터, 예를 들어 박막 트랜지스터에 의하여 구성되는 미세화가 가능한 다이오드를 이용하여 구성되는 파워 다이오드 및 정류기를 제공한다. 이 다이오드는 기판 위에 형성된 제 1 전극과, 제 1 전극 위에 접하여 형성되고, 고순도화된 산화물 반도체막과, 산화물 반도체막 위에 접하여 형성된 제 2 전극과, 제 1 전극, 산화물 반도체막 및 제 2 전극을 덮는 게이트 절연막과, 게이트 절연막에 접하여 형성된, 제 1 전극, 산화물 반도체막 및 상기 제 2 전극을 통하여 대향하거나, 또는 상기 제 2 전극을 둘러싸는 제 3 전극을 가지고, 제 3 전극은 상기 제 1 전극 또는 상기 제 2 전극와 접속되고, 상기 제 1 전극과 제 2 전극 사이에 전류가 흐르는 것을 특징으로 한다.
종래보다도 대전류를 흐르게 할 수 있는 파워 다이오드를 얻을 수 있다.
종래보다도 내압이 높은 정류기를 얻을 수 있다.
도 1(A-1), 도 1(A-2), 도 1(B-1), 도 1 (B-2), 도 1(C-1) 및 도 1(C-2)는 본 발명의 일양태인 파워 다이오드 및 정류기를 설명한 도면.
도 2(A) 및 도 2(B)는 본 발명의 일양태인 다이오드를 설명한 상면도 및 단면도.
도 3(A) 및 도 3(B)는 본 발명의 일양태인 다이오드를 설명한 상면도 및 단면도.
도 4(A) 및 도 4(B)는 본 발명의 일양태인 다이오드를 설명한 상면도 및 단면도.
도 5(A) 및 도 5(B)는 본 발명의 일양태인 다이오드를 설명한 상면도 및 단면도.
도 6(A) 및 도 6(B)은 본 발명의 일양태인 다이오드를 설명한 상면도 및 단면도.
도 7(A) 및 도 7(B)는 본 발명의 일양태인 다이오드를 설명한 상면도 및 단면도.
도 8(A) 내지 도 8(E)는 본 발명의 일양태인 다이오드의 제작 방법을 설명한 단면도.
도 9(A) 및 도 9(B)는 본 발명의 일양태인 다이오드의 제작 방법을 설명한 단면도.
도 10은 본 발명의 일양태인 반도체 장치의 일례를 설명한 도면.
도 11(A) 내지 도 11(E)는 본 발명의 일양태인 반도체 장치의 적용예를 설명한 도면.
본 발명의 실시형태에 대하여, 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명으로 한정되지 않고, 본 발명의 취지 및 그 범위로부터 이탈하지 않고 그 형태 및 상세한 사항을 여러 가지로 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타낸 실시형태의 기재 내용에 한정되어 해석되지 않는다. 또한, 이하에 설명하는 본 발명의 구성에 있어서, 동일 부분 또는 마찬가지의 기능을 가지는 부분에는 동일한 부호를 상이한 도면 사이에서 공통으로 이용하고, 그 설명의 반복은 생략한다.
또한, 본 명세서에서 설명하는 각 도면에 있어서, 각 구성의 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일로 한정되지 않는다.
또한, 본 명세서에서 이용하는 제 1, 제 2, 제 3 등의 용어는 구성 요소의 혼동을 피하기 위해서 부여한 것이며, 수적으로 한정하지 않는다. 그렇기 때문에, 예를 들어, 「제 1」을「제 2」 또는 「제 3」 등으로 적절히 치환하여 설명할 수 있다.
또한, 전압이란 2점 사이에서의 전위차를 말하고, 전위란 어느 한점에서의 정전장 중에 있는 단위 전하가 가지는 정전 에너지 (전기적인 위치 에너지)를 말한다. 단, 일반적으로 어느 한점에서의 전위와 기준이 되는 전위(예를 들어 접지 전위)와의 전위차를, 단순히 전위 또는 전압이라고 칭하고, 전위와 전압이 동의어로서 많이 이용한다. 그 때문에, 본 명세서에서는 특별히 지정하는 경우를 제외하고, 전위를 전압으로 바꾸어 읽어도 되고, 전압을 전위로 바꿔 읽어도 되는 것으로 한다.
(실시형태 1)
본 실시형태에서는 본 발명의 일양태인 파워 다이오드 및 정류기의 구조 일례에 대하여, 도 1(A-1), 도 1(A-2), 도 1(B-1), 도 1 (B-2), 도 1(C-1) 및 도 1(C-2)를 이용하여 설명한다.
도 1(A-1)는 본 발명의 일양태인 파워 다이오드의 일구성예를 나타낸다. 도 1(A-1)에 나타낸 파워 다이오드는 복수의 다이오드가 순방향 직렬로 접속된 것이다.
도 1(B-1)은 본 발명의 일양태인 정류기의 일구성예를 나타낸다. 도 1(B-1)에 나타낸 정류기는 2개의 다이오드에 의하여 구성된 반파 정류기이다. 제 1 다이오드의 애노드는 저전위 측의 기준 전위(바람직하게는 접지 전위)에 접속되고, 제 1 다이오드의 캐소드는 입력부와 제 2 다이오드의 애노드에 접속되고, 제 2 다이오드의 캐소드는 출력부에 접속된다.
도 1(C-1)는 본 발명의 일양태인 정류기의 일구성예를 나타낸다. 도 1(C-1)에 나타낸 정류기는 4개의 다이오드에 의하여 구성된 전파 정류기이다. 제 1 다이오드의 애노드는 저전위 측의 기준 전위(바람직하게는 접지 전위)에 접속되고, 제 1 다이오드의 캐소드는「입력부」에 접속된다. 제 2 다이오드의 애노드는「입력부」에 접속되고, 제 2 다이오드의 캐소드는 고전위 측의 기준 전위(바람직하게는 전원 전위)에 접속된다. 제 3 다이오드의 애노드는 저전위 측의 기준 전위(바람직하게는 접지 전위)에 접속되고, 제 3 다이오드의 캐소드는「출력부」에 접속된다. 제 4 다이오드의 애노드는「출력부」에 접속되고, 제 4 다이오드의 캐소드는 고전위 측의 기준 전위(바람직하게는 전원 전위)에 접속된다.
여기에서, 이용하는 다이오드는 전계 효과형 트랜지스터, 예를 들어 박막 트랜지스터의 소스 또는 드레인을 게이트에 다이오드 접속시킴으로써 얻을 수 있다. 이와 같은 다이오드의 일례를 도 2에 나타낸다. 도 1(A-1)는 트랜지스터를 이용하여 도 1(A-2)에 나타낸 바와 같이 구성할 수 있다. 도 1(B-1)는 트랜지스터를 이용하여 도 1(B-2)에 나타낸 바와 같이 구성할 수 있다. 도 1(C-1)는 트랜지스터를 이용하여 도 1(C-2)에 나타낸 바와 같이 구성할 수 있다.
도 2(A) 및 도 2(B)에 나타낸 다이오드에서는 배선(125)이 제 3 전극(113) 및 제 3 전극(115)과 접속되고, 또한 제 2 전극(109)과 접속되고, 제 2 전극(109)은 산화물 반도체막(107)을 통하여 제 1 전극(105)에 접속된다. 제 1 전극(105)은 배선(131)에 접속된다.
도 2(A)는 다이오드 접속된 박막 트랜지스터(133)의 상면도이고, 도 2(B)는 도 2(A)의 일점 쇄선 A-B의 단면도에 상당한다.
도 2(B)에 나타낸 바와 같이, 기판(101) 위에 형성된 절연막(103) 위에, 제 1 전극(105), 산화물 반도체막(107) 및 제 2 전극(109)이 적층된다. 또한, 제 1 전극(105), 산화물 반도체막(107) 및 제 2 전극(109)을 덮도록, 게이트 절연막(111)이 형성된다. 게이트 절연막(111) 위에는 제 3 전극(113) 및 제 3 전극(115)이 형성된다. 게이트 절연막(111) 및 제 3 전극(113) 및 제 3 전극(115) 위에는 층간 절연막으로서 기능하는 절연막(117)이 형성된다. 게이트 절연막(111) 및 절연막(117) 위에는 개구부가 형성되고, 개구부에 있어서 제 1 전극(105)과 접속하는 배선(131)(도 2(A) 참조), 제 2 전극(109) 및 제 3 전극(113) 및 제 3 전극(115)과 접속하는 배선(125)이 형성된다. 제 1 전극(105)은 박막 트랜지스터의 소스 전극 또는 드레인 전극의 한쪽으로서 기능한다. 제 2 전극(109)는 박막 트랜지스터의 소스 전극 또는 드레인 전극의 다른 한쪽으로서 기능한다. 제 3 전극(113) 및 제 3 전극(115)은 박막 트랜지스터의 게이트 전극으로서 기능한다.
본 실시형태의 박막 트랜지스터는 종형 박막 트랜지스터이고, 게이트 전극으로서 기능하는 제 3 전극(113)과, 제 3 전극(115)은 분리하고 있고, 또한 제 1 전극(105), 산화물 반도체막(107) 및 제 2 전극(109)을 통하여 대향하는 것을 특징으로 한다.
또한, 박막 트랜지스터는 게이트와, 드레인과, 소스를 포함하는 적어도 3개의 단자를 가지는 소자이고, 드레인 영역과 소스 영역의 사이에 채널 형성 영역을 가지고, 드레인 영역과 채널 형성 영역과 소스 영역을 통하여 전류를 흐르게 할 수 있다. 여기에서, 소스와 드레인이란, 박막 트랜지스터의 구조나 동작 조건 등에 의하여 변하기 때문에, 어느 것이 소스 또는 드레인인가를 한정하는 것이 곤란하다. 그래서, 소스 및 드레인으로서 기능하는 영역을, 소스 또는 드레인이라고 부르지 않는 경우가 있다. 그 경우, 일례로서는 각각을 제 1 단자, 제 2 단자라고 표기하는 경우가 있다. 또는, 각각을 제 1 전극, 제 2 전극이라고 표기하는 경우가 있다. 또는, 제 1 영역, 제 2 영역으로 표기하는 경우가 있다.
기판(101)은 적어도 후의 가열 처리에 견딜 수 있을 정도의 내열성을 가지는 것이 필요하게 된다. 기판(101)으로서는, 바륨 붕규산 유리나 알루미노 붕규산 유리 등의 유리 기판을 이용할 수 있다.
또한, 유리 기판으로서는, 후의 가열 처리의 온도가 높은 경우에는, 변형점이 730℃ 이상의 것을 이용하면 좋다. 또한, 유리 기판에는 예를 들어, 알루미노 실리케이트 유리, 알루미노 붕규산 유리, 바륨 붕규산 유리 등의 유리 재료가 이용된다. 또한, 일반적으로 산화 붕소와 비교하여 산화 바륨(BaO)을 많이 포함시킴으로써, 보다 실용적인 내열 유리가 얻어진다. 그 때문에, B2O3보다 BaO를 많이 포함하는 유리 기판을 이용하는 것이 바람직하다.
또한, 상기 유리 기판을 대신하여, 세라믹 기판, 석영 기판, 사파이어 기판 등의 절연체로 이루어진 기판을 이용하여도 좋다. 그 밖에도, 결정화 유리 등을 이용할 수 있다.
절연막(103)은, 산화 실리콘, 산화 질화 실리콘 등 산화물 절연막, 또는 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막, 또는 질화 산화 알루미늄 등의 질화물 절연막으로 형성한다. 또한, 절연막(103)은 적층 구조이어도 좋고, 예를 들어, 기판(101) 측으로부터 상기한 질화물 절연막 중 어느 하나 이상과, 상기한 산화물 절연막 중 어느 하나 이상의 적층 구조로 할 수 있다.
제 1 전극(105) 및 제 2 전극(109)은 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐, 이트륨에서 선택된 원소, 또는 상기 원소를 성분으로 하는 합금, 상기 원소를 조합한 합금 등으로 형성한다. 또한, 망간, 마그네슘, 지르코늄, 베릴륨, 토륨 중 어느 하나 또는 복수로 선택된 재료를 이용할 수 있다. 또한, 제 1 전극(105)은 단층 구조, 또는 이층 이상의 적층 구조로 할 수 있다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티탄막을 적층하는 이층 구조, 텅스텐막 위에 티탄막을 적층하는 이층 구조, 티탄막과 그 티탄막 위에 겹쳐서 알루미늄막을 적층하고, 또한 그 위에 티탄막을 형성하는 삼층 구조 등을 들 수 있다. 또한, 알루미늄에 티탄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐에서 선택된 원소를 단수, 또는 복수 조합한 막, 합금막, 또는 질화막을 이용하여도 좋다.
또한, 산화물 반도체막(107)은 InMO3(ZnO)m(m>0, 또한 m은 정수가 아님)으로 표기되는 박막을 이용할 수 있다. 여기에서, M은 Ga, Fe, Ni, Mn 및 Co에서 선택된 하나 또는 복수의 금속 원소를 나타낸다. 예를 들어 M으로서, Ga, Ga와 Ni 또는 Ga와 Fe 등을 들 수 있다. 또한, 상기 산화물 반도체막에 있어서, M으로서 포함되는 금속 원소 외로, 불순물 원소로서 그 외의 천이 금속 원소, 또는 이 천이 금속의 산화물이 포함되어도 좋다. InMO3(ZnO)m(m>0, 또한, m은 정수가 아님)으로 표기되는 구조의 산화물 반도체층 중, M으로서 Ga를 포함하는 구조의 산화물 반도체를 In-Ga-Zn-O계 산화물 반도체라 부르고, 그 박막을 In-Ga-Zn-O계막이라고도 부르기로 한다.
산화물 반도체막(107)은 상기한 In-Ga-Zn-O계막 외에, In-Sn-Zn-O계, In-Al-Zn-O계, Sn-Ga-Zn-O계, Sn-Ga-Zn-O계, Sn-Al-Zn-O계, In-Zn-O계, Sn-Zn-O계, Al-Zn-O계, In-O계, Sn-O계, Zn-O계의 산화물 반도체막을 이용하여도 좋다. 또한, 상기 산화물 반도체막에 Si을 포함하여도 좋다.
본 실시형태에서 이용하는 산화물 반도체막(107)은 산화물 반도체막에 포함되는 수소가 5×1019atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하이고, 산화물 반도체막에 포함되는 수소가 제거된다. 즉, 산화물 반도체막의 주성분 이외의 불순물이 극력 포함되지 않도록 고순도화된다. 또한, 산화물 반도체막(107)의 캐리어 농도가 5×1014atoms/cm3 이하, 바람직하게는 1×1014atoms/cm3 이하, 바람직하게는 5×1012atoms/cm3 이하, 바람직하게는 1×1012atoms/cm3 이하이다. 즉, 산화물 반도체막의 캐리어 농도는 제로에 가깝다. 또한, 에너지 갭은 2 eV 이상, 바람직하게는 2.5 eV 이상, 보다 바람직하게는 3 eV 이상이다. 또한, 산화물 반도체막 중의 수소 농도 측정은 이차 이온 질량 분석법(SIMS：Secondary Ion Mass Spectroscopy)으로 행하면 좋다. 또한, 캐리어 밀도는 홀 효과 측정에 의하여 측정할 수 있다.
산화물 반도체막(107)의 두께는 30 nm 이상 3000 nm 이하로 하면 좋다. 산화물 반도체막(107)의 두께를 얇게 함으로써, 박막 트랜지스터의 채널 길이를 작게 하는 것이 가능하고, 온 전류 및 전계 효과 이동도가 높은 박막 트랜지스터를 제작할 수 있다. 한쪽, 산화물 반도체막(107)의 두께를 두껍게 함으로써, 대표적으로는 100 nm 이상 3000 nm 이하로 함으로써, 대전력용의 반도체 장치를 제작할 수 있다.
게이트 절연막(111)은 산화 실리콘막, 질화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막, 또는 산화 알루미늄막을 단층으로 또는 적층하여 형성할 수 있다. 게이트 절연막(111)은 산화물 반도체막(107)과 접하는 부분이 산소를 포함하는 것이 좋고, 특히 바람직하게는 산화 실리콘막에 의하여 형성한다. 산화 실리콘막을 이용함으로써, 산화물 반도체막(107)에 산소를 공급할 수 있고, 특성을 양호하게 할 수 있다. 게이트 절연막(111)의 두께는 50 nm 이상 500 nm 이하로 하면 좋다. 게이트 절연막(111)의 두께를 얇게 함으로써, 전계 효과 이동도가 높은 박막 트랜지스터를 제작할 수 있고, 구동 회로를 동일 기판에 제작할 수 있다. 한편, 게이트 절연막(111)의 두께를 두껍게 함으로써, 게이트 리크 전류를 저감할 수 있다.
또한, 게이트 절연막(111)으로서, 하프늄 실리케이트(HfSiOx(x>0)), N이 첨가된 HfSiOx(x>0), 하프늄 알루미네이트(HfAlOx(x>0)), 산화 하프늄, 산화 이트륨 등의 high-k 재료를 이용함으로써 게이트 리크를 저감할 수 있다. 또한, high-k 재료와, 산화 실리콘막, 질화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막, 또는 산화 알루미늄막 중 어느 하나 이상의 적층 구조로 할 수 있다.
게이트 전극으로서 기능하는 제 3 전극(113) 및 제 3 전극(115)은 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐에서 선택된 원소, 또는 상기 원소를 성분으로 하는 합금이나, 상기 원소를 조합한 합금막 등을 이용하여 형성할 수 있다. 또한, 망간, 마그네슘, 지르코늄, 베릴륨 중 어느 하나 또는 복수에서 선택된 재료를 이용하여도 좋다. 또한, 제 3 전극(113) 및 제 3 전극(115)은 단층 구조이어도 좋고, 이층 이상의 적층 구조로 하여도 좋다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티탄막을 적층하는 이층 구조, 티탄막과 그 티탄막 위에 알루미늄막을 적층하고, 또한 그 위에 티탄막을 형성하는 삼층 구조 등이 있다. 또한, 알루미늄에 티탄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐에서 선택된 원소의 막, 또는 복수 조합한 합금막, 또는 질화막을 이용하여도 좋다.
본 실시형태에 관한 산화물 반도체막은 n형 불순물인 수소를 산화물 반도체막으로부터 제거하고, 산화물 반도체막의 주성분 이외의 불순물이 극력 포함되지 않도록 고순도함으로써 진성(i형)으로 하거나, 또는 진성형으로 한 것이다. 즉, 불순물을 첨가하여 i형화하는 것이 아니라, 수소, 물, 수산기 또는 수소화물 등의 불순물을 극력 제거함으로써, 고순도화된 i형(진성 반도체) 또는 그것에 가깝게 하는 것을 특징으로 한다. 그렇게 함으로써, 페르미 준위(Ef)는 진성 페르미 준위(Ei)와 같은 레벨으로까지 할 수 있다.
상기한 바와 같이, 불순물을 극력 제거함으로써, 예를 들어, 박막 트랜지스터의 채널 폭(W)이 1×104μｍ이고 채널 길이가 3μｍ의 소자이어도, 오프 전류가 10-13A 이하로 매우 낮고, 서브 스레숄드 스윙값(S값)은 0.1 V/dec.(게이트 절연막 두께100 nm)가 된다.
이와 같이, 산화물 반도체막의 주성분 이외의 불순물, 대표적으로는 수소, 물, 수산기 또는 수소화물 등이 극력 포함되지 않도록 고순도화함으로써, 박막 트랜지스터의 동작을 양호한 것으로 할 수 있다. 특히, 오프 전류를 저감할 수 있다.
그런데, 채널이 기판과 개략 평행으로 형성되는 횡형 박막 트랜지스터에 있어서는 채널 외에 소스 및 드레인을 횡방향으로 형성할 필요가 있고, 기판에 있어서의 박막 트랜지스터의 점유 면적이 크게 되어, 미세화의 방해가 된다. 그렇지만, 종형 박막 트랜지스터에 있어서는 소스, 채널 및 드레인을 적층하기 위하여, 기판 표면에 있어서의 점유 면적을 저감할 수 있다. 그 결과, 박막 트랜지스터의 미세화가 가능하다.
또한, 종형 박막 트랜지스터의 채널 길이는 산화물 반도체막의 두께로 제어할 수 있기 때문에, 산화물 반도체막(107)의 두께를 얇게 함으로써 채널 길이가 작은 박막 트랜지스터로 할 수 있다. 채널 길이를 작게 함으로써, 소스, 채널 및 드레인의 직렬 저항을 저감할 수 있기 때문에, 박막 트랜지스터의 온 전류 및 전계 효과 이동도를 상승시킬 수 있다. 또한, 수소 농도가 저감되어 고순도화된 산화물 반도체막을 가지는 박막 트랜지스터는 오프 전류가 극히 낮고, 오프 시에는 전류가 거의 흐르지 않는 절연 상태가 된다. 그 때문에, 산화물 반도체막의 두께를 얇게 하고, 종형 박막 트랜지스터의 채널 길이를 작게 하여도, 비도전 상태의 오프 전류가 거의 없는 박막 트랜지스터로 할 수 있다.
이와 같이, 수소 농도가 저감된 고순도화된 산화물 반도체막을 이용함으로써, 고정밀화에 적합하고, 동작 속도가 빠르고, 온일 때에는 대전류를 흐르게 할 수 있고, 오프일 때에는 거의 전류가 흐르지 않는 박막 트랜지스터를 제작할 수 있다.
또한, 본 실시형태의 다이오드는 도 2에 나타낸 것으로 한정되지 않는다. 도 2에 나타낸 다이오드에서는, 산화물 반도체막(107) 중을 제 2 전극(109)으로부터 제 1 전극(105)에 전류가 흐르지만, 도 3에 나타낸 바와 같이, 산화물 반도체막(107) 중을 제 1 전극(105)으로부터 2 전극(109)으로 전류가 흐르는 구성으로 하여도 좋다.
도 3에 나타낸 다이오드에서는 배선(125)이 제 3 전극(113) 및 제 3 전극(115)과 접속되고, 또한 제 1 전극(105)과 접속된다. 제 1 전극(105)은 산화물 반도체막(107)을 통하여 제 2 전극(109)과 접속된다. 제 2 전극(109)은 배선(131)에 접속된다.
또한, 도 3에 나타낸 다이오드에서는 배선(125)이 다른 전극과 겹치는 것을 피하도록 형성되어 있기 때문에, 배선(125)과, 이것들의 전극과의 사이에 생기는 기생 용량을 억제하면서 동작시킬 수 있다.
이와 같이 박막 트랜지스터의 소스 또는 드레인을 게이트와 접속시킴으로써, 역방향 전류가 매우 작은 다이오드를 얻을 수 있다. 따라서, 항복 현상이 생기기 어려운(즉, 내압이 높은) 다이오드를 제작할 수 있다.
상기 다이오드를 이용함으로써, 종래보다도 대전류를 흐르게 할 수 있는 파워 다이오드를 얻을 수 있다.
또는, 상기 다이오드를 이용함으로써, 종래보다도 내압이 높은 정류기를 얻을 수 있다.
(실시형태 2)
본 실시형태에서는 본 발명의 일양태인 파워 다이오드 및 정류기에 적용 가능한 다이오드의 일례이고, 실시형태 1과는 상이한 구조의 것에 대하여, 도 4(A) 및 도 4(B)를 이용하여 설명한다. 본 실시형태에서 설명하는 다이오드는 전계 효과형 트랜지스터, 예를 들어 박막 트랜지스터의 소스 또는 드레인에 게이트가 접속된 것이다.
도 4(A) 및 도 4(B)에 나타낸 다이오드에서는 배선(131)이 제 1 전극(105) 및 제 3 전극(113)과 접속되고, 배선(132)이 제 1 전극(106) 및 제 3 전극(115)과 접속된다. 제 1 전극(105) 및 제 1 전극(106)은 산화물 반도체막(107)을 통하여 제 2 전극(109)과 접속된다. 제 2 전극(109)은 배선(129)에 접속된다.
도 4(A)는 다이오드 접속된 박막 트랜지스터(141, 143)의 상면도이고, 도 4(B)는 도 4(A)의 일점 쇄선 A-B의 단면도에 상당한다.
도 4(B)에 나타낸 바와 같이, 기판(101) 위에 형성된 절연막(103) 위에, 제 1 전극(105), 제 1 전극(106), 산화물 반도체막(107) 및 제 2 전극(109)이 적층된다. 또한, 제 1 전극(105), 제 1 전극(106), 산화물 반도체막(107) 및 제 2 전극(109)을 덮도록, 게이트 절연막(111)이 형성된다. 게이트 절연막(111) 위에는 제 3 전극(113) 및 제 3 전극(115)이 형성된다. 게이트 절연막(111) 및 제 3 전극(113) 및 제 3 전극(115) 위에는 층간 절연막으로서 기능하는 절연막(117)이 형성된다. 절연막(117) 위에는 개구부가 형성되고, 개구부에 있어서 제 1 전극(105) 및 제 3 전극(113)과 접속하는 배선(131), 제 1 전극(106) 및 제 3 전극(115)과 접속하는 배선(132)(도 4(A)참조), 제 2 전극(109)과 접속하는 배선(129)이 형성된다.
제 1 전극(105)은 박막 트랜지스터(141)의 소스 전극 또는 드레인 전극의 한쪽으로서 기능한다. 제 1 전극(106)은 박막 트랜지스터(143)의 소스 전극 또는 드레인 전극의 한쪽으로서 기능한다. 제 2 전극(109)은 박막 트랜지스터(141, 143)의 소스 전극 또는 드레인 전극의 다른 한쪽으로서 기능한다. 제 3 전극(113)은 박막 트랜지스터(141)의 게이트 전극으로서 기능한다. 제 3 전극(115)은 박막 트랜지스터(143)의 게이트 전극으로서 기능한다.
본 실시형태에서는 제 1 전극(105)과, 제 1 전극(106)이 분리되어 있는 것을 특징으로 한다(도 4(A) 및 도 4(B)를 참조).
또한, 도 4(A) 및 도 4(B)에서는 박막 트랜지스터(141)와, 박막 트랜지스터(143)가 제 2 전극(109) 및 배선(129)에서 병렬로 접속하고 있는 것을 특징으로 한다. 이 경우, 제 1 전극(105)는 박막 트랜지스터(141)의 소스 전극 및 드레인 전극의 한쪽(예를 들어 소스)으로서 기능한다. 제 2 전극(109)은 박막 트랜지스터(141)의 소스 전극 및 드레인 전극의 다른 한쪽(예를 들어 드레인)으로서 기능한다. 제 3 전극(113)은 박막 트랜지스터(141)의 게이트 전극으로서 기능한다. 또한, 제 2 전극(109)은 박막 트랜지스터(143)의 소스 전극 및 드레인 전극의 한쪽(예를 들어 드레인)으로서 기능한다. 제 1 전극(106)은 박막 트랜지스터(143)의 소스 전극 및 드레인 전극의 다른 한쪽(예를 들어 소스)으로서 기능한다. 제 3 전극(115)은 박막 트랜지스터(143)의 게이트 전극으로서 기능한다. 또한, 제 1 전극(105) 및 제 1 전극(106)을 접속하는 도전층이 형성되어도 좋다.
또는, 박막 트랜지스터(141)와 박막 트랜지스터(143)가 제 2 전극(109)에 직렬로 접속되어 있어도 좋다. 이 경우, 배선(129)을 형성하지 않아도 좋다. 이 때, 배선(132)으로부터 신호가 출력되는 구성으로 하면 좋다.
본 실시형태의 박막 트랜지스터(141, 143)는 실시형태 1과 마찬가지로, 수소 농도가 저감된 고순도화된 산화물 반도체막을 이용한다. 그 때문에, 박막 트랜지스터의 동작을 양호한 것으로 할 수 있다. 특히, 오프 전류를 저감할 수 있다. 그 결과, 고정밀화에 적합하고, 동작 속도가 빠르고, 온일 때에는 대전류가 흐를 수 있고, 오프일 때에는 거의 전류가 흐르지 않는 박막 트랜지스터를 제작할 수 있다.
또한, 본 실시형태의 다이오드는 도 4에 나타낸 것으로 한정되지 않는다. 도 4에 나타낸 다이오드에서는, 산화물 반도체막(107) 중을 제 1 전극(105) 및 제 1 전극(106)으로부터 제 2 전극(109)으로 전류가 흐르지만, 도 5에 나타낸 바와 같이, 산화물 반도체막(107) 중을 제 2 전극(109)으로부터 제 1 전극(105) 및 제 1 전극(106)으로 전류가 흐르는 구성으로 하여도 좋다.
도 5(A) 및 도 5(B)에 나타낸 다이오드에서는 배선(125)이 제 3 전극(113) 및 제 3 전극(115)과 접속되고, 또한 제 2 전극(109)과 접속되고, 제 2 전극(109)은 산화물 반도체막(107)을 통하여 제 1 전극(105) 및 제 1 전극(106)에 접속된다. 제 1 전극(105)은 배선(131)에 접속되고, 제 1 전극(106)은 배선(132)에 접속된다.
또한, 도 5(A) 및 도 5(B)에 나타낸 다이오드에서는 배선(125)이 박막 트랜지스터(141) 및 박막 트랜지스터(143)와 중첩하여 형성되어 있지만, 이것에 한정되지 않고, 도 3과 마찬가지로, 배선(125)이 박막 트랜지스터(141) 및 박막 트랜지스터(143)와 중첩하지 않도록 형성하여도 좋고, 배선(125)이 박막 트랜지스터(141) 및 박막 트랜지스터(143)와 중첩하지 않은 경우에는 배선(125)과, 이것들의 전극의 사이에 생기는 기생 용량을 억제하면서 동작시킬 수 있다.
이와 같은 박막 트랜지스터의 소스 또는 드레인을 게이트와 접속시킴으로써, 역방향 전류가 매우 작은 다이오드를 얻을 수 있다. 따라서, 항복 현상이 일어나기 어려운(즉, 내압이 높은) 다이오드를 제작할 수 있다.
상기 다이오드를 이용함으로써, 종래보다도 대전류가 흐를 수 있는 파워 다이오드를 얻을 수 있다.
또는, 상기 다이오드를 이용함으로써, 종래보다도 내압이 높은 정류기를 얻을 수 있다.
(실시형태 3)
본 실시형태에서는 본 발명의 일양태인 파워 다이오드 및 정류기에 적용 가능한 다이오드의 일례로서, 실시형태 1 및 실시형태 2와는 상이한 구조의 것에 대하여, 도 6을 이용하여 설명한다. 본 실시형태에서 설명하는 다이오드는 전계 효과형 트랜지스터, 예를 들어 박막 트랜지스터의 소스 또는 드레인에 게이트가 접속된 것이다.
도 6(A) 및 도 6(B)에 나타낸 다이오드에서는, 배선(131)이 제 1 전극(105) 및 제 3 전극(113)과 접속된다. 제 1 전극(105)은 산화물 반도체막(107)을 통하여 제 2 전극(109)과 접속된다. 제 2 전극(109)은 배선(129)에 접속된다.
도 6(A)는 다이오드 접속된 박막 트랜지스터(145)의 상면도이고, 도 6(B)는 도 6(A)의 일점 쇄선 A-B의 단면도에 상당한다.
도 6(B)에 나타낸 바와 같이, 기판(101) 위에 형성된 절연막(103) 위에, 제 1 전극(105), 산화물 반도체막(107) 및 제 2 전극(109)이 적층된다. 또한, 제 1 전극(105), 산화물 반도체막(107) 및 제 2 전극(109)을 덮도록 게이트 절연막(111)이 형성된다. 게이트 절연막(111) 위에는 제 3 전극(113)이 형성된다. 게이트 절연막(111) 및 제 3 전극(113) 위에는 층간 절연막으로서 기능하는 절연막(117)이 형성된다. 절연막(117) 위에는 개구부가 형성되고, 개구부에 있어서 제 1 전극(105) 및 제 3 전극(113)과 접속하는 배선(131)(도 6(A) 참조), 제 2 전극(109) 및 제 3 전극(113)과 접속하는 배선(129)이 형성된다.
제 1 전극(105)는 박막 트랜지스터(145)의 소스 전극 또는 드레인 전극의 한쪽으로서 기능한다. 제 2 전극(109)은 박막 트랜지스터(145)의 소스 전극 또는 드레인 전극의 다른 한쪽으로서 기능한다. 제 3 전극(113)은 박막 트랜지스터(145)의 게이트 전극으로서 기능한다.
본 실시형태에서는 게이트 전극으로서 기능하는 제 3 전극(113)가 환상(環狀)인 것을 특징으로 한다. 게이트 전극으로서 기능하는 제 3 전극(113)을 환상으로 함으로써, 박막 트랜지스터의 채널 폭을 크게 할 수 있다. 그 때문에, 박막 트랜지스터의 온 전류를 높일 수 있다.
본 실시형태의 박막 트랜지스터(145)는 실시형태 1과 마찬가지로, 수소 농도가 저감된 고순도화된 산화물 반도체막을 이용한다. 그 때문에, 박막 트랜지스터의 동작을 양호한 것으로 할 수 있다. 특히, 오프 전류를 저감할 수 있다. 그 결과, 고정밀화에 적합하고, 동작 속도가 빠르고, 온일 때에는 대전류가 흐르게 할 수 있고, 오프일 때에는 거의 전류가 흐리지 않는 박막 트랜지스터 제작할 수 있다.
또한, 본 실시형태의 다이오드는 도 6에 나타낸 것으로 한정되지 않는다. 도 6에 나타낸 다이오드에서는, 산화물 반도체막(107) 중을 제 1 전극(105)으로부터 제 2 전극(109)으로 전류가 흐르지만, 도 7에 나타낸 바와 같이, 산화물 반도체막(107) 중을 제 2 전극(109)으로부터 제 1 전극(105)에 전류가 흐르는 구성으로 하여도 좋다.
도 7에 나타낸 다이오드에서는 배선(129)이 제 2 전극(109) 및 제 3 전극(113)과 접속된다. 제 2 전극(109)은 산화물 반도체막(107)을 통하여 제 1 전극(105)과 접속된다. 제 1 전극(105)은 배선(131)과 접속된다.
이와 같은 박막 트랜지스터의 소스 또는 드레인을 게이트와 접속시킴으로써, 역방향 전류가 매우 작은 다이오드를 얻을 수 있다. 따라서, 항복 현상이 일어나기 어려운(즉, 내압이 높은) 다이오드를 제작할 수 있다.
상기 다이오드를 이용함으로써, 종래보다도 대전류가 흐를 수 있는 파워 다이오드를 얻을 수 있다.
또는, 상기 다이오드를 이용함으로써, 종래보다도 내압이 높은 정류기를 얻을 수 있다.
(실시형태 4)
본 실시형태에서는, 본 발명의 일양태인 파워 다이오드 및 정류기에 적용 가능한, 도 2에 나타낸 다이오드 접속된 전계 효과형 트랜지스터, 예를 들어 박막 트랜지스터의 제작 공정에 대하여, 도 8을 이용하여 설명한다.
도 8(A)에 나타낸 바와 같이, 기판(101) 위에 절연막(103)을 형성하고, 절연막(103) 위에 제 1 전극(105)을 형성한다. 제 1 전극(105)은 박막 트랜지스터의 소스 전극 또는 드레인 전극의 한쪽으로서 기능한다.
절연막(103)은 스퍼터링법, CVD법, 도포법 등으로 형성할 수 있다.
또한, 스퍼터링법으로 절연막(103)을 형성하는 경우, 처리실 내에 잔류하는 수소, 물, 수산기 또는 수소화물 등을 제거하면서 절연막(103)을 형성하는 것이 바람직하다. 이것은 절연막(103)에 수소, 물, 수산기 또는 수소화물 등이 포함되지 않도록 하기 위해서이다. 처리실 내에 잔류하는 수소, 물, 수산기 또는 수소화물 등을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 흡착형의 진공 펌프으로서는 예를 들어, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프을 이용하는 것이 바람직하다. 또한, 배기 수단으로서는 터보 펌프에 콜드 트랩을 더한 것이어도 좋다. 크라이오 펌프를 이용하여 배기한 처리실에서는 수소, 물, 수산기 또는 수소화물 등이 배기되기 때문에, 이 처리실에서 절연막(103)을 형성하면, 절연막(103)에 포함되는 불순물의 농도를 저감시킬 수 있다.
또한, 절연막(103)을 형성할 때에 이용하는 스퍼터링 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물이 농도 1 ppm 이하(바람직하게는 농도 10ppb 이하)까지 제거된, 고순도 가스인 것이 바람직하다. 또한, 스퍼터링 가스란, 스퍼터링을 행하는 처리실 내에 도입하는 가스를 말한다.
스퍼터링법에는 스퍼터링용 전원에 고주파 전원을 이용하는 RF 스퍼터링법, 직류 전원을 이용하는 DC 스퍼터링법, 또한 펄스적으로 바이어스를 부여하는 펄스 DC 스퍼터링법이 있다. RF 스퍼터링법은 주로 절연막을 형성하는 경우에 이용되고, DC 스퍼터링법은 주로 금속막을 형성하는 경우에 이용된다.
또한, 재료가 상이한 타겟을 복수 설치할 수 있는 다원 스퍼터링 장치도 있다. 다원 스퍼터링 장치는 동일 체임버에서 상이한 재료의 막을 적층 형성할 수도, 동일 체임버에서 복수 종류의 재료를 동시에 방전시켜 형성할 수도 있다.
또한, 체임버 내부에 자석 기구를 구비한 마그네트론 스퍼터링법을 이용하는 스퍼터링 장치나, 글로 방전을 사용하지 않고 마이크로파를 이용하여 발생시킨 플라즈마를 이용하는 ECR 스퍼터링법을 이용하는 스퍼터링 장치가 있다.
또한, 스퍼터링법으로서, 성막 중에 타겟 물질과 스퍼터링 가스 성분을 화학 반응시켜 그것들의 화합물 박막을 형성하는 리액티브 스퍼터링법이나, 성막 중에 기판에도 전압을 가하는 바이어스 스퍼터링법을 이용할 수 있다.
본 명세서의 스퍼터링에 있어서는 상기한 스퍼터링 장치 및 스퍼터링 방법을 적절히 이용할 수 있다.
본 실시형태에서는 기판(101)을 처리실로 반송하고 수소, 물, 수산기 또는 수소화물 등이 제거된 고순도 산소를 포함하는 스퍼터링 가스를 도입하고, 실리콘 타겟을 이용하여, 기판(101)에 절연막(103)으로서 산화 실리콘막을 형성한다. 또한, 절연막(103)을 형성할 때에는 기판(101)은 가열되고 있어도 좋다.
예를 들어, 석영(바람직하게는 합성 석영)을 이용하여, 기판 온도 108℃, 기판과 타겟의 사이의 거리(T-S 사이 거리)를 60 mm, 압력 0.4 Pa, 고주파 전원 1.5 kW, 산소 및 아르곤(산소 유량 25 sccm：아르곤 유량 25 sccm＝1：1) 분위기 하에서 RF 스퍼터링법에 의하여 산화 실리콘막을 형성한다. 막 두께는 예를 들어 100 nm으로 하면 좋다. 또한, 석영(바람직하게는 합성 석영)을 대신하여 실리콘 타겟을 이용할 수 있다. 또한, 스퍼터링 가스로서, 산소, 또는 산소 및 아르곤의 혼합 가스를 이용하여 행한다.
또한, 절연막(103)을 적층 구조로 형성하는 경우, 예를 들어, 산화 실리콘막과 기판과의 사이에 수소, 물, 수산기 또는 수소화물 등이 제거된 고순도 질소를 포함하는 스퍼터링 가스 및 실리콘 타겟을 이용하여 질화 실리콘막을 형성한다. 이 경우에 있어서도 산화 실리콘막과 마찬가지로, 처리실 내에 잔류하는 수소, 물, 수산기 또는 수소화물 등을 제거하면서 질화 실리콘막을 형성하는 것이 바람직하다. 또한, 이 공정에 있어서, 기판(101)은 가열되어도 좋다.
절연막(103)으로서 질화 실리콘막과 산화 실리콘막을 적층하는 경우, 질화 실리콘막과 산화 실리콘막을 같은 처리실에서, 공통의 실리콘 타겟을 이용하여 형성할 수 있다. 우선 질소를 포함하는 스퍼터링 가스를 도입하고, 처리실 내에 장착된 실리콘 타겟을 이용하여 질화 실리콘막을 형성하고, 다음에 산소를 포함하는 스퍼터링 가스로 전환하여 같은 실리콘 타겟을 이용하여 산화 실리콘막을 형성한다. 질화 실리콘막 및 산화 실리콘막을 대기에 노출되지 않고 연속하여 형성할 수 있기 때문에, 질화 실리콘막 표면에 수소, 물, 수산기 또는 수소화물 등의 불순물이 흡착하는 것을 방지할 수 있다.
제 1 전극(105)은 기판(101) 위에 도전막을 스퍼터링법, CVD법, 또는 진공 증착법으로 형성하고, 이 도전막 위에 포토리소그래피 공정에 의하여 레지스트 마스크를 형성하고, 이 레지스트 마스크를 이용하여 도전막을 에칭하고, 형성할 수 있다. 또는, 포토리소그래피 공정을 이용하지 않고, 인쇄법, 잉크젯법으로 제 1 전극(105)을 형성함으로써, 공정 수를 삭감할 수 있다. 또한, 제 1 전극(105)의 단부를 테이퍼 형상으로 하면, 후에 형성되는 게이트 절연막의 피복성이 향상하기 때문에 바람직하다. 제 1 전극(105)의 단부와 절연막(103)이 이루는 각의 각도를 30°이상 60°이하(바람직하게는 40°이상 50°이하)로 함으로써, 후에 형성되는 게이트 절연막의 피복성을 향상시킬 수 있다.
본 실시형태에서는 제 1 전극(105)이 되는 도전막으로서, 스퍼터링법에 의하여 막 두께 50 nm의 티탄막을 형성하고, 두께 100 nm의 알루미늄막을 형성하고, 두께 50 nm의 티탄막을 형성한다. 다음에, 포토리소그래피 공정에 의하여 형성한 레지스트 마스크를 이용하여 에칭하고, 섬 형상의 제 1 전극(105)을 형성한다.
다음에, 도 8(B)에 나타낸 바와 같이, 제 1 전극(105) 위에 산화물 반도체막(107) 및 제 2 전극(109)을 형성한다. 산화물 반도체막(107)은 박막 트랜지스터의 채널 형성 영역으로서 기능하고, 제 2 전극(109)은 박막 트랜지스터의 소스 전극 또는 드레인 전극의 다른 한쪽으로서 기능한다.
여기에서, 산화물 반도체막(107) 및 제 2 전극(109)의 제작 방법에 대하여, 설명한다.
기판(101) 및 제 1 전극(105) 위에 스퍼터링법에 의하여 산화물 반도체막을 형성한다. 다음에, 산화물 반도체막 위에 도전막을 형성한다.
산화물 반도체막(107)에 수소가 가능한 포함되지 않도록 하기 위하여, 전처리로서, 스퍼터링 장치의 예비 가열실에서 제 1 전극(105)이 형성된 기판(101)을 예비 가열하고, 기판(101)에 흡착한 수소, 물, 수산기 또는 수소화물 등의 불순물을 이탈시켜 배기하는 것이 바람직하다. 또한, 예비 가열실에 설치하는 배기 수단은 크라이오 펌프가 바람직하다. 또한, 이 예비 가열의 처리는 생략할 수도 있다. 또한, 이 예비 가열은, 후에 형성하는 게이트 절연막(111)의 형성 전의 기판(101)에 행하여도 좋고, 후에 형성하는 제 3 전극(113) 및 제 3 전극(115) 형성 전의 기판(101)에 행하여도 좋다.
또한, 산화물 반도체막을 스퍼터링법에 의하여 형성하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행하고, 제 1 전극(105)의 표면에 부착한 먼지나 산화막을 제거함으로써, 제 1 전극(105) 및 산화물 반도체막의 계면에 있어서의 저항을 저감할 수 있기 때문에 바람직하다. 역스퍼터링이란, 타겟측에 전압을 인가하지 않고, 아르곤 분위기 하에서 기판 측에 고주파 전원을 이용하여 전압을 인가하여 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기를 대신하여 질소, 헬륨 등을 이용하여도 좋다.
본 실시형태에서는, In-Ga-Zn-O계 금속 산화물 타겟을 이용한 스퍼터링법에 의하여 산화물 반도체막을 형성한다. 또한, 산화물 반도체막은, 희가스(대표적으로는 아르곤)분위기 하, 산소분위기 하, 또는 희가스(대표적으로는 아르곤) 및 산소 분위기 하에 있어서 스퍼터링법에 의하여 형성할 수 있다. 또한, 스퍼터링법을 이용하는 경우, SiO2를 2 중량% 이상 10 중량% 이하 포함하는 타겟을 이용하여 형성하여도 좋다.
산화물 반도체막을 형성할 때에 이용하는 스퍼터링 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물이 농도 1 ppm 이하(바람직하게는 농도 10 ppb 이하)로 제거된, 고순도 가스인 것이 바람직하다.
산화물 반도체막을 스퍼터링법으로 제작하기 위한 타겟으로서, 산화 아연을 주성분으로 하는 금속 산화물의 타겟을 이용할 수 있다. 또한, 금속 산화물의 타겟의 다른 예로서는, In, Ga, 및 Zn을 포함하는 금속 산화물 타겟(조성비로서는, In2O3：Ga2O3：ZnO＝1：1：1[mol수비], In：Ga：Zn＝1：1：0.5[mol수비])를 이용할 수 있다. 또한, In, Ga 및 Zn을 포함하는 금속 산화물 타겟으로서, In：Ga：Zn＝1：1：1[mol수비], 또는 In：Ga：Zn＝1：1：2[mol수비]의 조성비를 가지는 타겟을 이용할 수 있다. 금속 산화물 타겟에 있어서 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하이다. 이와 같이, 충전율이 높은 금속 산화물 타겟을 이용하여 형성한 산화물 반도체막은 치밀한 막이 된다.
산화물 반도체막은, 감압 상태의 처리실 내에 기판을 보유하고, 처리실 내에 잔류하는 수분을 제거하면서, 수소, 물, 수산기 또는 수소화물 등이 제거된 스퍼터링 가스를 도입하고, 금속 산화물을 타겟으로서 기판(101) 위에 산화물 반도체막을 형성한다. 처리실 내에 잔류하는 수소, 물, 수산기 또는 수소화물 등을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 예를 들어, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 펌프에 콜드 트랩을 더한 것이어도 좋다. 크라이오 펌프를 이용하여 배기한 처리실은, 예를 들어, 수소, 물, 수산기 또는 수소화물 등(보다 바람직하게는 탄소 원자를 포함하는 화합물도)이 배기되기 때문에, 산화물 반도체막에 포함되는 불순물의 농도를 저감할 수 있다. 또한, 기판을 가열하면서 산화물 반도체막을 형성하여도 좋다.
본 실시형태에서는 산화물 반도체막의 성막 조건의 일례로서, 기판 온도 실온, 기판과 타겟 사이의 거리를 110 mm, 압력 0.4 Pa, 직류(DC) 전원 0.5 kW, 산소 및 아르곤(산소 유량 15 sccm：아르곤 유량30sccm) 분위기 하의 조건이 적용된다. 또한, 펄스 직류(DC) 전원을 이용하면, 성막 시에 발생하는 분상 물질(파티클, 먼지라고도 함)이 경감되고, 막 두께 분포도 균일하기 되기 때문에 바람직하다. 산화물 반도체막은 바람직하게는 30 nm 이상 3000 nm 이하로 한다. 또한, 적용하는 산화물 반도체막 재료에 의하여 적절한 두께는 상이하고, 재료에 따라서 적절히 두께를 선택하면 좋다.
또한, 산화물 반도체막을 형성할 때의 스퍼터링법 및 스퍼터링 장치는 절연막(103)에 나타낸 스퍼터링법 및 스퍼터링 장치를 적절히 이용할 수 있다.
제 2 전극(109)이되는 도전막은, 제 1 전극(105)의 재료 및 방법을 적절히 이용할 수 있다. 여기에서는, 제 2 전극(109)이 되는 도전막으로서, 두께 50 nm의 티탄막, 두께 100 nm의 알루미늄막 및 두께50 nm의 티탄막을 순서대로 적층한다.
다음에, 포토리소그래피 공정에 의하여 도전막 위에 레지스트 마스크를 형성하고, 이 레지스트 마스크를 이용하여 제 2 전극(109)이 되는 도전막 및 산화물 반도체막(107)이 되는 산화물 반도체막을 에칭하고, 섬 형상의 제 2 전극(109) 및 산화물 반도체막(107)을 형성한다. 또한, 포토리소그래피 공정에 의하여 형성한 레지스트 마스크 대신에, 잉크젯법을 이용하여 레지스트 마스크를 제작함으로써, 공정 수를 삭감할 수 있다. 이 에칭에 의하여, 제 2 전극(109) 및 산화물 반도체막(107)의 단부와, 제 1 전극(105)이 이루는 각의 각도를 30°이상 60°이하(바람직하게는 40°이상 50°이하)로 함으로써, 후에 형성되는 게이트 절연막의 피복성을 향상시킬 수 있기 때문에 바람직하다.
또한, 여기에서의 도전막 및 산화물 반도체막의 에칭은 건식 에칭이어도 습식 에칭이어도 좋고, 양쪽 모두를 이용하여도 좋다. 소망의 형상의 산화물 반도체막(107) 및 제 2 전극(109)을 형성하기 위하여, 재료에 맞추어 에칭 조건(에칭액, 에칭 시간, 온도 등)을 적절히 조절한다.
또한, 제 2 전극(109)이 되는 도전막 및 산화물 반도체막과, 제 1 전극(105)과의 에칭 레이트가 상이한 경우는 제 1 전극(105)의 에칭 레이트가 낮고, 제 2 전극(109)이 되는 도전막 및 산화물 반도체막의 에칭 레이트가 높은 조건을 선택한다. 또는, 산화물 반도체막의 에칭 레이트가 낮고, 제 2 전극(109)이 되는 도전막의 에칭 레이트가 높은 조건을 선택하고, 제 2 전극(109)이 되는 도전막을 에칭한 후, 제 1 전극(105)의 에칭 레이트가 낮고, 산화물 반도체막의 에칭 레이트가 높은 조건을 선택한다.
산화물 반도체막을 습식 에칭하는 에칭액으로서는, 인산과 초산과 질산을 섞은 용액, 암모니아과수(31 중량% 과산화 수소수：28 중량% 암모니아수：물＝5：2：2) 등을 이용할 수 있다. 또한, ITO07N(KANTO CHEMICAL CO., INC. 제작)을 이용하여도 좋다.
또한, 습식 에칭 후의 에칭액은 에칭된 재료와 함께 세정에 의하여 제거된다. 그 제거된 재료를 포함하는 에칭액의 폐액을 정제하고, 포함되는 재료를 재이용하여도 좋다. 이 에칭 후의 폐액로부터 산화물 반도체막에 포함되는 인듐 등의 재료를 회수하여 재이용함으로써, 자원을 유효하게 활용하여 원가를 저감할 수 있다.
또한, 산화물 반도체막의 건식 에칭에 이용하는 에칭 가스로서는, 염소를 포함하는 가스(염소계 가스, 예를 들어 염소(Cl2), 삼염화 붕소(BCl3), 사염화 실리콘(SiCl4), 사염화 탄소(CCl4) 등)이 바람직하다.
또한, 불소를 포함하는 가스(불소계 가스, 예를 들어 사불화 탄소(CF4), 육불화 유황(SF6), 삼불화 질소(NF3), 트리플루오로메탄(CHF3) 등), 브롬화 수소(HBr), 산소(O2), 이것들의 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스 등을 이용할 수 있다.
건식 에칭법으로서는 평행 평판형 RIE(Reactive　Ion　Etching)법이나, ICP(Inductively　Coupled：유도 결합형 플라즈마) 에칭법을 이용할 수 있다. 소망의 가공 형상으로 에칭할 수 있도록, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판 측의 전극에 인가되는 전력량, 기판 측의 전극 온도 등)을 적절히 조절한다.
본 실시형태에서는 에천트로서 암모니아 과수(암모니아, 물, 과산화 수소수의 혼합액)를 이용하여, 제 2 전극(109)이 되는 도전막을 에칭한 후, 인산과 초산과 질산을 섞은 용액으로 산화물 반도체막을 에칭하고, 섬 형상의 산화물 반도체막(107)을 형성한다.
다음에, 본 실시형태에서는 제 1 가열 처리를 행한다. 제 1 가열 처리의 온도는 400℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 변형점 미만으로 한다. 여기에서는, 가열 처리 장치 중 하나인 전기로에 기판을 도입하고, 산화물 반도체막에 대하여 질소, 희가스 등의 불활성 가스 분위기 하에서 450℃에서 1시간의 가열 처리를 행한 후, 대기에 노출되지 않도록, 산화물 반도체막으로의 수소, 물, 수산기 또는 수소화물 등의 재침입을 막음으로써, 수소 농도가 저감되어 고순도화되고, i형화 또는 실질적으로 i형화된 산화물 반도체막을 얻을 수 있다. 즉, 이 제 1 가열 처리에 의하여 산화물 반도체막(107)의 탈수화 및 탈수소화 중 적어도 한쪽을 행할 수 있다.
또한, 제 1 가열 처리에 있어서는 질소, 또는 헬륨, 네온, 아르곤의 희가스에, 수소, 물, 수산기 또는 수소화물 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상, (즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)로 하는 것이 바람직하다.
또한, 제 1 가열 처리의 조건, 또는 산화물 반도체막의 재료에 따라서는 산화물 반도체막이 결정화하고, 미결정막(微結晶膜) 또는 다결정막이 되는 경우도 있다. 예를 들어, 결정화율이 90% 이상, 또는 80% 이상의 미결정의 산화물 반도체막이 되는 경우도 있다. 또한, 제 1 가열 처리의 조건, 또는 산화물 반도체막의 재료에 따라서는 결정 성분을 포함하지 않는 비정질의 산화물 반도체막이 되는 경우도 있다. 또한, 비정질의 산화물 반도체막 중에 미결정부(입경 1 nm 이상 20nm 이하(대표적으로는 2nm 이상 4nm 이하))가 혼재하는 산화물 반도체막이 되는 경우도 있다.
또한, 산화물 반도체막의 제 1 가열 처리는, 섬 형상의 산화물 반도체막을 형성하기 전의 산화물 반도체막에 행하여도 좋다. 그 경우에는, 제 1 가열 처리후에, 가열 장치로부터 기판을 취출하고, 포토리소그래피 공정을 행한다.
또한, 산화물 반도체막에 대한 탈수화, 탈수소화의 효과를 가져오는 가열 처리는 산화물 반도체막을 형성한 후, 산화물 반도체막 위에 제 2 전극이 되는 도전막을 적층한 후, 제 1 전극, 산화물 반도체막 및 제 2 전극 위에 게이트 절연막을 형성한 후, 또는 게이트 전극을 형성한 후의 어느 때에 행하여도 좋다.
다음에, 도 8(C)에 나타낸 바와 같이, 제 1 전극(105), 산화물 반도체막(107), 제 2 전극(109) 위에 게이트 절연막(111)을 형성한다.
불순물을 제거함으로써 i형화 또는 실질적으로 i형화된 산화물 반도체막(수소 농도가 저감된 고순도화 된산화물 반도체막)은 계면 준위, 계면 전하에 대하여 매우 민감하기 때문에, 게이트 절연막(111)과의 계면은 중요하다. 그 때문에 고순도화된 산화물 반도체막에 접하는 게이트 절연막(111)은, 고품질화가 요구된다.
예를 들어, μ파(2.45 GHz)를 이용한 고밀도 플라즈마 CVD에 의하여, 치밀하고 절연 내압이 높은 고품질의 절연막을 형성할 수 있으므로 바람직하다. 수소 농도가 저감되고 고순도화된 산화물 반도체막과 고품질 게이트 절연막이 밀접함으로써, 계면 준위를 저감하여 계면 특성을 양호한 것으로 할 수 있기 때문이다.
물론, 게이트 절연막으로서 양질의 절연막을 형성할 수 있다면, 스퍼터링법이나 플라즈마 CVD법 등 외의 성막 방법을 적용할 수 있다. 또한, 게이트 절연막의 형성 후의 가열 처리에 의하여 게이트 절연막의 막질, 산화물 반도체막과의 계면 특성이 개질되는 절연막이어도 좋다. 어느 것이든, 게이트 절연막으로서의 막질이 양호한 것은 물론, 산화물 반도체막과의 계면 준위 밀도를 저감하고, 양호한 계면을 형성할 수 있는 것이면 좋다.
또한, 85℃, 2×106 V/cm, 12시간의 게이트 바이어스 열 스트레스 시험(BT 시험)에 있어서는 불순물이 산화물 반도체막에 첨가되어 있으면, 불순물과 산화물 반도체막의 주성분과의 결합이, 강전계(B：바이어스)와 고온(T：온도)에 의하여 절단되고, 생성된 미결합수가 스레숄드값 전압(Vth)의 드리프트를 유발하는 것이 된다.
이것에 대하여, 산화물 반도체막의 불순물, 특히 수소나 물 등을 극력 제거하고, 상기와 같이 게이트 절연막과의 계면 특성을 양호하게 함으로써, BT 시험에 대하여도 안정된 박막 트랜지스터를 얻는 것을 가능하게 한다.
스퍼터링법으로 게이트 절연막(111)을 형성함으로써 게이트 절연막(111) 중의 수소 농도를 저감할 수 있다. 스퍼터링법에 의하여 산화 실리콘막을 형성하는 경우에는 타겟으로서 실리콘 또는 석영을 이용하고, 스퍼터링 가스로서는 산소 또는 산소 및 아르곤의 혼합 가스를 이용하여 행한다.
게이트 절연막(111)은 제 1 전극(105), 산화물 반도체막(107) 및 제 2 전극(109) 측으로부터 산화 실리콘막과 질화 실리콘막을 적층한 구조로 할 수 있다. 예를 들어, 제 1 게이트 절연막으로서 막 두께 5 nm 이상 300 nm 이하의 산화 실리콘막(SIOx(x>0))을 형성하고, 제 1 게이트 절연막 위에 제 2 게이트 절연막으로서 스퍼터링법에 의하여 막 두께 50 nm 이상 200 nm 이하의 질화 실리콘막(SiNy(y>0))을 적층하고, 막 두께 100 nm의 게이트 절연막으로 하여도 좋다. 본 실시형태에서는 압력 0.4 Pa, 고주파 전원 1.5 kW, 산소 및 아르곤(산소 유량 25 sccm：아르곤 유량 25 sccm＝1：1) 분위기 하에서 RF 스퍼터링법에 의하여 막 두께 100 nm의 산화 실리콘막을 형성한다.
다음에, 불활성 가스 분위기 하, 또는 산소 가스 분위기 하에서 제 2 가열 처리(바람직하게는 200℃ 이상 400℃ 이하, 예를 들어 250℃ 이상 350℃ 이하)를 행하여도 좋다. 또한, 이 제 2 가열 처리는, 후에 형성되는 제 3 전극(113) 및 제 3 전극(115), 절연막(117) 또는 배선(125, 131) 중 어느 하나를 형성한 후에 행하여도 좋다. 이 가열 처리에 의하여, 산화물 반도체막 중에 포함되는 수소 또는 수분을 게이트 절연막에 확산시킬 수 있다.
다음에, 게이트 절연막(111) 위에 게이트 전극으로서 기능하는 제 3 전극(113) 및 제 3 전극(115)을 형성한다.
제 3 전극(113) 및 제 3 전극(115)는 게이트 절연막(111) 위에 제 3 전극(113) 및 제 3 전극(115)이 되는 도전막을 스퍼터링법, CVD법 또는 진공 증착법으로 형성하고, 이 도전막 위에 포토리소그래피 공정에 의하여 레지스트 마스크를 형성하고, 이 레지스트 마스크를 이용하여 도전막을 에칭하여, 형성할 수 있다.
본 실시형태에서는 두께 150 nm의 티탄막을 스퍼터링법에 의하여 형성한 후, 포토리소그래피 공정에 의하여 형성한 레지스트 마스크를 이용하여 에칭하고, 제 3 전극(113) 및 제 3 전극(115)을 형성한다.
이상의 공정으로, 수소 농도가 저감된 고순도화된 산화물 반도체막(107)을 가지는 박막 트랜지스터(133)를 형성할 수 있다.
다음에, 도 8(D)에 나타낸 바와 같이, 게이트 절연막(111) 및 제 3 전극(113) 및 제 3 전극(115) 위에 절연막(117)을 형성한 후, 콘택트 홀(119), 콘택트 홀(121) 및 콘택트 홀(123)을 형성한다.
절연막(117)은 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막 또는 산화질화 알루미늄막 등의 산화물 절연막, 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막 또는 질화 산화 알루미늄막 등의 질화물 절연막을 이용한다. 또는, 산화물 절연막 및 질화물 절연막의 적층으로도 할 수 있다.
절연막(117)은 스퍼터링법, CVD법 등으로 형성한다. 또한, 스퍼터링법으로 절연막(117)을 형성하는 경우, 기판(101)을 100℃∼400℃의 온도로 가열하고, 수소, 물, 수산기 또는 수소화물 등이 제거된 고순도 질소를 포함하는 스퍼터링 가스를 도입하고 실리콘 타겟을 이용하여 절연막을 형성하여도 좋다. 이 경우에도, 처리실 내에 잔류하는 수소, 물, 수산기 또는 수소화물 등을 제거하면서 절연막을 형성하는 것이 바람직하다.
또한, 절연막(117)의 형성 후, 대기 중, 100℃ 이상 200℃ 이하, 1시간 이상 30시간 이하에서의 가열 처리를 더 행하여도 좋다. 이 가열 처리에 의하여, 노멀리 오프가 되는 박막 트랜지스터를 얻을 수 있다. 따라서 반도체 장치의 신뢰성을 향상할 수 있다.
콘택트 홀(119), 콘택트 홀(121) 및 콘택트 홀(123)은 포토리소그래피 공정에 의하여 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여 게이트 절연막(111) 및 절연막(117)의 일부를 제거하여 형성할 수 있다.
다음에, 게이트 절연막(111), 콘택트 홀(119), 콘택트 홀(121) 및 콘택트 홀(123) 위에 도전막을 형성한 후, 포토리소그래피 공정에 의하여 형성한 레지스트 마스크를 이용하여 에칭하여, 배선(125) 및 배선(131)을 형성한다. 또한, 레지스트 마스크를 잉크젯법으로 형성하여도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토 마스크를 사용하지 않기 때문에, 제조 원가를 삭감할 수 있다.
배선(125) 및 배선(131)은 제 1 전극(105)과 마찬가지로 형성할 수 있다.
또한, 제 3 전극(113) 및 제 3 전극(115)과, 배선(125) 및 배선(131)의 사이에 평탄화를 위하여 평탄화 절연막을 형성하여도 좋다. 평탄화 절연막의 대표예로서는 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의 내열성을 가지는 유기 재료를 이용할 수 있다. 또한 상기 유기 재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass) 등이 있다. 또한, 이것들의 재료로 형성되는 절연막을 복수 적층시킴으로써, 평탄화 절연막을 형성하여도 좋다.
또한 실록산계 수지란, 실록산계 재료를 출발 재료로 하여 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는 치환기로서는 유기기(예를 들어 알킬기나 아릴기)나 플루오로기를 이용하여도 좋다. 또한, 유기기는 플루오로기를 가져도 좋다.
평탄화 절연막의 형성법은 특별히 한정되지 않고, 그 재료에 따라서, 스퍼터링법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 이용할 수 있다.
상기 공정을 거쳐 산화물 반도체막 중의 수소의 농도를 저감하고, 고순도화할 수 있다. 그것에 의하여 산화물 반도체막의 안정화를 도모할 수 있다. 또한, 유리 전이 온도 이하의 가열 처리에서, 소수 캐리어의 수가 극단적으로 적고, 밴드 갭이 넓은 산화물 반도체막을 형성할 수 있다. 그 결과, 대면적 기판을 이용하여 박막 트랜지스터를 제작할 수 있기 때문에, 양산성을 높일 수 있다. 또한, 이 수소 농도가 저감된 고순도화된 산화물 반도체막을 이용함으로써, 고정밀화에 적합하며, 동작 속도가 빠르고, 온일 때에는 대전류를 흐르게 할 수 있고, 오프일 때에는 거의 전류를 흐르게 하지 않는 박막 트랜지스터를 제작할 수 있다.
이와 같은 박막 트랜지스터의 소스 또는 드레인을 게이트와 접속시킴으로써, 역방향 전류가 매우 작은 다이오드를 얻을 수 있다. 따라서, 본 실시형태에 의하여, 항복 현상이 생기기 어려운(즉, 내압이 높은) 다이오드를 제작할 수 있다.
본 실시형태에 설명한 바와 같이 제작한 다이오드를 이용함으로써, 종래보다도 대전류를 흐르게 할 수 있는 파워 다이오드를 얻을 수 있다. 또는, 상기 다이오드를 이용함으로써, 종래보다도 내압이 높은 정류기를 얻을 수 있다.
또한, 산화물 반도체막 또는 이 산화물 반도체막에 접하여 형성된 절연막과의 계면에 존재할 수 있다, 수소, 수분, 수산기 또는 수소화물(수소 화합물이라고도 함) 등의 불순물을 배제하기 때문에, 산화물 반도체막에 접하여 형성된 절연막에 할로겐 원소(예를 들어, 불소 또는 염소)를 포함시키거나, 또는 산화물 반도체막을 노출시킨 상태로 할로겐 원소를 포함하는 가스 분위기 중에서의 플라즈마 처리에 의하여 산화물 반도체막에 할로겐 원소를 포함시켜도 좋다. 절연막에 할로겐 원소를 포함시키는 경우에는, 이 절연막 중에 있어서의 할로겐 원소 농도는 5×1018atoms/cm3∼1×1020atoms/cm3정도로 하면 좋다.
또한, 상기 한와 같이 산화물 반도체막 중 또는 산화물 반도체막과 이것에 접하는 절연막과의 계면에 할로겐 원소를 포함시켜, 산화물 반도체막과 접하여 형성된 절연막이 산화물 절연막인 경우에는 산화물 반도체막과 접하지 않는 측의 산화물 절연막을, 질소계 절연막으로 덮는 것이 바람직하다. 즉, 산화물 반도체막에 접하는 산화물 절연막의 위에 접하여 질화 실리콘막 등을 형성하면 좋다. 이와 같은 구조로 함으로써, 수소, 수분, 수산기 또는 수소화물 등의 불순물이 산화물 절연막에 침입하는 것을 방지할 수 있다.
또한, 도 3 내지 도 7에 나타낸 다이오드도 마찬가지로 형성할 수 있다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태의 형태에서는 본 발명의 일양태인 파워 다이오드 및 정류기에 적용 가능한 다이오드의 제작 방법으로서, 실시형태 4와는 상이한 형태의 산화물 반도체막을 가지는 다이오드 접속된 전계 효과형 트랜지스터, 예를 들어 박막 트랜지스터와 그 제작 방법에 대하여, 도 8(A) 및 도 8(B) 및 도 9(A) 및 도 9(B)를 이용하여 설명한다.
실시형태 4와 마찬가지로, 도 8(A)에 나타낸 바와 같이, 기판(101) 위에 절연막(103) 및 제 1 전극(105)을 형성한다. 다음에, 도 8(B)에 나타낸 바와 같이, 제 1 전극(105) 위에 산화물 반도체막(107) 및 제 2 전극(109)을 형성한다.
다음에, 제 1 가열 처리를 행한다. 본 실시형태에 있어서의 제 1 가열 처리는, 상기 실시형태에 있어서의 제 1 가열 처리와는 상이한 것이고, 이 가열 처리에 의하여, 도 9(A)에 나타낸 바와 같이, 표면에 결정립이 형성되는 산화물 반도체막(151)을 형성할 수 있다. 본 실시형태에서는 저항 발열체 등의 발열체로부터의 열전도 및 열복사가 적어도 한쪽에 의하여 피처리물을 가열하는 장치를 이용하여 제 1 가열 처리를 행한다. 여기에서, 가열 처리의 온도는 500℃ 이상 700℃ 이하, 바람직하게는 650℃ 이상 700℃ 이하로 하는 것이 적합하다. 또한, 가열 처리 온도의 상한에 관하여, 발명의 본질적인 부분에서의 요구는 없지만, 가열 처리 온도의 상한은 기판(101)의 내열 온도의 범위 내로 할 필요가 있다. 또한, 가열 처리의 시간은 1분 이상 10분 이하로 하는 것이 적합하다. RTA 처리를 적용함으로써, 단시간에 가열 처리를 행할 수 있기 때문에, 기판(101)에 대한 열의 영향을 작게 할 수 있다. 즉, 가열 처리를 징시간 행하는 경우와 비교하여, 가열 처리 온도의 상한을 인상할 수 있다. 또한, 산화물 반도체막의 표면 근방에, 소정의 구조 결정립을 선택적으로 형성할 수 있다.
본 실시형태에서 이용할 수 있는 가열 장치로서는 GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치 등이 있다. LRTA 장치는 할로겐 램프, 메탈 핼라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의하여, 피처리물을 가열하는 장치다. GRTA 장치는 고온의 가스를 이용하여 가열 처리를 행하는 장치다. 기체로는 아르곤 등의 희가스 또는 질소와 같은 가열 처리에 의하여 피처리물과 반응하지 않는 불활성 기체가 이용된다.
예를 들어, 제 1 가열 처리로서, 650℃∼700℃의 고온에 가열한 질소 또는 희가스 등의 불활성 가스 분위기에 기판을 이동하고, 몇 분간 가열한 후, 고온에 가열한 불활성 가스 중에서 기판을 꺼내는 GRTA를 행하여도 좋다. GRTA를 이용하면 단시간으로의 고온 가열 처리가 가능하다.
또한, 제 1 가열 처리에 있어서는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 수소, 물, 수산기 또는 수소화물 등이 포함되지 않은 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 상기 가열 처리는 산화물 반도체막(107)를 형성한 후라면 어느 타이밍에서 행하여도 좋지만, 탈수화 또는 탈수소화를 촉진시키기 위해서는, 산화물 반도체막(107)의 표면에 다른 구성 요소을 형성하기 전에 행하는 것이 적합하다. 또한, 상기의 가열 처리는 1회로 한정되지 않고, 복수회 행하여도 좋다.
여기에서, 도 9(A)의 파선부(153)의 확대도를 도 9(B)에 나타낸다.
산화물 반도체막(151)은 비정질이 주된 구성인 비정질 영역(155)과, 산화물 반도체막(151)의 표면에 형성되는 결정립(157)을 가진다. 또한, 결정립(157)은 표면으로부터의 거리(깊이)가 20 nm 이하의 영역(표면 근방)에 형성된다. 단, 산화물 반도체막(151)의 두께가 커지게 되는 경우에는 그렇지만은 않다. 예를 들어, 산화물 반도체막(151)의 두께가 200nm 이상이 되는 경우에는, 「표면의 근방(표면 근방)」이란, 표면으로부터의 거리(깊이)가 산화물 반도체막의 두께의 10% 이하인 영역을 칭한다.
여기에서, 비정질 영역(155)은 비정질 산화물 반도체막이 주된 구성이다. 또한, 「주된」이란, 예를 들어, 50% 이상을 차지하는 상태를 칭하고, 이 경우에는 비정질 산화물 반도체막이 체적%(또는 중량%)에서 50% 이상을 차지하는 상태를 칭하기로 한다. 즉, 비정질 산화물 반도체막 이외에도, 산화물 반도체막의 결정 등을 포함할 수 있지만, 그 함유율은 체적%(또는 중량%)에서 50% 미만인 것이 바람직하지만 이것의 범위에 한정될 필요는 없다.
산화물 반도체막의 재료로서 In-Ga-Zn-O계의 산화물 반도체막을 이용하는 경우에는, 상기 비정질 영역(155)의 조성은 Zn의 함유량(원자%)이, In 또는 Ga의 함유량(원자%) 미만이 되도록 하는 것이 적합하다. 이와 같은 조성으로 함으로써, 소정의 조성의 결정립(157)을 형성하는 것이 용이하게 되기 때문이다.
이 후, 실시형태 4와 마찬가지로, 게이트 절연막과, 게이트 전극으로서 기능하는 제 3 전극을 형성하여 박막 트랜지스터를 제작한다.
산화물 반도체막(151)의 표면은 게이트 절연막과 접하기 때문에, 채널이 된다. 채널이 되는 영역에 결정립을 가짐으로써, 소스, 채널 및 드레인 사이에 저항이 저감하는 것과 동시에, 캐리어 이동도가 상승한다. 그 때문에, 이 산화물 반도체막(151)을 가지는 박막 트랜지스터의 전계 효과 이동도가 상승하고, 양호한 전기 특성을 실현할 수 있다.
또한, 결정립(157)은 비정질 영역(155)과 비교하여 안정하기 때문에, 이것을 산화물 반도체막(151)의 표면 근방에 가짐으로써, 비정질 영역(155)에 불순물(예를 들어 수소, 물, 수산기 또는 수소화물 등)이 들어가는 것을 저감할 수 있다. 그 때문에, 산화물 반도체막(151)의 신뢰성을 향상시킬 수 있다.
이상의 공정에 의하여 산화물 반도체막 중의 수소의 농도를 저감하고, 고순도화할 수 있다. 그에 의하여 산화물 반도체막의 안정화를 도모할 수 있다. 또한, 유리 전이 온도 이하의 가열 처리로, 소수 캐리어의 수가 극단적으로 적고, 밴드 갭이 넓은 산화물 반도체막을 형성할 수 있다. 그 때문에, 대면적 기판을 이용하여 박막 트랜지스터를 제작할 수 있기 때문에, 양산성을 높일 수 있다. 또한, 이 수소 농도가 저감되고 고순도화된 산화물 반도체막을 이용함으로써, 고정밀화에 적합하고, 동작 속도가 빠르고, 온일 때에는 대전류를 흐르게 할 수 있고, 오프일 때에는 거의 전류를 흐르게 하지 않는 박막 트랜지스터를 제작할 수 있다.
이와 같은 박막 트랜지스터의 소스 또는 드레인을 게이트와 접속시킴으로써, 역방향 전류가 매우 작은 다이오드를 얻을 수 있다. 따라서, 본 실시형태에 의하여, 항복 현상이 생기기 어려운(즉, 내압이 높은) 다이오드를 제작할 수 있다.
본 실시형태에서 설명한 바와 같이 제작한 다이오드를 이용함으로써, 종래 보다도 대전류를 흐르게 할 수 있는 파워 다이오드를 얻을 수 있다. 또는, 상기 다이오드를 이용함으로써, 종래보다도 내압이 높은 정류기를 얻을 수 있다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는, 본 발명의 일양태인 파워 다이오드 및 정류기에 적용 가능한 도 2에 나타낸 다이오드 접속된 전계 효과형 트랜지스터, 예를 들어 박막 트랜지스터의 제작 공정이고, 실시형태 4 및 실시형태 5와는 상이한 것에 대하여, 도 8(A) 내지 도 8(E)를 이용하여 설명한다.
실시형태 4와 마찬가지로, 도 8(A)에 나타낸 바와 같이, 기판(101) 위에 제 1 전극(105)을 형성한다.
다음에, 도 8(B)에 나타낸 바와 같이, 제 1 전극(105) 위에 산화물 반도체막(107) 및 제 2 전극(109)을 형성한다.
또한, 산화물 반도체막을 스퍼터링법에 의하여 형성하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행하고, 제 1 전극(105)의 표면에 부착되어 있는 먼지나 산화막을 제거함으로써, 제 1 전극(105) 및 산화물 반도체막의 계면에서의 저항을 저감할 수 있기 때문에 바람직하다. 또한, 아르곤 분위기를 대신하여 질소, 헬륨 등을 이용하여도 좋다.
기판(101) 및 제 1 전극(105) 위에 스퍼터링법에 의하여 산화물 반도체막을 형성한다. 다음에, 산화물 반도체막 위에 도전막을 형성한다.
본 실시형태에서는 산화물 반도체막을 In-Ga-Zn-O계 금속 산화물 타겟을 이용한 스퍼터링법에 의하여 형성한다. 본 실시형태에서는 감압 상태의 처리실 내에 기판을 보유하고, 기판을 실온 또는 400℃ 미만의 온도로 가열한다. 그리고, 처리실 내에 잔류하는 수소, 물, 수산기 또는 수소화물 등을 제거하면서, 수소, 물, 수산기 또는 수소화물 등이 제거된 스퍼터링 가스를 도입하고, 금속 산화물을 타겟으로 하는 기판(101) 및 제 1 전극(105) 위에 산화물 반도체막을 형성한다. 처리실 내에 잔류하는 수소, 물, 수산기 또는 수소화물 등을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 예를 들어, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로서는 터보 펌프에 콜드 트랩을 더한 것이어도 좋다. 크라이오 펌프를 이용하여 배기한 처리실은 예를 들어, 수소, 물, 수산기 또는 수소화물(보다 바람직하게는 탄소 원자를 포함하는 화합물도) 등이 배기되기 때문에, 이 처리실에서 형성한 산화물 반도체막에 포함되는 불순물의 농도를 저감할 수 있다. 또한, 크라이오 펌프에 의하여 처리실 내에 잔류하는 수소, 물, 수산기 또는 수소화물 등을 제거하면서 스퍼터링 형성을 행함으로써, 기판 온도가 실온으로부터 400℃ 미만에서도 수소 원자, 물 등의 불순물을 저감한 산화물 반도체막을 형성할 수 있다.
본 실시형태에서는 기판과 타겟 사이의 거리를 100 mm, 압력 0.6 Pa, 직류(DC) 전원 0.5 kW, 산소(산소 유량 비율 100%) 분위기 하에서의 성막 조건이 적용된다. 또한, 펄스 직류(DC) 전원을 이용하면, 성막 시에 발생하는 분상 물질(파티클, 먼지라고도 함)이 경감되고, 막 두께 분포도 균일하게 되기 때문에 바람직하다. 산화물 반도체막은 바람직하게는 30 nm 이상 3000 nm 이하로 한다. 또한, 적용하는 산화물 반도체막 재료에 의하여 적절한 두께는 상이하고, 재료에 따라서 적절히 두께를 선택하면 좋다.
또한, 산화물 반도체막을 형성할 때의 스퍼터링법 및 스퍼터링 장치는 절연막(103)에 나타낸 스퍼터링법을 적절히 이용할 수 있다.
다음에, 제 2 전극(109)이 되는 도전막을, 제 1 전극(105)의 재료 및 방법을 이용하여 형성한다.
다음에, 실시형태 4와 마찬가지로, 제 2 전극(109)이 되는 도전막 및 산화물 반도체막(107)이 되는 산화물 반도체막을 에칭하고, 섬 형상의 제 2 전극(109) 및 산화물 반도체막(107)을 형성한다. 소망의 형상의 산화물 반도체막(107) 및 제 2 전극(109)을 형성하기 위하여, 재료에 맞추어 에칭 조건(에칭액, 에칭 시간, 온도 등)을 적절히 조절한다.
다음에, 도 8(C)에 나타낸 바와 같이, 실시형태 4와 마찬가지로, 제 1 전극(105), 산화물 반도체막(107), 제 2 전극(109) 위에 게이트 절연막(111)을 형성한다. 게이트 절연막(111)은 산화물 반도체막(107)과의 계면 특성이 양호한 것으로 하는 것이 바람직하고, μ파(2.45 GHz)를 이용한 고밀도 플라즈마 CVD법으로 게이트 절연막(111)을 형성함으로써, 치밀하고 절연 내압이 높은 고품질의 절연막을 형성할 수 있으므로 바람직하다. 또한, 게이트 절연막으로서 양질인 절연막을 형성할 수 있는 것이라면, 스퍼터링법이나 플라즈마 CVD법 등 외의 형성 방법을 적용할 수 있다.
또한, 게이트 절연막(111)을 형성하기 전에 역스퍼터링을 행하고, 적어도 산화물 반도체막(107)의 표면에 부착되어 있는 레지스트 잔사(殘渣) 등을 제거하는 것이 바람직하다.
또한, 게이트 절연막(111)을 형성하기 전에 N2O, N2 또는 Ar 등의 가스를 이용한 플라즈마 처리에 의하여 노출하고 있는 산화물 반도체막의 표면에 부착한 수소, 물, 수산기 또는 수소화물 등을 제거하여도 좋다. 또한, 산소와 아르곤의 혼합 가스를 이용하여 플라즈마 처리를 행하여도 좋다. 플라즈마 처리를 행한 경우, 대기에 노출되지 않고, 산화물 반도체막의 일부에 접하는 게이트 절연막(111)을 형성하는 것이 바람직하다.
또한, 게이트 절연막(111)에, 수소, 물, 수산기 또는 수소화물 등이 가능한 포함되지 않도록 하기 위하여, 전처리로서, 스퍼터링 장치의 예비 가열실에서 제 1 전극(105)으로부터 제 2 전극(109)까지 형성된 기판(101)을 예비 가열하고, 기판(101)에 흡착한 수소, 물, 수산기 또는 수소화물 등의 불순물을 이탈하고 배기하는 것이 바람직하다. 또는, 게이트 절연막(111)을 형성한 후, 기판(101)을 스퍼터링 장치의 예비 가열실에서 예비 가열하고, 기판(101)에 흡착한 수소, 물, 수산기 또는 수소화물 등의 불순물을 이탈하고 배기하는 것이 바람직하다. 또한, 예비 가열의 온도로서는, 100℃ 이상 400℃ 이하 바람직하게는 150℃ 이상 300℃ 이하이다. 또한, 예비 가열실에 형성하는 배기 수단은 크라이오 펌프가 바람직하다. 또한, 이 예비 가열의 처리는 생략할 수 있다.
게이트 절연막(111)은 제 1 전극(105), 산화물 반도체막(107) 및 제 2 전극(109)측으로부터 산화 실리콘막과 질화 실리콘막을 적층한 구조로 할 수도 있다. 예를 들어, 제 1 게이트 절연막으로서 스퍼터링법에 의하여 막 두께 5nm 이상 300nm 이하의 산화 실리콘막(SiOx(x>0))을 형성하고, 제 1 게이트 절연막 위에제 2 게이트 절연막으로서 막 두께 50 nm 이상 200nm 이하의 질화 실리콘막(SiNy(y>0))를 적층하여 게이트 절연막으로 한다.
다음에, 도 8(C)에 나타낸 바와 같이, 실시형태 4와 마찬가지로, 게이트 절연막(111) 위에 게이트 전극으로서 기능하는 제 3 전극(113) 및 제 3 전극(115)을 형성한다.
이상의 공정으로, 수소 농도가 저감된 산화물 반도체막(107)을 가지는 박막 트랜지스터(133)를 형성할 수 있다.
상기와 같이 산화물 반도체막을 형성할 때에, 반응 분위기 중에 잔류하는 수소, 물, 수산기 또는 수소화물 등을 제거함으로써, 이 산화물 반도체막 중의 수소 농도를 저감할 수 있다. 그에 의하여 산화물 반도체막의 안정화를 도모할 수 있다.
다음에, 도 8(D)에 나타낸 바와 같이, 실시형태 4와 마찬가지로, 게이트 절연막(111) 및 제 3 전극(113) 및 제 3 전극(115) 위에 절연막(117)을 형성한 후, 콘택트 홀(119), 콘택트 홀(121) 및 콘택트 홀(123)을 형성한다.
다음에, 도 8(E)에 나타낸 바와 같이, 실시형태 4와 마찬가지로, 배선(125) 및 배선(131)을 형성한다.
절연막(117)의 형성 후, 또한, 실시형태 4와 마찬가지로, 대기 중, 100℃ 이상 200℃ 이하, 1시간 이상 30시간 이하에서의 가열 처리를 행하여도 좋다. 이 가열 처리에 의하여, 노멀리 오프가 되는 박막 트랜지스터를 얻을 수 있다. 따라서 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 제 3 전극(113) 및 제 3 전극(115) 및 배선(125) 및 배선(131)의 사이에 평탄화를 위한 평탄화 절연막을 형성하여도 좋다.
상기와 같이 산화물 반도체막을 형성할 때, 반응 분위기 중에 잔류하는 수소, 물, 수산기 또는 수소화물 등을 제거함으로써, 이 산화물 반도체막 중의 수소의 농도를 저감하고, 고순도화할 수 있다. 그것에 의하여 산화물 반도체막의 안정화를 도모할 수 있다. 또한, 유리 전이 온도 이하의 가열 처리에서, 소수 캐리어의 수가 극단으로 적고, 밴드 갭이 넓은 산화물 반도체막을 형성할 수 있다. 그 때문에, 대면적 기판을 이용하여 박막 트랜지스터를 제작할 수 있기 때문에, 양산성을 높일 수 있다. 또한, 이 수소 농도가 저감된 고순도화된 산화물 반도체막을 이용함으로써, 고정밀화에 적합하고, 동작 속도이 빠르고, 온일 때에는 대전류를 흐르게 할 수 있고, 오프일 때에는 거의 전류를 흐르게 하지 않는 박막 트랜지스터를 제작할 수 있다.
이와 같은 박막 트랜지스터의 소스 또는 드레인을 게이트와 접속시킴으로써, 역방향 전류가 매우 작은 다이오드를 얻을 수 있다. 따라서, 본 실시형태에 의하여, 항복 현상이 일어나기 어려운(즉, 내압이 높은) 다이오드를 제작할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
본 실시형태에서 설명한 바와 같이 제작한 다이오드를 이용함으로써, 종래보다도 대전류를 흐르게 할 수 있는 파워 다이오드를 얻을 수 있다. 또는, 상기 다이오드를 이용함으로써, 종래보다도 내압이 높은 정류기를 얻을 수 있다.
(실시형태 7)
상기 실시형태에 설명한 정류기는 예를 들어 무선 통신 가능한 반도체 장치의 정류 회로로서 적용할 수 있다. 여기에서, 무선 통신 가능한 반도체 장치는 예를 들어 RF 칩, RF 태그 등으로 불리는 것이다.
반도체 장치(200)의 구성의 일례를 도 10에 나타낸다. 반도체 장치(200)는 안테나 회로(202)와, 복조 회로(203)와, 클록 발생 회로(204)와, 전원 회로(205)와, 제어 회로(206)와, 기억 회로(207)와, 부호화 회로(208)와, 변조 회로(209)를 가진다.
안테나 회로(202)는 리더(reader)/라이터(writer)(210)로부터 공급된 반송파를 교류의 전기 신호로 변환한다. 안테나 회로(202)에는 실시형태 1에 설명하고, 도 1에 나타낸 파워 다이오드 또는 정류기가 형성된다.
복조 회로(203)는 안테나 회로(202)가 변환한 교류의 전기 신호를 복조하고, 복조한 신호를 제어 회로(206)로 송신한다. 또한, 복조 회로(203)가 특별히 필요하지 않은 경우에는 설치하지 않아도 좋다.
클록 발생 회로(204)는 제어 회로(206)와, 기억 회로(207)와, 부호화 회로(208)의 동작에 필요한 클록 신호를 공급한다. 회로 구성의 예로서는, 발진 회로로 구성하여도 좋고, 분주 회로로 구성하여도 좋다.
전원 회로(205)는 안테나 회로(202)에서 변환된 교류의 전기 신호를 이용하여 전원 전압을 생성하고, 동작에 필요한 전원 전압을 각 회로에 공급한다.
제어 회로(206)는 복조 회로(203)에서 복조된 신호에 기초하여, 명령의 분석, 기억 회로(207)의 제어를 행하고, 외부로 발신하는 데이터에 대하여 변조 회로(209)로의 출력 등을 행한다.
기억 회로(207)는 반도체 장치(200)가 가져야 할 정보를 기억할 수 있는 것이면 좋다. 기억 회로(207)는 기억 소자를 포함하는 회로와, 제어 회로(206)에 따라서 데이터의 기입이나 데이터의 판독을 행하는 제어 회로를 가진다. 기억 회로(207)에는 적어도, 반도체 장치(200) 자체의 개체 식별 정보(ID)가 기억된다. 개체 식별 정보(ID)는 다른 응답 장치(이용자가 소유하고 있는 다른 응답 장치 및 이 이용자 이외의 사람이 소유하는 응답 장치)와 구별하기 위하여 이용된다. 또한, 기억 회로(207)로서는 기억 내용이 반도체 장치(200)에 고유의 정보(개체 식별 정보(ID) 등)라면 전원이 공급되지 않아도 기억의 보유가 가능한 불휘발성 메모리를 이용하고, 반도체 장치(200)가 행하는 처리에 임하여 일시적인 기억을 보유만 한다면, 휘발성 메모리를 이용하면 좋다.
부호화 회로(208)는 기억 회로(207)의 데이터로부터 추출된, 반도체 장치(200)로부터 리더/라이터(210)에 발신하는 데이터의 전부 또는 일부를 부호화된 신호로 변환한다. 또한, 부호화 회로(208)는 특히 필요하지 않은 경우에는 설치하지 않아도 좋다.
변조 회로(209)는 부호화 회로(208)에 의하여 부호화된 신호에 기초하여, 안테나 회로(202)에 부하 변조를 더한다.
리더/라이터(210)는 반도체 장치(200)와 무선 통신을 행한다. 리더/라이터(210)는 리더/라이터라고도 한다. 리더/라이터(210)의 일례에 대하여, 도 10을 이용하여 설명한다. 리더/라이터(210)는 송신부(211), 발신부(212), 제어부(213), 인터페이스부(214), 안테나 회로(안테나 회로(215A) 및 안테나 회로(215B))를 가진다. 안테나 회로(안테나 회로(215A) 및 안테나 회로(215B))는 안테나(안테나(217A) 및 안테나(217B)) 및 공진 용량(공진 용량(218A) 및 공진 용량(218B))을 가진다. 안테나(안테나(217A) 및 안테나(217B)) 및 공진 용량(공진 용량(218A) 및 공진 용량(218B))은 LC 병렬 공진 회로를 구성한다.
제어부(213)는 인터페이스부(214)를 통하여 상위 장치(216)로부터의 데이터 처리 명령 및 데이터 처리 결과에 기초하여, 송신부(211) 및 발신부(212)를 제어한다. 발신부(212)는 반도체 장치(200)에 발신하는 데이터 처리 명령을 변조하고, 안테나 회로(215A)로부터 전자파로서 출력한다. 송신부(211)는 안테나 회로(215B)에서 수신된 신호를 복조하고, 데이터 처리 결과로서 제어부(213)로 출력한다. 안테나 회로(215B)는 무선 신호의 수신 시에, 반도체 장치(200)에 의하여 출력된 신호에 의하여 안테나 회로(215B)로 유도되는 기전력을 전기적 신호로서 수신한다. 또한, 발신 시에는 안테나 회로(215A)에 유도 전류를 공급하고, 안테나 회로(215A)로부터 반도체 장치(200)로 신호를 발신한다.
다음에, 상기 설명한 무선 통신 가능한 반도체 장치의 적용예에 대하여 도 11을 이용하여 설명한다.
도 11의 반도체 장치(200)는 전자파의 발신과 수신할 수 있는 기능을 활용하여, 여러 가지 물품이나 시스템에 이용할 수 있다. 물품이란, 예를 들어, 열쇠(도 11(A)을 참조), 지폐, 주화, 유가 증권류, 무기명 채권류, 증서류(운전 면허증이나 주민등록증 등, 도 11(B)을 참조), 서류류, 용기류(샬레 등 도 11(C)를 참조), 장신구(가방이나 안경 등, 도 11(D)를 참조), 포장용 용기류(포장지나 보틀 등 도 11(E) 및 도 11(F)를 참조), 기록 매체(디스크나 비디오 테입 등), 탈 것류(자전거 등), 식품류, 의류, 생활 용품류, 전자기기(액정 표시 장치, EL 표시 장치, 텔레비전 장치, 휴대 단말 등) 등을 들 수 있다. 반도체 장치(200)는 상기와 같이 여러 가지 형상의 물품의 표면에 부착할 수 있고, 매립시키거나 하여 고정된다. 또한, 여기에서 시스템이란, 물품 관리 시스템, 인증 기능 시스템, 유통 시스템 등을 들 수 있다.
본 실시형태는 다른 실시 형태와 자유롭게 조합할 수 있다.
101：기판 103：절연막
105：제 1 전극 106：제 1 전극
107：산화물 반도체막 109：제 2 전극
111：게이트 절연막 113：제 3 전극
115：제 3 전극 117：절연막
119：콘택트 홀 121：콘택트 홀
123：콘택트 홀 125：배선
129：배선 131：배선
132：배선 133：박막 트랜지스터
141：박막 트랜지스터 143：박막 트랜지스터
145：박막 트랜지스터 151：산화물 반도체막
153：파선부 155：비정질 영역
157：결정립 200：반도체 장치
202：안테나 회로 203：복조 회로
204：클록 발생 회로 205：전원 회로
206：제어 회로 207：기억 회로
208：부호화 회로 209：변조 회로
210：리더/라이터 211：수신부
212：발신부 213：제어부
214：인터페이스부 215A：안테나 회로
215B：안테나 회로 216：상위 장치
217A：안테나 217B：안테나
218A：공진 용량 218B：공진 용량

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  37. 제 1 내지 제 4 비선형소자를 포함하는 정류기로서,
    상기 제 1 내지 제 4 비선형소자 각각은
    기판 위에 제공된 제 1 전극과,
    상기 제 1 전극 위에 접하여 제공된 산화물 반도체막과,
    상기 산화물 반도체막 위에 접하여 제공된 제 2 전극과,
    상기 제 1 전극, 상기 산화물 반도체막 및 상기 제 2 전극을 덮는 게이트 절연막과,
    상기 게이트 절연막과 접하여 제공되어 있고 상기 산화물 반도체막의 측면에 인접하고, 상기 제 1 전극 또는 상기 제 2 전극에 접속된 제 3 전극을 구비하고,
    상기 제 1 비선형소자의 양극은 저전위측의 기준 전위에 접속되고, 상기 제 1 비선형소자의 음극은 입력부에 접속되고,
    상기 제 2 비선형소자의 양극은 상기 입력부에 접속되고, 상기 제 2 비선형소자의 음극은 고전위측의 기준 전위에 접속되고,
    상기 제 3 비선형소자의 양극은 상기 저전위측의 기준 전위에 접속되고, 상기 제 3 비선형소자의 음극은 출력부에 접속되고,
    상기 제 4 비선형소자의 양극은 상기 출력부에 접속되고, 상기 제 4 비선형소자의 음극은 상기 고전위측의 기준 전위에 접속된, 정류기.
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  43. 제 1 내지 제 4 비선형소자를 포함하는 정류기로서,
    상기 제 1 내지 제 4 비선형소자 각각은
    기판 위에 제공된 복수의 제 1 전극과,
    상기 복수의 제 1 전극 위에 접하여 제공된 산화물 반도체막과,
    상기 산화물 반도체막 위에 접하여 제공된 제 2 전극과,
    상기 복수의 제 1 전극, 상기 산화물 반도체막 및 상기 제 2 전극을 덮는 게이트 절연막과,
    상기 게이트 절연막과 접하여 제공되어 있고 상기 산화물 반도체막의 측면에 인접하고, 상기 복수의 제 1 전극의 어느 것 또는 상기 제 2 전극에 접속된 제 3 전극을 구비하고,
    상기 제 1 비선형소자의 양극은 저전위측의 기준 전위에 접속되고, 상기 제 1 비선형소자의 음극은 입력부에 접속되고,
    상기 제 2 비선형소자의 양극은 상기 입력부에 접속되고, 상기 제 2 비선형소자의 음극은 고전위측의 기준 전위에 접속되고,
    상기 제 3 비선형소자의 양극은 상기 저전위측의 기준 전위에 접속되고, 상기 제 3 비선형소자의 음극은 출력부에 접속되고,
    상기 제 4 비선형소자의 양극은 상기 출력부에 접속되고, 상기 제 4 비선형소자의 음극은 상기 고전위측의 기준 전위에 접속된, 정류기.
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  49. 제 1 내지 제 4 비선형소자를 포함하는 정류기로서,
    상기 제 1 내지 제 4 비선형소자 각각은
    기판 위에 제공된 제 1 전극과,
    상기 제 1 전극 위에 접하여 제공된 산화물 반도체막과,
    상기 산화물 반도체막 위에 접하여 제공된 제 2 전극과,
    상기 제 1 전극, 상기 산화물 반도체막 및 상기 제 2 전극을 덮는 게이트 절연막과,
    상기 게이트 절연막과 접하여 제공되어 있고 상기 산화물 반도체막의 측면에 인접하고, 상기 제 2 전극을 둘러싸고, 상기 제 1 전극 또는 상기 제 2 전극에 접속되고 링형상을 가진 제 3 전극을 구비하고,
    상기 제 1 비선형소자의 양극은 저전위측의 기준 전위에 접속되고, 상기 제 1 비선형소자의 음극은 입력부에 접속되고,
    상기 제 2 비선형소자의 양극은 상기 입력부에 접속되고, 상기 제 2 비선형소자의 음극은 고전위측의 기준 전위에 접속되고,
    상기 제 3 비선형소자의 양극은 상기 저전위측의 기준 전위에 접속되고, 상기 제 3 비선형소자의 음극은 출력부에 접속되고,
    상기 제 4 비선형소자의 양극은 상기 출력부에 접속되고, 상기 제 4 비선형소자의 음극은 상기 고전위측의 기준 전위에 접속된, 정류기.
  50. 제 37 항, 제 43 항 및 제 49 항 중 어느 한 항에 있어서,
    상기 산화물 반도체막은 이차 이온 질량 분석법으로 측정한 수소 농도가 5×1019atoms/cm3 이하인, 정류기.
  51. 제 37 항, 제 43 항 및 제 49 항 중 어느 한 항에 있어서,
    상기 제 1 전극은 소스 전극 및 드레인 전극 중 한쪽으로서 기능하고,
    상기 제 2 전극은 상기 소스 전극 및 상기 드레인 전극 중 다른 한쪽으로서 기능하고,
    상기 제 3 전극은 게이트 전극으로서 기능하는, 정류기.
  52. 제 37 항, 제 43 항 및 제 49 항 중 어느 한 항에 있어서,
    상기 산화물 반도체막은 캐리어 농도가 5×1014atoms/cm3 이하인, 정류기.
  53. 제 37 항, 제 43 항 및 제 49 항 중 어느 한 항에 있어서,
    상기 게이트 절연막은 적어도 상기 산화물 반도체막에 접하는 부분이 산화물 절연막인, 정류기.
  54. 제 37 항, 제 43 항 및 제 49 항 중 어느 한 항에 기재된 정류기를 포함하는 반도체 장치.
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