JP5118810B2

JP5118810B2 - 電界効果型トランジスタ

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Publication number: JP5118810B2
Application number: JP2005325364A
Authority: JP
Inventors: 芳幸長田; 秀雄細野; 利夫神谷; 研二野村
Original assignee: Canon Inc; Tokyo Institute of Technology NUC
Current assignee: Canon Inc; Tokyo Institute of Technology NUC
Priority date: 2004-11-10
Filing date: 2005-11-09
Publication date: 2013-01-16
Anticipated expiration: 2025-11-09
Also published as: JP2006165527A

Description

本発明は、酸化物半導体層を用いた電界効果型トランジスタに関する。

近年、液晶やエレクトロルミネッセンス（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ：ＥＬ）技術等の進歩により、平面薄型画像表示装置（ＦｌａｔＰａｎｅｌＤｉｓｐｌａｙ：ＦＰＤ）が実用化されている。

これらＦＰＤは、ガラス基板上に設けた非晶質シリコン薄膜や多結晶シリコン薄膜を活性層に用いる電界効果型薄膜トランジスタ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ：ＴＦＴ）のアクティブマトリクス回路により駆動されている。

一方、これらＦＰＤのより一層の薄型化、軽量化、耐破損性の向上を求めて、ガラス基板の替わりに軽量で可撓性のある樹脂基板を用いる試みも行われている。

しかし、上述のシリコン薄膜を用いるトランジスタの製造は、比較的高温の熱工程を要し、一般的に耐熱性の低い樹脂基板上に直接形成することは困難である。

そこで、低温での成膜が可能な、たとえばＺｎＯを材料とした酸化物半導体薄膜を用いるＴＦＴの開発が活発に行われている（特許文献１）。
特開2003-298062号公報

しかし、ZｎOは一般に安定なアモルファス相を形成することができず、殆どのZnOは多結晶相を呈するために、多結晶粒子間の界面でキャリアは散乱され、結果として電子移動度を大きくすることができない。

また、ＺｎＯには、酸素欠陥が入りやすく、キャリア電子が多数発生してしまうため、電気伝導度を小さくすることが難しい。

このために、トランジスタのゲート電圧が無印加時でも、ソース端子とドレイン端子間に大きな電流が流れてしまい、ＴＦＴのノーマリーオフ動作を実現できない。

また、特開２０００−０４４２３６号公報に記載されている非晶質酸化物膜Zn_xM_yIn_zO_{(x+3y/2+3z/2)}（式中、MはＡｌ及びＧａのうち少なくとも一つの元素である。）は、電子キャリア濃度が、１０^１８／ｃｍ^３以上であり、単なる透明電極には好適である。

しかし、電子キャリア濃度が１０^１８／ｃｍ^３以上の酸化物をTFTのチャネル層に用いた場合、オン・オフ比が十分にとれず、ノーマリーオフ型のＴＦＴにはふさわしくないことが分かった。

従来、このような非晶質酸化物膜で、電子キャリア濃度が１０^１８／ｃｍ^３未満の膜を得ることはできていなかった。

更に、駆動能力の大きなトランジスタを実現する為に、ゲート電極とソースあるいはドレイン電極の重なり容量を低減することが求められていた。

本発明は、ノーマリーオフ型のトランジスタが実現できる活性層材料を用いて、且つ、電極間の重なり容量を低減した電界効果型トランジスタを提供することを目的とする。

本発明に係る電界効果型トランジスタは、
ソース電極、ドレイン電極、ゲート電極、及び活性層を備え、前記活性層は、Ｉｎ−Ｚｎ−Ｇａ−Ｏ系酸化物、Ｉｎ−Ｚｎ−Ｇａ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｎ−Ｏ系酸化物、Ｉｎ−Ｏ系酸化物、Ｉｎ−Ｇａ−Ｏ系酸化物、及びＳｎ−Ｉｎ−Ｚｎ−Ｏ系酸化物のうちのいずれかである非晶質酸化物を有し、前記非晶質酸化物の電子キャリア濃度は１０ ^１５／ｃｍ ^３以上、１０^１８／ｃｍ^３未満であり、ゲート電圧無印加時のソース−ドレイン端子間の電流が１０マイクロアンペア未満であり、電界効果移動度が２ｃｍ^２／（Ｖ・秒）超であると共に、前記ゲート電極と、該ソース及びドレイン電極とが自己整合していることを特徴とする。

前記電界効果型トランジスタは、透明基板上に形成されている前記ソース及びドレイン電極のパターンをマスクとして、前記ゲート電極のパターンを形成しているトップゲート型トランジスタである。

あるいは、前記電界効果型トランジスタは、透明基板上に形成されている前記ゲート電極のパターンをマスクとして、前記ソース及びドレイン電極のパターンを形成しているボトムゲート型トランジスタである。

以下、より具体的に本発明について説明する。

本発明は、半導体層が電子キャリア濃度１０^１８／ｃｍ^３未満であり、露光光源に対して透明であるゲート絶縁層および酸化物半導体からなる薄膜トランジスタにおいて、「ソース・ドレイン電極もしくはゲート電極を露光マスクとして用いてセルフアライン型薄膜トランジスタを製造すること」を特徴とする。

また、別の本発明は、電子キャリア濃度が増加すると共に、電子移動度が増加することを特徴とするアモルファス酸化物半導体層であって、露光光源に対して透明である酸化物半導体層および露光光源に対して透明であるゲート絶縁層を含み構成され、ソース・ドレイン電極とゲート電極が自己整合しているトランジスタである。

本発明者らは、ＩｎＧａＯ_３（ＺｎＯ）_ｍ、及びこの材料の成膜条件に関する研究開発を精力的に進めた結果、成膜時の酸素雰囲気の条件を制御することで、電子キャリア濃度を１０^１８／ｃｍ^３未満にできることを見出した。

そして、その結果、本発明を成すに至った。

本発明によれば、薄膜トランジスタの寄生容量を低減することで回路動作の高精度化・高速化を実現することができる。

本発明は、上記透明アモルファス酸化物薄膜を用いた薄膜トランジスタの構成および製造工程の改良に関する。

本発明は、駆動能力の大きな薄膜トランジスタを実現するために、電極重なり容量を低減する手段としてセルフアライメント型薄膜トランジスタを実現する技術を提供するものである。

前記、ソース、ドレイン電極とゲート電極の電極重なり容量は薄膜トランジスタを動作させる場合に不要な電流を消費する。

さらに薄膜トランジスタが容量性の負荷を駆動する場合には、スイッチング速度は、半導体層の移動度のみで決定されるものではなく、前記電極重なり容量にも依存しており、この電極重なり容量が大きいほどスイッチング速度は小さくなる。

また、薄膜トランジスタに液晶セルのような容量性の負荷が接続される場合には、オン状態で前記薄膜トランジスタから前記容量性負荷に充電した電荷の一部が、オフ状態に戻る際には前記重なり容量に移動してしまうという回路動作上の不都合が生ずる。このため、前記容量性の負荷が必要な電圧に最終的に到達するには、電源側はより大きな電圧が必要となる。さらに、重なり容量あるいは液晶セル容量のどちらか、あるいは両方が画素毎にばらつく場合には、それが表示バラツキとなって現れてしまう。画素サイズが小さくなれば、このバラツキの影響は大きくなるのであり、ディスプレイの高精細化が進む今日、薄膜トランジスタにおける前記重なり容量は可能な限り低減されることが望まれている。

本発明は、前記薄膜トランジスタの電極重なり容量を低減する手段を提供するものであり、半導体層とゲート絶縁層が透明である事を利用してゲート電極とソース、ドレイン電極とのセルフアラインメント工程を可能とする加工手段を提供するものである。この手段により、ゲート電極とソースおよびドレイン電極の重なり容量を極限まで低減し、駆動能力が改善された薄膜トランジスタを提供できる。

以下その手法について説明する。

本発明における薄膜トランジスタの半導体層は透明膜からなり、その吸収端はおよそ3.0eV（波長；413nm）であり、これより波長の長い光源で露光することで、上記セルフアライン（自己整合）工程を行う事が出来る。また、前記の波長範囲では半導体層での光の吸収が殆んど無いので、光照射による半導体層の劣化を防ぐ事ができる。

前記半導体層の吸収端を考慮すると露光光源としては、少なくとも2.8eVの光源（G線）、また半導体層の条件によっては3.4eVの光源（i線）等の手段が適用できる。

トップゲート型の薄膜トランジスタを例として本発明のセルフアライン工程を説明する。

この場合は、ソース・ドレイン電極をマスク・パターンとしてゲート電極を形成する。

例えば、コプレナー型薄膜トランジスタの場合では、先ず透明基板上に前記パルスレーザー蒸着法等により透明アモルファス酸化物薄膜（InGaO₃(Zn_1-xＭｇ_ｘO)_m膜；ｍは６未満の自然数）を堆積しパターニングする。その上に電気伝導度の大きなInGaO₃(ZnO)_４膜を堆積した後、ソース・ドレイン電極となるAu薄膜を堆積し、前記電気伝導度の大きなInGaO₃(ZnO)_４膜とともにパターニングする。

次いでその上にY₂O₃、HfO₂あるいはAl₂O₃等の酸化物からなるゲート絶縁膜を堆積し、さらにポジレジスト膜を塗布形成する。この段階で、ソース・ドレイン電極をマスクとして基板側から前記ポジレジストを、例えば波長４３６nmのｇ線もしくは波長365nmのI線等で露光する。次の現像工程において、前記ポジレジストは前記ソース・ドレイン電極パターンに対応する非露光部分は残り、それ以外の露光部分で除去される。除去されたレジスト・パターンの端部うちゲート電極に対応する端部は、先に形成されている前記のソース、ドレイン電極の端部と一致する。

次にゲート電極となる金属薄膜を堆積し、リフトオフ法により前記レジストを剥離すると、ゲート電極が形成される露光部分を残して金属薄膜が除去され、所望のセルフアライメント型の薄膜トランジスタ構成が形成できる。

またスタガ型薄膜トランジスタの場合も、前記コプレナー型薄膜トランジスタと同様なプロセスでセルフアライメント型の薄膜トランジスタを形成できる。前記コプレナー型薄膜トランジスタの場合と異なるのは、先にソース・ドレイン電極を堆積・パターニングした後、透明アモルファス酸化物薄膜を堆積・パターニングする点である。

ボトムゲート型薄膜トランジスタでは、ゲート電極をマスク・パターンとしてソース・ドレイン電極を形成する。プロセスの設計は基本的にコプレナー型薄膜トランジスタと同様である。

例えば、スタガ型薄膜トランジスタの場合では、先ずゲート電極となる金属薄膜を堆積しパターニングする。

次いでその上にY₂O₃、HfO₂あるいはAl₂O₃等の酸化物からなるゲート絶縁膜を堆積し、さらにパルスレーザー蒸着法等により透明アモルファス酸化物薄膜（InGaO₃(Zn_1-xＭｇ_ｘO)_m膜；ｍは６未満の自然数）を堆積する。さらにポジレジスト膜を塗布形成し、この段階でゲート電極をマスクとして基板側から前記ポジレジストを、例えば波長４３６nmのG線で露光し現像する。また、前記露光は、直進性の強いレーザー光をスキャンすることで行うことも出来る。

レジストは、ソース・ドレイン電極が形成される部分を含む露光部分では除去される。除去されたレジスト・パターンのうちソース・ドレイン電極に対応する部分の端部は、先に形成されている前記のゲート電極の端部と一致する。次いでその上に、ソース・ドレイン電極となる金属薄膜を堆積した後、前記レジストを剥離すると、ソース・ドレイン電極が形成される露光部分を残して金属薄膜が除去され、所望のセルフアライメント型の薄膜トランジスタ構成が形成できる。

以上の技術によりゲート電極とソースおよびドレイン電極の重なり容量を極限まで低減し、駆動能力が改善され消費電力の少ない薄膜トランジスタを形成する事が出来る。さらに、薄膜トランジスタ作製工程において、ゲート電極あるいはソース・ドレイン電極のマスク数、マスク工程を減らすことが出来る。

なお、前記透明酸化物からなる半導体層は、酸素欠損量を制御して所望の電子キャリア濃度を達成できていることが本発明においては重要である。

上記記載においては、透明酸化物膜の酸素量（酸素欠損量）の制御を、成膜時に酸素を所定濃度を含む雰囲気中で行うことで制御している。しかし、成膜後、当該酸化物膜を酸素を含む雰囲気中で後処理して酸素欠損量を制御（低減あるいは増加）することも好ましいものである。

効果的に酸素欠損量を制御するには、酸素を含む雰囲気中の温度を０℃以上３００℃以下、好ましくは、２５℃以上、２５０℃以下、更に好ましくは１００℃以上２００℃以下で行うのがよい。

勿論、成膜時にも酸素を含む雰囲気中で行い、且つ成膜後の後処理でも酸素を含む雰囲気中で後処理してもよい。また、所定の電子キャリア濃度（１０^１８／ｃｍ^３未満）を得られるのであれば、成膜時には、酸素分圧制御は行わないで、成膜後の後処理を酸素を含む雰囲気中で行ってもよい。

以下では、本発明に係るトランジスタの活性層に適用できる非晶質酸化物について詳述する。
（非晶質酸化物）
本発明に係る非晶質酸化物の電子キャリア濃度は、室温で測定する場合の値である。室温とは、例えば２５℃であり、具体的には０℃から４０℃程度の範囲から適宜選択されるある温度である。なお、本発明に係るアモルファス酸化物の電子キャリア濃度は、０℃から４０℃の範囲全てにおいて、１０^１８／ｃｍ^３未満を充足する必要はない。例えば、２５℃において、キャリア電子密度１０^１８／ｃｍ^３未満が実現されていればよい。また、電子キャリア濃度を更に下げ、１０^１７／ｃｍ^３以下、より好ましくは１０^１６／ｃｍ^３以下にするとノーマリーオフのＴＦＴが歩留まり良く得られる。

電子キャリア濃度の測定は、ホール効果測定により求めることが出来る。

なお、本発明において、アモルファス酸化物とは、Ｘ線回折スペクトルにおいて、ハローパターンが観測され、特定の回折線を示さない酸化物をいう。

本発明のアモルファス酸化物における、電子キャリア濃度の下限値は、ＴＦＴのチャネル層として適用できれば特に限定されるものではない。下限値は、例えば、１０^１２／ｃｍ^３である。

従って、本発明においては、後述する各実施例のようにアモルファス酸化物の材料、組成比、製造条件などを制御して、例えば、電子キャリア濃度を、１０^１２／ｃｍ^３以上１０^１８／ｃｍ^３未満とする。より好ましくは１０^１３／ｃｍ^３以上１０^１７／ｃｍ^３以下、更には１０^１５／ｃｍ^３以上１０^１６／ｃｍ^３以下の範囲にすることが好ましいものである。

前記非晶質酸化物としては、ＩｎＺｎＧａ酸化物のほかにも、Ｉｎ酸化物、Ｉｎ_ｘＺｎ_１−ｘ酸化物（0.2≦ｘ≦1）、Ｉｎ_ｘＳｎ_１−ｘ酸化物（0.8≦ｘ≦1）、あるいはＩｎ_ｘ（Ｚｎ、Ｓｎ）_１−ｘ酸化物（0.15≦ｘ≦1）から適宜選択できる。

なお、Ｉｎ_ｘ（Ｚｎ、Ｓｎ）_１−ｘ酸化物は、Ｉｎ_ｘ（Ｚｎ_ｙＳｎ_１−ｙ）_１−ｘ酸化物と記載することができ、ｙの範囲は１から０である。

なお、ＺｎとＳｎを含まないＩｎ酸化物の場合は、Ｉｎの一部をＧａに置換することもできる。即ち、Ｉｎ_ｘＧａ_１−ｘ酸化物（０≦ｘ≦1）の場合である。

以下に、本発明者らが作製することに成功した電子キャリア濃度が１０^１８／ｃｍ^３未満の非晶質酸化物について詳述する。

上記酸化物とは、In-Ga-Zn-Oを含み構成され、結晶状態における組成がInGaO₃(ZnO)_m(mは６未満の自然数)で表され、電子キャリア濃度が１０^１８／ｃｍ^３未満であることを特徴とする。

また上記酸化物は、In-Ga-Zn-Ｍｇ-Oを含み構成され、結晶状態の組成がInGaO₃(Zn_1-xMｇ_xO)_m(mは６未満の自然数、0<x≦1)で表され、電子キャリア濃度が１０^１８／ｃｍ^３未満であることを特徴とする。

なお、これらの酸化物で構成される膜において、電子移動度が１ｃｍ^２／（Ｖ・秒）超になるように設計することも好ましい。

上記膜をチャネル層に用いれば、トランジスターオフ時のゲート電流が０．１マイクロアンペヤ未満のノーマリーオフで、オン・オフ比が１０^３超のトランジスタ特性を実現できる。そして、可視光に対して、透明あるいは透光性を有し、フレキシブルなＴＦＴが実現される。

なお、上記膜は、伝導電子数の増加と共に、電子移動度が大きくなることを特徴とする。透明膜を形成する基板としては、ガラス基板、樹脂製プラスチック基板又はプラスチックフィルムなどを用いることができる。

上記非晶質酸化物膜をチャネル層に利用する際には、Ａｌ_２Ｏ_３，Ｙ_２Ｏ_３、又はＨｆＯ_２の1種、又はそれらの化合物を少なくとも二種以上含む混晶化合物をゲート絶縁膜に利用できる。

また、非晶質酸化物中に、電気抵抗を高めるための不純物イオンを意図的に添加せず、酸素ガスを含む雰囲気中で、成膜することも好ましい形態である。

本発明者らは、この半絶縁性酸化物アモルファス薄膜は、伝導電子数の増加と共に、電子移動度が大きくなるという特異な特性を見出した。そして、その膜を用いてＴＦＴを作成し、オン・オフ比、ピンチオフ状態での飽和電流、スイッチ速度などのトランジスタ特性が更に向上することを見出した。即ち、非晶質酸化物を利用して、ノーマリーオフ型のTFTを実現できることを見出した。

非晶質酸化物薄膜を膜トランジスタのチャネル層として用いると、電子移動度が１ｃｍ^２／（Ｖ・秒）超、好ましくは５ｃｍ^２／（Ｖ・秒）超にすることができる。

電子キャリア濃度が、１０^１８／ｃｍ^３未満、好ましくは、１０^１６／ｃｍ^３未満のときは、オフ時（ゲート電圧無印加時）のドレイン・ソース端子間の電流を、１０マイクロアンペア未満、好ましくは０．１マイクロアンペア未満にすることができる。

また、該膜を用いれば、電子移動度が１ｃｍ^２／（Ｖ・秒）超、好ましくは５ｃｍ^２／（Ｖ・秒）超の時は、ピンチオフ後の飽和電流を１０マイクロアンペア超にでき、オン・オフ比を１０^３超とすることができる。

ＴＦＴでは、ピンチオフ状態では、ゲート端子に高電圧が印加され、チャネル中には高密度の電子が存在している。

したがって、本発明によれば、電子移動度が増加した分だけ、より飽和電流値を大きくすることができる。この結果、オン・オフ比の増大、飽和電流の増大、スイッチング速度の増大など、トランジスタ特性の向上が期待できる。

なお、通常の化合物中では、電子数が増大すると、電子間の衝突により、電子移動度は減少する。

なお、上記ＴＦＴの構造としては、半導体チャネル層の上にゲート絶縁膜とゲート端子を順に形成するスタガ（トップゲート）構造や、ゲート端子の上にゲート絶縁膜と半導体チャネル層を順に形成する逆スタガ（ボトムゲート）構造を用いることができる。
（第1の成膜法：PLD法）
結晶状態における組成がInGaO₃(ZnO)_m(mは６未満の自然数)で表される非晶質酸化物薄膜は、ｍの値が６未満の場合は、８００℃以上の高温まで、非晶質状態が安定に保たれるが、ｍの値が大きくなるにつれ、結晶化しやすくなる。すなわち、InGaO₃に対するZnOの比が増大して、ＺｎＯ組成に近づくにつれ、結晶化しやすくなる。したがって、非晶質ＴＦＴのチャネル層としては、ｍの値が６未満であることが好ましい。

成膜方法は、InGaO₃(ZnO)_m組成を有する多結晶焼結体をターゲットとして、気相成膜法を用いるのが良い。気相成膜法の中でも、スパッタ法、パルスレーザー蒸着法が適している。さらに、量産性の観点から、スパッタ法が最も適している。

しかしながら、通常の条件で該非晶質膜を作成すると、主として酸素欠損が生じ、これまで、電子キャリア濃度を１０^１８／ｃｍ^３未満、電気伝導度にして、１０Ｓ／ｃｍ以下にすることができなかった。そうした膜を用いた場合、ノーマリーオフのトランジスタを構成することができない。

本発明者らは、図１２で示される装置により、パルスレーザー蒸着法で作製したIn-Ga-Zn-Oを作製した。

図１２に示すようなＰＬＤ成膜装置を用いて、成膜を行った。

同図において、７０１はＲＰ（ロータリーポンプ）、７０２はＴＭＰ（ターボ分子ポンプ）、７０３は準備室、７０４はＲＨＥＥＤ用電子銃、７０５は基板を回転、上下移動するための基板保持手段、７０６はレーザー入射窓である。また、７０７は基板、７０８はターゲット、７０９はラジカル源、７１０はガス導入口、７１１はターゲットを回転、上下移動するためのターゲット保持手段、７１２はバイパスライン、７１３はメインライン、７１４はＴＭＰ（ターボ分子ポンプ）である。また、７１５はＲＰ（ロータリーポンプ）、７１６はチタンゲッターポンプ、７１７はシャッターである。また、図中７１８はＩＧ（イオン真空計）、７１９はＰＧ（ピラニ真空計）、７２０はＢＧ（バラトロン真空計）、７２１は成長室（チャンバー）である。

KrFエキシマレーザーを用いたパルスレーザー蒸着法により、SiO₂ガラス基板（コーニング社製1737）上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させた。堆積前の処理として、基板の超音波による脱脂洗浄を、アセトン, エタノール, 超純水を用いて、各5分間行った後、空気中100℃で乾燥させた。

前記多結晶ターゲットには、InGaO₃(ZnO)_４焼結体ターゲット（サイズ 20mmΦ5mmt）を用いた。これは、出発原料として、In₂O₃：Ga₂O₃：ZnO（各4N試薬）を湿式混合した後(溶媒：エタノール)、仮焼（1000 ℃： 2h）、乾式粉砕、本焼結（1550 ℃： 2h）を経て得られるものである。こうして作製したターゲットの電気伝導度は、90 (S/cm)であった。

成長室の到達真空を2×10^-6 (Pa)にして、成長中の酸素分圧を6.5 (Pa)に制御して成膜を行った。

チャンバー７２１内酸素分圧は６．５Pa、基板温度は25℃である。

なお、ターゲット７０８と被成膜基板７０７間の距離は、30 (mm)であり、入射窓７１６から入射されるＫｒＦエキシマレーザーのパワーは、１.5-3 (mJ/cm^２/pulse)の範囲である。また、パルス幅は、20 (nsec)、繰り返し周波数は10 (Hz)、そして照射スポット径は、1 × 1 (mm角)とした。こうして、成膜レート7 (nm/min)で成膜を行った。

得られた薄膜について、薄膜のすれすれ入射Ｘ線回折（薄膜法、入射角 0.5度）を行ったところ、明瞭な回折ピークは認められなかったことから、作製したIn-Ga-Zn-O系薄膜はアモルファスであるといえる。

さらに、Ｘ線反射率測定を行い、パターンの解析を行った結果、薄膜の平均二乗粗さ（Rrms）は約0.5 nmであり、膜厚は約120 nmであることが分かった。蛍光Ｘ線（XRF）分析の結果、薄膜の金属組成比はIn : Ga : Zn = 0.98 : 1.02 : 4であった。

電気伝導度は、約10^-２ S/cm未満であった。電子キャリア濃度は約10^1６/cm³以下、電子移動度は約５cm²／（Ｖ・秒）と推定される。

光吸収スペクトルの解析から、作製したアモルファス薄膜の禁制帯エネルギー幅は、約3 eVと求まった。以上のことから、作製したIn-Ga-Zn-O系薄膜は、結晶のInGaO₃(ZnO)_４の組成に近いアモルファス相を呈しており、酸素欠損が少なく、電気伝導度が小さな透明な平坦薄膜であることが分かった。

具体的に図１を用いて説明する。同図は、In-Ga-Zn-Oから構成され、結晶状態を仮定した時の組成がInGaO₃(ZnO)_m(mは６未満の数)で表される透明アモルファス酸化物薄膜を本実施例と同じ条件下で作成する場合の特性図である。この特性図は、酸素分圧を変化させた場合に、成膜された酸化物の電子キャリア濃度の変化を示したものである。

本実施例と同じ条件下で酸素分圧を４．５Ｐａ超の高い雰囲気中で、成膜することにより、図１に示すように、電子キャリア濃度を１０^１８／ｃｍ^３未満に低下させることができた。この場合、基板の温度は意図的に加温しない状態で、ほぼ室温に維持されている。フレキシブルなプラスチックフィルムを基板として使用するには、基板温度は100℃未満に保つことが好ましい。

酸素分圧をさらに大きくすると、電子キャリア濃度をさらに低下させることができる。例えば、図１に示す様に、基板温度２５℃、酸素分圧５Ｐａで成膜したInGaO₃(ZnO)_４薄膜では、さらに、電子キャリア数を１０^１６／ｃｍ^３に低下させることができた。

得られた薄膜は、図２に示す様に、電子移動度が１ｃｍ^２／（Ｖ・秒）超であった。しかし、本実施例のパルスレーザー蒸着法では、酸素分圧を６．５Ｐａ以上にすると、堆積した膜の表面が凸凹となり、ＴＦＴのチャネル層として用いることが困難となる。

従って、酸素分圧４．５Ｐａ超、望ましくは5Ｐａ超、６．５Ｐａ未満の雰囲気で、パルスレーザー蒸着法で、結晶状態における組成InGaO₃(ZnO)_m(mは６未満の数)で表される透明アモルファス酸化物薄膜を作製した。この透明アモルファス酸化物薄膜を用いれば、ノーマリーオフのトランジスタを構成することができる。

また、該薄膜の電子移動度は、１ｃｍ^２／Ｖ・秒超が得られ、オン・オフ比を１０^３超に大きくすることができた。

以上、説明したように、本実施例に示した条件下でＰＬＤ法によりＩｎＧａＺｎ酸化物の成膜を行う場合は、酸素分圧を４．５Ｐａ以上６．５Ｐａ未満になるように制御することが望ましい。

なお、電子キャリア濃度を１０^１８／ｃｍ^３未満を実現するためには、酸素分圧の条件、成膜装置の構成や、成膜する材料や組成などに依存する。

次に、上記装置における酸素分圧６．５Ｐａの条件で、アモルファス酸化物を作製し、図５に示すトップゲート型MISFET素子を作製した。具体的には、まず、ガラス基板（１）上に上記のアモルファスIn-Ga-Zn-O薄膜の作製法により、チャンネル層（２）として用いる厚さ120nmの半絶縁性アモルファスInGaO₃(ZnO)_４膜を形成した。

さらにその上に、チャンバー内酸素分圧を1Pa未満にして、パルスレーザー堆積法により電気伝導度の大きなInGaO₃(ZnO)_４及び金膜をそれぞれ30nm積層した。そして、フォトリゾグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成した。最後にゲート絶縁膜（３）として用いるY₂O₃膜を電子ビーム蒸着法により成膜し（厚み：90nm、比誘電率：約15、リーク電流密度：0.5 MV/cm印加時に10^-3 A/cm²）、その上に金を成膜した。そして、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成した。

MISFET素子の特性評価
図６に、室温下で測定したMISFET素子の電流−電圧特性を示す。ドレイン電圧V_DSの増加に伴い、ドレイン電流I_DSが増加したことからチャネルがn型半導体であることが分かる。これは、アモルファスIn-Ga-Zn-O系半導体がn型であるという事実と矛盾しない。I_DSはV_DS= 6 V程度で飽和（ピンチオフ）する典型的な半導体トランジスタの挙動を示した。利得特性を調べたところ、V_DS = 4 V印加時におけるゲート電圧V_GSの閾値は約-0.5 Vであった。また、V_G=10 V時には、I_DS=1.0 × 10^-5Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-Ga-Zn-O系アモルファス半導体薄膜内にキャリアを誘起できたことに対応する。

トランジスタのオン・オフ比は、１０^３超であった。また、出力特性から電界効果移動度を算出したところ、飽和領域において約7cm²(Vs)^-1の電界効果移動度が得られた。作製した素子に可視光を照射して同様の測定を行なったが、トランジスタ特性の変化は認められなかった。

本実施例によれば、電子キャリア濃度が小さく、したがって、電気抵抗が高く、かつ電子移動度が大きいチャネル層を有する薄膜トランジスタを実現できる。

なお、上記したアモルファス酸化物は、電子キャリア濃度の増加と共に、電子移動度が増加し、さらに縮退伝導を示すという優れた特性を備えていた。

本実施例では、ガラス基板上に薄膜トランジスタを作製したが、成膜自体が室温で行えるので、プラスチック板やフィルムなどの基板が使用可能である。
また、本実施例で得られたアモルファス酸化物は、可視光の光吸収が殆どなく、透明なフレキシブルＴＦＴを実現できる。
（第２の成膜法：スパッタ法（SP法））
雰囲気ガスとしてアルゴンガスを用いた高周波ＳＰ法により、成膜する場合について説明する。

ＳＰ法は、図１３に示す装置を用いて行った。同図において、８０７は被成膜基板、８０８はターゲット、８０５は冷却機構付き基板保持手段、８１４は、ターボ分子ポンプ、８１５はロータリーポンプ、８１７はシャッターである。また、８１８はイオン真空計、８１９はピラニ真空計、８２１は成長室（チャンバー）、８３０はゲートバルブである。

被成膜基板８０７としては、SiO₂ガラス基板（コーニング社製1737）を用意した。成膜前処理として、この基板の超音波脱脂洗浄を、アセトン、エタノール、超純水により各5分ずつ行った後、空気中１００℃で乾燥させた。

ターゲット材料としては、ＩｎＧａＯ_３（ＺｎＯ）_４組成を有する多結晶焼結体（サイズ 20mmΦ5mmt）を用いた。

この焼結体は、出発原料として、In₂O₃：Ga₂O₃：ZnO（各4N試薬）を湿式混合(溶媒：エタノール)し、仮焼（1000 ℃： 2h）、乾式粉砕、本焼結（1550 ℃： 2h）を経て作製した。このターゲット８０８の電気伝導度は90 (S/cm)であり、半絶縁体状態であった。

成長室８２１内の到達真空は、１×10^-４(Pa)であり、成長中の酸素ガスとアルゴンガスの全圧は、４〜０．１×１０^−１（Pa）の範囲での一定の値とした。そして、アルゴンガスと酸素との分圧比を変えて、酸素分圧を１０^−３〜２×１０^−１（Pa）の範囲で変化させた。

また、基板温度は、室温とし、ターゲット８０８と被成膜基板８０７間の距離は、30 (mm)であった。

投入電力は、RF180 Wであり、成膜レートは、10 (nm/min)で行った。

得られた膜に関し、膜面にすれすれ入射Ｘ線回折（薄膜法、入射角 0.5度）を行ったところ、明瞭な回折ピークは検出されず、作製したＩｎ−Ｚｎ−Ｇａ−Ｏ系膜はアモルファス膜であることが示された。

さらに、Ｘ線反射率測定を行い、パターンの解析を行った結果、薄膜の平均二乗粗さ（Rrms）は約０．５nmであり、膜厚は約１２０nmであることが分かった。蛍光Ｘ線（XRF）分析の結果、薄膜の金属組成比はIn : Ga : Zn = 0.98 : 1.02 : 4であった。

成膜時の雰囲気の酸素分圧を変化させ、得られたアモルファス酸化物膜の電気伝導度を測定した。その結果を図３に示す。

図３に示すように、酸素分圧を３×１０^-２Ｐａ超の高い雰囲気中で、成膜することにより、電気伝導度を１０Ｓ／ｃｍ未満に低下させることができた。

酸素分圧をさらに大きくすることにより、電子キャリア数を低下させることができた。

例えば、図３に示す様に、基板温度２５℃、酸素分圧１０^-１Ｐａで成膜したInGaO₃(ZnO)_４薄膜では、さらに、電気伝導度を約１０^-１０Ｓ／ｃｍに低下させることができた。また、酸素分圧１０^-１Ｐａ超で成膜したInGaO₃(ZnO)_４薄膜は、電気抵抗が高すぎて電気伝導度は測定できなかった。この場合、電子移動度は測定できなかったが、電子キャリア濃度が大きな膜での値から外挿して、電子移動度は、約１ｃｍ^２／Ｖ・秒と推定された。

よって、酸素分圧３×１０^-２Ｐａ超、望ましくは5×１０^-１Ｐａ超のアルゴンガス雰囲気で、スパッタ蒸着法で作製したIn-Ga-Zn-Oから構成される透明アモルファス酸化物薄膜を作製した。この透明アモルファス酸化物薄膜は、結晶状態における組成InGaO₃(ZnO)_m(mは６未満の自然数)で表される。この透明アモルファス酸化物薄膜を用い、ノーマリーオフで、かつオン・オフ比を１０^３超のトランジスタを構成することができた。

本実施例で示した装置、材料を用いる場合は、スパッタによる成膜の際の酸素分圧としては、例えば、３×１０^-２Ｐａ以上、５×１０^-１Ｐａ以下の範囲である。なお、パルスレーザー蒸着法およびスパッタ法で作成された薄膜では、図２に示す様に、伝導電子数の増加と共に、電子移動度が増加する。

上記のとおり、酸素分圧を制御することにより、酸素欠陥を低減でき、その結果、電子キャリア濃度を減少できる。また、アモルファス状態では、多結晶状態とは異なり、本質的に粒子界面が存在しないために、高電子移動度のアモルファス薄膜を得ることができる。

なお、ガラス基板の代わりに厚さ２００μｍのポリエチレン・テレフタレート（ＰＥＴ）フィルムを用いた場合にも、得られたＩｎＧａＯ_３（ＺｎＯ）_４アモルファス酸化物膜は、同様の特性を示した。

なお、ターゲットとして、多結晶InGaO₃(Zn_1-xＭｇ_ｘO)_m(mは６未満の自然数、0<x≦1)を用いれば、１Ｐａ未満の酸素分圧下でも、高抵抗非晶質InGaO₃(Zn_1-xＭｇ_ｘO)_m膜を得ることができる。

例えば、Ｚｎを８０at％のＭｇで置換したターゲットを使用した場合、酸素分圧０．８Ｐａの雰囲気で、パルスレーザー堆積法で得られた膜の電子キャリア濃度を１０^１６／ｃｍ^３未満とすることができる（電気抵抗値は、約１０^-２Ｓ／ｃｍである。）。

こうした膜の電子移動度は、Ｍｇ無添加膜に比べて低下するが、その程度は少なく、室温での電子移動度は約５ｃｍ^２／（Ｖ・秒）で、アモルファスシリコンに比べて、１桁程度大きな値を示す。同じ条件で成膜した場合、Ｍｇ含有量の増加に対して、電気伝導度と電子移動度は、共に低下するので、Ｍｇの含有量は、好ましくは、２０％超、８５％未満（ｘにして、０．２＜ｘ＜０．８５）である。

上記した非晶質酸化物膜を用いた薄膜トランジスタにおいて、Ａｌ_２Ｏ_３，Ｙ_２Ｏ_３、ＨｆＯ_２、又はそれらの化合物を少なくとも二つ以上含む混晶化合物をゲート絶縁膜とすることが好ましい。

ゲート絶縁薄膜とチャネル層薄膜との界面に欠陥が存在すると、電子移動度の低下及びトランジスタ特性にヒステリシスが生じる。また、ゲート絶縁膜の種類により、リーク電流が大きく異なる。このために、チャネル層に適合したゲート絶縁膜を選定する必要がある。Ａｌ_２Ｏ_３膜を用いれば、リーク電流を低減できる。また、Ｙ_２Ｏ_３膜を用いればヒステリシスを小さくできる。さらに、高誘電率のＨｆＯ_２膜を用いれば、電子移動度を大きくすることができる。また、これらの膜の混晶を用いて、リーク電流、ヒステリシスが小さく、電子移動度の大きなＴＦＴを形成できる。また、ゲート絶縁膜形成プロセス及びチャネル層形成プロセスは、室温で行うことができるので、ＴＦＴ構造として、スタガ構造及び逆スタガ構造いずれをも形成することができる。

このように形成したＴＦＴは、ゲート端子、ソース端子、及び、ドレイン端子を備えた３端子素子である。またこのＴＦＴは、セラミックス、ガラス、又はプラスチックなどの絶縁基板上に成膜した半導体薄膜を、電子又はホールが移動するチャネル層として用いたものである。またこのＴＦＴは、ゲート端子に電圧を印加して、チャンネル層に流れる電流を制御し、ソース端子とドレイン端子間の電流をスイッチングする機能を有するアクテイブ素子である。

なお、酸素欠損量を制御して所望の電子キャリア濃度を達成できていることが本発明においては重要である。

上記記載においては、非晶質酸化物膜の酸素量（酸素欠損量）の制御を、成膜時に酸素を所定濃度含む雰囲気中で行うことで制御している。しかし、成膜後、当該酸化物膜を酸素を含む雰囲気中で後処理して酸素欠損量を制御（低減あるいは増加）することも好ましいものである。

なお、本発明における電子キャリア濃度の下限としては、得られる酸化物膜をどのような素子や回路あるいは装置に用いるかにもよるが、例えば１０^１４／ｃｍ^３以上である。

（材料系の拡大）
さらに、組成系を拡大して研究を進めた結果、Zn,In及びSnのうち、少なくとも１種類の元素の酸化物からなるアモルファス酸化物で、電子キャリア濃度が小さく、かつ電子移動度が大きいアモルファス酸化物膜を作製できることを見出した。

また、このアモルファス酸化物膜は、伝導電子数の増加と共に、電子移動度が大きくなるという特異な特性を有することを見出した。

その膜を用いてＴＦＴを作成し、オン・オフ比、ピンチオフ状態での飽和電流、スイッチ速度などのトランジスタ特性に優れたノーマリーオフ型のＴＦＴを作成できる。

本発明には、以下（ａ）から（ｈ）の特徴を有する酸化物を用いることができる。
（ａ）室温での電子キャリア濃度が、１０^１８／ｃｍ^３未満のアモルファス酸化物。
（ｂ）電子キャリア濃度が増加すると共に、電子移動度が増加することを特徴とするアモルファス酸化物。

なおここで、室温とは０℃から４０℃程度の温度をいう。アモルファスとは、X線回折スペクトルにおいて、ハローパターンのみが観測され、特定の回折線を示さない化合物をいう。また、ここでの電子移動度は、ホール効果測定で得られる電子移動度をいう。
（ｃ）室温での電子移動度が、０．１ｃｍ^２／V・秒超であることを特徴とする上記（ａ）又は（ｂ）に記載されるアモルファス酸化物。
（ｄ）縮退伝導を示す上記（ｂ）から（ｃ）のいずれかに記載されるアモルファス酸化物である。なお、ここでの縮退伝導とは、電気抵抗の温度依存性における熱活性化エネルギーが、３０ｍｅV以下の状態をいう。
（ｅ） Zn, In及びSnのうち、少なくとも１種類の元素を構成成分として含む上記（ａ）から（ｄ）のいずれかに記載されるアモルファス酸化物。
（ｆ）上記（ｅ）に記載のアモルファス酸化物に、Ｚｎより原子番号の小さい２族元素Ｍ２（Ｍ２は、Ｍｇ，Ｃａ）、Ｉｎより原子番号の小さい３属元素Ｍ３（Ｍ３は、Ｂ，Ａｌ、Ｇａ、Ｙ），Ｓｎより小さい原子番号の小さい４属元素Ｍ４（Ｍ４は、Ｓｉ，Ｇｅ，Ｚｒ）、５属元素Ｍ５（Ｍ５は、Ｖ，Ｎｂ，Ｔａ）およびＬｕ、Ｗのうち、少なくとも１種類の元素を含むアモルファス酸化物膜。
（ｇ）結晶状態における組成がＩｎ_１−ｘＭ３_ｘＯ₃(Ｚｎ_１−ｙＭ２_ｙＯ)_m（０≦ｘ、ｙ≦１、mは０又は６未満の自然数）である化合物単体又はｍの異なる化合物の混合体である(a)から（ｆ）のいずれかに記載のアモルファス酸化物膜。Ｍ３たとえば、Ｇａであり、Ｍ２は例えば、Ｍｇである。
(ｈ) ガラス基板、金属基板、プラスチック基板又はプラスチックフィルム上に設けた上記(a)から（g）記載のアモルファス酸化物膜。

また、本発明は、（１０）上記記載のアモルファス酸化物、又はアモルファス酸化物膜をチャネル層に用いた電界効果型トランジスタである。

なお、電子キャリア濃度が１０^１８／ｃｍ^３未満、１０^１５／ｃｍ^３超のアモルファス酸化物膜をチャネル層に用い、ソース端子、ドレイン端子及びゲート絶縁膜を介してゲート端子を配した電界効果型トランジスタを構成する。ソース・ドレイン端子間に５V程度の電圧を印加したとき、ゲート電圧を印加しないときのソース・ドレイン端子間の電流を約１０^−７アンペヤにすることができる。

酸化物結晶の電子移動度は、金属イオンのｓ軌道の重なりが大きくなるほど、大きくなり、原子番号の大きなＺｎ，Ｉｎ，Ｓｎの酸化物結晶は、０．１から２００ｃｍ^２／（Ｖ・秒）の大きな電子移動度を持つ。

さらに、酸化物では、酸素と金属イオンとがイオン結合している。

そのため、化学結合の方向性がなく、構造がランダムで、結合の方向が不均一なアモルファス状態でも、電子移動度は、結晶状態の電子移動度に比較して、同程度の大きさを有することが可能となる。

一方で、Ｚｎ，Ｉｎ，Ｓｎを原子番号の小さな元素で置換することにより、電子移動度は小さくなる、こうした結果により、本発明のよるアモルファス酸化物の電子移動度は、約０．０１ｃｍ^２／（Ｖ・秒）から２０ｃｍ^２／（Ｖ・秒）である。

上記酸化物を用いてトランジスタのチャネル層を作製する場合、トランジスタにおいて、Ａｌ_２Ｏ_３、Ｙ_２Ｏ_３、ＨｆＯ_２、又はそれらの化合物を少なくとも二つ以上含む混晶化合物をゲート絶縁膜とすることが好ましい。

ゲート絶縁薄膜とチャネル層薄膜との界面に欠陥が存在すると、電子移動度の低下及びトランジスタ特性にヒステリシスが生じる。また、ゲート絶縁膜の種類により、リーク電流が大きく異なる。このために、チャネル層に適合したゲート絶縁膜を選定する必要がある。Ａｌ_２Ｏ_３膜を用いれば、リーク電流を低減できる。また、Ｙ_２Ｏ_３膜を用いればヒステリシスを小さくできる。さらに、高誘電率のＨｆＯ_２膜を用いれば、電界効果移動度を大きくすることができる。また、これらの化合物の混晶からなる膜を用いて、リーク電流、ヒステリシスが小さく、電界効果移動度の大きなＴＦＴを形成できる。また、ゲート絶縁膜形成プロセス及びチャネル層形成プロセスは、室温で行うことができるので、ＴＦＴ構造として、スタガ構造及び逆スタガ構造いずれをも形成することができる。

Ｉｎ_２Ｏ_３酸化物膜は、気相法により成膜でき、成膜中の雰囲気に水分を、０．１Ｐａ程度添加することにより、アモルファス膜が得られる。

また、ＺｎＯ及びＳｎＯ_２は、アモルファス膜を得ることは難しいが、Ｉｎ_２Ｏ_３を、ＺｎＯの場合には２０原子量％程度、ＳｎＯ_２の場合には、９０原子量％程度添加することによりアモルファス膜を得ることができる。特に、Ｓｎ−Ｉｎ―Ｏ系アモルファス膜を得るためには、雰囲気中に窒素ガスを０．１Ｐａ程度導入すればよい。

上記のアモルファス膜に、Ｚｎより原子番号の小さい２族元素Ｍ２（Ｍ２は、Ｍｇ，Ｃａ）、Ｉｎより原子番号の小さい３属元素Ｍ３（Ｍ３は、Ｂ，Ａｌ、Ｇａ、Ｙ），Ｓｎより小さい原子番号の小さい４属元素Ｍ４（Ｍ４は、Ｓｉ，Ｇｅ，Ｚｒ）、５属元素Ｍ５（Ｍ５は、Ｖ，Ｎｂ，Ｔａ）およびＬｕ、Ｗのうち、少なくとも１種類の複合酸化物を構成する元素を添加できる。

それにより、室温での、アモルファス膜をより安定化させることができる。また、アモルファス膜が得られる組成範囲を広げることができる。

特に、共有結合性の強い、Ｂ，Ｓｉ，Ｇｅの添加は、アモルファス相安定化に有効であるし、イオン半径の差の大きいイオンから構成される複合酸化物は、アモルファス相が安定化する。

たとえば、Ｉｎ−Ｚｎ−Ｏ系では、Inが約２０原子％超の組成範囲でないと、室温で安定なアモルファス膜は得難いが、ＭｇをＩｎと当量添加することにより、Ｉｎが約１５原子量％超の組成範囲で、安定なアモルファス膜を得ることができる。

気相法による成膜において、雰囲気を制御することにより、電子キャリア濃度が、１０^１８／ｃｍ^３未満、１０^１５／ｃｍ^３超のアモルファス酸化膜を得ることができる。

アモルファス酸化物の成膜方法としては、パルスレーザー蒸着法（ＰＬＤ法）、スパッタ法（ＳＰ法）及び電子ビーム蒸着法などの気相法を用いるのがよい。気相法の中でも、材料系の組成を制御しやすい点では、ＰＬＤ法が、量産性の点からは、ＳＰ法が適している。しかし、成膜法は、これらの方法に限られるのものではない。
（ＰＬＤ法によるＩｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化膜の成膜）
KrFエキシマレーザーを用いたＰＬＤ法により、ガラス基板（コーニング社製1737）上にＩｎ−Ｚｎ―Ｇａ―Ｏ系アモルファス酸化物膜を堆積させた。このとき、ＩｎＧａＯ_３（ＺｎＯ）及びＩｎＧａＯ_３（ＺｎＯ）_４組成を有する多結晶焼結体をそれぞれターゲットとした。

成膜装置は、既述の図１２に記載されている装置を用い、成膜条件は、当該装置を用いた場合と同様とした。

基板温度は25℃である。得られた膜に関し、膜面にすれすれ入射Ｘ線回折（薄膜法、入射角 0.5度）を行ったところ、明瞭な回折ピークは検出されず、２種類のターゲットから作製したＩｎ−Ｚｎ−Ｇａ−Ｏ系膜は、いずれもアモルファス膜であることが示された。

さらに、ガラス基板上のＩｎ−Ｚｎ―Ｇａ―Ｏ系アモルファス酸化物膜のＸ線反射率測定を行い、パターンの解析を行った結果、薄膜の平均二乗粗さ（Rrms）は約0.5 nmであり、膜厚は約120 nmであることが分かった。

蛍光Ｘ線（XRF）分析の結果、ＩｎＧａＯ_３（ＺｎＯ）組成を有する多結晶焼結体をターゲットとして得られた膜の金属組成比はIn : Ga : Zn = １．１ : １．１ : ０．９であった。また、ＩｎＧａＯ（ＺｎＯ）_４組成を有する多結晶焼結体をターゲットとして得られた膜の金属組成比は、In : Ga : Zn = 0.98 : 1.02 : 4であった。

成膜時の雰囲気の酸素分圧を変化させ、ＩｎＧａＯ_３（ＺｎＯ）_４組成を有する多結晶焼結体をターゲットとして得られたアモルファス酸化膜の電子キャリア濃度を測定した。その結果を図１に示す。酸素分圧が４．２Ｐａ超の雰囲気中で成膜することにより、電子キャリア濃度を１０^１８／ｃｍ^３未満に低下させることができた。この場合、基板の温度は意図的に加温しない状態でほぼ室温に維持されている。また、酸素分圧が６．５Ｐａ未満の時は、得られたアモルファス酸化物膜の表面は平坦であった。

酸素分圧が５Ｐａの時、ＩｎＧａＯ_３（ＺｎＯ）_４組成を有する多結晶焼結体をターゲットとして得られたアモルファス酸化膜の電子キャリア濃度は１０^１６／ｃｍ^３、電気伝導度は、１０^−２Ｓ／ｃｍであった。また、電子移動度は、約５ｃｍ^２／Ｖ・秒と推測された。光吸収スペクトルの解析から、作製したアモルファス酸化物膜の禁制帯エネルギー幅は、約3 eVと求まった。

酸素分圧をさらに大きくすると、電子キャリア濃度をさらに低下させることができた。図１に示す様に、基板温度２５℃、酸素分圧６Ｐａで成膜したＩｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化物膜では、電子キャリア濃度を８×１０^１５／ｃｍ^３（電気伝導：約８×１０^-３Ｓ／ｃｍ）に低下させることができた。得られた膜は、電子移動度が１ｃｍ^２／（Ｖ・秒）超と推測された。しかし、ＰＬＤ法では、酸素分圧を６．５Ｐａ以上にすると、堆積した膜の表面が凸凹となり、ＴＦＴのチャネル層として用いることが困難となった。

ＩｎＧａＯ_３（ＺｎＯ）_４組成を有する多結晶焼結体をターゲットとし、異なる酸素分圧で成膜したＩｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化物膜に関して、電子キャリア濃度と電子移動度の関係を調べた。その結果を図２に示す。電子キャリア濃度が、１０^１６／ｃｍ^３から１０^２０／ｃｍ^３に増加すると、電子移動度は、約３ｃｍ^２／（Ｖ・秒）から約１１ｃｍ^２／（Ｖ・秒）に増加することが示された。また、ＩｎＧａＯ_３（ＺｎＯ）組成を有する多結晶焼結体をターゲットとして得られたアモルファス酸化膜に関しても、同様の傾向が見られた。

ガラス基板の代わりに厚さ２００μｍのポリエチレン・テレフタレート（ＰＥＴ）フィルムを用いた場合にも、得られたＩｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化物膜は、同様の特性を示した。
（ＰＬＤ法によるＩｎ−Ｚｎ−Ｇａ−Ｍｇ−Ｏ系アモルファス酸化物膜の成膜）
ターゲットとして多結晶ＩｎＧａＯ_３ (Ｚｎ_1-xＭｇ_ｘＯ)_４(0<x≦1)を用い、ＰＬＤ法により、ガラス基板上にＩｎＧａＯ_３(Ｚｎ_1-xＭｇ_ｘＯ)_４(0<x≦1)膜を成膜した。
成膜装置は、図１２に記載の装置を用いた。被成膜基板としては、SiO₂ガラス基板（コーニング社製1737）を用意した。その基板に前処理として、超音波脱脂洗浄を、アセトン、エタノール、超純水により各5分間ずつ行った後、空気中１００℃で.乾燥させた。ターゲットとしては、InGa(Zn_1-xMg_xO)₄(x=1-0)焼結体（サイズ 20mmΦ5mmt）を用いた。

ターゲットは、出発原料In₂O₃：Ga₂O₃:ZnO:MgO（各4N試薬）を、湿式混合(溶媒：エタノール)、仮焼（1000 ℃： 2h）、乾式粉砕、本焼結（1550 ℃： 2h）を経て作製した。

成長室到達真空は、2×10^-6 (Pa)であり、成長中の酸素分圧は、0.8 (Pa)とした。基板温度は、室温（２５℃）で行い、ターゲットと被成膜基板間の距離は、30 (mm)であった。

なお、ＫｒＦエキシマレーザーのパワーは、１.5 (mJ/cm^２/pulse)、パルス幅は、20 (nsec)、繰り返し周波数は、10 (Hz) 、照射スポット径は、1 × 1 (mm角)とした。成膜レートは、7 (nm/min)であった。

雰囲気は酸素分圧０．８Ｐａで、基板温度は25℃である。得られた膜に関し、膜面にすれすれ入射Ｘ線回折（薄膜法、入射角 0.5度）を行ったところ、明瞭な回折ピークは検出されず、作製したＩｎ−Ｚｎ−Ｇａ−Ｍｇ−Ｏ系膜はアモルファス膜であることが示された。得られた膜の表面は平坦であった。

異なるｘ値のターゲットを用いて、酸素分圧０．８Ｐａの雰囲気中で成膜したＩｎ−Ｚｎ−Ｇａ−Ｍｇ−Ｏ系アモルファス酸化物膜の電気伝導度、電子キャリア濃度及び電子移動度のｘ値依存性を調べた。

その結果を、図４に示す。ｘ値が０．４超のとき、酸素分圧０．８Ｐａの雰囲気中で、ＰＬＤ法により成膜したアモルファス酸化物膜では、電子キャリア濃度を１０^１８／ｃｍ^３未満にできることが示された。また、ｘ値が０．４超のアモルファス酸化物膜では、電子移動度は、１ｃｍ^２／Ｖ・秒超であった。

図４に示すように、Ｚｎを８０原子％のＭｇで置換したターゲットを使用した場合、酸素分圧０．８Ｐａの雰囲気で、パルスレーザー堆積法で得られた膜の電子キャリア濃度を１０^１６／ｃｍ^３未満とすることができる（電気抵抗値は約１０^-２Ｓ／ｃｍである。）。こうした膜の電子移動度は、Ｍｇ無添加膜に比べて低下するが、その程度は少なく、室温での電子移動度は約５ｃｍ^２／（Ｖ・秒）で、アモルファスシリコンに比べて、１桁程度大きな値を示す。同じ条件で成膜した場合、Ｍｇ含有量の増加に対して、電気伝導度と電子移動度は、共に低下するので、Ｍｇの含有量は、好ましくは、２０原子％超、８５原子％未満（ｘにして、０．２＜ｘ＜０．８５）、より好適には０.５＜ｘ＜０．８５である。

ガラス基板の代わりに厚さ２００μｍのポリエチレン・テレフタレート（ＰＥＴ）フィルムを用いた場合にも、得られたＩｎＧａＯ_３(Ｚｎ_1-xＭｇ_ｘＯ)_４(0<x≦1)アモルファス酸化物膜は、同様の特性を示した。
（ＰＬＤ法によるＩｎ_２Ｏ_３アモルファス酸化物膜の成膜）
KrFエキシマレーザーを用いたＰＬＤ法により、Ｉｎ_２Ｏ_３多結晶焼結体をターゲットとして、厚さ２００μｍのＰＥＴフィルム上にＩｎ_２Ｏ_３膜を成膜した。

装置は、図１２に示した装置を用いた。被成膜基板として、SiO₂ガラス基板（コーニング社製1737）を用意した。

この基板の前処理として、超音波脱脂洗浄を、アセトン、エタノール、超純水で各5分間ずつ行った後、空気中１００℃で乾燥させた。

ターゲットとしては、In₂O₃焼結体（サイズ 20mmΦ5mmt）を用いた。これは、出発原料In₂O₃（4N試薬）を仮焼（1000 ℃： 2h）、乾式粉砕、本焼結（1550 ℃： 2h）を経て準備した。

成長室到達真空は、2×10^-6 (Pa)、成長中の酸素分圧は、５ (Pa)、基板温度は室温とした。

酸素分圧は５Ｐａ、水蒸気分圧は０．１Ｐａとし、さらに、酸素ラジカル発生装置に２００Ｗを印加して、酸素ラジカルを発生させた。

ターゲットと被成膜基板間の距離は、40 (mm)、ＫｒＦエキシマレーザーのパワーは0.5 (mJ/cm^２/pulse)、パルス幅は、20 (nsec)、繰り返し周波数は、10 (Hz) 、照射スポット径は1 × 1 (mm角)であった。成膜レートは、3 (nm/min)であった。

得られた膜に関し、膜面にすれすれ入射Ｘ線回折（薄膜法、入射角 0.5度）を行ったところ、明瞭な回折ピークは検出されず、作製したＩｎ−Ｏ系膜はアモルファス膜であることが示された。膜厚は、８０ｎｍであった。

得られたＩｎ−Ｏ系アモルファス酸化物膜の電子キャリア濃度は５×１０^１７／ｃｍ^３で、電子移動度は、約７ｃｍ^２／Ｖ・秒であった。
（ＰＬＤ法によるＩｎ−Ｓｎ−Ｏ系アモルファス酸化物膜の成膜）
KrFエキシマレーザーを用いたＰＬＤ法により、（Ｉｎ_０．９Ｓｎ_０．１）Ｏ_３．１多結晶焼結体をターゲットとして、厚さ２００μｍのＰＥＴフィルム上にＩｎ−Ｓｎ−Ｏ系酸化物膜を成膜した。

具体的には、
被成膜基板として、SiO₂ガラス基板（コーニング社製1737）を用意した。基板前処理として、超音波脱脂洗浄をアセトン、エタノール、超純水を用いて各5分間ずつ行った。その後、空気中１００℃で乾燥させた。

ターゲットは、In₂O₃-SnO₂焼結体（サイズ 20mmΦ5mmt）を準備した。これは、出発原料として、In₂O₃-SnO₂（4N試薬）を湿式混合(溶媒：エタノール)、仮焼（1000 ℃： 2h）、乾式粉砕、本焼結（1550 ℃： 2h）を経て得られる。

基板温度は室温である。酸素分圧は５（Ｐａ）、窒素分圧は、０．１（Ｐａ）とし、さらに、酸素ラジカル発生装置に２００Ｗを印加して、酸素ラジカルを発生させた。

ターゲットと被成膜基板間の距離は、30 (mm)とし、ＫｒＦエキシマレーザーのパワーは、1.5 (mJ/cm^２/pulse)、パルス幅は、20 (nsec)とした。また、繰り返し周波数は、10 (Hz) 、照射スポット径は、1 × 1 (mm角)であった。成膜レートは、6 (nm/min)であった。

得られた膜に関し、膜面にすれすれ入射Ｘ線回折（薄膜法、入射角 0.5度）を行ったところ、明瞭な回折ピークは検出されず、作製したＩｎ−Ｓｎ−Ｏ系膜はアモルファス膜であることが示された。

得られたＩｎ−Ｓｎ−Ｏアモルファス酸化物膜の電子キャリア濃度は、８×１０^１７／ｃｍ^３で、電子移動度は、約５ｃｍ２／Ｖ・秒であった。膜厚は、１００ｎｍであった。
（ＰＬＤ法によるＩｎ−Ｇａ−Ｏ系アモルファス酸化物膜の成膜）
被成膜基板として、SiO₂ガラス基板（コーニング社製1737）を用意した。

基板の前処理として、超音波脱脂洗浄をアセトン、エタノール、超純水を用いて、各5分間行った後、空気中１００℃で乾燥させた。

ターゲットとして、(In₂O₃)_1-x-(Ga₂O₃)_x(X = 0-1)焼結体（サイズ 20mmΦ5mmt）を用意した。なお、例えばｘ＝０．１の場合は、ターゲットは、（Ｉｎ_０．９Ｇａ_０．１）_２Ｏ_３多結晶焼結体ということになる。

これは、出発原料：In₂O₃- Ga₂O₂（4N試薬）を、湿式混合(溶媒：エタノール)、仮焼（1000 ℃： 2h）、乾式粉砕、本焼結（1550 ℃： 2h）を経て得られる。

成長室到達真空は、2×10^-6 (Pa)であり、成長中の酸素分圧は、1 (Pa)とした。

基板温度は、室温で行い、ターゲットと被成膜基板間の距離は、30 (mm)、ＫｒＦエキシマレーザーのパワーは、1.5 (mJ/cm^２/pulse)、パルス幅は、20 (nsec)であった。また、繰り返し周波数は、10 (Hz)、照射スポット径は、1 × 1 (mm角)であった。成膜レートは、6 (nm/min)であった。

基板温度は25℃である。酸素分圧は１Ｐａであった。得られた膜に関し、膜面にすれすれ入射Ｘ線回折（薄膜法、入射角 0.5度）を行ったところ、明瞭な回折ピークは検出されず、作製したＩｎ−Ｇａ−Ｏ系膜はアモルファス膜であることが示された。膜厚は、１２０ｎｍであった。

得られたＩｎ−Ｇａ−Ｏアモルファス酸化物膜の電子キャリア濃度は、８×１０^１６／ｃｍ^３で、電子移動度は、約１ｃｍ^２／Ｖ・秒であった。
（Ｉｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化物膜を用いたＴＦＴ素子の作製（ガラス基板））
ＴＦＴ素子の作製
図５に示すトップゲート型ＴＦＴ素子を作製した。

まず、ガラス基板（１）上に、ＩｎＧａＯ_３（ＺｎＯ）_４組成を有する多結晶焼結体をターゲットとし、酸素分圧５Ｐａの条件で、前述したPLD装置を用いて、In-Ga-Zn-O系アモルファス酸化物膜を作製した。チャンネル層（２）として用いる厚さ120nmのIn-Ga-Zn-O系アモルファス膜を形成した。

さらにその上に、チャンバー内の酸素分圧を1Pa未満にして、ＰＬＤ法により電気伝導度の大きなIn-Ga-Zn-O系アモルファス膜及び金膜をそれぞれ30nm積層した。そして、フォトリゾグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成した。

最後にゲート絶縁膜（３）として用いるY₂O₃膜を電子ビーム蒸着法により成膜し（厚み：90nm、比誘電率：約15、リーク電流密度：0.5 MV/cm印加時に10^-3 A/cm²）、その上に金を成膜した。そして、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成した。チャネル長は、５０μｍで、チャネル幅は、２００μｍであった。

ＴＦＴ素子の特性評価
図６に、室温下で測定したＴＦＴ素子の電流−電圧特性を示す。ドレイン電圧V_DSの増加に伴い、ドレイン電流I_DSが増加したことからチャネルがn型伝導であることが分かる。

これは、アモルファスIn-Ga-Zn-O系アモルファス酸化物膜がn型伝導体であるという事実と矛盾しない。I_DSはV_DS= 6 V程度で飽和（ピンチオフ）する典型的な半導体トランジスタの挙動を示した。利得特性を調べたところ、V_DS = 4 V印加時におけるゲート電圧V_GSの閾値は約-0.5 Vであった。

また、V_G=10 V時には、I_DS=1.0 × 10^-5Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-Ga-Zn-O系アモルファス酸化物膜内にキャリアを誘起できたことに対応する。

なお、アモルファス酸化物の電子キャリア濃度を１０^１８／ｃｍ^３未満にすることでＴＦＴのチャネル層として適用できる。この電子キャリア濃度としては、１０^１７／ｃｍ^３以下がより好ましく、１０^１６／ｃｍ^３以下にすると更に好ましかった。
（Ｉｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化物膜を用いたＴＦＴ素子の作製（アモルファス基板））
図５に示すトップゲート型ＴＦＴ素子を作製した。まず、ポリエチレン・テレフタレート（ＰＥＴ）フィルム（１）上に、PLD法により、酸素分圧５Ｐａの雰囲気で、チャンネル層（２）として用いる厚さ120nmのＩｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化物膜を形成した。このとき、ＩｎＧａＯ_３（ＺｎＯ）組成を有する多結晶焼結体をターゲットとした。

さらにその上に、チャンバー内酸素分圧を1Pa未満にして、ＰＬＤ法により電気伝導度の大きなＩｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化物膜及び金膜をそれぞれ30nm積層した。そして、フォトリゾグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成した。最後にゲート絶縁膜（３）を電子ビーム蒸着法により成膜して、その上に金を成膜し、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成した。チャネル長は、５０μｍで、チャネル幅は、２００μｍであった。ゲート絶縁膜として、Ｙ_２Ｏ_３（厚さ：１４０ｎｍ），Ａｌ_２Ｏ_３（厚さ：１３０μｍ）及びＨｆＯ_２（厚さ：１４０μｍ）を用いた３種類の上記の構造を有するＴＦＴを作成した。

ＴＦＴ素子の特性評価
ＰＥＴフィルム上に形成したＴＦＴの室温下で測定した電流−電圧特性は、図６と同様であった。すなわち、ドレイン電圧V_DSの増加に伴い、ドレイン電流I_DSが増加したことから、チャネルがn型伝導であることが分かる。これは、アモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ系アモルファス酸化物膜がn型伝導体であるという事実と矛盾しない。I_DSはV_DS= 6 V程度で飽和（ピンチオフ）する典型的なトランジスタの挙動を示した。また、Ｖ_ｇ＝０のときには、Ｉ_ｄｓ＝１０^−８Ａ，Ｖｇ=10 V時には、I_DS=２.０ × 10^-5Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-Ga-Zn-O系アモルファス酸化物膜内に電子キャリアを誘起できたことに対応する。

トランジスタのオン・オフ比は、１０^３超であった。また、出力特性から電界効果移動度を算出したところ、飽和領域において約7cm²(Vs)^-1の電界効果移動度が得られた。

ＰＥＴフィルム上に作成した素子を、曲率半径３０ｍｍで屈曲させ、同様のトランジスタ特性の測定を行ったが、トランジスタ特性に変化は認められなかった。また、可視光を照射して同様の測定を行なったが、トランジスタ特性の変化は認められなかった。

ゲート絶縁膜としてＡｌ_２Ｏ_３膜を用いたＴＦＴでも、図６に示したものと類似のトランジスタ特性を示したが、Ｖ_ｇ＝０のときには、Ｉ_ｄｓ＝１０^−８Ａ，Ｖｇ=10 V時には、I_DS=５.0 × 10^-６Aの電流が流れた。トランジスタのオン・オフ比は、１０^２超であった。また、出力特性から電界効果移動度を算出したところ、飽和領域において約２cm²(Vs)^-1の電界効果移動度が得られた。

ゲート絶縁膜としてＨｆＯ_２膜を用いたＴＦＴでも、図６に示したものと類似のトランジスタ特性を示したが、Ｖ_ｇ＝０のときには、Ｉ_ｄｓ＝１０^−８Ａ，Ｖｇ=10 V時には、I_DS=１.0 × 10^-６Aの電流が流れた。トランジスタのオン・オフ比は、１０^２超であった。また、出力特性から電界効果移動度を算出したところ、飽和領域において約１０cm²(Vs)^-1の電界効果移動度が得られた。
（ＰＬＤ法によるＩｎ_２Ｏ_３アモルファス酸化物膜を用いたＴＦＴ素子の作成）
図５に示すトップゲート型ＴＦＴ素子を作製した。まず、ポリエチレン・テレフタレート（ＰＥＴ）フィルム（１）上に、PLD法により、チャンネル層（２）として用いる厚さ８０nmのＩｎ_２Ｏ_３アモルファス酸化物膜を形成した。

さらにその上に、チャンバー内酸素分圧を1Pa未満にして、さらに酸素ラジカル発生装置への印加電圧をゼロにして、ＰＬＤ法により、電気伝導度の大きなＩｎ_２Ｏ_３アモルファス酸化物膜及び金膜をそれぞれ30nm積層した。そして、フォトリゾグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成した。最後にゲート絶縁膜（３）として用いるY₂O₃膜を電子ビーム蒸着法により成膜して、その上に金を成膜した。そして、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成した。

ＴＦＴ素子の特性評価
ＰＥＴフィルム上に形成したＴＦＴの室温下で測定した電流−電圧特性を測定した。ドレイン電圧V_DSの増加に伴い、ドレイン電流I_DSが増加したことからチャネルがn型半導体であることが分かる。これは、In -O系アモルファス酸化物膜がn型伝導体であるという事実と矛盾しない。I_DSはV_DS= ５ V程度で飽和（ピンチオフ）する典型的なトランジスタの挙動を示した。また、Ｖ_ｇ＝０Ｖ時には、２×１０^−８Ａ、V_G=10 V時には、I_DS=２.0 ×10^-６Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-O系アモルファス酸化物膜内に電子キャリアを誘起できたことに対応する。

トランジスタのオン・オフ比は、約１０^２であった。また、出力特性から電界効果移動度を算出したところ、飽和領域において約１０cm²(Vs)^-1の電界効果移動度が得られた。ガラス基板上に作成したＴＦＴ素子も同様の特性を示した。

ＰＥＴフィルム上に作成した素子を、曲率半径３０ｍｍで曲げ、同様のトランジスタ特性の測定を行ったが、トランジスタ特性に変化は認められなかった。
（ＰＬＤ法によるＩｎ−Ｓｎ−Ｏ系アモルファス酸化物膜を用いたＴＦＴ素子の作成）
図５に示すトップゲート型ＴＦＴ素子を作製した。まず、ポリエチレン・テレフタレート（ＰＥＴ）フィルム（１）上に、PLD法により、チャンネル層（２）として用いる厚さ１００nmのＩｎ−Ｓｎ−Ｏ系アモルファス酸化物膜を形成した。さらにその上に、チャンバー内酸素分圧を1Pa未満にして、さらに酸素ラジカル発生装置への印加電圧をゼロにして、ＰＬＤ法により、電気伝導度の大きなＩｎ−Ｓｎ−Ｏ系アモルファス酸化物膜及び金膜をそれぞれ30nm積層した。そして、フォトリゾグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成した。最後にゲート絶縁膜（３）として用いるY₂O₃膜を電子ビーム蒸着法により成膜し、その上に金を成膜して、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成した。

ＴＦＴ素子の特性評価
ＰＥＴフィルム上に形成したＴＦＴの室温下で測定した電流−電圧特性を測定した。ドレイン電圧V_DSの増加に伴い、ドレイン電流I_DSが増加したことからチャネルがn型半導体であることが分かる。これは、In -Ｓｎ−O系アモルファス酸化物膜がn型伝導体であるという事実と矛盾しない。I_DSはV_DS= ６ V程度で飽和（ピンチオフ）する典型的なトランジスタの挙動を示した。また、Ｖ_ｇ＝０Ｖ時には、５×１０^−８Ａ、V_G=10 V時には、I_DS=５.0 × 10^-５Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-Ｓｎ-O系アモルファス酸化物膜内に電子キャリアを誘起できたことに対応する。

トランジスタのオン・オフ比は、約１０^３であった。また、出力特性から電界効果移動度を算出したところ、飽和領域において約５cm²(Vs)^-1の電界効果移動度が得られた。ガラス基板上に作成したＴＦＴ素子も同様の特性を示した。

ＰＥＴフィルム上に作成した素子を、曲率半径３０ｍｍで曲げ、同様のトランジスタ特性の測定を行ったが、トランジスタ特性に変化は認められなかった。
（ＰＬＤ法によるＩｎ−Ｇａ−Ｏ系アモルファス酸化物膜を用いたＴＦＴ素子の作成）
図５に示すトップゲート型ＴＦＴ素子を作製した。まず、ポリエチレン・テレフタレート（ＰＥＴ）フィルム（１）上に、実施例６に示した成膜法により、チャンネル層（２）として用いる厚さ120nmのＩｎ−Ｇａ−Ｏ系アモルファス酸化物膜を形成した。さらにその上に、チャンバー内の酸素分圧を1Pa未満にして、さらに酸素ラジカル発生装置への印加電圧をゼロにして、ＰＬＤ法により、電気伝導度の大きなＩｎ−Ｇａ−Ｏ系アモルファス酸化物膜及び金膜をそれぞれ30nm積層した。そして、フォトリゾグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成した。最後にゲート絶縁膜（３）として用いるY₂O₃膜を電子ビーム蒸着法により成膜し、その上に金を成膜して、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成した。

ＴＦＴ素子の特性評価
ＰＥＴフィルム上に形成したＴＦＴの室温下で測定した電流−電圧特性を測定した。ドレイン電圧V_DSの増加に伴い、ドレイン電流I_DSが増加したことからチャネルがn型半導体であることが分かる。これは、In −Ｇａ−O系アモルファス酸化物膜がn型伝導体であるという事実と矛盾しない。I_DSはV_DS= ６ V程度で飽和（ピンチオフ）する典型的なトランジスタの挙動を示した。また、Ｖ_ｇ＝０Ｖ時には、１×１０^−８Ａ、V_G=10 V時には、I_DS=１.0 × 10^-６Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-Ga-O系アモルファス酸化物膜内に電子キャリアを誘起できたことに対応する。

トランジスタのオン・オフ比は、約１０^２であった。また、出力特性から電界効果移動度を算出したところ、飽和領域において約０．８cm²(Vs)^-1の電界効果移動度が得られた。ガラス基板上に作成したＴＦＴ素子も同様の特性を示した。

ＰＥＴフィルム上に作成した素子を、曲率半径３０ｍｍで曲げ、同様のトランジスタ特性の測定を行ったが、トランジスタ特性に変化は認められなかった。

なお、アモルファス酸化物の電子キャリア濃度を１０^１８／ｃｍ^３未満にすることでＴＦＴのチャネル層として適用できる。この電子キャリア濃度としては、１０^１７／ｃｍ^３以下がより好ましく、１０^１６／ｃｍ^３以下にすると更に好ましかった。
（実施例１）
（薄膜トランジスタの作製）
チャネル長＝10μｍ、チャネル幅＝200μｍのスタガ型のトップゲート薄膜トランジスタをガラス基板上に作製する。

図７（Ａ）は、ゲート電極とソース・ドレイン電極の重なり幅が3μｍの半絶縁性アモルファスInGaO₃(ZnO)_４膜による薄膜トランジスタ（素子A）の断面図である。

図７（Ｂ）は、本発明による技術を用いてゲート電極とソース・ドレイン電極の重なり幅をほぼ0μｍとしている半絶縁性アモルファスInGaO₃(ZnO)_４膜による薄膜トランジスタ（素子B）の断面図である。

上記、素子Aおよび素子Bの作製工程について以下説明する。

図８（Ａ）〜図８（Ｅ）は素子Aの作製工程で、ガラス基板801上に金膜及びパルスレーザー堆積法により電気伝導度の大きなInGaO₃(ZnO)_４をそれぞれ10nm積層した。そして、リフトオフ法とフォトリゾグラフィー法により、ドレイン端子802及びソース端子803を形成する（図８（Ａ））。

さらにその上に上記のアモルファスIn-Ga-Zn-O薄膜の作製法により、半導体層としては厚さ100nmの半絶縁性アモルファスInGaO₃(ZnO)_４膜804を形成する。

その後、ゲート絶縁膜805として用いるY₂O₃膜を電子ビーム蒸着法により成膜する（厚み：90nm）（図８（Ｂ））。

さらに前記Y₂O₃膜上にAu膜を堆積し（図８（Ｃ））、レジスト塗布808、露光パターン形成809することでゲート電極810を形成する（図８（Ｄ））。こうして、薄膜トランジスタが完成する（図８（Ｅ））。このときの、ソース・ドレイン電極とゲート電極の重なり幅811はおよそ３μｍ程度となる。

素子Bでは、ガラス基板901上にドレイン端子902及びソース端子903を形成する（図９（Ａ））。前記ゲート絶縁層を形成後、半絶縁性アモルファスInGaO₃(ZnO)_４膜904およびゲート絶縁膜となるY₂O₃膜を素子Aと同じ条件で成膜する（図９（Ｂ））。

その上にポジレジストを塗布し、その後基板の裏側から前記金膜からなるソース・ドレイン電極のパターンを通して波長436nmの光で前記ポジレジストを露光する（図９（Ｃ））。

さらにポストべークを行った後、現像処理を行ってゲート電極が形成されるべき場所のレジストを除去する（図９（Ｄ））。次に、ゲート電極としてNi膜を80nm蒸着する（図９（Ｅ））。

その後、リフトオフ工程によりレジスト膜を除去し、先に形成されたソース・ドレイン電極の端に整合する位置・形状のゲート電極を得る（図９（Ｆ））。完成した素子Bの断面観察より、ソース電極902、ドレイン電極903とゲート電極910の重なり幅は、約0.5μｍ以下となる。

（実施例２）
半絶縁性アモルファスInGaO₃(ZnO)_４膜を用いたコプレナー型ボトムゲート薄膜トランジスタの作製・評価（サンプルC、D）
図１０（Ａ）は、ゲート電極とソース・ドレイン電極の重なり幅が3μｍの半絶縁性アモルファスInGaO₃(ZnO)_４膜によるコプレナー型ボトムゲート薄膜トランジスタ（素子C）の断面図である。

図１０（Ｂ）はゲート電極とソース・ドレイン電極の重なり幅がほぼ0μｍとした半絶縁性アモルファスInGaO₃(ZnO)_４膜によるコプレナー型ボトムゲート薄膜トランジスタ（素子D）の断面図である。

（薄膜トランジスタの作製）
素子Cの製造工程は以下の通りである。

先ず、ガラス基板上にゲート電極を作製し、次いで厚さ90nmのY₂O₃膜を堆積してゲート絶縁層とする。その後、ソース・ドレイン電極となる金薄膜と電気伝導度の大きなInGaO₃(ZnO)_４をそれぞれ10nm堆積し、さらに通常のパターニングプロセスによりソース・ドレインを形成する。その上に厚さ100nmの半絶縁性アモルファスInGaO₃(ZnO)_４膜を堆積し薄膜トランジスタを作製する。ゲート電極とソース・ドレイン電極の重なり幅は、約4μm程度となる。

素子Dの製造工程は以下の通りである。

図１１に示すように、ガラス基板1101上にゲート電極1102を作製し、次いで厚さ90nmのY₂O₃膜を堆積してゲート絶縁層1103とする。その後、前記ゲート絶縁層表面にポジレジスト1104を塗布し、ガラス基板の裏面から波長436nmの光源で露光する。さらに前記レジストを現像し、ソース・ドレイン電極となる金薄膜１１０７を10nm堆積する。その後、レジスト1106を剥離することで、ソース・ドレイン電極1108、1109を形成し、さらに厚さ100nmの半絶縁性アモルファスInGaO₃(ZnO)_４膜1110を堆積し薄膜トランジスタを作製する。

ゲート電極とソース・ドレイン電極の重なり幅1111は、約0.1μmとなる。

本発明に係る薄膜トランジスタは、ＬＣＤや有機ＥＬディスプレイのスイッチング素子として利用できる。また、プラスチックフィルムをはじめとするフレキシブル素材に半導体の薄膜を形成し、フレキシブル・ディスプレイをはじめ、ＩＣカードやＩＤタグなどに幅広く応用できる。

パルスレーザー蒸着法で成膜したＩｎ−Ｇａ−Ｚｎ−Ｏ系アモルファス膜の電子キャリア濃度と成膜中の酸素分圧の関係を示すグラフである。パルスレーザー蒸着法で成膜したＩｎ−Ｇａ−Ｚｎ−Ｏ系アモルファス膜の電子キャリアの数と電子移動度の関係を示すグラフである。アルゴンガスを用いたスパッタ法で成膜したＩｎ−Ｇａ−Ｚｎ−Ｏ系アモルファス膜の電気伝導度と成膜中の酸素分圧の関係を示すグラフである。酸素分圧０．８Ｐａの雰囲気でパルスレーザー蒸着法で成膜したＩｎＧａＯ_３（Ｚｎ_１−ｘＭｇ_ｘＯ）のｘの値に対する電気伝導度、キャリア濃度、電子移動度の変化を示すグラフである。実施例１で作製したトップゲート型MISFET素子構造を示す模式図である。実施例１で作製したトップゲート型MISFET素子の電流−電圧特性を示すグラフである。（Ａ）は従来の方法で作製されたスタガ型トップゲート薄膜トランジスタの断面図、及び（Ｂ）は本発明に係るスタガ型トップゲート薄膜トランジスタの断面図である。従来型のトップゲート薄膜トランジスタの製造方法を示す図である。本発明によるセルフアライン技術を用いた製造方法を示す図である。（Ａ）は従来の方法で作製されたコプレナー型ボトムゲート薄膜トランジスタの断面図、及び（Ｂ）は本発明によるセルフアライン技術により作製されたコプレナー型ボトムゲート薄膜トランジスタの断面図である。本発明によるセルフアライン技術を用いた製造方法を示す図である。ＰＬＤ法を行う装置の模式図である。スパッタ法を行う装置の模式図である。

符号の説明

７０１，７０７，８０１，９０１ガラス基板
７０２，７０８，８０２，９０２ドレイン端子
７０３，７０９，８０３，９０３ソース端子
７０４，７１０，８０４，９０４半導体層（半絶縁性アモルファスInGaO₃(ZnO)_４膜）
７０５，７１１，８０５，９０５ゲート絶縁膜
７０６，７１２，８１０，９１０ゲート電極

Claims

電界効果型トランジスタであって、ソース電極、ドレイン電極、ゲート電極、及び活性層を備え、前記活性層は、Ｉｎ−Ｚｎ−Ｇａ−Ｏ系酸化物、Ｉｎ−Ｚｎ−Ｇａ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｎ−Ｏ系酸化物、Ｉｎ−Ｏ系酸化物、Ｉｎ−Ｇａ−Ｏ系酸化物、及びＳｎ−Ｉｎ−Ｚｎ−Ｏ系酸化物のうちのいずれかである非晶質酸化物を有し、前記非晶質酸化物の電子キャリア濃度は１０ ^１５／ｃｍ ^３以上、１０^１８／ｃｍ^３未満であり、ゲート電圧無印加時のソース−ドレイン端子間の電流が１０マイクロアンペア未満であり、電界効果移動度が２ｃｍ^２／（Ｖ・秒）超であると共に、前記ゲート電極と、該ソース及びドレイン電極とが自己整合していることを特徴とする電界効果型トランジスタ。
前記電界効果型トランジスタは、透明基板上に形成されている前記ソース及びドレイン電極のパターンをマスクとして、前記ゲート電極のパターンを形成するトップゲート型トランジスタであることを特徴とする請求項１に記載の電界効果型トランジスタ。
前記電界効果型トランジスタは、透明基板上に形成されている前記ゲート電極のパターンをマスクとして、前記ソース及びドレイン電極のパターンを形成するボトムゲート型トランジスタであることを特徴とする請求項１に記載の電界効果型トランジスタ。