KR101751712B1 - 전압 조정 회로 - Google Patents
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Abstract
전압 조정 회로는 트랜지스터 및 용량 소자를 포함한다. 상기 트랜지스터는 게이트, 소스, 및 드레인을 포함하며, 제 1 신호는 상기 소스 및 상기 드레인 중 하나에 입력되고, 클록 신호인 제 2 신호는 상기 게이트에 입력되고, 산화물 반도체층은 채널 형성층을 위해 사용되며, 오프 전류가 10 aA/㎛ 이하이다. 상기 용량 소자는 제 1 전극 및 제 2 전극을 포함하며, 상기 제 1 전극은 상기 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속되며, 고 전원 전압 및 저 전원 전압이 상기 제 2 전극에 교대로 인가된다.
Description
본 발명의 일 실시예는 산화물 반도체를 포함한 트랜지스터를 포함하는 전압 조정 회로에 관한 것이다.
절연 표면을 가진 기판 위에 형성된 얇은 반도체 막을 사용함으로써 박막 트랜지스터(TFT)를 형성하기 위한 기술이 관심을 끌고 있다. 박막 트랜지스터는 액정 텔레비전에 의해 대표되는 표시 장치를 위해 사용된다. 실리콘계 반도체 재료는 박막 트랜지스터에 적용될 수 있는 얇은 반도체 막을 위한 재료로서 알려져 있다. 실리콘계 반도체 재료 외에, 산화물 반도체가 관심을 끌고 있다.
상기 산화물 반도체를 위한 재료로서, 그것의 성분으로서 산화 아연 및 산화 아연을 포함한 재료가 알려져 있다. 또한, 1018/㎤ 미만의 전자 캐리어 농도를 갖는 비정질 산화물(산화물 반도체)을 사용하여 형성된 박막 트랜지스터가 개시된다(특허 문서 1 내지 특허 문서 3).
[참조]
[특허 문서]
[특허 문서 1] 일본 공개 특허 출원번호 제2006-165527호
[특허 문서 2] 일본 공개 특허 출원번호 제2006-165528호
[특허 문서 3] 일본 공개 특허 출원번호 제2006-165529호
그러나, 상기 산화물 반도체에서의 화학량론적 조성(stoichiometric composition)으로부터의 차이가 박막 형성 프로세스에서 발생한다. 예를 들면, 상기 산화물 반도체의 전기 도전성이 산소의 과잉 또는 부족으로 인해 변한다. 또한, 상기 얇은 산화물 반도체막의 형성 동안 상기 얇은 산화물 반도체막에 들어가는 수소가 산소(O)-수소(H) 결합을 형성하며 전기 도전성을 변화시키는 인자인 전자 도너(electron donor)로서 작용한다. 더욱이, 상기 O-H 결합이 극성 분자이기 때문에, 그것은 산화물 반도체를 사용하여 제조된 박막 트랜지스터와 같은 능동 디바이스의 특성들을 변경하는 인자로서 작용한다.
1018/㎤ 미만의 전자 캐리어 농도를 가질 때조차, 산화물 반도체는 실질적으로 n-형 산화물 반도체이다. 그러므로, 특허 문서 1 내지 특허 문서 3에 개시된 상기 박막 트랜지스터들의 온-오프비(on-off ratio)는 단지 약 103이다. 상기 박막 트랜지스터의 이러한 낮은 온-오프비는 큰 오프 전류 때문이다.
또한, 스텝-업 회로와 같은 전압 조정 회로가 오프 전류가 큰 트랜지스터를 사용하여 형성될 때, 누설 전류가 상기 트랜지스터가 오프일 때조차 상기 트랜지스터를 통해 흐르며, 따라서, 예를 들면, 원하는 전압을 획득하기 위한 변환 효율성은 낮아질 수 있다.
상기를 고려하여, 본 발명의 일 실시예의 목적은 전기 특성들이 안정적인 박막 트랜지스터(예를 들면, 오프 전류가 상당히 감소되는 박막 트랜지스터)를 제공하는 것이다. 또한, 또 다른 목적은 전압 조정 회로에서 원하는 전압을 획득하기 위한 변환 효율성을 향상시키는 것이다.
본 발명의 일 실시예에 따르면, 스텝-업 회로 또는 스텝-다운 회로와 같은 전압 조정 회로가 채널 형성층에 산화물 반도체를 포함한 트랜지스터를 사용하여 형성된다. 이 실시예에서 사용된 상기 산화물 반도체는 실리콘 반도체보다 큰 에너지 갭을 가지며, 전자 도너로서 작용하는 불순물의 제거를 통해 고도로 정제되는 진성 또는 실질적으로 진성인 반도체이다. 이러한 구조를 가지고, 상기 트랜지스터에서, 오프 상태에 있는 누설 전류(오프 전류)가 감소될 수 있다. 또한, 상기 트랜지스터의 오프 전류에서의 감소로, 원하는 전압을 획득하기 위한 변환 효율성은 향상될 수 있다.
상기 산화물 반도체에 포함된 수소의 농도는 5×1019/㎤ 이하, 바람직하게는 5×1018/㎤ 이하, 보다 바람직하게는, 5×1017/㎤ 이하이다. 게다가, 상기 산화물 반도체에 포함된 수소 또는 OH기는 제거된다. 또한, 상기 캐리어 농도는 5×1014/㎤ 이하, 바람직하게는 5×1012/㎤ 이하이다.
상기 산화물 반도체의 상기 에너지 갭은 2 eV보다 크거나 동일하고, 바람직하게는 2.5 eV보다 크거나 동일하고, 보다 바람직하게는 3 eV보다 크거나 동일하게 설정된다. 또한, 도너들을 형성하는 불순물들(예를 들면, 수소)은 가능한 한 많이 감소되며, 상기 캐리어 농도는 1×1014/㎤ 이하, 바람직하게는 1×1012/㎤ 이하로 설정된다.
상기 산화물 반도체를 포함한 트랜지스터에서, 1㎛의 채널 폭을 위한 오프 전류는 실리콘을 포함한 종래의 트랜지스터와 비교하여 매우 작을 수 있으며; 예를 들면, 상기 오프 전류는 10 aA/㎛(1×10-17 A/㎛) 이하, 바람직하게는 1 aA/㎛(1×10-18 A/㎛) 이하, 보다 바람직하게는 10 zA/㎛(1×10-20 A/㎛) 이하, 더욱더 바람직하게는 1 zA/㎛(1×10-21 A/㎛) 이하일 수 있다. 또한, 상기 트랜지스터의 온도가 85℃일 때조차, 1㎛의 채널 폭을 위한 상기 오프 전류는 실리콘을 포함한 종래의 트랜지스터에 비교하여 매우 작을 수 있으며; 예를 들면, 상기 오프 전류는 100 zA/㎛(1×10-19 A/㎛) 이하, 바람직하게는, 10 zA/㎛(1×10-20 A/㎛) 이하일 수 있다.
이러한 방식으로 상기 수소 농도를 충분히 감소시킴으로써 고도로 정제되는 산화물 반도체층을 포함한 트랜지스터를 사용하여, 누설 전류로 인한 전력 소비가 실리콘을 포함한 종래의 트랜지스터가 사용되는 경우와 비교하여 작은 전압 조정 회로가 달성될 수 있다.
본 발명의 일 실시예는 트랜지스터 및 용량 소자를 포함한 전압 조정 회로이다. 상기 트랜지스터는 게이트, 소스, 및 드레인을 포함하고, 제 1 신호는 상기 소스 및 상기 드레인 중 하나에 입력되고, 클록 신호인 제 2 신호는 상기 게이트에 입력되고, 산화물 반도체층은 채널 형성 영역을 위해 사용되며, 오프 전류는 10 aA/㎛보다 작거나 동일하다. 상기 용량 소자는 제 1 전극 및 제 2 전극을 포함하고, 상기 제 1 전극은 상기 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속되며, 고 전원 전압 및 저 전원 전압은 상기 제 2 전극에 번갈아 인가된다. 상기 제 1 신호의 전압은 제 3 신호를 획득하기 위해 스텝 업 또는 스텝 다운되며, 상기 제 1 신호의 상기 전압을 스텝 업 또는 스텝 다운함으로써 획득된 전압을 가진 상기 제 3 신호는 상기 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나를 통해 출력 신호로서 출력된다.
본 발명의 또 다른 실시예는 서로 전기적으로 직렬로 연결되는 n-스텝(n은 2 이상의 임의의 하나의 자연수) 단위 스텝-업 회로들을 포함한 전압 조정 회로 및 출력 신호로서 상기 n-스텝 단위 스텝-업 회로들에 의해 스텝 업되는 전압을 출력하기 위한 출력 회로이다. 상기 n-스텝 단위 스텝-업 회로들 각각은 게이트, 소스, 및 드레인을 포함한 제 1 트랜지스터로서, 제 1 신호가 상기 소스 및 상기 드레인 중 하나에 입력되는, 상기 제 1 트랜지스터; 제 1 전극 및 제 2 전극을 포함한 제 1 용량 소자로서, 상기 제 1 전극이 상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속되는, 상기 제 1 용량 소자; 게이트, 소스, 및 드레인을 포함한 제 2 트랜지스터로서, 상기 소스 및 상기 드레인 중 다른 하나가 상기 제 1 용량 소자의 상기 제 2 전극에 전기적으로 접속되는, 제 2 트랜지스터; 및 게이트, 소스, 및 드레인을 포함한 제 3 트랜지스터로서, 상기 소스 및 상기 드레인 중 하나가 상기 제 1 용량 소자의 상기 제 2 전극에 전기적으로 접속되는, 상기 제 3 트랜지스터를 포함한다. 상기 출력 회로는 게이트, 소스, 및 드레인을 포함한 제 4 트랜지스터로서, 상기 소스 및 상기 드레인 중 하나는 제 n 스텝 단위 스텝-업 회로에서 상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속되는, 상기 제 4 트랜지스터; 및 제 1 전극 및 제 2 전극을 포함한 제 2 용량 소자로서, 상기 제 1 전극이 상기 제 4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속되는, 상기 제 2 용량 소자를 포함한다. 상기 제 1 트랜지스터 내지 상기 제 4 트랜지스터의 각각에는 채널 형성층으로서 산화물 반도체층이 제공되고, 여기서 오프 전류는 10 aA/㎛ 이하이다. 상기 전압 조정 회로는 상기 제 1 트랜지스터의 상기 게이트 및 제 (2K-1) 스텝(K는 1 내지 n/2이고, K는 자연수이다) 단위 스텝-업 회로에서 상기 제 3 트랜지스터의 상기 게이트 및 제 2K 스텝 단위 스텝-업 회로에서 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되는 클록 신호를 입력하기 위한 제 1 클록 신호선; 및 상기 제 (2K-1) 스텝 단위 스텝-업 회로에서의 상기 제 3 트랜지스터의 상기 게이트 및 상기 제 2K 스텝 단위 스텝-업 회로에서의 상기 제 3 트랜지스터의 상기 게이트에 전기적으로 접속되는 상기 클록 신호의 반전 클록 신호를 입력하기 위한 제 2 클록 신호선을 더 포함한다.
본 발명의 또 다른 실시예는 서로 전기적으로 직렬로 연결되는 n-스텝(n은 2 이상의 임의의 하나의 자연수이다) 단위 스텝-다운 회로들, 및 출력 신호로서 상기 n-스텝 단위 스텝-다운 회로들에 의해 스텝 다운되는 전압을 출력하기 위한 출력 회로를 포함한 전압 조정 회로이다. 상기 n-스텝 단위 스텝-다운 회로들 각각은 게이트, 소스, 및 드레인을 포함한 제 1 트랜지스터로서, 제 1 신호가 상기 소스 및 상기 드레인 중 하나에 입력되는, 상기 제 1 트랜지스터; 제 1 전극 및 제 2 전극을 포함한 제 1 용량 소자로서, 상기 제 1 전극이 상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속되는, 상기 제 1 용량 소자; 게이트, 소스, 및 드레인을 포함한 제 2 트랜지스터로서, 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 1 용량 소자의 상기 제 2 전극에 전기적으로 접속되는, 상기 제 2 트랜지스터; 및 게이트, 소스, 및 드레인을 포함한 제 3 트랜지스터로서, 상기 소스 및 상기 드레인 중 하나는 상기 제 1 용량 소자의 상기 제 2 전극에 전기적으로 접속되는, 상기 제 3 트랜지스터를 포함한다. 상기 출력 회로는 게이트, 소스, 및 드레인을 포함한 제 4 트랜지스터로서, 상기 소스 및 상기 드레인 중 하나가 상기 제 n 스텝 단위 스텝-다운 회로에서 상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속되는, 상기 제 4 트랜지스터; 및 제 1 전극 및 제 2 전극을 포함한 제 2 용량 소자로서, 상기 제 1 전극은 상기 제 4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속되는, 상기 제 4 트랜지스터를 포함한다. 상기 제 1 트랜지스터 내지 상기 제 4 트랜지스터의 각각에는 채널 형성층으로서 산화물 반도체층이 제공되며, 여기서 오프 전류는 10 aA/㎛ 이하이다. 상기 전압 조정 회로는 상기 제 1 트랜지스터의 상기 게이트 및 제 (2K-1) 스텝(K는 1 내지 n/2이고, K는 자연수이다) 단위 스텝-다운 회로에서 상기 제 2 트랜지스터의 상기 게이트 및 제 2K 스텝 단위 스텝-다운 회로에서 상기 제 2 트랜지스터의 상기 게이트에 전기적으로 접속되는 클록 신호를 입력하기 위한 제 1 클록 신호선; 및 상기 제 (2K-1) 스텝 단위 스텝-다운 회로에서 상기 제 3 트랜지스터의 상기 게이트 및 상기 제 1 트랜지스터의 상기 게이트 및 상기 제 2K 스텝 단위 스텝-다운 회로에서 상기 제 3 트랜지스터의 상기 게이트에 전기적으로 접속되는 상기 클록 신호의 반전 클록 신호를 입력하기 위한 제 2 클록 신호선을 더 포함한다.
본 발명의 일 실시예에 따르면, 트랜지스터의 누설 전류가 감소될 수 있고, 출력 신호의 전압에서 불필요한 강하 또는 상승이 감소될 수 있으며, 그에 의해 원하는 전압을 획득하기 위한 변환 효율성은 향상될 수 있다.
도 1은 전압 조정 회로의 구성의 일 예를 도시한 회로도.
도 2는 도 1에 도시된 전압 조정 회로의 동작의 일 예를 설명하기 위한 타이밍 차트.
도 3은 전압 조정 회로의 구성의 일 예를 도시한 회로도.
도 4는 전압 조정 회로의 구성의 일 예를 도시한 회로도.
도 5a 및 도 5b는 트랜지스터를 도시한 평면도 및 단면도.
도 6a 내지 도 6e는 트랜지스터를 제조하기 위한 방법을 도시한 단면도들.
도 7a 및 도 7b는 트랜지스터를 도시한 평면도 및 단면도.
도 8a 내지 도 8e는 트랜지스터를 제조하기 위한 방법을 도시한 단면도들.
도 9a 및 도 9b는 각각 트랜지스터를 도시한 단면도들.
도 10a 내지 도 10e는 트랜지스터를 제조하기 위한 방법을 도시한 단면도들.
도 11은 산화물 반도체를 포함한 역 스태거형 박막 트랜지스터의 종단면도.
도 12a 및 도 12b는 각각 도 11에서의 A-A'를 따르는 단면의 에너지 밴드도(모식도).
도 13a는 양 전위(+VG)가 게이트 전극(1001)에 인가되는 상태를 도시한 에너지 밴드도이고, 도 13b는 음 전위(-VG)가 게이트 전극(1001)에 인가되는 상태를 도시한 에너지 밴드도.
도 14는 진공 준위 및 금속의 일함수(φM) 사이 및 상기 진공 준위 및 산화물 반도체의 전자 친화력(χ) 사이의 관계를 도시한 에너지 밴드도.
도 15는 산화물 반도체를 포함한 트랜지스터의 특성들을 평가하기 위한 회로도.
도 16은 산화물 반도체를 포함한 트랜지스터의 특성들을 도시한 그래프.
도 17은 산화물 반도체를 포함한 트랜지스터의 특성들을 도시한 그래프.
도 18은 산화물 반도체를 포함한 트랜지스터의 특성들을 도시한 그래프.
도 19는 산화물 반도체를 포함한 트랜지스터의 특성들을 도시한 그래프.
도 20a 내지 도 20e는 트랜지스터를 제조하기 위한 방법을 도시한 단면도들.
도 21a 내지 도 21d는 트랜지스터를 제조하기 위한 방법을 도시한 단면도들.
도 22a 내지 도 22d는 트랜지스터를 제조하기 위한 방법을 도시한 단면도들.
도 23은 트랜지스터를 도시한 단면도.
도 24a 및 도 24b는 트랜지스터 및 용량 소자를 도시한 평면도 및 단면도.
도 25a 및 도 25b는 각각 전자 기기를 도시한 외부 도면들.
도 26은 전압 조정 회로의 레이아웃을 도시한 도면.
도 27은 전압 조정 회로의 상기 레이아웃의 확대도.
도 28a 및 도 28b는 각각 상기 전압 조정 회로의 입력 신호의 파형 및 출력 신호의 파형을 도시한 도면들.
도 2는 도 1에 도시된 전압 조정 회로의 동작의 일 예를 설명하기 위한 타이밍 차트.
도 3은 전압 조정 회로의 구성의 일 예를 도시한 회로도.
도 4는 전압 조정 회로의 구성의 일 예를 도시한 회로도.
도 5a 및 도 5b는 트랜지스터를 도시한 평면도 및 단면도.
도 6a 내지 도 6e는 트랜지스터를 제조하기 위한 방법을 도시한 단면도들.
도 7a 및 도 7b는 트랜지스터를 도시한 평면도 및 단면도.
도 8a 내지 도 8e는 트랜지스터를 제조하기 위한 방법을 도시한 단면도들.
도 9a 및 도 9b는 각각 트랜지스터를 도시한 단면도들.
도 10a 내지 도 10e는 트랜지스터를 제조하기 위한 방법을 도시한 단면도들.
도 11은 산화물 반도체를 포함한 역 스태거형 박막 트랜지스터의 종단면도.
도 12a 및 도 12b는 각각 도 11에서의 A-A'를 따르는 단면의 에너지 밴드도(모식도).
도 13a는 양 전위(+VG)가 게이트 전극(1001)에 인가되는 상태를 도시한 에너지 밴드도이고, 도 13b는 음 전위(-VG)가 게이트 전극(1001)에 인가되는 상태를 도시한 에너지 밴드도.
도 14는 진공 준위 및 금속의 일함수(φM) 사이 및 상기 진공 준위 및 산화물 반도체의 전자 친화력(χ) 사이의 관계를 도시한 에너지 밴드도.
도 15는 산화물 반도체를 포함한 트랜지스터의 특성들을 평가하기 위한 회로도.
도 16은 산화물 반도체를 포함한 트랜지스터의 특성들을 도시한 그래프.
도 17은 산화물 반도체를 포함한 트랜지스터의 특성들을 도시한 그래프.
도 18은 산화물 반도체를 포함한 트랜지스터의 특성들을 도시한 그래프.
도 19는 산화물 반도체를 포함한 트랜지스터의 특성들을 도시한 그래프.
도 20a 내지 도 20e는 트랜지스터를 제조하기 위한 방법을 도시한 단면도들.
도 21a 내지 도 21d는 트랜지스터를 제조하기 위한 방법을 도시한 단면도들.
도 22a 내지 도 22d는 트랜지스터를 제조하기 위한 방법을 도시한 단면도들.
도 23은 트랜지스터를 도시한 단면도.
도 24a 및 도 24b는 트랜지스터 및 용량 소자를 도시한 평면도 및 단면도.
도 25a 및 도 25b는 각각 전자 기기를 도시한 외부 도면들.
도 26은 전압 조정 회로의 레이아웃을 도시한 도면.
도 27은 전압 조정 회로의 상기 레이아웃의 확대도.
도 28a 및 도 28b는 각각 상기 전압 조정 회로의 입력 신호의 파형 및 출력 신호의 파형을 도시한 도면들.
본 발명의 실시예들은 첨부한 도면들을 참조하여 이하에 기술될 것이다. 본 발명은 다음의 설명에 제한되지 않으며, 이것은 본 발명의 사상 및 범위로부터 벗어나지 않고 다양한 변화들 및 변경들이 이루어질 수 있음을 이 기술분야의 숙련자들에 의해 쉽게 이해될 수 있음을 주의하자. 따라서, 본 발명은 본 실시예들의 다음 설명에 제한되는 것으로서 해석되어서는 안된다.
(실시예 1)
이 실시예에서, 본 발명의 일 실시예인 전압 조정 회로가 기술될 것이다.
이 실시예에 기술된 전압 조정 회로의 구성에 대한 일 예는 입력 신호들로서 신호(S1) 및 신호(S2)를 입력하고, 상기 입력된 신호(S1)의 상기 전압을 스텝 업 또는 스텝 다운하여, 그에 의해 상기 신호(S1)의 전압을 스텝 업 또는 스텝 다운함으로써 획득된 전압을 가진 신호(S3)를 출력 신호로서 출력하는 기능을 갖는다. 이 실시예에서 상기 전압 조정 회로의 구성에 대한 일 예가 또한 도 1을 참조하여 기술된다. 도 1은 이 실시예의 상기 전압 조정 회로의 상기 구성에 대한 일 예를 도시한 회로도이다.
도 1에 도시된 상기 전압 조정 회로는 트랜지스터(101) 및 용량 소자(102)를 포함한다.
이 명세서에서, 예를 들면, 전계-효과 트랜지스터가 상기 트랜지스터로서 사용될 수 있다.
이 명세서에서, 전계-효과 트랜지스터는 적어도 게이트, 소스, 및 드레인을 갖는다. 상기 전계-효과 트랜지스터로서, 예를 들면 박막 트랜지스터(또한, TFT로 불리우는)가 사용될 수 있다. 게다가, 상기 전계-효과 트랜지스터는 예를 들면, 탑-게이트 구조 또는 보텀-게이트 구조를 가질 수 있다.
상기 소스는 상기 전체 소스 전극 및 소스 배선 또는 그 일부이다. 소스 전극 및 소스 배선 모두의 기능을 가진 도전층은 소스 전극 및 소스 배선 간의 구별 없이 몇몇 경우들에서 소스로서 불리운다.
상기 드레인은 상기 전체 드레인 전극 및 드레인 배선 또는 그 일부이다. 드레인 전극 및 드레인 배선 모두의 기능을 가진 도전층은 드레인 전극 및 드레인 배선 간의 구별 없이 몇몇 경우들에서 드레인으로서 불리운다.
상기 게이트는 상기 전체 게이트 전극 및 게이트 배선 또는 그 일부이다. 게이트 전극 및 게이트 배선 모두의 기능을 가진 도전층은 게이트 전극 및 게이트 배선 간의 구별 없이 몇몇 경우들에서 게이트로서 불리운다.
또한, 이 명세서에서, 트랜지스터의 소스 및 드레인은 상기 트랜지스터의 상기 구조, 상기 동작 조건 등에 의존하여 교환할 수 있으며; 그러므로 어떤 것이 소스 또는 드레인인지를 정의하는 것은 어려운 일이다. 그러므로, 이 문서(본 명세서, 청구항들, 도면들 등)에서, 그것들 중 하나는 상기 소스 및 상기 드레인 중 하나로서 불리우며, 다른 하나는 상기 소스 및 상기 드레인 중 다른 하나로서 불리운다.
게다가, 이 명세서에서 상기 전계-효과 트랜지스터는 채널 형성층으로서의 기능을 갖는 산화물 반도체층을 포함하는 트랜지스터이다. 상기 채널 형성층에서의 상기 수소 농도는 5×1019 원자/㎤ 이하, 바람직하게는 5×1018 원자/㎤ 이하, 보다 바람직하게는 5×1017 원자/㎤ 이하이다. 상기 수소 농도는 예를 들면 2차 이온 질량 분석(secondary ion mass spectrometry; SIMS)을 사용하여 측정된다. 상기 트랜지스터의 상기 캐리어 농도는 1×1014/㎤ 이하, 바람직하게는 1×1012/㎤ 이하이다.
본 명세서에서, 상기 용량 소자로서, 예를 들면, 제 1 전극, 제 2 전극, 및 유전체를 포함하는 용량 소자가 사용될 수 있다.
상기 신호(S1)는 상기 트랜지스터(101)의 소스 및 드레인 중 하나에 입력된다. 상기 신호(S2)는 상기 트랜지스터(101)의 게이트에 입력된다. 상기 트랜지스터(101)의 상기 소스 및 상기 드레인 중 다른 하나의 전압은 상기 신호(S3)의 전압과 동일하다. 도 1에 도시된 상기 전압 조정 회로는 상기 트랜지스터(101)의 상기 소스 및 상기 드레인 중 다른 하나를 통해 상기 신호(S3)를 출력한다.
일반적으로, 전압은 두 개의 포인트들의 전위들 간의 차이(또한 전위 차로서 불리우는)를 나타낸다. 그러나, 전압의 레벨 및 전위의 값 모두는 몇몇 경우들에서 회로도 등에서 볼트들(V)로 표현되며; 그러므로 이것들을 구별하는 것은 어려운 일이다. 그러므로, 본 명세서에서, 하나의 포인트에서의 전위 및 기준 전위 간의 전위차는 때때로 달리 특정되지 않는다면 상기 포인트에서의 전압으로서 사용된다.
본 명세서에서 신호로서, 예를 들면, 전압 등을 사용하는 아날로그 신호 또는 디지털 신호가 사용될 수 있음을 주의하자. 상세하게는, 전압을 갖는 신호로서(또한 전압 신호로서 불리우는), 적어도 제 1 전압 상태 및 제 2 전압 상태를 갖는 신호를 사용하는 것이 바람직하다. 예를 들면, 상기 제 1 전압 상태로서 하이-레벨(High-level) 전압 상태 및 제 2 전압 상태로서 로우-레벨(Low-level) 전압 상태를 갖는 디지털 신호가 사용될 수 있다. 하이-레벨 전압은 또한 전압(VH)로서 불리우거나 간단하게는 VH로서 불리우며 로우-레벨 전압은 또한 전압(VL) 또는 간단하게 VL로서 불리운다는 것을 주의하자. 또한, 상기 제 1 전압 상태에서의 상기 전압 및 상기 제 2 전압 상태에서의 상기 전압은 몇몇 경우들에서 변화를 가지며, 이것은 신호들에 의존한다. 게다가, 잡음 등의 영향이 있기 때문에, 상기 제 1 전압 상태에서의 전압 및 상기 제 2 전압 상태에서의 전압은 반드시 고정된 레벨을 갖는 것은 아니며 미리 정해진 범위 내의 레벨을 가질 수 있다.
상기 용량 소자(102)의 제 1 전극은 상기 트랜지스터(101)의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속되고, 고 전원 전압(또는 전압(VDD) 또는 간단하게 VDD로서 불리우는) 또는 저 전원 전압(또는 전압(VSS) 또는 간단하게 VSS로 불리우는)은 상기 용량 소자(102)의 제 2 전극에 인가된다. 상기 용량 소자(102)의 상기 제 1 전극 및 상기 트랜지스터(101)의 상기 소스 및 상기 드레인 중 다른 하나의 접속부는 또한 노드(N111)로서 불리운다는 것을 주의하자.
상기 신호(S1)는 상기 전압 조정 회로의 제 1 입력 신호(또한 신호(INVC1)로서 불리우는)로서 작용한다.
상기 신호(S2)는 상기 전압 조정 회로의 제 2 입력 신호(또한 신호(INVC2)로서 불리우는)로서 작용한다. 예를 들면, 클록 신호가 상기 신호(S2)로서 사용될 수 있다. 상기 클록 신호는 상기 제 1 전압 상태 및 상기 제 2 전압 상태가 주기적으로 반복되는 신호이다. 상기 클록 신호의 상기 제 1 전압 상태 및 상기 제 2 전압 상태의 레벨들은 적절하게 설정될 수 있다.
상기 신호(S3)는 상기 전압 조정 회로의 출력 신호(또한 신호(OUTVC)로서 불리우는)로서 작용한다.
다음으로서, 도 1에 도시된 상기 전압 조정 회로의 동작(또한 구동 방법으로서 불리우는)의 일 예가 도 2를 참조하여 기술된다. 도 2는 도 1에서의 상기 전압 조정 회로의 상기 동작의 일 예를 설명하기 위한 타이밍 차트이고, 상기 신호(S1), 상기 신호(S2), 상기 신호(S3)의 상기 전압들, 및 상기 용량 소자(102)의 상기 제 2 전극의 전압(또한 전압(VC)로 불리우는)의 파형들을 도시한다. 도 2를 참조하여 기술되는, 도 1에 도시된 상기 전압 조정 회로의 동작의 예에서, 상기 신호(S1)는 하이 레벨 및 로우 레벨을 갖는 이진 디지털 신호이고, 상기 트랜지스터(101)은 n-채널 트랜지스터이며, 상기 신호(S2)는 하이 레벨 및 로우 레벨이 주기적으로 반복되는 클록 신호이다.
도 1에 도시된 상기 전압 조정 회로의 동작은 복수의 기간들로 나뉨으로써 기술될 수 있다. 각각의 기간에서의 상기 동작은 이하에 기술된다.
기간(151)에서, 시간(A1)에서, 상기 신호(S1)는 하이 레벨로 설정되고, 상기 신호(S2)는 하이 레벨로 설정되고, 저 저원 전압은 상기 용량 소자(102)의 상기 제 2 전극에 인가되며, 따라서 상기 용량 소자(102)의 상기 제 2 전극의 상기 전압(VC)은 VL이 된다.
이때, 상기 트랜지스터(101)의 상기 소스 및 상기 드레인은 도전 상태(또한 온 상태로 불리우는)에 위치되며, 따라서 상기 노드(N111)에서의 상기 전압은 증가하기 시작한다. 상기 노드(N111)에서의 상기 전압은 V1로 증가된다. V1은 VH이다. 이때, 전압(V1-VL)은 상기 용량 소자(102)의 상기 제 1 전극 및 상기 제 2 전극 사이에 인가되며, 상기 신호(S3)의 상기 전압은 V1이 된다.
다음으로, 기간(152)에서, 시간(A2)에서, 상기 신호(S1)는 하이 레벨로 유지되고, 상기 신호(S2)는 로우 레벨로 설정되며, 고 전원 전압은 상기 용량 소자(102)의 상기 제 2 전극에 인가된다.
이때, 상기 트랜지스터(101)는 비-도전 상태(또한 오프 상태로 불리우는)에 있다. 상기 용량 소자(102)의 상기 제 2 전극에 인가된 상기 전압(전압(VC))은 상기 전압(VL)에서 상기 전압(VH)로 변화되며, 또한 상기 용량 소자(102)의 상기 제 1 전극의 전압은 상기 용량 소자(102)의 상기 제 2 전극의 전압에 따라 변화하기 시작한다. 상기 노드(N111)에서의 상기 전압은 상기 전압(V1)보다 높은 레벨, 즉 V2로 증가된다. 상기 전압(V2)은 2VH이다. 이때, 전압(V2-VH)은 상기 용량 소자(102)의 상기 제 1 전극 및 상기 제 2 전극 사이에 인가되며, 상기 신호(S3)의 상기 전압은 V2이다. 이러한 방식으로, 상기 기간(152)에서, 상기 전압 조정 회로의 출력 신호인 상기 신호(S3)의 상기 전압은 상기 전압 조정 회로에 입력되는 상기 신호(S1)의 상기 전압을 스텝 업함으로써 획득된 레벨에 대응한다.
상술된 바와 같이, 이 실시예에 따른 상기 전압 조정 회로에서, 입력되는 전압 신호는 변화되며 상기 입력된 전압 신호의 것보다 높거나 또는 낮은 전압을 가진 신호가 출력될 수 있다.
게다가, 이 실시예에 따른 상기 전압 조정 회로에서, 상기 트랜지스터는 채널 형성층으로서 작용하는 산화물 반도체층을 포함한다. 상기 채널 형성층에서, 상기 수소 농도는 5×1019 원자/㎤ 이하, 바람직하게는 5×1018 원자/㎤ 이하, 보다 바람직하게는, 5×1017 원자/㎤이하이며, 상기 캐리어 농도는 1×1014/㎤ 이하, 바람직하게는 1×1012/㎤ 이하이다. 상기 트랜지스터를 사용하여, 상기 전압 조정 회로의 파괴 전압이 개선될 수 있다. 상기 산화물 반도체층을 포함한 상기 트랜지스터에서 누설 전류가 작기 때문에, 용량 소자에 저장된 전하의 누설은 종래의 트랜지스터와 비교하여 감소될 수 있으며, 따라서 전력 소비가 감소될 수 있고, 출력 신호의 전압에서의 불필요한 강하 또는 상승이 감소될 수 있으며, 원하는 전압이 전보다 빠르게 달성될 수 있어서, 그에 의해 원하는 전압을 획득하기 위한 변환 효율성이 향상될 수 있다.
또한, 이 실시예에 따른 상기 전압 조정 회로에서, 상기 용량 소자 및 상기 트랜지스터는 동일한 단계들을 통해 형성될 수 있으며, 이는 단계들의 수의 증가를 억제할 수 있다.
(실시예 2)
이 실시예에서, 본 발명의 일 실시예인 전압 조정 회로가 기술될 것이다.
이 실시예에서 상기 전압 조정 회로의 회로 구성의 일 예가 도 3을 참조하여 기술될 것이다. 도 3은 이 실시예에서 상기 전압 조정 회로의 상기 회로 구성의 일 예를 도시한 회로도이다.
도 3에 도시된 전압 조정 회로는 n-스텝 단위 스텝-업 회로들 및 출력 회로(212)인 단위 스텝-업 회로들(211_1 내지 211_n)(n은 2 이상의 임의의 하나의 자연 수이다)을 포함한 구성으로서 간주될 수 있다. 각각의 회로의 구성이 이하에 기술된다. 비록, n이 짝수인 경우가 도 3에서 예로서 도시되지만, n은 이에 대한 제한 없이 홀수일 수 있음을 주의하자.
도 3에 도시된 상기 n-단계 단위 스텝-업 회로들은 n개의 유닛 스텝-업 회로들을 사용하여 형성되며, 즉, 상기 단위 스텝-업 회로들(211_1 내지 211_n), 및 제 M 스텝(M은 2 내지 n 중 임의의 하나의 자연수이다) 단위 스텝-업 회로(211_M)는 제 (M-1) 스텝 단위 스텝-업 회로(211_M-1)에 전기적으로 접속된다.
상기 단위 스텝-업 회로들(211_1 내지 211_n)의 각각, 즉 제 k 스텝(k는 2 내지 n 중 임의의 하나의 자연수이다) 단위 스텝-업 회로(211_k)는 트랜지스터(201_k), 용량 소자(202_k), 트랜지스터(203_k), 및 트랜지스터(204_k)를 포함한다.
상기 제 M 스텝 단위 스텝-업 회로(211_M)에서 트랜지스터(201_M)의 소스 및 드레인 중 하나는 상기 제 (M-1) 스텝 단위 스텝-업 회로(211_M-1)에서 트랜지스터(201_M-1)의 소스 및 드레인 중 다른 하나에 전기적으로 접속된다. 상기 제 M 스텝 단위 스텝-업 회로(211_M)에서 상기 트랜지스터(201_M)의 상기 소스 및 상기 드레인 중 하나 및 상기 제 (M-1) 스텝 단위 스텝-업 회로(211_M-1)에서 상기 트랜지스터(201_M-1)의 상기 소스 및 상기 드레인 중 다른 하나의 접속부가 노드(N1_M-1)로서 불리우며, 상기 제 1 스텝 단위 스텝-업 회로(211_1)에서 트랜지스터(201_1)의 소스 및 드레인 중 하나는 또한 노드(N1_0)로서 불리운다는 것을 주의하자.
상기 용량 소자(202_k)의 제 1 전극은 상기 트랜지스터(201_k)의 소스 및 드레인 중 다른 하나에 전기적으로 접속된다.
고 전원 전압은 상기 트랜지스터(203_k)의 소스 및 드레인 중 하나에 연결되며, 상기 트랜지스터(203_k)의 상기 소스 및 상기 드레인 중 다른 하나는 상기 용량 소자(202_k)의 제 2 전극에 전기적으로 접속된다.
상기 트랜지스터(204_k)의 소스 및 드레인 중 하나는 상기 용량 소자(202_k)의 상기 제 2 전극에 전기적으로 접속되며, 저 전원 전압은 상기 트랜지스터(204_k)의 상기 소스 및 상기 드레인 중 다른 하나에 인가된다.
또한, 제 (2K-1) 단계(K는 1 내지 n/2 중 임의의 하나이고, K는 자연수이다) 단위 스텝-업 회로(211_2K-1)에서, 트랜지스터(201_2K-1)의 게이트는 클록 신호선(221)에 전기적으로 접속되고, 트랜지스터(203_2K-1)의 게이트는 클록 신호선(222)에 전기적으로 접속되며, 트랜지스터(204_2K-1)의 게이트는 상기 클록 신호선(221)에 전기적으로 접속된다.
게다가, 제 2K 스텝 단위 스텝-업 회로(211_2K)에서, 트랜지스터(201_2K)의 게이트는 상기 클록 신호선(222)에 전기적으로 접속되고, 트랜지스터(203_2K)의 게이트는 상기 클록 신호선(221)에 전기적으로 접속되며, 트랜지스터(204_2K)의 게이트는 상기 클록 신호선(222)에 전기적으로 접속된다.
클록 신호(CK1)는 상기 클록 신호선(221)에 입력되고 클록 신호(CKB1)는 상기 클록 신호선(222)에 입력된다.
또한, 상기 제 1 스텝 단위 스텝-업 회로(211_1)에서, 신호(IN1)는 상기 트랜지스터(201_1)의 상기 소스 및 상기 드레인 중 하나에 입력된다.
상기 출력 회로(212)는 상기 제 n 스텝 단위 스텝-업 회로(211_n)에 전기적으로 접속된다.
또한, 트랜지스터(205)의 소스 및 드레인 중 하나는 상기 제 n 스텝 단위 스텝-업 회로(211_n)에서 트랜지스터(201_n)의 소스 및 드레인 중 다른 하나에 연결된다. 게다가, 상기 트랜지스터(205)의 상기 소스 및 상기 드레인 중 다른 하나의 상기 전압은 상기 전압 조정 회로의 출력 신호인 신호(OUT1)의 전압이 된다.
더욱이, n이 홀수인 경우에서, 상기 클록 신호(CKB1)는 상기 트랜지스터(205)의 게이트에 입력되고, n이 짝수인 경우에, 상기 클록 신호(CK1)는 상기 트랜지스터(205)의 상기 게이트에 입력된다.
용량 소자(206)에서, 제 1 전극은 상기 트랜지스터(205)의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속되고, 저 전원 전압은 제 2 전극에 인가된다. 또한, 상기 용량 소자(206)의 용량은 바람직하게는 다른 유닛 스텝-업 회로(211_k)에서의 상기 용량 소자(202_k)의 용량보다 커진다. 따라서, 상기 전압 조정 회로의 상기 출력 신호의 전압 상태, 즉 상기 신호(OUT1)는 보다 안정화될 수 있다.
상기 트랜지스터들(201_k, 203_k, 204_k, 및 205)의 각각으로서, 채널 형성층으로서 작용하는 산화물 반도체층을 포함한 트랜지스터가 사용될 수 있다. 상기 채널 형성층에서의 상기 수소 농도는 5×1019 원자/㎤ 이하, 바람직하게는 5×1018 원자/㎤ 이하, 보다 바람직하게는 5×1017 원자/㎤ 이하라는 것이 주의된다. 상기 수소 농도는 예를 들면, 2차 이온 질량 분석(SIMS)을 사용하여 측정된다. 게다가, 상기 트랜지스터들(201_k, 203_k, 204_k, 및 205)의 각각의 상기 캐리어 농도는 1×1014/㎤ 이하, 바람직하게는, 1×1012/㎤ 이하이다.
상기 클록 신호(CK1)에서 전압 상태가 변하는 타이밍은 상기 클록 신호(CKB1)에서의 것과 상이하다. 예를 들면, 상기 클록 신호(CK1)가 하이 레벨로 설정될 때, 상기 클록 신호(CKB1)는 바람직하게는 로우 레벨로 설정되며; 상기 클록 신호(CKB1)가 하이 레벨로 설정될 때, 상기 클록 신호(CK1)는 바람직하게는 로우 레벨로 설정된다. 상기 클록 신호(CKB1)로서, 예를 들면, 상기 클록 신호(CK1)의 반전에 의해 획득된 신호가 사용될 수 있다. 상기 클록 신호(CKB1)는 예를 들면, 반전기(inverter)와 같은 NOT 회로를 갖는 상기 클록 신호(CK1)의 전압 상태의 반전에 의해 생성될 수 있다. 상기 클록 신호(CK1) 및 상기 클록 신호(CKB1)에서, 하이 레벨 및 로우 레벨과 같은 전압의 레벨들은 적절하게 결정될 수 있다. 게다가, 상기 클록 신호(CK1)는 예를 들면, 버퍼 회로 및 링 발진기(ring oscillator)와 같은 발진기 회로를 사용하여 생성될 수 있다. 게다가, 도 3에서의 상기 전압 조정 회로에서, 단지 상기 클록 신호(CK1) 및 상기 클록 신호(CKB1)가 사용되지만, 이에 대한 제한 없이, 이 실시예에서 상기 전압 조정 회로가 3개 이상의 위상들을 갖는 클록 신호를 사용할 수 있다.
상술된 바와 같이, 이 실시예에서 상기 전압 조정 회로의 일 예는 n-스텝 단위 스텝-업 회로들 및 제 n 스텝 단위 스텝-업 회로에 전기적으로 접속되는 출력 회로를 포함한다. 상기 단위 스텝-업 회로들의 각각은 용량 소자 및 각각이 스위칭 소자로서 기능하는 복수의 트랜지스터들을 포함한다. 상기 복수의 트랜지스터들은 각각 선택적으로 턴 온 또는 턴 오프되고, 그에 의해 상기 전압 조정 회로에 입력된 신호의 전압은 스텝 업되며, 스텝 업되는 상기 전압은 상기 전압 조정 회로의 출력 신호로서 상기 출력 회로에 의해 출력된다. 이 실시예에서 상기 전압 조정 회로의 예에서, 트랜지스터로서, 채널 형성층으로서 작용하는 고도로 정제된 산화물 반도체층을 포함한 트랜지스터가 사용된다. 따라서, 각각의 노드의 상기 전압은 보다 긴 시간 동안 유지될 수 있으며, 원하는 전압을 획득하기 위해 보다 짧은 시간이 걸리고, 전압 변화 효율성이 향상될 수 있다.
다음으로, 도 3에 도시된 상기 전압 조정 회로의 상기 동작의 일 예가 기술된다. 여기에 기술되는, 도 3에 도시된 상기 전압 조정 회로의 동작의 예에서, 상기 신호(IN1)는 하이 레벨 및 로우 레벨을 갖는 이진 디지털 신호이고, 상기 트랜지스터들(201_k, 203_k, 204_k, 및 205)은 각각 n-채널 트랜지스터이며, 상기 클록 신호(CK1) 및 상기 클록 신호(CKB1)는 각각 하이 레벨과 로우 레벨이 주기적으로 반복되는 클록 신호임을 주의하자.
도 3에 도시된 상기 전압 조정 회로의 동작은 복수의 기간들로 나뉨으로써 기술될 수 있다. 각각의 기간에서의 상기 동작은 이하에 기술된다.
먼저, 제 1 기간에서, 상기 클록 신호(CK1)는 하이 레벨로 설정되며, 상기 클록 신호(CKB1)는 로우 레벨로 설정된다.
이때, 제 (2K-1) 스텝 단위 스텝-업 회로(211_2K-1)에서, 상기 트랜지스터(201_2K-1) 및 상기 트랜지스터(204_2K-1)는 턴 온되며, 상기 트랜지스터(203_2K-1)는 턴 오프된다. 상기 트랜지스터(201_2K-1)가 턴 온될 때, 노드(N1_2K-1) 및 노드(N1_2K-2)는 동일한 전압을 갖는다. 이때, 상기 노드(N1_2K-1)의 전압은 V_2K-1로 설정된다. 또한, 상기 트랜지스터(204_2K-1)가 턴 온될 때, 저 전원 전압이 용량 소자(202_2K-1)의 제 2 전극에 인가된다. 게다가, (V_2K-1)-VSS의 전압은 상기 용량 소자(202_2K-1)에 인가된다.
다음으로, 제 2 기간에서, 상기 클록 신호(CK1)는 로우 레벨로 설정되며, 상기 클록 신호(CKB1)는 하이 레벨로 설정된다.
이때, 상기 제 (2K-1) 스텝 단위 스텝-업 회로(211_2K-1)에서, 상기 트랜지스터(201_2K-1) 및 상기 트랜지스터(204_2K-1)는 턴 오프되며, 상기 트랜지스터(203_2K-1)는 턴 온된다. 따라서, 상기 용량 소자(202_2K-1)의 상기 제 2 전극의 상기 전압은 VH로 상승하며; 그러므로, 상기 용량 소자(202_2K-1)의 제 1 전극의 전압은 상기 용량 소자(202_2K-1)의 상기 제 2 전극의 전압 상승에 따라 상승하기 시작한다. 게다가, 상기 제 2 기간에서 상기 제 2K 스텝 단위 스텝-업 회로(211_2K)에서, 상기 트랜지스터(201_2K) 및 상기 트랜지스터(204_2K)는 턴 온되며, 상기 트랜지스터(203_2K)는 턴 오프된다. 상기 트랜지스터(201_2K)가 턴 온될 때, 노드(N1_2K) 및 상기 노드(N1_2K-1)는 동일한 전압을 가진다. 이때, 상기 노드(N1_2K)의 상기 전압은 V_2K로 설정된다. 또한, 상기 트랜지스터(204_2K)가 턴 온될 때, 저 전원 전압이 용량 소자(202_2K)의 제 2 전극에 인가된다. 게다가, V_2K-VSS의 전압은 상기 용량 소자(202_2K)에 인가된다. 이러한 방식으로, 상기 제 2 기간에서, 상기 노드(N1_2K-1)의 상기 전압은 상기 제 1 기간에서 상기 노드(N1_2K-1)의 상기 전압을 스텝 업함으로써 획득된 전압이다.
다음으로, 제 3 기간에서, 상기 제 1 기간의 것과 유사한 방식으로, 상기 클록 신호(CK1)는 하이 레벨로 설정되며, 상기 클록 신호(CKB1)는 로우 레벨로 설정된다.
이때, 상기 제 2K 스텝 단위 스텝-업 회로(211_2K)에서, 상기 트랜지스터(201_2K) 및 상기 트랜지스터(204_2K)는 턴 오프되며, 상기 트랜지스터(203_2K)는 턴 온된다. 따라서, 상기 용량 소자(202_2K)의 상기 제 전극의 전압은 VH로 올라가며, 그러므로, 상기 용량 소자(202_2K)의 제 1 전극의 전압은 상기 용량 소자(202_2K)의 상기 제 2 전극의 상기 전압 상승에 따라 올라가기 시작한다. 또한, 상기 제 3 기간에서의 상기 제 (2K-1) 스텝 단위 스텝-업 회로(211_2K-1)에서, 상기 트랜지스터(201_2K-1) 및 상기 트랜지스터(204_2K-1)는 턴 온되며, 상기 트랜지스터(203_2K-1)는 턴 오프된다. 상기 트랜지스터(201_2K-1)가 턴 온될 때, 상기 노드(N1_2K-1) 및 상기 노드(N1_2K-2)는 동일한 전압을 가진다. 또한, 상기 트랜지스터(204_2K-1)가 턴 온될 때, 상기 저 전원 전압은 상기 용량 소자(202_2K-1)의 상기 제 2 전극에 인가된다. 게다가, (V_2K-1)-VSS의 전압은 상기 용량 소자(202_2K-1)에 인가된다. 이러한 방식으로, 상기 제 3 기간에서, 상기 노드(N1_2K)의 전압은 상기 제 2 기간에서 상기 노드(N1_2K)의 전압을 스텝 업함으로써 획득된 전압이다.
스텝-업 동작은 상술된 상기 제 1 기간 내지 상기 제 3 기간의 동작들을 반복함으로써 다음의 동작들에서 또한 수행된다. 이때, 상기 트랜지스터(205)는 턴 온되며 상기 용량 소자(206)의 상기 제 1 전극의 상기 전압은 n이 홀수인 경우에 상기 제 2 기간에서, 및 n이 짝수인 경우에서 상기 제 1 및 제 3 기간들에서 올라가기 시작한다. 상기 용량 소자(206)의 상기 제 1 전극 및 상기 제 2 전극 간에 인가된 전압은 다음의 가정을 갖고 ((Ca1×Va1) + (Cb1×Vb)) / (Ca1 + Cb1)에 의해 획득될 수 있다: 상기 제 n 스텝 단위 스텝-업 회로(211_n)에서 용량 소자(202_n)의 용량은 Ca1이며; 상기 용량 소자(206)의 용량은 Cb1이며; 상기 트랜지스터(205)가 턴 오프될 때 노드(N1_n)의 전압은 Va1이다; 상기 트랜지스터(205)가 턴 오프될 때 상기 신호(OUT1)의 전압은 Vb1이다; 및 부하가 상기 용량 소자(206)에 전기적으로 접속되는 경우에 상기 부하로 인한 전류 소비는 무시될 수 있을 만큼 작다. 따라서, 도 3에 도시된 상기 전압 조정 회로에서, 상기 신호(IN1)의 전압은 스텝 업되며, 전압(VIN1)의 상기 스텝 업된 전압을 가진 상기 신호(OUT1)는 출력 신호로서 출력된다.
상술된 바와 같이, 이 실시예에서 상기 전압 조정 회로의 일 예에서, 스텝-업 동작이 각각의 단위 스텝-업 회로에서 수행될 때, 그 전압이 입력된 신호의 선압보다 높은 신호가 출력 신호로서 출력될 수 있다.
또한, 이 실시예에서 상기 전압 조정 회로의 일 예에서, 채널 형성층으로서 고도로 정제된 산화 반도체 층을 포함한 트랜지스터는 상기 n-스텝 단위 스텝-업 회로들의 상기 트랜지스터들 및 상기 출력 회로에 인가된다. 따라서, 상기 전압 조정 회로에서 상기 트랜지스터의 상기 누설 전류는 감소될 수 있고, 상기 출력 신호의 전압에서의 불필요한 강하 또는 상승이 감소될 수 있고, 스텝-업 동작에 의해 원하는 전압을 획득하는데 보다 짧은 시간이 걸리며, 원하는 전압을 획득하기 위한 변환 효율성이 향상될 수 있다.
이 실시예는 상기 다른 실시예들 중 임의의 것과 적절하게 결합될 수 있음을 주의하자.
(실시예 3)
이 실시예에서, 스텝-다운 회로는 본 발명의 일 실시예인 전압 조정 회로의 또 다른 예로서 기술될 것이다.
이 실시예에서 상기 전압 조정 회로의 회로 구성의 일 예가 도 4를 참조하여 기술될 것이다. 도 4는 이 실시예에서 상기 전압 조정 회로의 상기 회로 구성의 일 예를 도시한 회로도이다.
도 4에 도시된 전압 조정 회로는 n-스텝 단위 스텝 다운 회로들인 단위 스텝-다운 회로들(511_1 내지 511_n)(n은 2 이상 중 임의의 하나의 자연수이다) 및 출력 회로(512)를 포함한다. 비록 n이 짝수인 경우가 도 4에서 예로서 도시되지만, n은 이에 대한 제한 없이 홀수일 수 있음을 주의하자.
도 4에서 상기 n-스텝 단위 스텝-다운 회로들은 n개의 단위 스텝-다운 회로들, 즉 상기 단위 스텝-다운 회로들(511_1 내지 511_n)를 사용하여 형성되며, 제 m 스텝(m은 2 내지 n 중 임의의 하나의 자연수이다) 단위 스텝-다운 회로(511_m)는 제 (m-1) 스텝 단위 스텝-다운 회로(511_m-1)에 전기적으로 접속된다.
상기 단위 스텝-다운 회로들(511_1 내지 511_n)의 각각은, 즉 제 m 스텝 단위 스텝-다운 회로(511_m)는 트랜지스터(501_m), 용량 소자(502_m), 트랜지스터(503_m), 및 트랜지스터(504_m)를 포함한다.
상기 제 m 스텝 단위 스텝-다운 회로(511_m)에서 트랜지스터(501_m)의 소스 및 드레인 중 하나는 상기 제 (m-1) 스텝 단위 스텝-다운 회로(511_m-1)에서 트랜지스터(501_m-1)의 소스 및 드레인 중 다른 하나에 전기적으로 접속된다. 상기 제 m 스텝 단위 스텝-다운 회로(511_m)에서 상기 트랜지스터(501_m)의 상기 소스 및 상기 드레인 중 하나 및 상기 제 (m-1) 스텝 단위 스텝-다운 회로(511_m-1)에서 상기 트랜지스터(501_m-1)의 상기 소스 및 상기 드레인 중 다른 하나의 접속부는 또한 노드(N2_m-1)로서 불리우며, 상기 제 1 스텝 단위 스텝-다운 회로(511_1)에서 트랜지스터(501_1)의 소스 및 드레인 중 하나는 또한 노드(N2_0)로서 불리운다.
상기 용량 소자(502_m)의 제 1 전극은 상기 트랜지스터(501_m)의 소스 및 드레인 중 다른 하나에 전기적으로 접속된다.
고 전원 전압은 상기 트랜지스터(503_m)의 소스 및 드레인 중 하나에 인가되며, 상기 트랜지스터(503_m)의 상기 소스 및 상기 드레인 중 다른 하나는 상기 용량 소자(502_m)의 제 2 전극에 전기적으로 접속된다.
상기 트랜지스터(504_m)의 소스 및 드레인 중 하나는 상기 용량 소자(502_m)의 상기 제 2 전극에 전기적으로 접속되며, 저 전원 전압은 상기 트랜지스터(504_m)의 상기 소스 및 상기 드레인 중 다른 하나에 인가된다.
또한, 제 (2K-1) 스텝 단위 스텝-다운 회로(511_2K-1)에서, 클록 신호(CK2)는 트랜지스터(501_2K-1)의 게이트에 입력되고, 상기 클록 신호(CK2)는 트랜지스터(503_2K-1)의 게이트에 입력되며, 클록 신호(CKB2)는 트랜지스터(504_2K-1)의 게이트에 입력된다.
게다가, 제 2K 스텝 단위 스텝-다운 회로(511_2K)에서, 트랜지스터(501_2K)의 게이트는 클록 신호선(522)에 전기적으로 접속되고, 트랜지스터(503_2K)의 게이트는 상기 클록 신호선(522)에 전기적으로 접속되며, 트랜지스터(504_2K)의 게이트는 클록 신호선(521)에 전기적으로 접속된다.
상기 클록 신호(CK2)는 상기 클록 신호선(521)에 입력되며, 상기 클록 신호( CKB2)는 상기 클록 신호선(522)에 입력된다.
또한, 상기 제 1 스텝 단위 스텝-다운 회로(511_1)에서, 신호(IN2)는 상기 트랜지스터(501_1)의 상기 소스 및 상기 드레인 중 하나에 입력된다.
상기 출력 회로(512)는 상기 제 n 스텝 단위 스텝-다운 회로(511_n)에 전기적으로 접속된다.
또한, 트랜지스터(505)의 소스 및 드레인 중 하나는 상기 제 n 스텝 단위 스텝-다운 회로(511_n)에서 트랜지스터(501_n)의 소스 및 드레인 중 다른 하나에 전기적으로 접속된다. 게다가, 상기 트랜지스터(505)의 상기 소스 및 상기 드레인 중 다른 하나의 전압은 상기 전압 조정 회로의 출력 신호인 신호(OUT2)의 전압이 된다.
더욱이, n이 홀수인 경우에, 상기 클록 신호(CKB2)는 상기 트랜지스터(505)의 게이트에 입력되고, n이 짝수인 경우에, 상기 클록 신호(CK2)는 상기 트랜지스터(505)의 상기 게이트에 입력된다.
용량 소자(506)에서, 제 1 전극은 상기 트랜지스터(505)의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속되며, 저 전원 전압은 제 2 전극에 인가된다. 게다가, 상기 용량 소자(506)의 상기 용량은 바람직하게는 다른 단위 스텝-다운 회로(511_m)에서 상기 용량 소자(502_m)의 용량보다 커진다. 따라서, 상기 전압 조정 회로의 상기 출력 신호, 즉 상기 신호(OUT2)의 전압 상태는 보다 안정화될 수 있다.
상기 트랜지스터들(501_m, 503_m, 504_m, 및 505)의 각각으로서, 채널 형성층으로서 작용하는 산화물 반도체층을 포함한 트랜지스터가 사용될 수 있다. 상기 채널 형성층에서 상기 수소 농도는 5×1019 원자/㎤ 이하, 바람직하게는 5×1018 원자/㎤, 보다 바람직하게는 5×1017 원자/㎤ 이하이다. 상기 수소 농도는 예를 들면 2차 이온 질량 측정(SIMS)을 사용하여 측정된다. 또한, 상기 트랜지스터들(501_m, 503_m, 504_m, 및 505)의 각각의 상기 캐리어 농도는 1×1014/㎤ 이하, 바람직하게는, 1×1012/㎤ 이하이다.
상기 클록 신호(CK2)에서 전압 상태가 변하는 타이밍은 상기 클록 신호(CKB2)에서의 것과 상이하다. 예를 들면, 상기 클록 신호(CK2)가 하이 레벨로 설정될 때, 상기 클록 신호(CKB2)는 바람직하게는 로우 레벨로 설정되며; 상기 클록 신호(CKB2)가 하이 레벨로 설정될 때, 상기 클록 신호(CK2)는 바람직하게는 로우 레벨로 설정된다. 상기 클록 신호(CKB2)로서, 예를 들면, 상기 클록 신호(CK2)의 반전에 의해 획득된 신호가 사용될 수 있다. 상기 클록 신호(CKB2)는 예를 들면, 인버터와 같은 NOT 회로를 갖는 상기 클록 신호(CK2)의 전압 상태의 반전에 의해 생성될 수 있다. 상기 클록 신호(CK2) 및 상기 클록 신호(CKB2)에서, 하이 레벨 및 로우 레벨과 같은 전압의 레벨들은 적절하게 결정될 수 있다. 또한, 상기 클록 신호(CK2)는 예를 들면 링 발진기와 같은 발진기 회로 및 버퍼 회로를 사용하여 생성될 수 있다. 게다가, 도 4에서 상기 전압 조정 회로에서, 단지 상기 클록 신호(CK2) 및 상기 클록 신호(CKB2)만이 사용되지만, 이에 대한 제한없이, 이 실시예에서 상기 전압 조정 회로는 3개 이상의 위상들을 갖는 클록 신호를 사용할 수 있다.
상술된 바와 같이, 이 실시예에서 상기 전압 조정 회로의 일 예는 n-스텝 단위 스텝-다운 회로들 및 제 n 스텝 단위 스텝-다운 회로에 전기적으로 접속되는 출력 회로를 포함한다. 상기 단위 스텝-다운 회로들의 각각은 용량 소자 및 각각이 스위칭 소자로서 기능하는 복수의 트랜지스터들을 포함한다. 상기 복수의 트랜지스터들은 선택적으로 턴 온 또는 턴 오프되고, 그에 의해 상기 전압 조정 회로에 입력된 상기 신호의 전압은 스텝 다운되며, 스텝 다운되는 상기 전압은 상기 전압 조정 회로의 출력 신호로서 상기 출력 회로에 의해 출력된다. 이 실시예에서 상기 전압 조정 회로의 예에서, 트랜지스터로서, 채널 형성층으로서 작용하는 고도로 정제된 산화물 반도체층을 포함한 트랜지스터가 사용된다. 따라서, 각각의 노드의 상기 전압은 보다 긴 시간 동안 유지될 수 있고, 원하는 전압을 획득하기 위한 보다 짧은 시간이 걸리며, 전압 변환 효율성이 향상될 수 있다.
다음으로, 도 4에서 상기 전압 조정 회로의 상기 동작의 일 예가 기술된다. 여기에 기술되는, 도 4에 도시된 상기 전압 조정 회로의 상기 동작의 예에서, 상기 신호(IN2)는 하이 레벨 및 로우 레벨을 갖는 이진 디지털 신호이며, 상기 트랜지스터(501_m, 503_m, 504_m, 및 505)는 각각 n-채널 트랜지스터이며, 상기 클록 신호(CK2) 및 상기 클록 신호(CKB2)는 각각 하이 레벨과 로우 레벨이 주기적으로 반복되는 클록 신호이다.
도 4에 도시된 상기 전압 조정 회로의 상기 동작은 복수의 기간들로 분할됨으로써 기술될 수 있다. 각각의 기간에서 상기 동작이 이하에 기술된다. 먼저, 제 1 기간에서, 상기 클록 신호(CK2)는 하이 레벨로 설정되며, 상기 클록 신호(CKB2)는 로우 레벨로 설정된다.
이때, 제 (2K-1) 스텝 단위 스텝-다운 회로(511_2K-1)에서, 상기 트랜지스터(501_2K-1) 및 상기 트랜지스터(503_2K-1)가 턴 온되며, 상기 트랜지스터(504_2K-1)는 턴 오프된다. 상기 트랜지스터(501_2K-1)가 턴 온 될 때, 노드(N2_2K-1) 및 노드(N2_2K-2)는 동일한 전압을 갖는다. 이때, 상기 노드(N2_2K-1)의 상기 전압은 V_2K-1로 설정된다. 또한, 상기 트랜지스터(503_2K-1)가 턴 온될 때, 고 전원 전압이 용량 소자(502_2K-1)의 제 2 전극에 인가된다. 게다가, (V_2K-1)-VDD의 전압은 상기 용량 소자(502_2K-1)에 인가된다.
다음으로, 제 2 기간에서, 상기 클록 신호(CK2)는 로우 레벨로 설정되며, 상기 클록 신호(CKB2)는 하이 레벨로 설정된다.
이때, 제 (2K-1) 스텝 단위 스텝-다운 회로(511_2K-1)에서, 상기 트랜지스터(501_2K-1) 및 상기 트랜지스터(503_2K-1)가 턴 오프되며, 상기 트랜지스터(504_2K-1)는 턴 온된다. 따라서, 상기 용량 소자(502_2K-1)의 상기 제 2 전극의 전압은 VL로 떨어지며; 그러므로, 상기 용량 소자(502_2K-1)의 제 1 전극의 전압은 상기 용량 소자(502_2K-1)의 상기 제 2 전극의 전압 저하에 따라 떨어지기 시작한다. 또한, 제 2 기간에서 상기 제 2K 스텝 단위 스텝-다운 회로(511_2K)에서, 상기 트랜지스터(501_2K) 및 상기 트랜지스터(503_2K)가 턴 온 된다. 상기 트랜지스터(501_2K)가 턴 온될 때, 노드(N2_2K) 및 상기 노드(N2_2K-1)는 동일한 전압을 가진다. 이때, 상기 노드(N2_2K)의 상기 전압은 V_2K로 설정된다. 게다가, 상기 트랜지스터(503_2K)가 턴 온 될 때, 고 전원 전압이 용량 소자(502_2K)의 제 2 전극에 인가된다. 게다가, V_2K-VDD의 전압은 상기 용량 소자(502_2K)에 인가된다. 이러한 방식으로, 상기 제 2 기간에서, 상기 노드(N2_2K-1)의 상기 전압은 상기 제 1 기간에서 상기 노드(N2_2K-1)의 상기 전압을 스텝 다운함으로써 획득된 전압이다.
다음으로, 제 3 기간에서, 상기 클록 신호(CK2)는 하이 레벨로 설정되며, 상기 클록 신호(CKB2)는 로우 레벨로 설정된다.
이때, 제 2K 스텝 단위 스텝-다운 회로(511_2K)에서, 상기 트랜지스터(501_2K) 및 상기 트랜지스터(503_2K)는 턴 오프되며, 상기 트랜지스터(504_2K)가 턴 온된다. 따라서, 상기 용량 소자(502_2K)의 상기 제 2 전극의 상기 전압은 VL로 떨어지며, 그러므로, 상기 용량 소자(502_2K)의 제 1 전극의 전압은 상기 용량 소자(502_2K)의 상기 제 2 전극의 상기 전압 저하에 따라 떨어지기 시작한다. 또한, 상기 제 3 기간에서의 제 (2K-1) 스텝 단위 스텝-다운 회로(511_2K-1)에서, 상기 트랜지스터(501_2K-1) 및 상기 트랜지스터(503_2K-1)는 턴 온되며, 상기 트랜지스터(504_2K-1)는 턴 오프된다. 상기 트랜지스터(501_2K-1)가 턴 온 될 때, 상기 노드(N2_2K-1) 및 상기 노드(N2_2K)는 동일한 전압을 가진다. 또한, 상기 트랜지스터(503_2K-1)가 턴 온 될 때, 고 전원 전압이 상기 용량 소자(502_2K-1)의 상기 제 2 전극에 인가된다. 게다가, (V_2K-1)-VDD의 전압은 상기 용량 소자(502_2K-1)에 인가된다. 이러한 방식으로, 상기 제 3 기간에서, 상기 노드(N2_2K)의 상기 전압은 상기 제 2 기간에서 상기 노드(N2_2K)의 상기 전압을 스텝 다운함으로써 획득된 전압이다.
스텝-다운 동작은 상술된 상기 제 1 기간 내지 상기 제 3 기간의 상기 동작들을 반복함으로써 다음의 동작들에서 또한 수행된다. 이때, 상기 트랜지스터(505)는 턴 온되며 상기 용량 소자(506)의 상기 제 1 전극의 상기 전압은 n이 홀수인 경우에 상기 제 2 기간에서, 및 n이 짝수인 경우에서 상기 제 1 기간 및 제 3 기간에서 떨어지기 시작한다. 상기 용량 소자(506)의 상기 제 1 전극 및 상기 제 2 전극 사이에 인가된 전압은 다음의 가정을 갖고 ((Ca2×Va2) + (Cb2×Vb2))/(Ca2+Cb2)에 의해 획득될 수 있다: 상기 제 n 스텝 단위 스텝-다운 회로(511_n)에서 용량 소자(502_n)의 용량은 Ca2이고; 상기 용량 소자(506)의 용량은 Cb2이고; 상기 트랜지스터가 턴 오프될 때 노드(N2_n)의 상기 전압은 Va2이고; 상기 트랜지스터(505)가 턴 오프될 때 상기 신호(OUT2)의 전압은 Vb2이며; 부하가 상기 용량 소자(506)에 전기적으로 접속되는 경우에 상기 부하로 인한 전류 소비가 무시될 수 있을 만큼 작다. 따라서, 도 4에 도시된 상기 전압 조정 회로에서, 상기 신호(IN2)의 상기 전압은 스텝 다운되며, 상기 전압(VIN2)의 상기 스텝 업된 전압을 갖는 상기 신호(OUT2)는 출력 신호로서 출력된다.
상술된 바와 같이, 이 실시예에서 상기 전압 조정 회로의 일 예에서, 스텝-다운 동작이 각각의 단위 스텝-업 회로에서 수행될 때, 그 전압이 입력된 신호의 전압보다 낮은 신호가 출력 신호로서 출력될 수 있다.
또한, 이 실시예에서 상기 전압 조정 회로의 일 예에서, 채널 형성층으로서 고도로 정제된 산화물 반도체층을 포함한 트랜지스터가 상기 n-스텝 단위 스텝-다운 회로들의 상기 트랜지스터들 및 상기 출력 회로에 인가된다. 따라서, 상기 전압 조정 회로에서의 상기 트랜지스터의 상기 누설 전류는 감소될 수 있고, 상기 출력 신호의 전압에서의 불필요한 강하 또는 상승이 감소될 수 있고, 스텝-다운 동작에 의해 원하는 전압을 획득하기 위해 보다 짧은 시간이 걸리며, 원하는 전압을 획득하기 위한 변환 효율성이 향상될 수 있다.
이 실시예는 상기 다른 실시예들 중 임의의 것과 적절하게 결합될 수 있음을 주의하자.
(실시예 4)
이 실시예에서, 본 명세서에 개시된 상기 전압 조정 회로에 포함된 트랜지스터로서 사용될 수 있는 박막 트랜지스터의 일 예가 기술될 것이다.
이 실시예에서, 트랜지스터 및 상기 트랜지스터의 제조 방법의 일 실시예가 도 5a와 도 5b 및 도 6a 내지 도 6e를 참조하여 기술될 것이다.
도 5a 및 도 5b는 트랜지스터의 평면 구조의 일 예 및 단면 구조의 일 예를 도시한다. 도 5a 및 도 5b에 도시된 트랜지스터(410)는 탑 게이트 박막 트랜지스터들 중 하나이다.
도 5a는 탑-게이트 구조를 갖는 상기 트랜지스터(410)의 평면도이고 도 5b는 도 5a에서의 C1-C2를 따라 취해진 단면도이다.
상기 트랜지스터(410)는 절연 표면을 가진 기판(400) 위에, 절연층(407), 산화물 반도체층(412), 소스 또는 드레인 전극층(415a), 소스 또는 드레인 전극층(415b), 게이트 절연층(402), 및 게이트 전극층(411)을 포함한다. 배선층(414a) 및 배선층(414b)은 각각 상기 소스 또는 드레인 전극층(415a) 및 상기 소스 또는 드레인 전극층(415b)과 결합하고 전기적으로 접속되도록 제공된다.
비록, 상기 트랜지스터(410)가 단일-게이트 트랜지스터이지만, 복수의 채널 형성 영역들을 포함한 다중-게이트 트랜지스터가 이 실시예의 상기 트랜지스터로서 형성될 수 있다.
절연 표면을 가진 상기 기판(400) 위에 상기 트랜지스터(410)의 제조 프로세스가 도 6a 내지 도 6e를 참조하여 이하에 기술된다.
절연 표면을 갖는 상기 기판(400)을 위해 사용될 수 있는 기판에 대한 특별한 제한은 없지만, 상기 기판은 후속 단계에서 열 처리에 적어도 충분한 열 저항을 갖는 것이 필요하다. 예를 들면, 상기 기판(400)으로서, 바륨 보로실리케이트 유리, 알루미노보로실리케이트 유리 등의 유리 기판이 사용될 수 있다.
상기 유리 기판으로서, 후속 단계에서 열 처리의 온도가 높을 때 730℃ 이상의 스트레인점을 갖는 기판이 사용될 수 있다. 상기 유리 기판의 재료로서, 예를 들면, 알루미노실리케이트 유리, 알루미노보로실리케이트 유리, 또는 바륨 보로실리케이트 유리와 같은 유리 재료가 사용될 수 있다. 산화 붕소(B2O3)보다 더 많은 양의 산화 바륨(BaO)을 포함함으로써, 유리 기판은 내열성이고 보다 실용적이라는 것을 주의하자. 그러므로, 바람직하게는 산화 붕소(B2O3)보다 더 많은 양의 산화 바륨(BaO)을 포함하는 유리 기판이 사용된다.
세라믹 기판, 석영 기판, 또는 사파이어 기판과 같은, 절연체를 사용하여 형성된 기판이 유리 기판 대신에 상기 기판(400)으로서 사용될 수 있음을 주의하자. 결정화된 유리 등이 또한 사용될 수 있다. 대안적으로, 플라스틱 기판 등이 적절하게 사용될 수 있다. 더욱 대안적으로, 상기 기판으로서, 실리콘 등의 반도체 기판이 사용될 수 있다.
먼저, 베이스 막으로서 작용하는 상기 절연층(407)이 절연 표면을 가진 상기 기판(400) 위에 형성된다. 상기 산화물 반도체층(412)과 접하는 상기 절연층(407)으로서, 바람직하게는 산화 실리콘층, 산화질화 실리콘층(또는 SiOxNy로서 불리우는, 여기서 x>y>0), 산화 알루미늄층, 또는 산화질화 알루미늄층이 사용된다. 비록 플라즈마 CVD 방법, 스퍼터링 방법 등이 상기 절연층(407)을 형성하기 위한 방법으로서 이용될 수 있지만, 상기 절연층(407)은 바람직하게는 수소가 가능한 한 적게 상기 절연층(407)에 포함되도록 스퍼터링 방법으로 형성된다.
이 실시예에서, 산화 실리콘층은 스퍼터링 방법으로 상기 절연층(407)으로서 형성된다. 상기 기판(400)은 처리 챔버로 이전되고, 수소 및 수분이 제거되고 산소를 포함하는 고-순도 스퍼터링 가스가 도입되며, 산화 실리콘층이 실리콘 반도체 타겟을 사용하여 상기 기판(400) 위에 상기 절연층(407)으로서 형성된다. 상기 기판(400)은 실온에 있을 수 있거나 또는 가열될 수 있다.
예를 들면, 산화 실리콘막은 RF 스퍼터링 방법으로 형성되며, 여기서 석영(바람직하게는, 합성 석영)이 사용되고, 상기 기판 온도는 108℃이며, 상기 타겟 및 상기 기판 간의 거리(T-S 거리)는 60 mm이고, 상기 압력은 0.4 Pa이고, 상기 고-주파수 전원은 1.5 kW이며, 산소 및 아르곤 대기(산소 대 아르곤의 유량비는 1:1:(각각의 유량은 25 sccm이다))가 사용된다. 그것의 막 두께는 100 nm이다. 석영(바람직하게는, 합성 석영) 대신에, 실리콘 타겟이 상기 산화 실리콘막을 형성하기 위한 상기 타겟으로서 사용될 수 있음을 주의하자. 상기 스퍼터링 가스로서, 산소 또는 산소 및 아르곤의 혼합 가스가 사용된다.
이 경우에, 상기 처리 챔버에 남아있는 수분이 제거되는 동안 상기 절연층(407)이 형성되는 것이 바람직하다. 이것은 수소, 수산기(hydroxyl group), 또는 수분이 상기 절연층(407)에 포함되는 것으로부터 방지하기 위한 것이다.
상기 처리 챔버에 남아있는 수분을 제거하기 위해, 바람직하게는 엔트랩먼트 진공 펌프(entrapment vacuum pump)가 사용된다. 예를 들면, 바람직하게는, 크라이오펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프(titanium sublimation pump)가 사용된다. 또한, 배기 유닛은 콜드 트랩들 갖춘 터보 펌프일 수 있다. 상기 크라이오펌프로 배기되는 막 형성 챔버에서, 예를 들면, 수소 원자, 물(H20)과 같은 수소 원자를 포함한 화합물 등이 제거되며, 그에 의해 상기 막 형성 챔버에 형성된 상기 절연층(407)에 포함된 불순물의 농도는 감소될 수 있다.
상기 절연층(407)이 형성될 때 스퍼터링 가스로서, 수소, 물, 수신기, 또는 수소화물과 같은 불순물이 수 ppm의 농도 또는 수 ppb의 농도로 제거되는 고-순도 가스를 사용하는 것이 바람직하다.
상기 스퍼터링 방법의 예들은 고-주파수 전원이 스퍼터링 전원으로서 사용되는 RF 스퍼터링 방법, DC 전원을 사용한 DC 스퍼터링 방법, 및 바이어스가 펄싱된 방식으로 인가되는 펄싱된 DC 스퍼터링 방법을 포함한다. RF 스퍼터링 방법은 절연막이 형성되는 경우에 주로 사용되며, DC 스퍼터링 방법은 금속막이 형성되는 경우에 주로 사용된다.
게다가, 복수의 상이한 재료들의 타겟들이 설정될 수 있는 멀티-소스 스퍼터링 장치가 존재한다. 상기 멀티-소스 스퍼터링 장치를 가지고, 상이한 재료들의 막들이 동일한 챔버에 적층되도록 형성될 수 있거나, 또는 복수의 종류들의 재료들의 막이 상기 동일한 챔버에 동시에 방전에 의해 형성될 수 있다.
게다가, 챔버 내부에 마그넷 시스템(magnet system)이 제공되고 마그네트론 스퍼터링 방법(magnetron sputtering method)을 위해 사용된 스퍼터링 장치, 및 마이크로파들을 사용하여 생성된 플라즈마가 글로우 방전 없이 사용되는 ECR 스퍼터링 방법을 위해 사용된 스퍼터링 장치가 존재한다.
더욱이, 스퍼터링 방법을 사용한 막 형성 방법으로서, 타겟 물질 및 스퍼터링 가스 구성요소가 그것의 얇은 화합물 막을 형성하기 위한 막 형성 동안 서로에 화학적으로 반응되는 반응성 스퍼터링 방법, 및 전압이 또한 막 형성 동안 기판에 인가되는 바이어스 스퍼터링 방법이 또한 존재한다.
또한, 상기 절연층(407)은 예를 들면 질화 실리콘층, 질화산화 실리콘층(또한, SiNxOy로 불리우는, 여기서 x>y>0), 질화 알루미늄층, 또는 질화산화 알루미늄층과 같은 질화물 절연층 및 상기 산화물 절연층이 상기 기판(400) 측으로부터 이러한 순서로 적층되는 적층 구조를 가질 수 있다.
예를 들면, 수소 및 수분이 제거되고 질소를 포함하는 고-순도 스퍼터링 가스가 도입되고, 실리콘 타겟이 사용되며, 그에 의해 질화 실리콘층이 산화 실리콘층 및 기판 사이에 형성된다. 또한, 이 경우에, 상기 질화 실리콘층은 바람직하게는 상기 산화 실리콘층과 유사하게, 처리 챔버에 남아있는 수분을 제거하여 형성된다.
상기 기판은 상기 질화 실리콘층의 상기 막 형성시 또한 가열될 수 있다.
상기 질화 실리콘층 및 상기 산화 실리콘층이 상기 절연층(407)으로서 적층되는 경우에, 상기 질화 실리콘층 및 상기 산화 실리콘층은 공통 실리콘 타겟을 사용하여 동일한 처리 챔버에 형성될 수 있다. 먼저, 질소를 포함한 스퍼터링 가스가 도입되고 질화 실리콘층이 상기 처리 챔버 내부에 위치된 실리콘 타겟을 사용하여 형성되며, 그 후 상기 스퍼터링 가스가 산소를 포함한 스퍼터링 가스로 스위칭되고 산화 실리콘층은 동일한 실리콘 타겟을 사용하여 형성된다. 상기 질화 실리콘층 및 상기 산화 실리콘층은 공기로의 노출 없이 계속하여 형성될 수 있기 때문에, 수소 또는 수분과 같은 불순물이 상기 질화 실리콘층의 표면상에 흡수되는 것으로부터 방지될 수 있다.
다음으로, 2 nm 내지 200 nm까지를 포함하는 두께를 갖는 산화물 반도체막이 상기 절연층(407) 위에 형성된다.
수소, 수산기, 또는 수분과 같은 불순물을 가능한 한 많이 포함하지 않는 상기 산화물 반도체막을 위해, 상기 기판(400) 상에 흡수된 수소 또는 수분과 같은 불순물이 제거되도록 상기 막 형성 전에 상기 스퍼터링 장치의 예열 챔버에 상기 절연층(407)이 제공된 상기 기판(400)을 예열하고, 배기(exhaustion)를 수행하는 것이 바람직하다. 상기 예열 챔버에 제공된 배기 유닛으로서, 크라이오펌프가 바람직하다. 이러한 예열 단계가 반드시 수행되는 것은 아니다. 또한, 이러한 예열은 나중 단계에서 형성되는 상기 게이트 절연층(402)이 형성되지 않는 상기 기판(400) 또는 나중 단계에서 형성되는 상기 소스 또는 드레인 전극층(415a) 및 상기 소스 또는 드레인 전극층(415b)까지의 층들이 형성되는 상기 기판(400) 상에서 유사하게 수행될 수 있다.
상기 산화물 반도체막이 스퍼터링 방법으로 형성되기 전에, 상기 절연층(407)의 표면상의 먼지는 바람직하게는 아르곤 가스가 도입되고 플라즈마가 생성되는 역 스퍼터링에 의해 제거된다. 상기 역 스퍼터링은, 타겟 측으로의 전압의 인가 없이, 표면이 변경되도록 고-주파수 전원이 상기 기판의 부근에 플라즈마를 생성하기 위해 아르곤 대기 하에서 기판 측으로의 전압의 인가를 위해 사용되는 방법을 나타낸다. 아르곤 대기 대신에, 질소 대기, 헬륨 대기, 산소 대기 등이 사용될 수 있다는 것을 주의하자.
상기 산화물 반도체막은 스퍼터링 방법으로 형성된다. 상기 산화물 반도체막으로서, 다음의 산화물 반도체막들 중 임의의 것이 이용될 수 있다: In-Ga-Zn-O계 산화물 반도체막; In-Sn-Zn-O계 산화물 반도체막; In-Al-Zn-O계 산화물 반도체막; Sn-Ga-Zn-O계 산화물 반도체막; Al-Ga-Zn-O계 산화물 반도체막; Sn-Al-Zn-O계 산화물 반도체막; In-Zn-O계 산화물 반도체막; Sn-Zn-O계 산화물 반도체막; Al-Zn-O계 산화물 반도체막; In-O계 산화물 반도체막; In-Sn-O계 산화물 반도체막; Sn-O계 산화물 반도체막; 및 Zn-O계 산화물 반도체막. 이 실시예에서, 산기 산화물 반도체막은 In-Ga-Zn-O 계 금속 산화물 타겟을 사용한 스퍼터링 방법으로 형성된다. 그 후, 상기 산화물 반도체막은 희가스(통상적으로, 아르곤) 분위기, 산소 분위기, 또는 희가스(통상적으로, 아르곤) 및 산소의 분위기 하에서 스퍼터링 방법으로 형성될 수 있다. 스퍼터링 방법이 이용되는 경우에, 막은 2 wt% 내지 10 wt%까지를 포함하는 SiO2를 포함한 타겟을 갖고 형성될 수 있다.
상기 산화물 반도체막이 형성될 때 스퍼터링 가스로서 수소, 물, 수산기, 또는 수소화물과 같은 불순물이 수 ppm의 농도 또는 수 ppb의 농도로 제거되는 고-순도 가스를 사용하는 것이 바람직하다.
스퍼터링 방법으로 상기 산화물 반도체막을 형성하기 위한 타겟으로서, 그것의 주요 구성요소로서 산화 아연을 포함한 금속 산화물 타겟이 사용될 수 있다. 상기 금속 산화물 타겟의 또 다른 예로서, 예를 들면, In203 : Ga203 : Zn0 = 1:1:1(mol수비)의 조성비를 갖는 금속 산화물 타겟이 사용될 수 있다. 상기 타겟에 대한 제한 없이, 예를 들면, In203 : Ga203 : Zn0 = 1:1:2(mol수비)의 조성비를 갖는 금속 산화물 타겟이 사용될 수 있다. 제조될 상기 금속 산화물 탸겟의 총 볼륨에 대하여 공간 등에 의해 점유된 영역을 제외한 부분의 체적의 비율(또한 상기 금속 산화물 타겟의 충전률(fill rate)로서 불리우는)은 90% 내지 100%까지이고, 바람직하게는 95% 내지 99.9%까지이다. 충전률이 높은 금속 산화물 타겟을 사용하는 것에 의해 형성된 산화물 반도체막은 높은 밀도를 갖는다.
상기 기판은 감소된 전압 하에 유지된 처리 챔버에서 유지되며, 수소 및 수분이 제거되는 스퍼터링 가스가 남아있는 수분이 제거되는 상기 처리 챔버로 도입되고, 상기 산화물 반도체막은 타겟으로서 금속 산화물을 사용하여 상기 기판(400) 위에 형성된다. 상기 처리 챔버에 남아있는 수분을 제거하기 위해, 바람직하게는 엔트랩먼트 진공 펌프가 사용된다. 예를 들면, 바람직하게는, 크라이오펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프가 사용된다. 또한, 배기 유닛은 콜드 트랩을 갖춘 터보 펌프일 수 있다. 상기 크라이오펌프로 배기되는 상기 막 형성 챔버에서, 예를 들면, 수소 원자, 물(H20)과 같은, 수소 원자를 포함한 화합물, (보다 바람직하게는, 또한 탄소 원자를 포함한 화합물) 등이 제거되며, 그에 의해 상기 막 형성 챔버에 형성된 상기 산화물 반도체막에서의 불순물의 농도가 감소될 수 있다. 상기 기판은 상기 산화물 반도체막이 형성될 때 가열될 수 있다.
막 형성 조건들의 일 예로서, 다음의 조건들이 이용된다: 상기 기판 온도는 실온이다; 상기 기판 및 상기 타겟 간의 상기 거리는 60mm 이며, 상기 압력은 0.4 Pa이고, 상기 직류(DC) 전원은 0.5kW이며, 산소 및 아르곤의 대기(산소 대 아르곤의 유량비는 15sccm:30sccm = 1:2이다)가 사용된다. 막 형성시 생성된 분말 물질들(또한, 입자들 또는 먼지로서 불리우는)이 감소되고 상기 막 두께가 일정할 수 있기 때문에 펄싱된 직류(DC) 전원이 사용되는 것이 바람직하다. 산기 산화물 반도체막은 바람직하게는 5 nm 내지 30 nm까지를 포함하는 두께를 갖는다. 적절한 두께에서의 차이가 존재하며, 이는 산화물 반도체 재료에 의존하고, 상기 두께는 상기 재료에 의존하는 방식으로 적절하게 설정될 수 있다는 것을 주의하자.
다음으로, 상기 산화물 반도체막은 제 1 포토리소그래피 단계(도 6a 참조)를 통해 상기 섬-형상 산화물 반도체층(412)으로 처리된다. 또한, 상기 섬-형상 산화물 반도체층(412)을 형성하기 위한 레지스트 마스크가 잉크-젯 방법으로 형성될 수 있다. 포토마스크는 상기 레지스트 마스크가 잉크-젯 방법으로 형성될 때 사용되지 않으며, 이것은 제조 비용들의 감소를 야기한다.
상기 산화물 반도체막의 상기 에칭을 위해, 웨트 에칭, 드라이 에칭, 또는 그것들 모두가 이용될 수 있다.
드라이 에칭을 위한 상기 에칭 가스로서, 바람직하게는 염소를 포함한 가스(염소(Cl2), 염화 붕소(BCl3), 염화 규소(SiCl4), 또는 사염화탄소(CCl4)와 같은 염소계 가스)가 사용된다.
대안적으로, 플루오르를 포함한 가스(사플루오르화 탄소(CF4), 불화 유황(SF6), 불화 탄소(NF3), 또는 트리플로루메탄(CHF3)과 같은 불소계 가스); 브롬화 수소(HBr); 산소(O2); 헬륨(He) 또는 아르곤(Ar)과 같은 희가스가 부가되는 이들 가스들 중 임의의 것 등이 사용될 수 있다.
상기 드라이 에칭 방법으로서, 평행 판 RIE(반응성 이온 에칭) 방법 또는 ICP(유도 결합 플라즈마) 에칭 방법이 사용될 수 있다. 상기 막을 원하는 형상으로 에칭하기 위해, 상기 에칭 조건(코일-형상 전극에 인가된 전력의 양, 기판 측상의 전극에 인가된 전력의 양, 상기 기판측 상에 상기 전극의 온도 등)이 적절하게 조정된다.
웨트 에칭을 위해 사용된 에천트로서, 인산, 아세트산, 및 질산 등의 혼합액이 사용될 수 있다. 또한, ITO07N(칸토 케미칼 코., 인크.(Kanto Chemical Co., Inc.)에 의해 제조된)이 또한 사용될 수 있다.
더욱이, 상기 웨트 에칭 후 상기 에천트는 세정에 의해 상기 에칭된 재료와 함께 제거된다. 상기 에칭 오프된 상기 재료를 포함한 상기 에천트의 폐액은 정제될 수 있고 상기 재료는 재사용될 수 있다. 상기 산화물 반도체층에 포함된 인듐과 같은 재료가 상기 에칭 후 상기 폐액으로부터 수집되고 재사용될 때, 상기 리소스들은 효율적으로 사용될 수 있고 상기 비용은 감소될 수 있다.
상기 재료에 의존하는 상기 에칭 조건들(에천트, 에칭 시간, 및 온도와 같은)은 상기 재료가 원하는 형상으로 에칭될 수 있도록 적절하게 조정된다.
이 실시예에서, 상기 산화물 반도체막은 에천트로서 인산, 아세트산, 및 질산의 혼합액을 갖는 웨트 에칭 방법으로 상기 섬-형상 산화물 반도체층(412)으로 처리된다.
이 실시예에서, 상기 산화물 반도체층(412)은 제 1 열 처리가 된다. 상기 제 1 열 처리의 온도는 400℃ 이상 및 750℃ 이하, 바람직하게는 400℃ 이상 및 상기 기판의 상기 변형점 미만이다. 여기에서, 상기 기판은 한 종류의 열 처리 장치인 전기로에 도입되며, 열 처리는 1시간 동안 450℃에서 질소 대기 하에 상기 산화물 반도체층 상에서 수행되고, 그 후 물 및 수소가 상기 산화물 반도체층에 들어가는 것으로부터 방지된다. 이러한 방식으로, 수소 농도가 감소되는 상기 산화물 반도체층이 획득된다. 상기 제 1 열 처리를 통해, 상기 산화물 반도체층(412)의 탈수 또는 탈수소가 수행될 수 있다.
상기 열 처리 장치는 전기로에 제한되지 않지만, 저항 가열기와 같은 가열기로부터 열 도전 또는 열 복사에 의해 처리될 물체를 가열하기 위한 디바이스를 가질 수 있음을 주의하자. 예를 들면, GRTA(가스 급속 열 어닐) 장치 또는 LRTA(램프 급속 열 어닐) 장치와 같은 RTA(급속 열 어닐) 장치가 사용될 수 있다. LRTA 장치는 할로겐 램프, 금속 핼라이드 램프, 크세논 아크 램프, 탄소 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프와 같은 램프로부터 방출된 광의 복사(전자기파)에 의해 처리될 물체를 가열하기 위한 장치이다. GRTA 장치는 열 처리가 고-온 가스를 사용하여 수행되는 장치이다. 상기 가스로서, 질소 또는 아르곤과 같은 희가스와 같이, 열 처리에 의해 처리될 물체와 반응하지 않는 비활성 가스가 사용된다.
예를 들면, 상기 제 1 열 처리로서, GRTA는 다음과 같이 수행될 수 있다. 상기 기판은 이전되며, 수 분 동안 가열된 650℃ 내지 700℃의 고온으로 가열되는 비활성 가스를 집어넣고, 이전되어 고온으로 가열되는 상기 비활성 가스 밖으로 꺼내어진다. GRTA는 단시간 동안 고-온 열 처리를 가능하게 한다.
상기 제 1 열 처리에서, 물, 수소 등은 질소 또는 헬륨, 네온, 또는 아르곤 과 같은 희가스에 포함되지 않는 것이 바람직하다는 것을 주의하자. 예를 들면, 상기 열 처리 장치로 도입되는 질소 또는 헬륨, 네온, 또는 아르곤과 같은 희가스의 순도는 바람직하게는 6N(99.9999%) 이상, 보다 바람직하게는. 7N(99.99999%) 이상(즉, 불순물 농도가 바람직하게는 1ppm 이하, 보다 바람직하게는 0.1ppm 이하이다)이다.
상기 산화물 반도체층(412)은 상기 제 1 열 처리의 조건 또는 상기 산화물 반도체막의 재료에 의존하는 방식으로 몇몇 경우들에서 결정화에 의해 미결정층 또는 다결정층이 된다. 예를 들면, 상기 산화물 반도체층은 90% 이상, 또는 80% 이상의 결정도를 갖는 미결정 반도체 층이 되도록 결정화될 수 있다. 또한, 상기 제 1 열 처리의 조건들 또는 상기 산화물 반도체층의 재료에 따라서, 상기 산화물 반도체층은 결정 성분들을 포함하지 않는 비정질 산화물 반도체층일 수 있다. 상기 산화물 반도체층은 미결정 부분(1 nm 내지 20 nm까지, 통상적으로 2 nm 내지 4 nm까지를 포함하는 입경을 갖는)이 비정질 산화물 반도체로 혼합되는 산화물 반도체층이 될 수 있다.
또한, 상기 제 1 열처리는 또한 상기 섬-형상 산화물 반도체층으로 처리되기 전에 상기 산화물 반도체막 상에서 수행될 수 있다. 상기 경우에서, 상기 기판은 상기 제 1 열처리 후 상기 가열 장치로부터 제거되고, 그 후 포토리소그래피 단계가 수행된다.
상기 산화물 반도체층에 대하여 탈수 또는 탈수소의 효과를 갖는 상기 열 처리가 다음의 타이밍 중 임의의 것에서 수행될 수 있다: 상기 산화물 반도체층이 형성된 후; 소스 전극 및 드레인 전극이 상기 산화물 반도체층 위에 형성된 후; 및 게이트 절연층이 상기 소스 전극 및 상기 드레인 전극 위에 형성된 후.
다음으로, 도전막이 상기 절연층(407) 및 상기 산화물 반도체층(412) 위에 형성된다. 예를 들면, 상기 도전막은 스퍼터링 방법 또는 진공 증착 방법으로 형성될 수 있다. 상기 도전막의 재료로서, Al, Cr, Cu, Ta, Ti, Mo, 및 W로부터 선택된 하나의 원소, 그것의 성분으로서 상기 원소들 중 임의의 것을 포함한 합금, 상기 원소들 중 임의의 것의 결합을 포함한 합금 막 등이 존재한다. 대안적으로, 망간, 마그네슘, 지르코늄, 베릴륨, 및 이트륨으로부터 선택된 하나 이상의 재료들이 사용될 수 있다. 상기 도전막은 단층 구조 또는 두 개 이상의 층들의 적층 구조를 가질 수 있다. 예를 들면, 실리콘을 포함한 알루미늄 막의 단층 구조, 티타늄 막이 알루미늄 막 위에 적층되는 2층 구조, 티타늄 막, 알루미늄 막, 및 티타늄 막이 이 순서대로 적층되는 3층 구조 등이 제공될 수 있다. 대안적으로, Al과 결합된 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 및 스칸듐(Sc)으로부터 선택된 하나 또는 복수의 원소들의 막, 복수의 상기 원소들을 포함한 합금 막, 또는 그것의 질화막이 사용될 수 있다.
레지스트 마스크가 제 2 포토리소그래피 단계를 통해 상기 도전막 위에 형성된다. 상기 도전막은 선택적으로 에칭되며, 따라서 상기 소스 또는 드레인 전극층(415a) 및 상기 소스 또는 드레인 전극층(415b)이 형성되도록 한다. 그 후, 상기 레지스트 마스크가 제거된다(도 6b 참조). 그 위에 적층된 상기 게이트 절연층을 갖는 커버리지가 향상되기 때문에 상기 형성된 소스 전극층 및 드레인 전극층의 단부가 테이퍼링되는 것이 바람직하다.
이 실시예에서, 상기 소스 또는 드레인 전극층(415a) 및 상기 소스 또는 드레인 전극층(415b)으로서, 150 nm의 두께를 갖는 티타늄 막이 스퍼터링 방법으로 형성된다.
상기 산화물 반도체막 및 상기 절연막의 재료들 및 에칭 조건들은 상기 산화물 반도체층(412)이 제거되지 않고 상기 산화물 반도체층(412) 하에 상기 절연층(407)이 상기 도전막이 에칭될 때 노출되지 않도록 적절하게 조정된다는 것을 주의하자.
이 실시예에서, 티타늄 막은 상기 도전막으로서 사용되며, In-Ga-Zn-O계 산화물 반도체가 상기 산화물 반도체층(412)으로서 사용되며 암모니아 과산화수소수(암모니아, 물, 및 과산화수소 용액의 혼합물)가 에천트로서 사용된다.
상기 제 2 포토리소그래피 단계에서, 상기 산화물 반도체층(412)의 일부만이 에칭 오프될 수 있으며, 그에 의해 홈(오목부)을 갖는 산화물 반도체층이 형성될 수 있다. 또한, 상기 소스 또는 드레인 전극층(415a) 및 상기 소스 또는 드레인 전극층(415b)을 형성하기 위한 상기 레지스트 마스크가 잉크-젯 방법으로 형성될 수 있다. 포토마스크는 상기 레지스트 마스크가 잉크젯 방법으로 형성될 때 사용되지 않으며, 이것은 제조 비용들의 감소를 야기한다.
자외선, KrF 레이저 빔, 또는 ArF 레이저 빔이 상기 제 2 포토리소그래피 단계에서 상기 레지스트 마스크를 형성하기 위한 광 노출을 위해 사용된다. 나중에 형성될 상기 박막 트랜지스터의 채널 길이(L)는 상기 산화물 반도체층(412) 위에서 서로에 인접하는 상기 소스 전극층의 바닥부 및 상기 드레인 전극층의 바닥부 사이의 거리의 폭에 의존한다. 광 노출이 상기 채널 길이(L)가 25 nm보다 짧은 경우에 수행될 때, 수 나노미터들 내지 수십 나노미터들의 극히 짧은 파장들을 갖는 극자외선이 상기 제 2 포토리소그래피 단계에서 상기 레지스트 마스크를 형성하기 위한 광 노출을 위해 사용된다는 것을 주의하자. 극자외선을 갖는 광 노출은 높은 해상도 및 큰 초점 심도를 이끈다. 따라서, 나중에 형성될 상기 박막 트랜지스터의 상기 채널 길이(L)는 10 nm 내지 1000 nm까지가 되도록 설정될 수 있다. 따라서, 회로의 상기 동작 속도는 증가될 수 있으며, 또한 오프 전류는 낮은 전력 소비가 달성될 수 있도록 상당히 작을 수 있다.
다음으로, 상기 게이트 절연층(402)은 상기 절연층(407), 상기 산화물 반도체층(412), 상기 소스 또는 드레인 전극층(415a), 및 상기 소스 또는 드레인 전극층(415b) 위에 형성된다(도 6c 참조).
상기 게이트 절연층(402)은 플라즈마 CVD 방법, 스퍼터링 방법 등으로 산화 실리콘층, 질화 실리콘층, 산화질화 실리콘층, 질화산화 실리콘층, 또는 산화 알루미늄층 중 하나 이상을 사용한 단층 구조 또는 적층 구조로 형성될 수 있다. 상기 게이트 절연층(402)은 바람직하게는 상기 게이트 절연층(402)이 가능한 한 적게 수소를 포함하도록 스퍼터링 방법으로 형성된다는 것을 주의하자. 산화 실리콘막이 스퍼터링 방법으로 형성되는 경우에, 실리콘 타겟 또는 석영 타겟이 상기 타겟으로서 사용되며, 산소 또는 산소 및 아르곤의 혼합 가스가 상기 스퍼터링 가스로서 사용된다.
게다가, 상기 게이트 절연층(402)으로서, 예를 들면, HfOx(x>0) 등이 또한 사용될 수 있다. 상기 게이트 절연층(402)으로서, HfOx 등을 사용하여, 상기 산화물 반도체층 측으로부터 상기 게이트 전극을 향해 흐르는 누설 전류가 감소될 수 있다.
대안적으로, 상기 게이트 절연층(402)은 산화 실리콘층 및 질화 실리콘층이 상기 소스 또는 드레인 전극층(415a) 및 상기 소스 또는 드레인 전극층(415b)의 측으로부터 적층되는 적층 구조를 가질 수 있다. 예를 들면, 100 nm의 두께를 갖는 게이트 절연층은 5 nm 내지 300 nm까지의 두께를 갖는 산화 실리콘층(SiOx(x>0))이 제 1 게이트 절연층으로서 형성되며, 그 후 50 nm 내지 200 nm까지의 두께를 갖는 질화 실리콘층(SiNy(y>0))이 상기 제 1 게이트 절연층 위에 제 2 게이트 절연층으로서 스퍼터링 방법으로 적층되는 방식으로 형성된다. 이 실시예에서, 100nm의 두께를 갖는 산화 실리콘층은 RF 스퍼터링 방법으로 형성되며, 여기서 상기 압력은 0.4 Pa이고, 상기 고-주파수 전원은 1.5kW이며, 산소 및 아르곤 분위기(산소 대 아르곤의 유량비는 1:1이다(각각의 유량은 25 sccm이다))가 사용된다.
다음으로, 레지스트 마스크가 제 3 포토리소그래피 단계를 통해 형성된다. 상기 레지스트 마스크는 선택적으로 에칭되며, 따라서 각각 상기 소스 또는 드레인 전극층(415a) 및 상기 소스 또는 드레인 전극층(415b)에 도달하는 개구(421a) 및 개구(421b)가 상기 게이트 절연층(402)의 일부를 제거함으로써 형성된다(도 6d 참조).
다음으로, 도전막이 상기 게이트 절연층(402) 및 상기 개구들(421a, 421b) 위에 형성된 후, 상기 게이트 전극층(411) 및 상기 배선층들(414a, 414b)이 제 4 포토리소그래피 단계를 통해 형성된다. 레지스트 마스크는 잉크-젯 방법으로 형성될 수 있다는 것을 주의하자. 포토마스크는 상기 레지스트 마스크가 잉크-젯 방법으로 형성될 때 사용되지 않으며, 이것은 제조 비용들의 감소를 야기한다.
상기 게이트 전극층(411), 및 상기 배선층들(414a, 414b)을 형성하기 위한 도전막은 몰리브덴, 티타늄, 크롬, 탄탈륨, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐과 같은 금속 재료, 또는 그것의 주요 구성요소로서 이들 재료들 중 임의의 것을 포함한 합금 재료를 사용한 단층 또는 적층 구조를 갖도록 형성될 수 있다.
예를 들면, 상기 게이트 전극층(411) 및 상기 배선층들(414a, 414b)의 각각의 2-층 구조로서, 다음의 구조들이 바람직하다: 알루미늄 층 및 그 위에 적층된 몰리브덴 층의 2-층 구조, 구리 층 및 그 위에 적층된 몰리브덴 층의 2-층 구조, 구리 층 및 그 위에 적층된 질화 티타늄층 또는 탄탈륨 질화층의 2-층 구조, 및 질화 티타늄층 및 몰리브덴 층의 2-층 구조. 3-층 구조로서, 텅스텐 층 또는 질화 텅스텐층, 알루미늄 및 실리콘의 합금 또는 알루미늄 및 티타늄의 합금의 층, 및 질화 티타늄층 또는 티타늄 층의 적층 구조가 바람직하다. 상기 게이트 전극층은 또한 투광성 도전막을 사용하여 형성될 수 있다는 것을 주의하자. 상기 투광성 도전막의 재료의 일 예로서, 투광성 도전 산화물 등이 제공될 수 있다.
이 실시예에서, 상기 게이트 전극층(411), 및 상기 배선층들(414a, 414b)로서, 150 nm의 두께를 갖는 티타늄 막이 스퍼터링 방법으로 형성된다.
다음으로, 제 2 열 처리(바람직하게는 200℃ 내지 400℃까지를 포함하는, 예를 들면, 250℃ 내지 350℃까지를 포함하는)가 비활성 가스 분위기 또는 산소 가스 분위기 하에서 수행된다. 이 실시예에서, 상기 제 2 열 처리는 질소 대기 하에서 1시간 동안 250℃에서 수행된다. 상기 제 2 열 처리는 보호 절연층 또는 평탄화 절연층이 상기 트랜지스터(410) 위에서 형성된 후 수행될 수 있다.
더욱이, 대기중에서 1시간 내지 30시간 동안 100℃ 내지 200℃까지의 열 처리가 수행될 수 있다. 이러한 열 처리는 고정된 가열 온도로 수행될 수 있다. 대안적으로, 상기 가열 온도에서의 다음 변화가 복수 회 반복적으로 수행될 수 있다: 상기 가열 온도는 실온에서 100℃ 내지 200℃까지의 온도로 증가되고 그 후 실온으로 감소된다. 이러한 열 처리는 감소된 압력 하에서 상기 산화물 절연층의 형성 전에 수행될 수 있다. 상기 감소된 압력 하에서, 상기 열 처리 시간은 단축될 수 있다.
상술된 프로세스를 통해, 수소, 수분, 수소화물, 또는 수산화물의 농도가 감소되는 상기 산화물 반도체층(412)을 포함한 상기 트랜지스터(410)가 형성될 수 있다(도 6e 참조).
또한, 평탄화를 위한 보호 절연층 또는 평탄화 절연층이 상기 트랜지스터(410) 위에 제공될 수 있다. 예를 들면, 상기 보호 절연층은 산화 실리콘층, 질화 실리콘층, 산화질화 실리콘층, 질화산화 실리콘층, 및 산화 알루미늄층 중 하나 이상을 사용하는 단층 구조 또는 적층 구조로 형성될 수 있다.
또한, 상기 평탄화 절연층은 폴리이미드, 아크릴 수지, 벤조사이클로부텐 수지, 폴리아미드, 또는 에폭시 수지와 같이, 열 저항을 가진 유기 재료를 사용하여 형성될 수 있다. 이러한 유기 재료들 외에, 저-유전 상수 재료(로우-k 재료), 실록산계 수지, PSG(포스포실리케이트 유리), BPSG(보로포스포실리케이트 유리) 등을 사용하는 것이 또한 가능하다. 상기 평탄화 절연층은 이들 재료들로 형성된 복수의 절연막들을 적층함으로써 형성될 수 있다.
상기 실록산계 수지는 출발 재료로서 실록산계 재료를 사용하여 형성된 Si-O-Si 결합을 포함한 수지에 대응한다는 것을 주의하자. 상기 실록산계 수지는 치환기로서 유기기(예로서, 알킬기 또는 아릴기) 또는 플루오로기를 포함할 수 있다. 게다가, 상기 유기기는 플루오로기를 포함할 수 있다.
상기 평탄화 절연층을 형성하기 위한 상기 방법에 대한 특별한 제한은 없으며, 그것의 재료에 의존하는 다음 중 임의의 것이 사용될 수 있다: 스퍼터링 방법, SOG 방법, 스핀 코팅, 디핑, 스프레이 코팅, 또는 액적 토출 방법(예로서, 잉크-젯 방법, 스크린 인쇄 또는 오프셋 인쇄)과 같은 방법; 닥터 나이프, 롤 코터, 커튼 코터, 또는 나이프 코터와 같은 툴; 등.
상기 대기에서 잔여 수분이 상기 산화물 반도체막의 형성시 상술된 바와 같이 제거될 때, 상기 산화물 반도체막에서의 수소 또는 수소화물의 농도는 감소될 수 있다. 따라서, 상기 산화물 반도체막은 안정화될 수 있다.
본 발명의 일 실시예에 따른 상기 전압 조정 회로에서 상기 용량 소자는 이 실시예에서 상기 트랜지스터와 동일한 단계들을 통해 형성될 수 있다. 상기 트랜지스터 및 상기 용량 소자는 상기 동일한 단계들을 통해 형성될 때, 단계들의 수가 감소될 수 있다.
상기 구조를 갖고, 상기 트랜지스터는 안정된 전기 특성들 및 높은 신뢰성을 가질 수 있다. 상기 트랜지스터에서 누설 전류가 작기 때문에, 상기 트랜지스터를 사용한 본 발명의 일 실시예에 따라 상기 전압 조정 회로를 형성함으로써, 원하는 전압이 이전보다 빠르게 달성될 수 있다.
이 실시예는 상기 다른 실시예들 중 임의의 것과 적절하게 결합될 수 있음을 주의하자.
(실시예 5)
이 실시예에서, 본 명세서에 개시된 상기 전압 조정 회로에 포함된 트랜지스터로서 사용될 수 박막 트랜지스터의 또 다른 예가 기술될 것이다. 실시예 4에서의 것과 동일한 부분들 및 실시예 4에서의 상기 부분들의 것과 유사한 기능들을 갖는 부분들 및 실시예 4에서의 것과 유사한 단계들이 실시예 4에서처럼 처리될 수 있으며, 반복된 설명은 생략된다. 게다가, 상기 동일한 부분들에 대한 상세한 설명이 또한 생략된다.
이 실시예에서, 트랜지스터 및 상기 트랜지스터의 제조 방법의 일 실시예가 도 7a와 도 7b 및 도 8a 내지 도 8e를 참조하여 기술될 것이다.
도 7a 및 도 7b는 트랜지스터의 평면 구조의 일 예 및 단면 구조의 일 예를 도시한다. 도 7a 및 도 7b에 도시된 트랜지스터(460)는 탑 게이트 박막 트랜지스터들 중 하나이다.
도 7a는 탑-게이트 구조를 가진 상기 트랜지스터(460)의 평면도이며 도 7b는 도 7a에서의 D1-D2를 따라 취해진 단면도이다.
상기 트랜지스터(460)는 절연 표면을 가진 기판(450) 위에, 절연층(457), 소스 또는 드레인 전극층(465a(465a1, 465a2)), 산화물 반도체층(462), 소스 또는 드레인 전극층(465b), 배선층(468), 게이트 절연층(452), 및 게이트 전극층(461(461a, 461b))를 포함한다. 상기 소스 또는 드레인 전극층(465a(465a1, 465a2))은 상기 배선층(468)을 통해 배선층(464)에 전기적으로 접속된다. 비록 도시되지는 않았지만, 상기 소스 또는 드레인 전극층(465b)은 상기 게이트 절연층(452)에 형성된 개구를 통해 상이한 배선층에 전기적으로 접속된다.
절연 표면을 가진 상기 기판(450) 위에 상기 트랜지스터(460)의 제조 프로세스는 도 8a 내지 도 8e를 참조하여 이하에 기술된다.
먼저, 베이스 막으로서 작용하는 상기 절연층(457)이 절연 표면을 가진 상기 기판(450) 위에 형성된다.
이 실시예에서, 산화 실리콘층은 스퍼터링 방법으로 상기 절연층(457)으로서 형성된다. 상기 기판(450)은 처리 챔버로 이송되며, 수소 및 수분이 제거되고 산소를 포함하는 고-순도 스퍼터링 가스가 도입되며, 산화 실리콘층은 실리콘 타겟 또는 석영(바람직하게는 합성 석영)을 사용하여 상기 기판(450) 위에 상기 절연층(457)으로서 형성된다. 스퍼터링 가스로서, 산소 또는 산소와 아르곤의 혼합 가스가 사용된다.
예를 들면, 산화 실리콘막은 다음의 조건들 하에서 RF 스퍼터링 방법으로 형성된다: 6N의 순도를 가진 석영(바람직하게는, 합성 석영)이 타겟으로서 사용된다; 상기 기판 온도는 108℃이다; 상기 타겟 및 상기 기판 간의 거리(T-S 거리)는 60 mm이다; 상기 압력은 0.4 Pa이다; 상기 고-주파수 전원은 1.5 kW이다; 및 산소 및 아르곤 분위기(산소 대 아르곤의 유량비는 1:1이다(각각의 유량은 25 sccm이다))가 사용된다. 그것의 상기 막 두께는 100nm이다. 석영(바람직하게는, 합성 석영) 대신에, 실리콘 타겟이 상기 산화 실리콘막을 형성하기 위한 상기 타겟으로서 사용된다.
상기 경우에서, 바람직하게는 상기 절연층(457)이 상기 처리 챔버에 남아있는 수분을 제거하여 형성된다. 이것은 수소, 수산기, 또는 수분이 상기 절연층(457)에 포함되는 것으로부터 방지하기 위한 것이다. 크라이오펌프로 배기되는 상기 막 형성 챔버에서, 수소 원자, 물(H20)과 같이 수소 원자를 포함한 화합물 등이 제거되며, 그에 의해, 상기 막 형성 챔버에 형성된 상기 절연층(457)에 포함된 불순물의 농도는 감소될 수 있다.
상기 절연층(457)이 형성되는 스퍼터링 가스로서, 수소, 물, 수산기, 또는 수소화물과 같은 불순물이 수 ppm의 농도 또는 수 ppb의 농도로 제거되는 고-순도 가스를 사용하는 것이 바람직하다.
더욱이, 상기 절연층(457)은 예를 들면, 질화 실리콘층, 질화산화 실리콘층, 질화 알루미늄층, 또는 질화산화 알루미늄층과 같은 질화물 절연층 및 상기 산화물 절연층이 상기 기판(450) 측으로부터 순서대로 적층되는 적층 구조를 가질 수 있다.
예를 들면, 수소 및 수분이 제거되고 질소를 포함하는 고-순도 스퍼터링 가스가 도입되고, 실리콘 타겟이 사용되며, 그에 의해 질화 실리콘층이 기판 위에 형성되며, 그 후 산화 실리콘층이 증착된다. 또한, 이 경우에, 상기 질화 실리콘층은 바람직하게는, 상기 산화 실리콘층과 유사하게, 처리 챔버에 남아있는 수분을 제거하여 형성된다.
다음으로, 도전막이 상기 절연층(457) 위에 형성된다. 레지스트 마스크가 제 1 포토리소그래피 단계를 통해 상기 도전막 위에 형성된다. 상기 도전막은 선택적으로 에칭되어, 상기 소스 또는 드레인 전극층(465a1) 및 상기 소스 또는 드레인 전극층(465a2)이 형성되도록 한다. 그 후, 상기 레지스트 마스크가 제거된다(도 8a 참조). 단면도에서 상기 소스 또는 드레인 전극층들(465a1, 465a2)이 분할되는 것처럼 보이지만; 그러나, 상기 소스 또는 드레인 전극층들(465a1, 465a2)은 연속층이다. 상기 형성된 소스 전극층 및 드레인 전극층의 단부는 그 위에 적층된 상기 게이트 절연층을 갖는 커버리지가 향상되기 때문에 테이퍼링되는 것이 바람직하다는 것을 주의하자.
상기 소스 또는 드레인 전극층(465a1) 및 상기 소스 또는 드레인 전극층(465a2)의 재료로서, Al, Cr, Cu, Ta, Ti, Mo, 및 W로부터 선택된 하나의 원소, 그것의 성분으로서 상기 원소들 중 임의의 것을 포함한 합금, 상기 원소들 중 임의의 것의 결합을 포함한 합금 막 등이 존재한다. 대안적으로, 망간, 마그네슘, 지르코늄, 베릴륨, 및 이트륨으로부터 선택된 하나 이상의 재료들이 사용될 수 있다. 상기 도전막은 단층 구조 또는 두 개 이상의 층들의 적층 구조를 가질 수 있다. 예를 들면, 실리콘을 포함한 알루미늄 막의 단층 구조, 티타늄 막이 알루미늄 막 위에 적층되는 2층 구조, 티타늄 막, 알루미늄 막, 및 티타늄 막이 이 순서대로 적층되는 3층 구조 등이 제공될 수 있다. 대안적으로, 알루미늄(Al) 및 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 및 스칸듐(Sc)로부터 선택된 하나 또는 복수의 원소들을 포함하는 막, 합금막, 또는 질화막이 사용될 수 있다.
이 실시예에서, 상기 소스 또는 드레인 전극층(465a1) 및 상기 소스 또는 드레인 전극층(465a2)으로서, 150 nm의 두께를 갖는 티타늄 막이 스퍼터링 방법으로 형성된다.
다음으로, 2 nm 내지 200 nm까지의 두께를 가진 산화물 반도체막이 상기 절연층(457) 위에 형성된다.
다음으로, 상기 산화물 반도체막이 제 2 포토리소그래피 단계를 통해 상기 섬-형상 산화물 반도체층(462)으로 처리된다(도 8b 참조). 이 실시예에서, 상기 산화물 반도체막은 In-Ga-Zn-O 계 금속 산화물 타겟을 사용하여 스퍼터링 방법으로 형성된다.
상기 기판은 감소된 압력 하에서 유지된 처리 챔버에 유지되고, 수소 및 수분이 제거되는 스퍼터링 가스가 남아있는 수분이 제거되는 상기 처리 챔버로 도입되며, 상기 산화물 반도체막이 타겟으로서 금속 산화물을 사용하여 상기 기판(450) 위에 형성된다. 상기 처리 챔버에 남아있는 수분을 제거하기 위해, 바람직하게는 엔트랩먼트 진공 펌프가 사용된다. 예를 들면, 바람직하게는 크라이오펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프가 사용된다. 또한, 배기 유닛이 콜드 트랩을 갖춘 터보 펌프일 수 있다. 상기 크라이오펌프로 배기되는 상기 막 형성 챔버에서, 예를 들면, 수소 원자, 물(H20)과 같은 수소 원자를 포함한 화합물(보다 바람직하게는, 또한 탄소 원자를 포함한 화합물) 등이 제거되며, 그에 의해 상기 막 형성 챔버에 형성된 상기 산화물 반도체막에 포함된 불순물의 농도가 감소될 수 있다. 상기 기판은 상기 산화물 반도체막이 형성될 때 가열될 수 있다.
상기 산화물 반도체막이 형성될 때 스퍼터링 가스로서, 수소, 물, 수산기, 또는 수소화물과 같은 불순물이 수 ppm의 농도 또는 수 ppb의 농도로 감소되는 고-순도 가스를 사용하는 것이 바람직하다.
막 형성 조건들의 일 예로서, 다음의 조건들이 이용된다: 상기 기판 온도는 실온이다; 상기 기판 및 상기 타겟 간의 거리는 60 mm이며, 상기 압력은 0.4 Pa이고, 상기 직류(DC) 전원은 0.5 kW이며, 산소 및 아르곤 대기(산소 대 아르곤의 유량비는 15sccm:30sccm = 1:2이다)가 사용된다. 막 형성시 생성된 분말 물질들이 감소될 수 있고 상기 막 두께가 일정할 수 있기 때문에 펄싱된 직류(DC) 전원이 사용되는 것이 바람직하다. 상기 산화물 반도체막은 바람직하게는 5nm 내지 30nm까지를 포함하는 두께를 가진다. 산화물 반도체 재료에 의존하는 적절한 두께에서의 차이가 존재하며, 상기 두께는 상기 재료에 의존하는 방식으로 적절하게 설정될 수 있다는 것을 주의하자.
이 실시예에서, 상기 산화물 반도체막은 에천트로서 인산, 아세트산, 및 질산의 혼합액을 갖고 웨트 에칭 방법으로 상기 섬-형상 산화물 반도체층(462)으로 처리된다.
이 실시예에서, 상기 산화물 반도체층(462)은 제 1 열 처리가 된다. 상기 제 1 열 처리의 온도는 400℃ 이상 및 750℃ 이하, 바람직하게는 400℃ 이상 및 상기 기판의 상기 스트레인점 미만이다. 여기에서, 상기 기판은 한 종류의 열 처리 장치인 전기로에 도입되며, 열 처리는 1시간 동안 450℃에서 질소 대기 하에 상기 산화물 반도체층 상에서 수행되고, 그 후 물 및 수소가 상기 산화물 반도체층에 들어오는 것으로부터 방지된다. 이러한 방식으로, 상기 산화물 반도체층이 획득된다. 상기 제 1 열 처리를 통해, 상기 산화물 반도체층(462)의 탈수 또는 탈수소가 수행될 수 있다.
상기 열 처리 장치는 전기로에 제한되지 않으며, 저항 가열기와 같은 가열기로부터 열 전도 또는 열 복사에 의해 처리될 물체를 가열하기 위한 디바이스를 가질 수 있다는 것을 주의하자. 예를 들면, GRTA(가스 급속 열 어닐) 장치 또는 LRTA(램프 급속 열 어닐) 장치와 같은 RTA(급속 열 어닐) 장치가 사용될 수 있다. 예를 들면, 상기 제 1 열 처리로서, GRTA가 다음과 같이 수행될 수 있다. 상기 기판은 이송되며, 650℃ 내지 700℃의 고온으로 가열되는 비활성 가스를 집어넣고, 수분 동안 가열되며, 이송되어 고온으로 가열되는 비활성 가스를 꺼낸다. GRTA는 단시간 동안 고온 열 처리를 가능하게 한다.
상기 제 1 열 처리에서, 물, 수소 등이 질소 또는 헬륨, 네온, 또는 아르곤과 같은 희가스에 포함되지 않는 것이 바람직하다는 것을 주의하자. 또한, 상기 열 처리 장치로 도입되는 질소 또는 헬륨, 네온, 또는 아르곤과 같은 희가스의 상기 순도는 바람직하게는 6N(99.9999%) 이상, 보다 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도는 바람직하게는 1 ppm 이하, 보다 바람직하게는 0.1 ppm 이하이다)이다.
상기 산화물 반도체층(462)은 상기 제 1 열 처리의 조건 또는 상기 산화물 반도체막의 재료에 의존하는 방식으로 몇몇 경우들에서 결정화에 의해 미결정층 또는 다결정층이 된다.
게다가, 상기 제 1 열 처리는 또한 상기 섬-형상 산화물 반도체층으로 처리되기 전에 상기 산화물 반도체막 상에서 수행될 수 있다. 상기 경우에, 상기 기판은 상기 제 1 열 처리 후 상기 열 장치로부터 제거되고 그 후 포토리소그래피 단계가 수행된다.
상기 산화물 반도체층에 대하여 탈수 또는 탈수소의 효과를 갖는 상기 열 처리는 다음의 타이밍 중 임의의 것에서 수행될 수 있다: 상기 산화물 반도체층이 형성된 후; 소스 전극 및 드레인 전극이 상기 산화물 반도체층 위에 형성된 후; 및 게이트 절연층이 상기 소스 전극 및 상기 드레인 전극 위에 형성된 후.
다음으로, 도전막이 상기 절연층(457) 및 상기 산화물 반도체층(462) 위에 형성된다. 레지스트 마스크가 제 3 포토리소그래피 단계를 통해 상기 도전막 위에 형성된다. 상기 도전막은 선택적으로 에칭되어, 상기 소스 또는 드레인 전극층(465b) 및 상기 배선층(468)이 형성되도록 한다. 그 후, 상기 레지스트 마스크가 제거된다(도 8c 참조). 상기 소스 또는 드레인 전극층(465b) 및 상기 배선층(468)은 상기 소스 또는 드레인 전극층들(465a1, 465a2)의 것과 유사한 재료 및 프로세스를 사용하여 형성될 수 있다.
이 실시예에서, 상기 소스 또는 드레인 전극층(465b) 및 상기 배선층(468)을 형성하기 위한 도전막으로서, 150 nm의 두께를 갖는 티타늄 막이 스퍼터링 방법으로 형성된다. 이 실시예에서, 동일한 티타늄 막이 상기 소스 또는 드레인 전극층들(465a1, 465a2) 및 상기 소스 또는 드레인 전극층(465b)을 위해 사용되며, 따라서 상기 소스 또는 드레인 전극층들(465a1, 465a2)의 에칭 레이트는 상기 소스 또는 드레인 전극층(465b)의 것과 동일하거나 또는 실질적으로 동일하다. 그러므로, 상기 배선층(468)은 상기 소스 또는 드레인 전극층(465b)이 에칭될 때 상기 소스 또는 드레인 전극층들(465a1, 465a2)이 에칭되는 것으로부터 방지하기 위해 상기 산화물 반도체층(462)으로 커버되지 않는 상기 소스 또는 드레인 전극층(465a2)의 일부 위에 제공된다. 상기 에칭 단계에서 상기 소스 또는 드레인 전극층(465b) 대 상기 소스 또는 드레인 전극층들(465a1, 465a2)의 높은 선택성 비를 제공하는 상이한 재료들이 사용되는 경우에, 에칭시 상기 소스 또는 드레인 전극층(465a2)을 보호하는 상기 배선층(468)이 반드시 제공되는 것은 아니다.
상기 도전막 및 상기 산화물 반도체막의 재료들 및 에칭 조건들이 상기 산화물 반도체층(462)이 상기 도전막이 에칭될 때 제거되지 않도록 적절하게 조정된다는 것을 주의하자.
이 실시예에서, 티타늄 막은 도전막으로서 사용되고, In-Ga-Zn-O계 산화물 반도체가 상기 산화물 반도체층(462)으로서 사용되며, 암모니아 과산화수소수(암모니아, 물, 및 과산화수소수)가 에천트로서 사용된다.
상기 제 3 포토리소그래피 단계에서, 상기 산화물 반도체층(462)의 일부만이 에칭 오프될 수 있으며, 그에 의해 홈(오목한 부분)을 갖는 산화물 반도체층이 형성될 수 있다. 게다가, 상기 소스 또는 드레인 전극층(465b) 및 상기 배선층(468)을 형성하기 위한 상기 레지스트 마스크가 잉크-젯 방법으로 형성될 수 있다. 포토마스크는 상기 레지트르 마스크가 잉크-젯 방법으로 형성될 때 사용되지 않으며, 이는 제조 비용들의 감소를 야기한다.
다음으로, 상기 게이트 절연층(452)이 상기 절연층(457), 상기 산화물 반도체층(462), 상기 소스 또는 드레인 전극층(465a1), 상기 소스 또는 드레인 전극층(465a2), 및 상기 소스 또는 드레인 전극층(465b) 위에 형성된다.
상기 게이트 절연층(452)이 플라즈마 CVD 방법, 스퍼터링 방법 등으로 산화 실리콘층, 질화 실리콘층, 산화질화 실리콘층, 질화산화 실리콘층, 또는 산화 알루미늄층 중 하나 이상을 사용한 단층 구조 또는 적층 구조로 형성될 수 있다. 상기 게이트 절연층(452)이 바람직하게는 상기 게이트 절연층(452)이 가능한 한 적게 수소를 포함하도록 스퍼터링 방법으로 형성된다는 것을 주의하자. 산화 실리콘막이 스퍼터링 방법으로 형성되는 경우에, 실리콘 타겟 또는 석영 타겟이 상기 타겟으로서 사용되며, 산소 또는 산소와 아르곤의 혼합 가스가 상기 스퍼터링 가스로서 사용된다.
또한, 상기 게이트 절연층(452)으로서, 예를 들면 HfOx(x>0) 등이 또한 사용될 수 있다. 상기 게이트 절연층(452)으로서 HfOx 등을 사용하여, 상기 산화물 반도체층 측으로부터 상기 게이트 전극으로 흐르는 누설 전류가 감소될 수 있다.
대안적으로, 상기 게이트 절연층(452)은 산화 실리콘층 및 질화 실리콘층이 상기 소스 또는 드레인 전극층들(465a1, 465a2) 및 상기 소스 또는 드레인 전극층(465b)의 측으로부터 적층되는 구조를 가질 수 있다. 이 실시예에서, 100 nm의 두께를 갖는 산화 실리콘층은 RF 스퍼터링 방법으로 형성되며, 여기서 상기 압력은 0.4 Pa이고, 상기 고-주파수 전원은 1.5 kW이며, 산소 및 아르곤 대기(산소 대 아르곤의 유량비는 1:1이다(각각의 유량은 25 sccm이다))가 사용된다.
다음으로, 레지스트 마스크가 제 4 포토리소그래피 단계를 통해 형성된다. 상기 레지스트 마스크가 형성되고 선택적 에칭이 상기 게이트 절연층(452)의 일부를 제거하기 위해 수행되어, 상기 배선층(468)에 도달하는 개구(423)가 형성되도록 한다(도 8d 참조). 비록 도시되지는 않았지만, 상기 개구(423)의 형성시, 상기 소스 또는 드레인 전극층(465b)에 도달하는 개구가 형성될 수 있다. 이 실시예에서, 상기 소스 또는 드레인 전극층(465b)에 도달하는 상기 개구는 층간 절연층이 추가로 적층된 후에 형성되며, 전기 접속을 위한 배선층이 상기 개구에 형성된다.
다음으로, 도전막이 상기 게이트 절연층(452) 및 상기 개구(423) 위에 형성된 후, 상기 게이트 전극층들(461(461a, 461b)) 및 상기 배선층(464)이 제 5 포토리소그래피 단계를 통해 형성된다. 레지스트 마스크가 잉크-젯 방법으로 형성될 수 있음을 주의하자. 상기 레지스트 마스크가 잉크-젯 방법으로 형성될 때 포토마스크는 사용되지 않으며, 이는 제조 비용들의 감소를 야기한다.
상기 게이트 전극층들(461(461a, 461b)) 및 상기 배선층(464)을 형성하기 위한 도전막이 몰리브덴, 티타늄, 크롬, 탄탈륨, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐과 같은 금속 재료, 또는 그것의 주요 구성요소로서 이들 재료들 중 임의의 것을 포함한 합금 재료를 사용한 단층 또는 적층 구조를 갖도록 형성될 수 있다.
이 실시예에서, 상기 게이트 전극층들(461(461a, 461b)) 및 상기 배선층(464)을 형성하기 위한 도전막으로서, 150 nm의 두께를 가진 티타늄 막이 스퍼터링 방법으로 형성된다.
다음으로, 제 2 열 처리(바람직하게는 200℃ 내지 400℃, 예로서, 250℃ 내지 350℃)가 비활성 가스 대기 또는 산소 가스 대기 하에서 수행된다. 이 실시예에서, 상기 제 2 열 처리는 질소 대기 하에서 1시간 동안 250℃로 수행된다. 상기 제 2 열 처리는 보호 절연층 또는 평탄화 절연층이 상기 트랜지스터(460) 위에 형성된 후 수행될 수 있다.
더욱이, 열 처리는 공기 대기에서 1시간 내지 30시간 동안 100℃ 내지 200℃로 수행될 수 있다. 이러한 열 처리는 고정된 가열 온도로 수행될 수 있다. 대안적으로, 상기 가열 온도에서의 다음의 변화들이 복수 회 반복적으로 수행될 수 있다: 상기 가열 온도는 실온에서 100℃ 내지 200℃까지의 온도로 증가되며, 그 후 실온으로 감소된다. 이러한 열 처리는 감소된 압력 하에서 상기 산화물 절연층의 형성 전에 수행될 수 있다. 상기 감소된 압력 하에서, 상기 열 처리 시간은 단축될 수 있다.
상술된 프로세스를 통해, 수소, 수분, 수소화물, 또는 수산화물의 농도가 감소되는 상기 산화물 반도체층(462)을 포함한 상기 트랜지스터(460)가 형성될 수 있다(도 8e 참조).
게다가, 평탄화를 위한 보호 절연층 또는 평탄화 절연층이 상기 트랜지스터(460) 위에 제공될 수 있다. 비록 도시되지는 않았지만, 상기 소스 또는 드레인 전극층(465b)에 도달하는 개구가 상기 게이트 절연층(452) 및 상기 보호 절연층 및/또는 상기 평탄화 절연층에 형성되며, 상기 소스 또는 드레인 전극층(465b)에 전기적으로 접속되는 배선층이 상기 개구에 형성된다.
상기 대기에서 잔여 수분이 상기 산화물 반도체막의 형성시 상술된 바와 같이 제거될 때, 상기 산화물 반도체막에서의 수소 또는 수소화물의 농도는 감소될 수 있다. 따라서, 상기 산화물 반도체막이 안정화될 수 있다.
본 발명의 일 실시예에 따른 상기 전압 조정 회로에서의 상기 용량 소자는 이 실시예에서 상기 트랜지스터와 동일한 단계들을 통해 형성될 수 있다. 상기 트랜지스터 및 상기 용량 소자가 동일한 단계들을 통해 형성될 때, 단계들의 수는 감소될 수 있다.
상기 구조를 가지고, 상기 트랜지스터가 안정된 전기 특성들 및 높은 신뢰성을 가질 수 있다. 상기 트랜지스터에서 누설 전류가 작기 때문에, 상기 트랜지스터를 사용한 본 발명의 일 실시예에 따라 상기 전압 조정 회로를 형성함으로써, 원하는 전압이 전보다 빠르게 달성될 수 있다. 또한, 본 발명의 일 실시예에 따른 상기 전압 조정 회로가 상기 트랜지스터를 사용하여 형성될 때, 상기 전압 조정 회로가 안정된 전기 특성들 및 높은 신뢰성을 가질 수 있다.
이 실시예는 상기 다른 실시예들 중 임의의 것과 적절하게 결합될 수 있다.
(실시예 6)
이 실시예에서, 본 명세서에 개시된 상기 전압 조정 회로에 포함된 트랜지스터로서 사용될 수 있는 박막 트랜지스터의 또 다른 예가 기술될 것이다. 실시예 4 또는 실시예 5에서의 것과 동일한 부분들 및 실시예 4 또는 실시예 5에서의 상기 부분들의 것과 유사한 기능들을 갖는 부분들 및 실시예 5 또는 실시예 5에서의 것과 유사한 단계들이 실시예 4 또는 실시예 5에서처럼 처리될 수 있으며, 반복된 설명은 생략된다. 또한, 상기 동일한 부분들에 대한 상세한 설명이 또한 생략된다. 이 실시예에서 기술된 트랜지스터들(425, 426)의 각각은 실시예 1 내지 실시예 3의 임의의 것에서 상기 전압 조정 회로에 포함된 상기 박막 트랜지스터로서 사용될 수 있다.
이 실시예의 상기 박막 트랜지스터는 도 9a 및 도 9b를 참조하여 기술될 것이다.
도 9a 및 도 9b는 상기 박막 트랜지스터들의 단면 구조들의 예들을 도시한다. 도 9a 및 도 9b에서 상기 트랜지스터들(425, 426)은 산화물 반도체층이 도전층 및 게이트 전극 층 간에 끼여지는 박막 트랜지스터들의 각각이다.
게다가, 도 9a 및 도 9b에서, 실리콘 기판이 기판으로서 사용되며 상기 트랜지스터들(425, 426)의 각각은 실리콘 기판(420) 위에 형성되는 절연층(422) 위에 제공된다.
도 9a에서, 도전층(427)은 적어도 상기 전체 산화물 반도체층(412)과 중첩하도록 상기 실리콘 기판(420) 위에 상기 절연층(422) 및 절연층(407) 사이에 형성된다.
도 9b는 상기 절연층(422) 및 상기 절연층(407) 사이의 상기 도전층이 에칭에 의해 도전층(424)처럼 처리되고, 적어도 채널 형성 영역을 포함하는 상기 산화물 반도체층(412)의 일부와 중첩하는 일 예가 도시된다는 것을 주의하자.
상기 도전층들(427, 424)은 후속 단계에서 수행된 열 처리의 온도를 견딜 수 있는 금속 재료들일 수 있으며, 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 및 스칸듐(Sc)으로부터 선택된 하나의 원소, 그것의 구성요소로서 상기 원자들 중 임의의 것을 포함한 합금, 상기 원소들 중 임의의 것의 결합을 포함한 합금 막, 그것의 구성요소로서 상기 원소들 중 임의의 것을 포함한 질화물 등을 사용하여 형성될 수 있다. 또한, 상기 도전층들(427, 424)은 각각 단층 구조 또는 적층 구조 중 하나를 가질 수 있으며, 예를 들면, 텅스텐 층의 단층 또는 질화 텅스텐층 및 텅스텐 층의 적층이 사용될 수 있다.
상기 도전층들(427, 424)은 상기 트랜지스터들(425, 426)의 게이트 전극층들(411)의 것과 동일한 전위 또는 그것과 상이한 전위를 가질 수 있으며, 각각 제 2 게이트 전극층으로서 기능할 수 있다. 상기 도전층들(427, 424)의 상기 전위는 GND 또는 0V와 같은 고정된 전위일 수 있다.
상기 트랜지스터들(425, 426)의 전기 특성들은 도전층들(427. 424)에 의해 제어될 수 있다.
이 실시예는 상기 제 2 게이트 전극층이 상기 도전층을 제공함으로써 형성되는 상기 구조에 제한되지 않는다. 예를 들면, 반도체 기판이 상기 기판으로서 사용될 때, 상기 기판은 상기 기판에 영역을 형성하기 위해 열 산화되며, 상기 영역은 또한 상기 제 2 게이트 전극층으로서 기능할 수 있다.
본 발명의 일 실시예에 따른 상기 전압 조정 회로에서의 상기 용량 소자는 이 실시예에서 상기 트랜지스터와 동일한 단계들을 통해 형성될 수 있다. 상기 트랜지스터 및 상기 용량 소자가 상기 동일한 단계들을 통해 형성될 때, 단계들의 수는 감소될 수 있다.
상기 구조를 갖고, 상기 트랜지스터는 안정된 전기 특성들 및 높은 신뢰성을 가질 수 있다. 상기 트랜지스터에서 누설 전류가 작기 때문에, 상기 트랜지스터를 사용한 본 발명의 일 실시예에 따라 상기 전압 조정 회로를 형성함으로써, 원하는 전압이 전보다 빠르게 달성될 수 있다. 또한, 본 발명의 일 실시예에 따른 상기 전압 조정 회로는 상기 트랜지스터를 사용하여 형성될 때, 상기 전압 조정 회로는 안정된 전기 특성들 및 높은 신뢰성을 가질 수 있다.
이 실시예는 상기 다른 실시예들 중 임의의 것과 적절하게 결합될 수 있음을 주의하자.
(실시예 7)
이 실시예에서, 본 명세서에 개시된 상기 전압 조정 회로에 포함된 트랜지스터로서 사용될 수 있는 박막 트랜지스터의 또 다른 예가 기술될 것이다.
이 실시예에서, 박막 트랜지스터 및 상기 박막 트랜지스터의 제조 방법의 일 실시예가 도 10a 내지 도 10e를 참조하여 기술될 것이다.
도 10a 내지 도 10e는 박막 트랜지스터의 제조 방법의 일 예를 도시한다. 도 10a 내지 도 10e에 도시된 트랜지스터(390)는 보텀-게이트 구조들 중 하나이며, 또한 역 스태거형 박막 트랜지스터로서 불리운다.
상기 트랜지스터(390)는 단일-게이트 트랜지스터이지만, 복수의 채널 형성 영역들을 포함한 다중-게이트 트랜지스터가 이 실시예의 상기 트랜지스터로서 형성될 수 있다.
절연 표면을 가진 기판(394) 위에 상기 트랜지스터(390)의 제조 프로세스가 도 10a 내지 도 10e를 참조하여 이하에 기술된다.
먼저, 도전막이 절연 표면을 가진 상기 기판(394) 위에 형성된 후, 게이트 전극층(391)이 제 1 포토리소그래피 단계를 통해 형성된다. 그 위에 적층된 상기 게이트 절연층을 갖는 커버리지가 향상되기 때문에 상기 형성된 게이트 전극층의 단부가 테이퍼링되는 것이 바람직하다. 레지스트 마스크는 잉크-젯 방법으로 형성될 수 있다는 것을 주의하자. 포토마스크는 상기 레지스트 마스크가 잉크-젯 방법으로 형성될 때 사용되지 않으며, 이는 제조 비용들의 감소를 야기한다.
비록, 절연 표면을 가진 상기 기판(394)을 위해 사용될 수 있는 기판에 대한 특별한 제한은 없지만, 상기 기판은 후속 단계에서 열 처리에 적어도 충분한 열 저항을 갖는 것이 필요하다. 예를 들면, 상기 기판(394)으로서, 바륨 보로실리케이트 유리, 알루미노보로실리케이트 유리 등의 유리 기판이 사용될 수 있다.
상기 유리 기판으로서, 후속 단계에서 열 처리의 온도가 높을 때 730℃ 이상의 스트레인점을 갖는 기판이 사용될 수 있다. 상기 유리 기판의 재료로서, 예를 들면, 알루미노실리케이트 유리, 알루미노보로실리케이트 유리, 또는 바륨 보로실리케이트 유리와 같은 유리 재료가 사용될 수 있다. 산화 붕소(B2O3)보다 더 많은 양의 산화 바륨(BaO)을 포함함으로써, 유리 기판은 내열성이고 보다 실용적이라는 것을 주의하자. 그러므로, 바람직하게는 산화 붕소(B2O3)보다 더 많은 양의 산화 바륨(BaO)을 포함하는 유리 기판이 사용된다.
세라믹 기판, 석영 기판, 또는 사파이어 기판과 같은, 절연체를 사용하여 형성된 기판이 유리 기판 대신에 상기 기판(394)으로서 사용될 수 있다는 것을 주의하자. 결정화된 유리 등이 또한 사용될 수 있다. 대안적으로, 플라스틱 기판 등이 적절하게 사용될 수 있다. 더욱 대안적으로, 상기 기판으로서, 실리콘 등의 반도체 기판이 사용될 수 있다.
또한, 베이스 막으로서 작용하는 절연막이 상기 기판(394) 및 상기 게이트 전극층(391) 사이에 제공될 수 있다. 상기 베이스 막은 상기 기판(394)으로부터의 불순물 원소의 확산을 방지하는 기능을 가지며, 질화 실리콘막, 산화 실리콘막, 질화산화 실리콘막, 및 산화질화 실리콘막 중 하나 이상을 사용한 단층 구조 또는 적층 구조로 형성될 수 있다.
상기 게이트 전극층(391)을 형성하기 위한 도전막은 몰리브덴, 티타늄, 크롬, 탄탈륨, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐과 같은 금속 재료, 또는 그것의 주요 구성요소로서 이들 재료들 중 임의의 것을 포함한 합금 재료를 사용한 단층 또는 적층 구조를 갖도록 형성될 수 있다.
예를 들면, 상기 게이트 전극층(391)의 2층 구조로서, 다음의 구조들이 바람직하다: 알루미늄 층 및 그 위에 적층된 몰리브덴 층의 2층 구조, 구리층 및 그 위에 적층된 몰리브덴 층의 2층 구조, 구리층 및 그 위에 적층된 질화 티타늄층 또는 탄탈륨 질화층의 2층 구조, 및 질화 티타늄층 및 몰리브덴 층의 2층 구조. 3층 구조로서, 텅스텐 층 또는 질화 텅스텐층, 알루미늄 및 실리콘의 합금 또는 알루미늄 및 티타늄의 합금의 층, 및 질화 티타늄층 또는 티타늄 층의 적층 구조가 바람직하다. 상기 게이트 전극층은 또한 투광성 도전막을 사용하여 형성될 수 있다는 것을 주의하자. 상기 투광성 도전막의 재료의 일 예로서, 투광성 도전성 산화물 등이 제공될 수 있다.
다음으로, 게이트 절연층(397)이 상기 게이트 전극층(391) 위에 형성된다.
불순물의 제거에 의해 i-유형 또는 실질적으로 i-유형으로 이루어진 산화물 반도체(고도로 정제된 산화물 반도체)는 계면(interface) 상태 및 계면 전하에 매우 민감하여, 따라서 상기 산화물 반도체 및 게이트 절연층 간의 계면이 중요하다. 그러므로, 상기 고도로 정제된 산화물 반도체층과 접하는 상기 게이트 절연층(GI)은 높은 품질을 요구한다.
예를 들면, 높은 파괴 전압을 가진 밀집한 고-품질 절연막이 형성될 수 있기 때문에 마이크로파들(2.45 GHz)를 사용한 고-밀도 플라즈마 CVD가 바람직하다. 이것은 상기 고도로 정제된 산화물 반도체층이 상기 고-품질 게이트 절연층과 밀접하게 접촉할 때, 상기 계면 상태는 감소될 수 있으며, 계면 특성들이 유리해질 수 있기 때문이다. 여기에서, 고-밀도 플라즈마 장치로서, 1×1011/㎤이상의 플라즈마 밀도를 실현할 수 있는 장치가 사용될 수 있다.
예를 들면, 플라즈마는 상기 절연막이 형성되도록 3 kW 내지 6 kW의 마이크로파 전력을 인가함으로써 생성된다. 모노실란 가스(SiH4), 아산화질소(N20), 및 희가스가 상기 절연막이 유리 기판과 같이 절연 표면을 가진 기판 위에 형성되도록 10 Pa 내지 30 Pa의 압력으로 고-밀도 플라즈마를 생성하기 위해 소스 가스로서 챔버에 도입된다. 그 후, 상기 모노실란 가스의 공급이 중단되며, 아산화질소(N20) 및 희가스가 상기 공기로의 노출 없이 도입되며, 따라서 상기 절연막의 표면이 플라즈마 처리된다. 아산화질소(N20) 및 희가스를 도입함으로써 상기 절연막의 상기 표면상에서 수행된 상기 플라즈마 처리는 적어도 상기 절연막이 형성된 후 수행된다. 상기 챔버로 도입되는 모노실란 가스(SiH4) 대 아산화질소(N20)의 유량비는 1:10 내지 1:200의 범위에 있다. 또한, 상기 챔버로 도입되는 희가스로서, 헬륨, 아르곤, 크립톤, 크세논 등이 사용될 수 있다. 특히, 바람직하게는 비싸지 않은 아르곤이 사용된다.
말할 필요도 없이, 스퍼터링 방법 또는 플라즈마 CVD 방법과 같은 상이한 막 형성 방법이 고-품질 절연막이 상기 게이트 절연층(397)으로서 형성될 수 있는 한 사용될 수 있다. 게다가, 임의의 절연막이 상기 게이트 절연막의 산화물 반도체와의 계면의 특성들 및 막 품질이 막 형성 후 수행된 열 처리에 의해 변경되는 한 사용될 수 있다. 임의의 경우에서, 임의의 절연막이 게이트 절연막으로서 막 품질이 높은 한 사용될 수 있고, 산화물 반도체를 가진 계면 상태 밀도가 감소되며, 유리한 계면이 형성될 수 있다.
12시간 동안 85℃ 및 2×106 V/㎝에서의 게이트-바이어스 열 응력 테스트(BT 테스트)에서, 불순물이 산화물 반도체에 부가된다면, 상기 불순물 및 상기 산화물 반도체의 주성분 간의 상기 결합은 높은 전계(B: 바이어스) 및 높은 온도(T: 온도)에 의해 파괴되며, 따라서 생성된 댕글링 결합(dangling bond)이 상기 임계 전압(Vth)에 드리프트를 유도한다. 이에 대한 대책으로서, 본 발명의 일 실시예인 상기 트랜지스터에서, 상기 산화물 반도체에서의 상기 불순물, 특히, 수소, 물 등이 상기 게이트 절연층과의 계면의 특성들이 상술된 바와 같이 유리하도록 가능한 한 많이 제거된다. 따라서, 상기 BT 테스트에 대하여 안정된 박막 트랜지스터를 획득하는 것이 가능하다.
또한, 상기 게이트 절연층(397)은 산화 실리콘층, 질화 실리콘층, 산화질화 실리콘층, 질화산화 실리콘층, 또는 산화 알루미늄층 중 하나 이상을 사용한 단층 구조 또는 적층 구조로 형성될 수 있다
또한, 상기 게이트 절연층(397)으로서, 예를 들면, HfOx(x>0) 등이 또한 사용될 수 있다. 상기 게이트 절연층(397)으로서, HfOx 등을 사용하여, 상기 게이트 전극을 향해 상기 산화물 반도체층 측으로부터 흐르는 누설 전류가 감소될 수 있다.
상기 게이트 절연층(397)은 산화 실리콘층 및 질화 실리콘층이 적층되는 구조를 가질 수 있다. 이 실시예에서, 100 nm의 두께를 가진 산화질화 실리콘층이 예를 들면 30 Pa의 압력 및 6 kW의 마이크로파 전력을 갖고 고-밀도 플라즈마 CVD 방법으로 형성된다. 이때, 상기 챔버로 도입되는 모노실란 가스(SiH4) 대 아산화질소(N2O)의 상기 유량비는 1:10이다.
또한, 수소, 수산기, 및 수분이 상기 게이트 절연층(397) 및 산화물 반도체막(393)에 가능한 한 적게 포함될 수 있도록, 그 위에 상기 게이트 전극층(391)이 형성되는 상기 기판(394) 또는 그 위에 상기 게이트 절연층(397)까지 층을 이루는 상기 기판(394)이 상기 기판(394)에 흡수된 수소 및 수분과 같은 불순물들이 제거되고 배기가 수행되도록 막 형성을 위한 사전 처리로서 스퍼터링 장치의 예열 챔버에서 예열되는 것이 바람직하다. 상기 예열을 위한 상기 온도는 100℃ 내지 400℃까지이고, 바람직하게는 150℃ 내지 300℃까지이다. 크라이오펌프가 상기 예열 챔버에 제공된 배기 유닛으로서 바람직하다는 것을 주의하자. 이러한 예열 처리는 생략될 수 있음을 주의하자. 또한, 이러한 예열은 상기 산화물 절연층(396)의 형성 전에 소스 또는 드레인 전극층(395a) 및 소스 또는 드레인 전극층(395b)까지 층들이 형성되는 상기 기판(394) 상에서 유사하게 수행될 수 있다.
다음으로, 2 nm 내지 200 nm까지의 두께를 가진 상기 산화물 반도체막(393)이 상기 게이트 절연층(397) 위에 형성된다(도 10a 참조).
상기 산화물 반도체막(393)이 스퍼터링 방법으로 형성되기 전에, 상기 게이트 절연층(397)의 표면상의 먼지가 바람직하게는 아르곤 가스가 도입되는 역 스퍼터링에 의해 제거되고 플라즈마가 생성된다는 것을 주의하자.
상기 산화물 반도체막(393)은 스퍼터링 방법으로 형성된다. 상기 산화물 반도체막으로서, 다음의 산화물 반도체막들 중 임의의 것이 이용될 수 있다: In-Ga-Zn-O계 산화물 반도체막; In-Sn-Zn-O계 산화물 반도체막; In-Al-Zn-O계 산화물 반도체막; Sn-Ga-Zn-O계 산화물 반도체막; Al-Ga-Zn-O계 산화물 반도체막; Sn-Al-Zn-O계 산화물 반도체막; In-Zn-O계 산화물 반도체막; Sn-Zn-O계 산화물 반도체막; Al-Zn-O계 산화물 반도체막; In-O계 산화물 반도체막; In-Sn-O계 산화물 반도체막; Sn-O계 산화물 반도체막; 및 Zn-O계 산화물 반도체막. 이 실시예에서, 상기 산화물 반도체막(393)은 In-Ga-Zn-O 계 금속 산화물 타겟을 사용하여 스퍼터링 방법으로 형성된다. 대안적으로, 상기 산화물 반도체막(393)은 희가스(통상적으로, 아르곤) 대기, 산소 대기, 또는 희가스(통상적으로, 아르곤)와 산소의 대기 하에서 스퍼터링 방법으로 형성될 수 있다. 스퍼터링 방법이 이용되는 경우에, 막은 2 wt% 내지 10 wt%까지를 포함하는 SiO2를 포함한 타겟으로 형성될 수 있다.
스퍼터링 방법으로 상기 산화물 반도체막(393)을 형성하기 위한 타겟으로서, 그것의 주요 구성요소로서 산화 아연을 포함한 금속 산화물 타겟이 사용될 수 있다. 상기 금속 산화물 타겟의 또 다른 예로서, 예를 들면, In203 : Ga203 : Zn0 = 1:1:1(분자비)의 조성비를 갖는 금속 산화물 타겟이 사용될 수 있다. 상기 타겟에 대한 제한 없이, 예를 들면, In203 : Ga203 : Zn0 = 1:1:2(분자비)의 조성비를 갖는 금속 산화물 타겟이 사용될 수 있다. 제조될 상기 금속 산화물 타겟의 상기 충족율은 90% 내지 100%이며, 바람직하게는 95% 내지 99.9%이다. 높은 충족율을 갖는 금속 산화물 타겟을 사용하여, 상기 형성된 산화물 반도체막은 높은 밀도를 가진다.
상기 기판은 감소된 압력 하에서 유지된 처리 챔버에 유지되고, 상기 기판은 실온 또는 400℃ 미만의 온도로 가열된다. 그 후, 수소 및 수분이 제거되는 스퍼터링 가스가 남아있는 수분이 제거되는 상기 처리 챔버로 도입되며, 상기 산화물 반도체막(393)이 타겟으로서 금속 산화물을 사용하여 상기 기판(394) 위에 형성된다. 상기 처리 챔버에 남아있는 수분을 제거하기 위해, 바람직하게는 엔트랩먼트 진공 펌프가 사용된다. 예를 들면, 바람직하게는 크라이오펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프가 사용된다. 또한, 배기 유닛이 콜드 트랩을 갖춘 터보 펌프일 수 있다. 상기 크라이오펌프로 배출되는 상기 막 형성 챔버에서, 예를 들면, 수소 원자, 물(H20)과 같은 수소 원자를 포함한 화합물(보다 바람직하게는, 또한 탄소 원자를 포함한 화합물) 등이 제거되며, 그에 의해 상기 막 형성 챔버에 형성된 상기 산화물 반도체막에 포함된 불순물의 농도가 감소될 수 있다. 크라이오펌프를 사용하여 상기 처리 챔버에 남아있는 수분을 제거하면서 스퍼터링에 의해 막 형성을 수행함으로써, 상기 산화물 반도체막(393)이 형성될 때 기판 온도는 실온보다 높거나 동일하고 400℃보다 낮을 수 있다.
막 형성 조건들의 일 예로서, 다음의 조건들이 이용된다: 상기 기판 및 상기 타겟 간의 상기 거리는 60 mm 이며, 상기 압력은 0.6 Pa이고, 상기 직류(DC) 전원은 0.5 kW이며, 산소 대기(상기 산소 흐름의 비율은 100%이다)가 사용된다. 막 형성시 생성된 분말 물질들이 감소될 수 있고 상기 막 두께는 일정할 수 있기 때문에 펄싱된 직류(DC) 전원이 사용되는 것이 바람직하다. 산기 산화물 반도체막은 바람직하게는 5 nm 내지 30 nm까지를 포함하는 두께를 갖는다. 적절한 두께에서의 차이가 존재하며, 이는 산화물 반도체 재료에 의존하고, 상기 두께는 상기 재료에 의존하는 방식으로 적절하게 설정될 수 있다는 것을 주의하자.
다음으로, 상기 산화물 반도체막은 제 2 포토리소그래피 단계를 통해 상기 섬-형상 산화물 반도체층(399)으로 처리된다(도 10b 참조). 또한, 상기 섬-형상 산화물 반도체층(399)을 형성하기 위한 레지스트 마스크가 잉크-젯 방법으로 형성될 수 있다. 포토마스크는 상기 레지스트 마스크가 잉크-젯 방법으로 형성될 때 사용되지 않으며, 이것은 제조 비용들의 감소를 야기한다.
콘택트 홀이 상기 게이트 절연층(397)에 형성되는 경우에, 상기 단계는 상기 산화물 반도체층(399)의 형성시 수행될 수 있다.
상기 산화물 반도체막(393)의 상기 에칭을 위해, 웨트 에칭, 드라이 에칭, 또는 그것들 모두가 이용될 수 있다.
드라이 에칭을 위한 상기 에칭 가스로서, 바람직하게는 염소를 포함한 가스(염소(Cl2), 염화 붕소(BCl3), 염화 규소(SiCl4), 또는 사염화탄소(CCl4)와 같은 염소계 가스)가 사용된다.
대안적으로, 플루오르를 포함한 가스(사플루오르화 탄소(CF4), 불화 유황(SF6), 불화 탄소(NF3), 또는 트리플로루메탄(CHF3)과 같은 불소계 가스); 브롬화 수소(HBr); 산소(O2); 헬륨(He) 또는 아르곤(Ar)과 같은 희가스가 부가되는 이들 가스들 중 임의의 것 등이 사용될 수 있다.
상기 드라이 에칭 방법으로서, 평행 판 RIE(반응성 이온 에칭) 방법 또는 ICP(유도 결합 플라즈마) 에칭 방법이 사용될 수 있다. 원하는 형상으로 상기 막을 에칭하기 위해, 상기 에칭 조건(코일-형상 전극에 인가된 전력의 양, 기판 측 상의 전극에 인가된 전력의 양, 상기 기판 측 상에 상기 전극의 온도 등)이 적절하게 조정된다.
웨트 에칭을 위해 사용된 에천트로서, 인산, 아세트산, 및 질산 등의 혼합액이 사용될 수 있다. 또한, ITO07N(칸토 케미칼 코., 인크에 의해 제조된)이 또한 사용될 수 있다.
더욱이, 상기 웨트 에칭 후 상기 에천트는 세정에 의해 상기 에칭된 재료와 함께 제거된다. 상기 에칭 오프된 상기 재료를 포함한 상기 에천트의 폐액은 정제될 수 있고 상기 재료는 재사용될 수 있다. 상기 산화물 반도체층에 포함된 인듐과 같은 재료가 상기 에칭 후 상기 폐액으로부터 수집되고 재사용될 때, 상기 리소스들은 효율적으로 사용될 수 있고 상기 비용은 감소될 수 있다.
상기 재료에 의존하는 상기 에칭 조건들(에천트, 에칭 시간, 및 온도와 같은)은 상기 재료가 원하는 형상으로 에칭될 수 있도록 적절하게 조정된다.
역 스퍼터링이 바람직하게는 후속 단계에서 도전막의 형성 전에 수행되어, 상기 산화물 반도체층(399) 및 상기 게이트 절연층(397)의 표면들에 부착된 레지스트 잔여물이 제거되도록 한다는 것을 주의하자.
다음으로, 도전막이 상기 절연층(397) 및 상기 산화물 반도체층(399) 위에 형성된다. 예를 들면, 상기 도전막은 스퍼터링 방법 또는 진공 증착 방법으로 형성될 수 있다. 상기 도전막의 재료로서, Al, Cr, Cu, Ta, Ti, Mo, 및 W로부터 선택된 하나의 원소, 그것의 구성요소로서 상기 원소들 중 임의의 것을 포함한 합금, 상기 원소들 중 임의의 것의 결합을 포함한 합금 막 등이 존재한다. 대안적으로, 망간, 마그네슘, 지르코늄, 베릴륨, 및 이트륨으로부터 선택된 하나 이상의 재료들이 사용될 수 있다. 상기 도전막은 단층 구조 또는 두 개 이상의 층들의 적층 구조를 가질 수 있다. 예를 들면, 실리콘을 포함한 알루미늄 막의 단층 구조, 티타늄 막이 알루미늄 막 위에 적층되는 2-층 구조, 티타늄 막, 알루미늄 막, 및 티타늄 막이 이 순서대로 적층되는 3-층 구조 등이 제공될 수 있다. 대안적으로, 알루미늄(Al) 및 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 및 스칸듐(Sc)으로부터 선택된 하나 또는 복수의 원소들을 포함하는 막, 합금 막, 또는 질화막이 사용될 수 있다.
레지스트 마스크가 제 3 포토리소그래피 단계를 통해 상기 도전막 위에 형성된다. 상기 도전막은 선택적으로 에칭되며, 따라서 상기 소스 또는 드레인 전극층(395a) 및 상기 소스 또는 드레인 전극층(395b)이 형성되도록 한다. 그 후, 상기 레지스트 마스크가 제거된다(도 10c 참조).
자외선, KrF 레이저 빔, 또는 ArF 레이저 빔이 상기 제 3 포토리소그래피 단계에서 상기 레지스트 마스크를 형성하기 위한 광 노출을 위해 사용된다. 나중에 형성될 상기 박막 트랜지스터의 채널 길이(L)는 상기 산화물 반도체층(399) 위에서 서로에 인접하는 상기 소스 전극층의 바닥부 및 상기 드레인 전극층의 바닥부 사이의 거리의 폭에 의존한다. 광 노출이 상기 채널 길이(L)가 25 nm보다 짧은 경우에 수행될 때, 수 나노미터들 내지 수십 나노미터들의 극히 짧은 파장들을 갖는 극자외선이 상기 제 3 포토리소그래피 단계에서 상기 레지스트 마스크를 형성하기 위한 광 노출을 위해 사용된다는 것을 주의하자. 극자외선을 갖는 광 노출은 높은 해상도 및 큰 초점 심도를 이끈다. 따라서, 나중에 형성될 상기 박막 트랜지스터의 상기 채널 길이(L)는 10 nm 내지 1000 nm까지가 되도록 설정될 수 있다. 따라서, 회로의 상기 동작 속도는 증가될 수 있으며, 또한 오프 전류는 상당히 작아서, 저전력 소비가 달성될 수 있도록 한다.
상기 도전막의 각각의 재룔 및 에칭 조건들과 상기 산화물 반도체막은 상기 산화물 반도체막(399)이 상기 도전막의 에칭시 제거되지 않도록 적절하게 조정된다는 것을 주의하자.
이 실시예에서, 티타늄 막은 상기 도전막으로서 사용되며, In-Ga-Zn-O계 산화물 반도체가 상기 산화물 반도체층(399)으로서 사용되며 암모니아 과산화수소수(암모니아, 물, 및 과산화수소 용액의 혼합물)가 에천트로서 사용된다.
상기 제 3 포토리소그래피 단계에서, 상기 산화물 반도체층(399)의 일부만이 에칭 오프될 수 있으며, 그에 의해 홈(오목부)을 갖는 산화물 반도체층이 형성될 수 있다. 또한, 상기 소스 또는 드레인 전극층(395a) 및 상기 소스 또는 드레인 전극층(395b)을 형성하기 위한 상기 레지스트 마스크가 잉크-젯 방법으로 형성될 수 있다. 포토마스크는 상기 레지스트 마스크가 잉크젯 방법으로 형성될 때 사용되지 않으며, 이것은 제조 비용들의 감소를 야기한다.
포토리소그래피 단계에서 포토마스크들 및 단계들의 수를 감소시키기 위해, 에칭이 복수의 강도들을 갖도록 광이 전송되는 광-노출 마스크인 멀티-톤 마스크를 사용하여 형성된 레지스트 마스크를 사용하여 수행될 수 있다. 멀티-톤 마스크를 사용하여 형성된 레지스트 마스크가 복수의 두께들을 갖고 에칭을 수행함으로써 형상이 추가로 변경될 수 있기 때문에, 상기 레지스트 마스크는 상이한 패턴들을 제공하기 위해 복수의 에칭 단계들에 사용될 수 있다. 그러므로, 적어도 두 종류들의 상이한 패턴에 대응하는 레지스트 마스크가 하나의 멀티-톤 마스크를 사용함으로써 형성될 수 있다. 따라서, 광-노출 마스크들의 수는 감소될 수 있고 대응하는 포토리소그래피 단계들의 수가 또한 감소될 수 있으며, 그에 의해 프로세스의 단순화가 실현될 수 있다.
N20, N2, 또는 Ar과 같은 가스를 사용한 플라즈마 처리가 노출되는 상기 산화물 반도체층의 표면상에 흡수된 물 등을 제거하기 위해 수행될 수 있다. 또한, 플라즈마 처리는 산소 및 아르곤의 혼합 가스를 사용하여 수행될 수 있다.
상기 플라즈마 처리 후, 상기 산화물 절연층(396)이 상기 산화물 반도체층의 부분과 접촉하는 보호 절연막으로서 작용하는 산화물 절연층으로서 형성된다(도 10d 참조). 이 실시예에서, 상기 산화물 반도체층(399) 및 상기 산화물 절연층(396)이 상기 산화물 반도체층(399)이 상기 소스 또는 드레인 전극층(395a) 또는 상기 소스 또는 드레인 전극층(395b) 모두와 중첩하지 않는 영역에서 서로 접촉하여 형성된다.
이 실시예에서, 상기 산화물 절연층(396)으로서, 결함들을 포함한 산화 실리콘층이 다음의 방식으로 형성된다: 그 위에 상기 섬-형상 산화물 반도체층(399), 상기 소스 또는 드레인 전극층(395a) 및 상기 소스 또는 드레인 전극층(395b)이 형성되는 상기 기판(394)이 실온 또는 100℃ 미만의 온도로 가열된다; 수소 및 수분이 제거되는 고-순도 산소를 포함한 스퍼터링 가스가 도입된다; 및 실리콘 반도체 타겟이 사용된다.
예를 들면, 산화 실리콘막은 펄싱된 DC 스퍼터링 방법으로 형성되며, 여기에서 붕소로 도핑되고 6N(저항도 : 0.01 Ω㎝)의 순도를 갖는 실리콘 타겟이 사용되며, 상기 타겟 및 상기 기판 간의 거리(T-S 거리)는 89 mm이고, 상기 압력은 0.4 Pa이고, 상기 직류(DC) 전원은 6 kW이며, 산소 대기(상기 산소 흐름의 비율이 100%이다)가 사용된다. 그것의 상기 막 두께는 300nm이다. 상기 실리콘 타겟 대신에, 석영(바람직하게는, 합성 석영)이 상기 산화 실리콘막을 형성하기 위한 상기 타겟으로서 사용될 수 있음을 주의하자. 상기 스퍼터링 가스로서, 산소 또는 산소와 아르곤의 혼합 가스가 사용된다.
상기 경우에서, 바람직하게는 상기 산화물 절연층(396)이 상기 처리 챔버에 남아있는 수분을 제거하여 형성된다. 이것은 수소, 수산기, 또는 수분이 상기 산화물 반도체층(399) 및 상기 산화물 절연층(396)에 포함되는 것으로부터 방지하기 위한 것이다.
상기 처리 챔버에 남아있는 수분을 제거하기 위해, 바람직하게는 엔트랩먼트 진공 펌프가 사용된다. 예를 들면, 바람직하게는, 크라이오펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프가 사용된다. 또한, 배기 유닛은 콜드 트랩을 갖춘 터보 펌프일 수 있다. 상기 크라이오펌프로 배기되는 막 형성 챔버에서, 예를 들면, 수소 원자, 물(H20)과 같은 수소 원자를 포함한 화합물 등이 제거되며, 그에 의해 상기 막 형성 챔버에 형성된 상기 산화물 절연층(396)에 포함된 불순물의 상기 농도는 감소될 수 있다.
상기 산화물 절연층(396)으로서, 상기 산화 실리콘층 대신에, 산화질화 실리콘층, 산화 알루미늄층, 산화질화 알루미늄층 등이 또한 사용될 수 있다.
또한, 열 처리가 상기 산화물 절연층(396) 및 상기 산화물 반도체층(399)이 서로 접촉하는 동안 100℃ 내지 400℃에서 수행될 수 있다. 이 실시예에서 상기 산화물 절연층(396)은 많은 결함들을 갖기 때문에, 이러한 열 처리로, 상기 산화물 반도체층(399)에 포함된 상기 불순물이 추가로 감소될 수 있도록 상기 산화물 반도체층(399)에 포함된 수소, 물, 수산기, 또는 수소화물과 같은 불순물이 상기 산화물 절연층(396)으로 확산될 수 있다.
상술된 프로세스를 통해, 수소, 물, 수소화물, 또는 수산화물의 농도가 감소되는 산화물 반도체층(392)을 포함한 상기 트랜지스터(390)가 형성될 수 있다(도 10e 참조).
상기 대기에서 잔여 수분이 상기 산화물 반도체막의 형성시 상술된 바와 같이 제거될 때, 상기 산화물 반도체막에서의 수소 또는 수소화물의 농도는 감소될 수 있다. 따라서, 상기 산화물 반도체막은 안정화될 수 있다.
보호 절연층이 상기 산화물 절연층 위에 제공될 수 있다. 이 실시예에서, 보호 절연층(398)은 상기 산화물 절연층(396) 위에 형성된다. 상기 보호 절연층(398)으로서, 질화 실리콘막, 질화산화 실리콘막, 질화 알루미늄막, 질화산화 알루미늄막 등이 사용된다.
상기 보호 절연층(398)으로서, 질화 실리콘막이 다음의 방식으로 형성된다: 상기 산화물 절연층(396)까지 층들이 형성되는 상기 기판(394)이 100℃ 내지 400℃의 온도로 가열된다; 수소 및 수분이 제거되는 고-순도 질소를 포함한 스퍼터링 가스가 도입된다; 및 실리콘 반도체 타겟이 사용된다. 이러한 경우에 또한, 상기 산화물 절연층(396)의 것과 유사한 방식으로 상기 보호 절연층(398)의 형성시 상기 처리 챔버로부터 잔여 수분이 제거되는 것이 바람직하다.
상기 보호 절연층(398)이 형성되는 경우에, 상기 기판(394)은 상기 보호 절연층(398)의 형성시 100℃ 내지 400℃의 온도로 가열되며, 그에 의해 상기 산화물 반도체층(399)에 포함된 수소 또는 수분이 상기 산화물 절연층(396)으로 확산될 수 있다. 이러한 경우에, 열 처리가 상기 산화물 절연층(396)의 형성 후 반드시 수행되는 것은 아니다.
상기 산화물 절연층(396)으로서의 상기 산화 실리콘층 및 상기 보호 절연층(398)으로서의 질화 실리콘층이 적층되는 경우에, 상기 산화 실리콘층 및 상기 질화 실리콘층은 공통 실리콘 타겟을 사용하여 동일한 처리 챔버에 형성될 수 있다. 먼저, 산소를 포함한 스퍼터링 가스가 도입되고 산화 실리콘층이 상기 처리 챔버 내부에 위치된 실리콘 타겟을 사용하여 형성되며, 그 후 상기 스퍼터링 가스가 질소를 포함한 스퍼터링 가스로 스위칭되고 질화 실리콘층은 상기 동일한 실리콘 타겟을 사용하여 형성된다. 상기 산화 실리콘층 및 상기 질화 실리콘층은 공기로의 노출 없이 계속하여 형성될 수 있기 때문에, 수소 또는 수분과 같은 불순물이 상기 산화 실리콘층의 표면상에 흡수되는 것으로부터 방지될 수 있다. 이 경우에, 상기 산화물 절연층(396)으로서의 상기 산화 실리콘층 및 상기 보호 절연층(398)으로서의 상기 질화 실리콘층이 적층된 후, 상기 산화물 반도체층에 포함된 수소 또는 수분을 상기 산화물 절연층(396)으로 확산하기 위한 열 처리(100℃ 내지 400℃의 온도로)가 수행될 수 있다.
상기 보호 절연층(398)이 형성된 후, 공기 대기에서 1시간 내지 30시간 동안 100℃ 내지 200℃까지에서의 열 처리가 추가로 수행될 수 있다. 이러한 열 처리는 고정된 가열 온도로 수행될 수 있다. 대안적으로, 상기 가열 온도에서의 다음의 변화들이 복수 회 반복적으로 수행될 수 있다: 상기 가열 온도는 실온에서 100℃ 내지 200℃까지의 온도로 증가되며, 그 후 실온으로 감소된다. 이러한 열 처리는 감소된 압력 하에서 상기 산화물 절연층(396)의 형성 전에 수행될 수 있다. 상기 감소된 압력 하에서, 상기 열 처리 시간이 단축될 수 있다. 이러한 열 처리로, 노멀리-오프(normally-off) 박막 트랜지스터가 획득될 수 있다. 따라서, 상기 박막 트랜지스터의 신뢰성이 향상될 수 있다.
상기 대기에서 잔여 수분이 채널 형성 영역이 형성되는, 상기 게이트 절연층 위 상기 산화물 반도체막의 형성시 제거될 때, 상기 산화물 반도체막에서의 수소 또는 수소화물의 농도는 감소될 수 있다.
상기 단계들은 400℃ 이하로 수행되며, 그러므로 상기 단계들은 또한 1 mm 이하의 두께를 갖고 1 m보다 긴 측을 갖는 유리 기판이 사용되는 제조 프로세스에 적용될 수 있다. 게다가, 상기 전체 프로세스는 400℃ 이하의 처리 온도로 수행될 수 있다.
도 11은 산화물 반도체를 포함한 역 스태거형 박막 트랜지스터의 종단면도이다. 산화물 반도체층(1003)은 그 사이에 개재된 게이트 절연막(1002)을 갖고 게이트 전극(1001) 위에 제공되며, 소스 전극(1004a) 및 드레인 전극(1004b)이 그 위에 제공되고, 산화물 절연층(1005)은 상기 소스 전극(1004a) 및 상기 드레인 전극(1004b) 위에 제공되며, 도전층(1006)은 그 사이에 개재된 상기 산화물 절연층(1005)을 갖고 상기 산화물 반도체층(1003) 위에 제공된다.
도 12a 및 도 12b는 도 11에서의 A-A'를 따르는 단면의 에너지 밴드도들(개략도들)이다. 도 12a는 상기 소스에 인가된 전압의 전위가 상기 드레인에 인가된 전압의 상기 전위와 동일한(VD = 0V) 경우를 도시하며, 도 12b는 상기 소스에 대한 양의 전위가 상기 드레인에 인가되는 경우를 도시한다(VD > 0).
도 13a 및 도 13b는 도 11에서의 B-B'를 따르는 단면의 에너지 밴드도들(개략도들)이다. 도 13a는 양의 전위(+VG)가 상기 게이트(G1)에 인가되고 캐리어들(전자들)이 상기 소스 및 상기 드레인 사이에 흐르는 온 상태를 도시한다. 도 13b는 음의 전위(-VG)가 상기 게이트(G1)에 인가되고 소수 캐리어들이 흐르지 않는 오프 상태를 도시한다.
도 14는 상기 진공 레벨 및 금속의 일함수(φM) 사이 및 상기 진공 레벨 및 산화물 반도체의 전자 친화도(χ) 사이의 관계들을 도시한다.
금속이 축퇴(degenerate)하기 때문에, 페르미 준위(Fermi level)가 상기 도전 대역에 존재한다. 다른 한편으로, 종래의 산화물 반도체는 통상적으로 n-형 반도체이며, 그럴 경우에, 상기 페르미 준위(EF)가 항상 대역 갭의 중간에 위치된 진성 페르미 준위(Ei)로부터 떨어져 있고 상기 도전 대역에 보다 가깝게 위치된다. 비록, 그것은 상기 막 형상 방법에 의존하지만, 상기 산화물 반도체층은 특정 양의 수소 또는 물을 포함하며, 수소 또는 물의 일부는 상기 산화물 반도체층을 n-형으로 만들기 위한 인자로서 알려져 있는 전자들을 공급하는 도너로서 작용한다.
다른 한편으로, 본 발명의 일 실시예인 상기 전압 조정 회로의 트랜지스터에 적용되는 산화물 반도체가 산화물 반도체로부터 n-형 불순물인 수소를 제거하고 상기 산화물 반도체의 주요 구성요소와 다른 불순물이 가능한 한 많이 그 안에 포함되는 것으로부터 방지되도록 상기 산화물 반도체를 고도로 정제함으로써 획득되는 진성(i-형) 또는 실질적으로 진성 산화물 반도체이다. 달리 말하면, 특징은 고도로 정제된 i-형(진성) 반도체 또는 그것에 가까운 반도체가 불순물을 부가함으로써가 아닌 수소 또는 물과 같은 불순물을 가능한 한 많이 제거함으로써 획득된다는 것이다. 이것은 상기 페르미 준위가 상기 진성 페르미 준위와 동일한 레벨에 있게 한다.
상기 산화물 반도체의 상기 밴드 갭(Eg)은 3.15 eV인 경우에, 상기 전자 친화도(χ)는 4.3 eV라고 말했다. 상기 소스 전극 및 상기 드레인 전극에 포함된 티타늄(Ti)의 상기 일함수는 상기 산화물 반도체의 상기 전자 친화도(χ)와 실질적으로 동일하다. 상기 경우에, 전자들에 대한 쇼트키 장벽은 상기 금속 및 상기 산화물 반도체 사이에서의 계면에 형성되지 않는다.
즉, 금속의 일함수와 산화물 반도체의 전자 친화력이 같고 상기 금속 및 상기 산화물 반도체가 서로에 접촉한 경우, 도 12a에 도시된 에너지 밴드도(모식도)가 얻어진다.
도 12b에서, 검은 점(ㆍ)은 전자를 나타내며, 양의 전위가 상기 드레인에 인가될 때, 상기 전자는 상기 배리어(h) 위의 상기 산화물 반도체로 주입되고 상기 드레인을 향해 흐른다. 상기 경우에, 상기 배리어(h)의 높이 변화들은 상기 게이트 전압 및 상기 드레인 전압에 의존하며, 양의 드레인 전압이 인가되는 경우에, 상기 배리어(h)의 상기 높이는 전압이 인가되지 않는 도 12a에서의 상기 배리어의 상기 높이보다 작다, 즉 상기 밴드 갭(Eg)의 1/2.
이때, 상기 전자는 상기 바닥에서 이동하며, 이는 도 13a에 도시된 바와 같이 상기 게이트 절연막 및 상기 고도로 정제된 산화물 반도체 사이의 상기 계면에서의 상기 산화물 반도체 측 상의 에너지에 관하여 안정된다.
또한, 도 13b에서, 음의 전위(역 바이어스)가 상기 게이트 전극(1001)에 인가될 때, 전류의 값은 소수 캐리어들인 홀들이 실질적으로 0이기 때문에 0에 매우 가깝다.
예를 들면, 박막 트랜지스터가 1×104㎛의 채널 폭(W) 및 3㎛의 채널 길이를 가질 때조차, 상기 오프 전류는 10-13 A이하이며, 임계값 아래의 스윙(S 값)은 0.1 V/dec이다(상기 게이트 절연막의 상기 두께: 100 nm).
또한, 고도로 정제된 산화물 반도체를 포함한 트랜지스터의 상기 오프 전류는 보다 높은 정확도를 갖고 산출된다. 그 결과가 이하에 기술된다.
고도로 정제된 산화물 반도체를 포함한 상기 트랜지스터의 상기 오프 전류는 측정 디바이스의 검출 한계인 1×10-13 A보다 작거나 또는 동일하다. 상기 특성들을 평가하기 위한 소자가 제조되며, 상기 오프 전류의 값(상술된 바와 같이 상기 측정 디바이스의 상기 검출 한계 이하의 값)이 보다 높은 정확도로 획득된다. 그 결과가 이하에 기술된다.
먼저, 전류를 측정하기 위한 방법에 사용되는 상기 특성들을 평가하기 위한 상기 소자가 도 15를 참조하여 기술된다.
도 15에 도시된 상기 특성들을 평가하기 위한 상기 소자에서, 3개의 측정 시스템들(800)이 병렬로 전기적으로 접속된다. 상기 측정 시스템(800)은 용량 소자(802), 트랜지스터(804), 트랜지스터(805), 트랜지스터(806), 및 트랜지스터(808)를 포함한다. 예를 들면, 실시예 4에 따라 제조되는 트랜지스터는 상기 트랜지스터(804) 및 상기 트랜지스터(808)의 각각으로서 사용된다.
전압(V11)은 상기 트랜지스터(808)의 소스 및 드레인 중 하나에 입력되고 전위(Vext_b1)는 상기 트랜지스터(808)의 게이트에 입력된다. 상기 전위(Vext_b1)는 턴 온 또는 턴 오프되도록 상기 트랜지스터(808)를 제어한다.
상기 트랜지스터(804)의 소스 및 드레인 중 하나는 상기 트랜지스터(808)의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속되고, 전압(V12)은 상기 트랜지스터(804)의 상기 소스 및 상기 드레인 중 다른 하나에 입력되며, 전위(Vext_b2)는 상기 트랜지스터(804)의 게이트에 입력된다. 상기 전위(Vext_b2)는 턴 온 또는 턴 오프되도록 상기 트랜지스터(804)를 제어한다.
상기 용량 소자(802)는 제 1 단자 및 제 2 단자를 갖는다. 상기 제 1 단자는 상기 트랜지스터(804)의 상기 소스 및 상기 드레인 중 하나에 전기적으로 접속되고, 상기 제 2 단자는 상기 트랜지스터(804)의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속된다. 상기 용량 소자(802)의 상기 제 1 단자, 상기 트랜지스터(808)의 상기 소스 및 상기 드레인 중 다른 하나, 상기 트랜지스터(804)의 상기 소스 및 상기 드레인 중 하나, 및 상기 트랜지스터(805)의 게이트가 서로 연결되는 부분은 또한 노드 A로서 불리운다.
상기 전압(V11)은 상기 트랜지스터(806)의 소스 및 드레인 중 하나에 입력되고 상기 트랜지스터(806)의 게이트가 그것의 상기 소스 및 상기 드레인 중 하나에 전기적으로 접속된다.
상기 트랜지스터(805)의 소스 및 드레인 중 하나가 상기 트랜지스터(806)의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속되고, 상기 전압(V12)은 상기 트랜지스터(805)의 상기 소스 및 상기 드레인 중 다른 하나에 입력된다.
상기 측정 시스템(800)에서, 상기 트랜지스터(806)의 상기 소스 및 상기 드레인 중 다른 하나 및 상기 트랜지스터(805)의 상기 소스 및 상기 드레인 중 하나가 서로 연결되는 부분은 출력 단자이다. 상기 측정 시스템(800)은 상기 출력 단자를 통해 전위(Vout)를 출력한다.
다음으로, 도 15에 도시된 상기 측정 시스템을 사용하여 전류를 측정하기 위한 방법이 기술된다.
먼저, 전위 차가 상기 오프-전류를 측정하기 위해 생성되는 초기화 기간이 간단하게 기술된다. 상기 초기화 기간에서, 상기 전위의 값(Vext_b1)은 상기 트랜지스터(808)가 턴 온되고, 상기 트래지스터(808)가 턴 온되는 값으로 설정되어, 따라서 상기 전압(V11)이 상기 노드 A에 인가되도록 한다. 여기에서, 상기 전압(V11)은 예를 들면, 고 전위이다. 또한, 상기 트랜지스터(804)는 턴 오프된다.
그 후, 상기 전위(Vext_b1)는 상기 트랜지스터(808)가 턴 오프되고 상기 트랜지스터(808)가 턴 오프되는 값으로 설정된다. 또한, 상기 트랜지스터(808)가 턴 오프된 후, 상기 전위(V11)는 저 전위로 설정된다. 상기 트랜지스터(804)는 오프 상태로 유지된다. 상기 전위(V12)는 상기 전위(V11)와 동일하다. 상기를 통해, 상기 초기화 기간이 종료된다. 상기 초기화 기간이 종료될 때, 전위 차는 상기 노드 A 및 상기 트랜지스터(804)의 상기 소스 및 상기 드레인 중 다른 하나 사이에 생성된다. 또한, 전위 차가 상기 노드 A 및 상기 트랜지스터(808)의 상기 소스 및 상기 드레인 중 하나 사이에 생성된다. 따라서, 작은 양의 전하가 상기 트랜지스터(804) 및 상기 트랜지스터(808)를 통해 흐른다. 즉, 상기 오프 전류가 흐른다.
다음으로, 상기 오프 전류의 측정 기간이 간단하게 설명된다. 상기 측정 기간에서, 상기 트랜지스터(804)의 상기 소스 및 상기 드레인 중 하나의 전위(즉, 상기 전위(V12)) 및 상기 트랜지스터(808)의 상기 소스 및 상기 드레인 중 다른 하나의 전위(즉, 상기 전위(V11))가 낮게 고정된다. 다른 한편으로, 상기 측정 기간에서, 상기 노드 A의 상기 전위는 고정되지 않는다(플로팅 상태에서). 따라서, 전하가 상기 트랜지스터(804)를 통해 흐르며, 상기 노드 A에 저장된 전하의 양은 시간이 경과함에 따라 변화된다. 상기 노드 A의 상기 전위는 상기 노드 A에 저장된 상기 전하의 양에서의 상기 변화에 의존하여 변화된다. 즉, 상기 출력 단자의 출력 전위인 상기 전위(Vout)가 변화된다.
도 16은 상기 전위 차가 생성되는 상기 초기화 기간 및 상기 초기화 기간 후 상기 측정 기간에서의 전위들 간의 관계의 세부사항들(타이밍 차트)을 도시한다.
상기 초기화 기간에서, 먼저, 상기 전위(Vext_b2)가 상기 트랜지스터(804)가 턴 온되는 전위(고 전위)로 설정된다. 그러므로, 상기 노드 A의 상기 전위는 V12, 즉 저 전위(VSS와 같은)가 된다. 그 후, 상기 전위(Vext_b2)는 상기 트랜지스터(804)가 턴 오프되는 전위(저 전위)로 설정되어, 상기 트랜지스터(804)가 턴 오프되도록 한다. 다음으로, 상기 전위(Vext_b1)는 상기 트랜지스터(808)가 턴 온되는 전위(고 전위)로 설정된다. 따라서, 상기 노드 A의 상기 전위는 V11, 즉 높은 전위(VDD와 같은)가 된다. 그 후, Vext_b1은 상기 트랜지스터(808)가 턴 오프되는 전위로 설정되며, 이것은 상기 노드 A를 플로팅 상태에 두고 상기 초기화 기간을 종료한다.
상기 초기화 기간 후 상기 측정 기간에서, 상기 전위(V11) 및 상기 전위(V12)는 전하가 상기 노드 A로 흐르거나 전하가 상기 노드 A 밖으로 흐르도록 설정된다. 여기에서, 상기 전위(V11) 및 상기 전위(V12)는 저 전위들(VSS)이다. 상기 출력 전위(Vout)가 측정될 때, 출력 회로를 동작시켜서 몇몇 경우들에서 V11을 높은 전위(VDD)로 일시적으로 만드는 것이 필요하다. V11이 높은 전위(VDD)인 상기 기간은 상기 측정이 영향을 받지 않도록 짧게 된다.
상기 전위 차가 생성되고 상기 측정 기간이 상술된 바와 같이 시작될 때, 상기 노드 A에 저장된 전하의 양은 시간이 경과함에 따라 변화되며, 이것은 상기 노드 A의 상기 전위를 변경한다. 이것은 상기 트랜지스터(805)의 상기 게이트의 상기 전위가 변경됨을 의미하며; 따라서 상기 출력 단자의 상기 출력 전위(Vout)가 또한 시간에 경과함에 따라 변경된다.
상기 획득된 출력 전위(Vout) 에 기초하여 상기 오프 전류를 산출하기 위한 방법이 이하에 설명된다.
상기 노드 A의 전위(VA) 및 상기 출력 전위(Vout) 간의 상기 관계는 상기 오프 전류의 산출 전에 획득된다. 이것을 가지고, 상기 노드 A의 상기 전위(VA)가 상기 출력 전위(Vout)를 사용하여 획득될 수 있다. 상기 관계에 따르면, 상기 노드 A의 상기 전위(VA)는 다음 식에 의해 상기 출력 전위(Vout)의 함수로서 표현될 수 있다.
상기 노드 A의 전하(QA)는 상기 노드 A의 상기 전위(VA), 상기 노드 A에 연결된 용량(CA), 및 상수(const)를 사용한 다음의 식에 의해 표현될 수 있다. 여기에서, 상기 노드 A에 연결된 상기 용량(CA)은 상기 용량 소자(802)의 상기 용량 및 다른 용량의 합이다.
상기 노드 A의 전류(IA)는 상기 노드 A로 흐르는 전하(또는 상기 노드 A의 밖으로 흐르는 전하)의 시간 차이이며, 따라서 다음 식에 의해 표현된다.
이러한 방식으로, 상기 노드 A의 상기 전류(IA)는 상기 노드 A에 연결된 상기 용량(CA) 및 상기 출력 단자의 상기 출력 전위(Vout)로부터 획득될 수 있다.
상기 방법에 따르면, 오프 상태에서 트랜지스터의 소스 및 드레인 사이에 흐르는 누설 전류(오프 전류)를 측정하는 것이 가능하다.
이 실시예에서, 상기 트랜지스터(804) 및 상기 트랜지스터(808)는 고도로 정제된 산화물 반도체를 사용하여 제조된다. 상기 트랜지스터들의 상기 채널 길이(L) 대 상기 채널 폭(W)의 비는 L/W = 1:5이다. 또한, 병렬로 배열된 상기 측정 시스템(800)에서, 상기 용량 소자들(802)의 상기 용량의 값들은 100 fF, 1 pF, 및 3 pF이다.
이 실시예의 측정에서 VDD는 5 V이고 VSS는 0 V임을 주의하자. 상기 측정 기간에서, Vout은 상기 전위(V11)가 기본적으로 VSS로 설정되고 10초 내지 300초의 간격들에서 100 msec 동안 VDD로 변경되는 동안 측정된다. 상기 소자를 통해 흐르는 전류(I)의 산출시 사용되는 △t는 약 30000초이다.
도 17은 상기 전류를 측정할 때 경과된 시간(시간) 및 상기 출력 전위(Vout) 간의 관계를 도시한다. 상기 전위 변화는 약 90 시간 후 관찰될 수 있다.
도 18은 상기 전류의 측정에서 산출되는 상기 오프 전류를 도시한다. 도 18에서, 소스-드레인 전압(V) 및 오프 전류(I) 간의 상기 관계가 도시된다. 도 18에 따르면, 상기 오프 전류는 상기 소스-드레인 전압이 4 V인 조건 하에서 약 40 zA/㎛이다. 또한, 상기 오프 전류는 상기 소스-드레인 전압이 3.1 V인 조건 하에서 10 zA/㎛보다 작거나 또는 동일하다. 1 zA는 10-21 A를 나타낸다는 것을 주의하자.
도 19는 상기 트랜지스터의 상기 온도가 85℃일 때 상기 전류의 상기 측정에서 산출되는 상기 오프 전류를 도시한다. 도 19에서, 85℃에서 소스-드레인 전압(V) 및 오프 전류(I) 간의 상기 관계가 도시된다. 도 19에 따르면, 상기 오프 전류는 상기 소스-드레인 전압이 3.1 V인 조건 하에서 100 zA/㎛보다 작거나 동일하다.
상술된 바와 같이, 상기 오프 전류는 고도로 정제된 산화물 반도체를 포함한 트랜지스터에 충분히 낮다는 것을 확인하였다.
이러한 방식으로, 상기 산화물 반도체의 주요 구성요소를 제외한 불순물들이 가능한 한 적게 포함되도록 상기 산화물 반도체가 고도로 정제될 때, 상기 박막 트랜지스터의 동작은 유리할 수 있다.
본 발명의 일 실시예에 따른 상기 전압 조정 회로에서의 상기 용량 소자는 이 실시예에서의 상기 트랜지스터와 동일한 단계들을 통해 형성될 수 있다. 상기 트랜지스터 및 상기 용량 소자가 동일한 단계들을 통해 형성될 때, 단계들의 수가 감소될 수 있다.
상기 구조를 갖고, 상기 트랜지스터는 안정된 전기 특성들 및 높은 신뢰성을 가질 수 있다. 상기 트랜지스터에서 누설 전류가 작기 때문에, 상기 트랜지스터를 사용한 본 발명의 일 실시예에 따라 상기 전압 조정 회로를 형성함으로써, 원하는 전압이 이전보다 빠르게 달성될 수 있다. 또한, 본 발명의 일 실시예에 따른 상기 전압 조정 회로가 상기 트랜지스터를 사용하여 형성될 때, 상기 전압 조정 회로가 안정된 전기 특성들 및 높은 신뢰성을 가질 수 있다.
이 실시예는 상기 다른 실시예들 중 임의의 것과 적절하게 결합될 수 있다는 것을 주의하자.
(실시예 8)
이 실시예에서, 본 명세서에 개시된 상기 전압 조정 회로에 포함된 트랜지스터로서 사용될 수 있는 박막 트랜지스터의 또 다른 예가 기술될 것이다.
이 실시예에서, 박막 트랜지스터 및 상기 박막 트랜지스터의 제조 방법의 일 실시예가 도 20a 내지 도 20e를 참조하여 기술될 것이다.
도 20a 내지 도 20e는 박막 트랜지스터의 단면 구조의 일 예를 도시한다. 도 20a 내지 도 20e에 도시된 트랜지스터(310)는 보텀-게이트 구조 중 하나이며, 또한 역 스태거형 박막 트랜지스터로서 불리운다.
상기 트랜지스터(310)는 단일-게이트 트랜지스터이지만, 복수의 채널 형성 영역들을 포함한 다중-게이트 트랜지스터가 이 실시예의 상기 트랜지스터로서 형성될 수 있다.
절연 표면을 가진 기판(300) 위에 상기 트랜지스터(310)의 제조 프로세스가 도 20a 내지 도 20e를 참조하여 이하에 기술된다.
먼저, 도전막이 절연 표면을 갖는 상기 기판(300) 위에 형성된 후, 게이트 전극층(311)이 제 1 포토리소그래피 단계를 통해 형성된다. 레지스트 마스크는 잉크-젯 방법으로 형성될 수 있다는 것을 주의하자. 포토마스크는 상기 레지스트 마스크가 잉크-젯 방법으로 형성될 때 사용되지 않으며, 이는 제조 비용들의 감소를 야기한다.
비록, 절연 표면을 갖는 상기 기판(300)을 위해 사용될 수 있는 기판에 대한 특별한 제한은 없지만, 상기 기판은 후속 단계에서 열 처리에 적어도 충분한 열 저항을 갖는 것이 필요하다. 예를 들면, 상기 기판(300)으로서, 바륨 보로실리케이트 유리, 알루미노보로실리케이트 유리 등의 유리 기판이 사용될 수 있다.
상기 유리 기판으로서, 후속 단계에서 열 처리의 온도가 높을 때 730℃ 이상의 스트레인점을 갖는 기판이 사용될 수 있다. 상기 유리 기판의 재료로서, 예를 들면, 알루미노실리케이트 유리, 알루미노보로실리케이트 유리, 또는 바륨 보로실리케이트 유리와 같은 유리 재료가 사용될 수 있다. 산화 붕소(B2O3)보다 더 많은 양의 산화 바륨(BaO)을 포함함으로써, 유리 기판은 열-저항적이고 보다 실용적이라는 것을 주의하자. 그러므로, 바람직하게는 B2O3보다 더 많은 양의 BaO을 포함하는 유리 기판이 사용된다.
세라믹 기판, 석영 기판, 또는 사파이어 기판과 같은, 절연체를 사용하여 형성된 기판이 유리 기판 대신에 상기 기판(300)으로서 사용될 수 있음을 주의하자. 결정화된 유리 등이 또한 사용될 수 있다. 대안적으로, 플라스틱 기판 등이 적절하게 사용될 수 있다. 더욱 대안적으로, 상기 기판으로서, 실리콘 등의 반도체 기판이 사용될 수 있다.
또한, 베이스 막으로서 작용하는 절연막이 상기 기판(300) 및 상기 게이트 전극층(311) 사이에 제공될 수 있다. 상기 베이스 막은 상기 기판(300)으로부터의 불순물 원소의 확산을 방지하는 기능을 가지며, 질화 실리콘막, 산화 실리콘막, 질화산화 실리콘막, 및 산화질화 실리콘막 중 하나 이상을 사용한 단층 구조 또는 적층 구조로 형성될 수 있다.
상기 게이트 전극층(311)을 형성하기 위한 도전막은 몰리브덴, 티타늄, 크롬, 탄탈륨, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐과 같은 금속 재료, 또는 그것의 주요 구성요소로서 이들 재료들 중 임의의 것을 포함한 합금 재료를 사용한 단층 또는 적층 구조를 갖도록 형성될 수 있다.
예를 들면, 상기 게이트 전극층(311)의 2-층 구조로서, 다음의 구조들이 바람직하다: 알루미늄층 및 그 위에 적층된 몰리브덴층의 2-층 구조, 구리층 및 그 위에 적층된 몰리브덴층의 2-층 구조, 구리층 및 그 위에 적층된 질화 티타늄층 또는 탄탈륨 질화층의 2-층 구조, 및 질화 티타늄층 및 몰리브덴 층의 2-층 구조. 3-층 구조로서, 텅스텐층 또는 질화 텅스텐층, 알루미늄 및 실리콘의 합금 또는 알루미늄 및 티타늄의 합금의 층, 및 질화 티타늄층 또는 티타늄층의 적층 구조가 바람직하다.
다음으로, 게이트 절연층(302)이 상기 게이트 전극층(311) 위에 형성된다.
불순물의 제거에 의해 i-형 또는 실질적으로 i-형으로 이루어진 산화물 반도체(고도로 정제된 산화물 반도체)는 계면 상태 및 계면 전하에 매우 민감하여, 따라서 상기 산화물 반도체 및 게이트 절연층 간의 계면이 중요하다. 그러므로, 상기 고도로 정제된 산화물 반도체층과 접촉하는 상기 게이트 절연층(GI)은 높은 품질을 요구한다.
예를 들면, 높은 파괴 전압을 가진 밀집한 고-품질 절연막이 형성될 수 있기 때문에 마이크로파들(2.45 GHz)를 사용한 고-밀도 플라즈마 CVD가 바람직하다. 이것은 상기 고도로 정제된 산화물 반도체층이 상기 고-품질 게이트 절연층과 밀접하게 접촉할 때, 상기 계면 상태는 감소될 수 있으며, 계면 특성들이 유리해질 수 있기 때문이다. 여기에서, 고-밀도 플라즈마 장치로서, 1×1011/㎤이상의 플라즈마 밀도를 실현할 수 있는 장치가 사용될 수 있다.
예를 들면, 플라즈마는 상기 절연막이 형성되도록 3 kW 내지 6 kW의 마이크로파 전력을 인가함으로써 생성된다. 모노실란 가스(SiH4), 아산화질소(N20), 및 희가스가 상기 절연막이 유리 기판과 같이 절연 표면을 가진 기판 위에 형성되도록 10 Pa 내지 30 Pa의 압력으로 고-밀도 플라즈마를 생성하기 위해 소스 가스로서 챔버에 도입된다. 그 후, 상기 모노실란 가스의 공급이 중단되며, 아산화질소(N20) 및 희가스가 상기 공기로의 노출 없이 도입되며, 따라서 상기 절연막의 표면이 플라즈마 처리를 겪게 한다. 아산화질소(N20) 및 희가스를 도입함으로써 상기 절연막의 상기 표면상에서 수행된 상기 플라즈마 처리는 적어도 상기 절연막이 형성된 후 수행된다. 상기 챔버로 도입되는 모노실란 가스(SiH4) 대 아산화질소(N20)의 유량비는 1:10 내지 1:200의 범위에 있다. 또한, 상기 챔버로 도입되는 희가스로서, 헬륨, 아르곤, 크립톤, 크세논 등이 사용될 수 있다. 특히, 바람직하게는 비싸지 않은 아르곤이 사용된다.
말할 필요도 없이, 스퍼터링 방법 또는 플라즈마 CVD 방법과 같은 상이한 막 형성 방법이 고-품질 절연막이 상기 게이트 절연층(302)으로서 형성될 수 있는 한 사용될 수 있다. 게다가, 임의의 절연막이 상기 게이트 절연막의 산화물 반도체와의 계면의 특성들 및 막 품질이 막 형성 후 수행된 열 처리에 의해 변경되는 한 사용될 수 있다. 임의의 경우에서, 임의의 절연막이 게이트 절연막으로서 막 품질이 높은 한 사용될 수 있고, 산화물 반도체를 가진 계면 상태 밀도가 감소되며, 유리한 계면이 형성될 수 있다.
12시간 동안 85℃ 및 2×106 V/㎝에서의 게이트-바이어스 열 응력 테스트(BT 테스트)에서, 불순물이 산화물 반도체에 부가된다면, 상기 불순물 및 상기 산화물 반도체의 주요 구성요소 간의 상기 결합은 높은 전계(B: 바이어스) 및 높은 온도(T: 온도)에 의해 파괴되며, 따라서 생성된 댕글링 결합이 상기 임계 전압(Vth)에 드리프트를 유도한다. 이에 대한 대책으로서, 본 발명의 일 실시예인 상기 트랜지스터에서, 상기 산화물 반도체에서의 상기 불순물, 특히, 수소, 물 등이 상기 게이트 절연층과의 계면의 특성들이 상술된 바와 같이 유리하도록 가능한 한 많이 제거된다. 따라서, 상기 BT 테스트에 대하여 안정된 박막 트랜지스터를 획득하는 것이 가능하다.
또한, 상기 게이트 절연층(302)은 산화 실리콘층, 질화 실리콘층, 산화질화 실리콘층, 질화산화 실리콘층, 또는 산화 알루미늄층 중 하나 이상을 사용한 단층 구조 또는 적층 구조로 형성될 수 있다
또한, 상기 게이트 절연층(302)으로서, 예를 들면, HfOx 등이 또한 사용될 수 있다. 상기 게이트 절연층(302)으로서, HfOx 등을 사용하여, 상기 게이트 전극을 향해 상기 산화물 반도체층 측으로부터 흐르는 누설 전류가 감소될 수 있다.
상기 게이트 절연층(302)은 산화 실리콘층 및 질화 실리콘층이 적층되는 구조를 가질 수 있다. 이 실시예에서, 100 nm의 두께를 가진 산화질화 실리콘층이 예를 들면 30 Pa의 압력 및 6 kW의 마이크로파 전력을 갖고 고-밀도 플라즈마 CVD 방법으로 형성된다. 이때, 상기 챔버로 도입되는 모노실란 가스(SiH4) 대 아산화질소(N2O)의 상기 유량비는 1:10이다.
다음으로, 2 nm 내지 200 nm까지의 두께를 갖는 산화물 반도체막(330)이 상기 게이트 절연층(302) 위에 형성된다.
상기 산화물 반도체막(330)이 스퍼터링 방법으로 형성되기 전에, 상기 게이트 절연층(3302)의 표면상의 먼지가 바람직하게는 아르곤 가스가 도입되는 역 스퍼터링에 의해 제거되고 플라즈마가 생성된다는 것을 주의하자. 아르곤 대기 대신에, 질소 대기, 헬륨 대기, 산소 대기 등이 사용될 수 있다는 것을 주의하자.
상기 산화물 반도체막(330)으로서, 다음의 산화물 반도체막들 중 임의의 것이 이용될 수 있다: In-Ga-Zn-O계 산화물 반도체막; In-Sn-Zn-O계 산화물 반도체막; In-Al-Zn-O계 산화물 반도체막; Sn-Ga-Zn-O계 산화물 반도체막; Al-Ga-Zn-O계 산화물 반도체막; Sn-Al-Zn-O계 산화물 반도체막; In-Zn-O계 산화물 반도체막; Sn-Zn-O계 산화물 반도체막; Al-Zn-O계 산화물 반도체막; In-O계 산화물 반도체막; In-Sn-O계 산화물 반도체막; Sn-O계 산화물 반도체막; 및 Zn-O계 산화물 반도체막. 이 실시예에서, 산기 산화물 반도체막(330)은 In-Ga-Zn-O 계 금속 산화물 타겟을 사용한 스퍼터링 방법으로 형성된다. 이 단계의 단면도가 도 20a에 도시된다. 대안적으로, 상기 산화물 반도체막은 희가스(통상적으로, 아르곤) 대기, 산소 대기, 또는 희가스(통상적으로, 아르곤)와 산소의 대기 하에서 스퍼터링 방법으로 형성될 수 있다. 스퍼터링 방법이 이용되는 경우에, 막은 2 wt% 내지 10 wt%까지의 SiO2를 포함한 타겟으로 형성될 수 있다.
스퍼터링 방법으로 상기 산화물 반도체막(330)을 형성하기 위한 타겟으로, 그것의 주요 구성요소로서 산화 아연을 포함한 금속 산화물 타겟이 사용될 수 있다. 상기 금속 산화물 타겟의 또 다른 예로서, 예를 들면, In203 : Ga203 : Zn0 = 1:1:1(mol수비)의 조성비를 갖는 금속 산화물 타겟이 사용될 수 있다. 상기 타겟에 대한 제한 없이, 예를 들면, In203 : Ga203 : Zn0 = 1:1:2(mol수비)의 조성비를 갖는 금속 산화물 타겟이 사용될 수 있다. 제조될 상기 금속 산화물 타겟의 상기 충족율은 90% 내지 100%이며, 바람직하게는 95% 내지 99.9%이다. 높은 충족율을 갖는 금속 산화물 타겟을 사용하여, 상기 형성된 산화물 반도체막은 높은 밀도를 가진다.
상기 산화물 반도체막(330)이 형성될 때 스퍼터링 가스로서 수소, 물, 수산기, 또는 수소화물과 같은 불순물이 수 ppm의 농도 또는 수 ppb의 농도로 감소되는 고-순도 가스를 사용하는 것이 바람직하다.
상기 기판은 감소된 압력 하에서 유지된 처리 챔버에 유지되며, 상기 기판 온도는 100℃ 내지 600℃까지, 바람직하게는 200℃ 내지 400℃까지로 설정된다. 막 형성은 상기 기판이 가열되는 동안 수행되며, 그에 의해 상기 형성된 산화물 반도체층에 포함된 불순물의 상기 농도는 감소될 수 있다. 또한, 스퍼터링으로 인한 손상들이 감소될 수 있다. 그 후, 수소 및 수분이 제거되는 스퍼터링 가스가 남아있는 수분이 제거되는 상기 처리 챔버로 도입되며, 상기 산화물 반도체막(330)이 타겟으로서 금속 산화물을 사용하여 상기 기판(300) 위에 형성된다. 상기 처리 챔버에 남아있는 수분을 제거하기 위해, 바람직하게는 엔트랩먼트 진공 펌프가 사용된다. 예를 들면, 바람직하게는, 크라이오펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프가 사용된다. 또한, 배기 유닛은 콜드 트랩을 갖춘 터보 텀프일 수 있다. 상기 크라이오펌프로 배기되는 막 형성 챔버에서, 예를 들면, 수소 원자, 물(H20)과 같은 수소 원자를 포함한 화합물(보다 바람직하게는, 또한 탄소 원자를 포함한 화합물) 등이 제거되며, 그에 의해 상기 막 형성 챔버에 형성된 상기 산화물 반도체막에서의 불순물의 상기 농도는 감소될 수 있다.
막 형성 조건들의 일 예로서, 다음의 조건들이 이용된다: 상기 기판 및 상기 타겟 간의 상기 거리는 60 mm 이며, 상기 압력은 0.6 Pa이고, 상기 직류(DC) 전원은 0.5 kW이며, 산소 대기(상기 산소 흐름의 비율은 100%이다)가 사용된다. 막 형성시 생성된 분말 물질들이 감소될 수 있고 상기 막 두께는 일정할 수 있기 때문에 펄싱된 직류(DC) 전원이 사용되는 것이 바람직하다. 산기 산화물 반도체막은 바람직하게는 5 nm 내지 30 nm까지를 포함하는 두께를 갖는다. 적절한 두께에서의 차이가 존재하며, 이는 산화물 반도체 재료에 의존하고, 상기 두께는 상기 재료에 의존하는 방식으로 적절하게 설정될 수 있다는 것을 주의하자.
다음으로, 상기 산화물 반도체막(330)은 제 2 포토리소그래피 단계를 통해 상기 섬-형상 산화물 반도체층(331)으로 처리된다. 또한, 상기 섬-형상 산화물 반도체층(331)을 형성하기 위한 레지스트 마스크가 잉크-젯 방법으로 형성될 수 있다. 상기 레지스트 마스크가 잉크-젯 방법으로 형성될 때 포토마스크는 사용되지 않으며, 이것은 제조 비용들의 감소를 야기한다.
다음으로, 상기 산화물 반도체층은 제 1 열 처리가 된다. 상기 제 1 열 처리로, 상기 산화물 반도체층의 탈수 또는 탈수소가 수행될 수 있다. 상기 제 1 열 처리의 상기 온도는 400℃ 이상 및 750℃ 이하, 바람직하게는 400℃ 이상 및 상기 기판의 상기 스트레인점 미만이다. 여기에서, 상기 기판은 한 종류의 열 처리 장치인 전기로에 도입되며, 열 처리는 1시간 동안 450℃에서 질소 대기 하에 상기 산화물 반도체층 상에서 수행되고, 그 후 물 및 수소가 상기 산화물 반도체층에 들어오는 것으로부터 방지된다. 이러한 방식으로, 상기 산화물 반도체층이 획득된다. 이러한 방식으로, 산화물 반도체층(331)이 획득된다(도 20b 참조).
상기 열 처리 장치는 전기로에 제한되지 않지만, 저항 가열기와 같은 가열기로부터 열 도전 또는 열 복사에 의해 처리될 물체를 가열하기 위한 디바이스를 가질 수 있다는 것을 주의하자. 예를 들면, GRTA(가스 급속 열 어닐) 장치 또는 LRTA(램프 급속 열 어닐) 장치와 같은 RTA(급속 열 어닐) 장치가 사용될 수 있다. LRTA 장치는 할로겐 램프, 금속 핼라이드 램프, 크세논 아크 램프, 탄소 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프와 같은 램프로부터 방출된 광의 복사(전자기파)에 의해 처리될 물체를 가열하기 위한 장치이다. GRTA 장치는 열 처리가 고-온 가스를 사용하여 수행되는 장치이다. 상기 가스로서, 질소 또는 아르곤과 같은 희가스와 같이, 열 처리에 의해 처리될 물체와 반응하지 않는 비활성 가스가 사용된다.
예를 들면, 상기 제 1 열 처리로서, GRTA는 다음과 같이 수행될 수 있다. 상기 기판은 이송되며, 수 분 동안 가열된 650℃ 내지 700℃의 고온으로 가열되는 비활성 가스를 집어 놓고, 이송되어 고온으로 가열되는 상기 비활성 가스 밖으로 꺼내어진다. GRTA는 단시간 동안 고-온 열 처리를 가능하게 한다.
상기 제 1 열 처리에서, 물, 수소 등은 질소 또는 헬륨, 네온, 또는 아르곤 과 같은 희가스에 포함되지 않는 것이 바람직하다. 예를 들면, 상기 열 처리 장체로 도입되는 질소 또는 헬륨, 네온, 또는 아르곤과 같은 희가스의 순도는 바람직하게는 6N(99.9999%) 이상, 보다 바람직하게는. 7N(99.99999%) 이상(즉, 불순물 농도가 바람직하게는 1 ppm 이하, 보다 바람직하게는 0.1 ppm 이하이다)이다.
상기 산화물 반도체층(331)은 상기 제 1 열 처리의 조건 또는 상기 산화물 반도체막의 재료에 의존하는 방식으로 몇몇 경우들에서 결정화에 의해 미세결정 층 또는 다결정 층이 된다. 예를 들면, 상기 산화물 반도체층은 90% 이상, 또는 80% 이상의 결정도를 갖는 미세결정 반도체 층이 되도록 결정화될 수 있다. 또한, 상기 제 1 열 처리의 조건들 또는 상기 산화물 반도체층의 재료에 따라서, 상기 산화물 반도체층은 결정 구성요소들을 포함하지 않는 비정질 산화물 반도체층일 수 있다. 상기 산화물 반도체층은 미세결정 부분(1 nm 내지 20 nm까지, 통상적으로 2 nm 내지 4 nm까지를 포함하는 입경을 갖는)이 비정질 산화물 반도체로 혼합되는 산화물 반도체층이 될 수 있다.
또한, 상기 제 1 열 처리는 또한 상기 섬-형상 산화물 반도체층으로 처리되기 전에 상기 산화물 반도체막(330) 상에서 수행될 수 있다. 상기 경우에서, 상기 기판은 상기 제 1 열 처리 후 상기 가열 장치로부터 제거되고, 그 후 포토리소그래피 단계가 수행된다.
상기 산화물 반도체층에 대하여 탈수 또는 탈수소의 효과를 갖는 상기 얼 처리는 다음의 타이밍 중 임의의 것에서 수행될 수 있다: 상기 산화물 반도체층이 형성된 후; 소스 전극 및 드레인 전극이 상기 산화물 반도체층 위에 형성된 후; 및 보호 절연막이 상기 소스 전극 및 상기 드레인 전극 위에 형성된 후.
또한, 콘택트 홀이 상기 게이트 절연층(302)에 형성되는 경우에, 상기 단계는 상기 산화물 반도체막(330)의 상기 탈수화 또는 탈수소화 전 또는 후에 수행될 수 있다.
상기 산화물 반도체막의 상기 에칭은 웨트 에칭에 대한 제한 없이 드라이 에칭일 수 있음을 주의하자.
상기 재료에 의존하는 상기 에칭 조건들(에천트, 에칭 시간, 및 온도와 같은)은 상기 재료가 원하는 형상으로 에칭될 수 있도록 적절하게 조정된다.
다음으로, 도전막은 상기 게이트 절연층(302) 및 상기 산화물 반도체층(331) 위에 형성된다. 예를 들면, 상기 도전막은 스퍼터링 방법 또는 진공 증착 방법으로 형성될 수 있다. 상기 도전막의 재료로서, Al, Cr, Cu, Ta, Ti, Mo, 및 W로부터 선택된 하나의 원소, 그것의 구성요소로서 상기 원소들 중 임의의 것을 포함한 합금, 상기 원소들 중 임의의 것의 결합을 포함한 합금 막 등이 존재한다. 대안적으로, 망간, 마그네슘, 지르코늄, 베릴륨, 및 이트륨으로부터 선택된 하나 이상의 재료들이 사용될 수 있다. 상기 도전막은 단층 구조 또는 두 개 이상의 층들의 적층 구조를 가질 수 있다. 예를 들면, 실리콘을 포함한 알루미늄 막의 단층 구조, 티타늄 막이 알루미늄 막 위에 적층되는 2-층 구조, 티타늄 막, 알루미늄 막, 및 티타늄 막이 이 순서대로 적층되는 3-층 구조 등이 제공될 수 있다. 대안적으로, 알루미늄(Al) 및 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 및 스칸듐(Sc)으로부터 선택된 하나 또는 복수의 원소들을 포함하는 막, 합금 막, 또는 질화막이 사용될 수 있다.
열 처리가 상기 도전막의 형성 후에 수행된다면, 상기 도전막은 상기 열 처리를 견디기에 충분한 열 저항을 가지는 것이 바람직하다.
레지스트 마스크가 제 3 포토리소그래피 단계를 통해 상기 도전막 위에 형성된다. 상기 도전막은 선택적으로 에칭되며, 따라서 상기 소스 또는 드레인 전극층(315a) 및 상기 소스 또는 드레인 전극층(315b)이 형성되도록 한다. 그 후, 상기 레지스트 마스크가 제거된다(도 20c 참조).
자외선, KrF 레이저 빔, 또는 ArF 레이저 빔이 상기 제 3 포토리소그래피 단계에서 상기 레지스트 마스크를 형성하기 위한 광 노출을 위해 사용된다. 나중에 형성될 상기 박막 트랜지스터의 채널 길이(L)는 상기 산화물 반도체층(331) 위에서 서로에 인접하는 상기 소스 전극층의 바닥부 및 상기 드레인 전극층의 바닥부 사이의 거리의 폭에 의존한다. 광 노출이 상기 채널 길이(L)가 25 nm보다 짧은 경우에 수행될 때, 수 나노미터들 내지 수십 나노미터들의 극히 짧은 파장들을 갖는 극자외선이 상기 제 3 포토리소그래피 단계에서 상기 레지스트 마스크를 형성하기 위한 광 노출을 위해 사용된다는 것을 주의하자. 극자외선을 갖는 광 노출은 고해상도 및 큰 초점 심도를 이끈다. 따라서, 나중에 형성될 상기 박막 트랜지스터의 상기 채널 길이(L)는 10 nm 내지 1000 nm까지가 되도록 설정될 수 있다. 따라서, 회로의 상기 동작 속도는 증가될 수 있고, 또한 오프 전류는 작아서 저전력 소비가 달성될 수 있다.
상기 도전막 및 상기 산화물 반도체막의 재료들 및 에칭 조건들이 상기 산화물 반도체층(331)이 상기 도전막의 에칭시 제거되도록 적절하게 조정된다는 것을 주의하자.
이 실시예에서, 티타늄 막은 상기 도전막으로서 사용되며, In-Ga-Zn-O계 산화물 반도체가 상기 산화물 반도체층(331)으로서 사용되며 암모니아 과산화수소수(암모니아, 물, 및 과산화수소 용액의 혼합물)가 에천트로서 사용된다.
상기 제 3 포토리소그래피 단계에서, 상기 산화물 반도체층(331)의 일부만이 에칭 오프될 수 있으며, 그에 의해 홈(오목부)을 갖는 산화물 반도체층이 형성될 수 있다. 또한, 상기 소스 또는 드레인 전극층(315a) 및 상기 소스 또는 드레인 전극층(315b)을 형성하기 위한 상기 레지스트 마스크가 잉크-젯 방법으로 형성될 수 있다. 포토마스크는 상기 레지스트 마스크가 잉크젯 방법으로 형성될 때 사용되지 않으며, 이것은 제조 비용들의 감소를 야기한다.
또한, 산화물 도전층들이 상기 산화물 반도체층 및 상기 소스 및 드레인 전극층들 사이에 형성될 수 있다. 상기 소스 및 드레인 전극층들을 형성하기 위한 도전층 및 상기 산화물 도전층들이 연속하여 형성될 수 있다. 상기 산화물 도전층들은 소스 영역 및 드레인 영역으로서 기능할 수 있다.
상기 산화물 도전층들이 상기 산화물 반도체층 및 상기 소스 및 드레인 전극층들 사이에 소스 영역 및 드레인 영역으로서 제공될 때, 상기 소스 영역 및 상기 드레인 영역의 저항은 감소될 수 있으며, 상기 트랜지스터의 고속 동작이 실현될 수 있다.
포토리소그래피 단계에서 포토마스크들 및 단계들의 수를 감소시키기 위해, 에칭이 복수의 강도들을 갖도록 광이 전달되는 광-노출 마스크인 멀티-톤 마스크를 사용하여 형성된 레지스트 마스크를 사용하여 수행될 수 있다. 멀티-톤 마스크를 사용하여 형성된 레지스트 마스크가 복수의 두께들을 갖고 에칭을 수행함으로써 형상이 추가로 변경될 수 있기 때문에, 상기 레지스트 마스크는 상이한 패턴들을 제공하기 위해 복수의 에칭 단계들에 사용될 수 있다. 그러므로, 적어도 두 종류들의 상이한 패턴에 대응하는 레지스트 마스크가 하나의 멀티-톤 마스크를 사용함으로써 형성될 수 있다. 따라서, 광-노출 마스크들의 수는 감소될 수 있고 대응하는 포토리소그래피 단계들의 수가 또한 감소될 수 있으며, 그에 의해 프로세스의 단순화가 실현될 수 있다.
N20, N2, 또는 Ar과 같은 가스를 사용한 플라즈마 처리가 수행된다. 이러한 플라즈마 처리는 노출되는 상기 산화물 반도체층의 표면상에 흡수된 물 등을 제거한다. 또한, 플라즈마 처리는 산소 및 아르곤의 혼합 가스를 사용하여 수행될 수 있다.
상기 플라즈마 처리 후, 상기 산화물 반도체층의 일부와 접촉하고 보호 절연막으로서 작용하는 산화물 절연층(316)이 형성된다.
상기 산화물 절연층(316)은, 물 또는 수소와 같은 불순물이 상기 산화물 절연층(316)에 들어가지 않는 방법인 스퍼터링 방법 등을 적절하게 사용한 적어도 1 nm의 두께로 형성될 수 있다. 수소가 상기 산화물 절연층(316)에 포함될 때, 상기 산화물 반도체층으로의 상기 수소의 진입 또는 상기 수소로 상기 산화물 반도체층에서의 산소의 추출이 야기되어, 그에 의해 n-형 도전을 갖도록 상기 산화물 반도체층의 상기 후 채널의 저항이 낮아지게 하여, 기생 채널이 형성되도록 하는 관심사가 존재한다. 그러므로, 수소가 사용되지 않는 형성 방법이 상기 산화물 절연층(316)이 가능한 한 적은 수소를 포함하도록 이용된다는 것이 중요하다.
이 실시예에서, 200 nm의 두께를 가진 산화 실리콘막이 스퍼터링 방법으로 상기 산화물 절연층(316)으로서 형성된다. 성막시 상기 기판 온도는 실온 내지 300℃까지일 수 있으며, 이 실시예에서는 100℃로 설정된다. 상기 산화 실리콘막은 희가스(통상적으로, 아르곤) 대기, 산소 대기, 또는 희가스(통상적으로, 아르곤)와 산소의 대기 하에서 스퍼터링 방법으로 형성될 수 있다. 게다가, 실리콘 산화물 타겟 또는 실리콘 타겟이 타겟으로서 사용될 수 있다. 예를 들면, 산화 실리콘막이 산소 및 질소의 대기 하에서 스퍼터링 방법으로 실리콘 타겟을 사용하여 형성될 수 있다. 산소-부족 상태에 있게 되고, 따라서 보다 낮은 저항을 갖는, 즉, n-형이 되는 영역에서 상기 산화물 반도체층과 접촉하여 형성되는 상기 산화물 반도체층(316)이 수분, 수소 이온, 및 OH-와 같은 불순물들을 포함하지 않아서, 외부로부터 그러한 불순물들의 진입을 차단하는 무기 절연막, 통상적으로, 산화 실리콘막, 산화질화 실리콘막, 알루미늄 산화막, 또는 알루미늄 산질화막을 사용하여 형성된다.
상기 경우에, 상기 산화물 절연층(316)은 바람직하게는 상기 처리 챔버에 남아있는 수분을 제거하여 형성된다. 이것은 수소, 수산기, 또는 수분이 상기 산화물 반도체층(331) 및 상기 산화물 절연층(316)에 포함되는 것으로부터 방지하기 위한 것이다.
상기 처리 챔버에 남아있는 수분을 제거하기 위해, 바람직하게는 엔트랩먼트 진공 펌프가 사용된다. 예를 들면, 바람직하게는, 크라이오펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프가 사용된다. 또한, 배기 유닛은 콜드 트랩을 갖춘 터보 펌프일 수 있다. 상기 크라이오펌프로 배기되는 막 형성 챔버에서, 예를 들면, 수소 원자, 물(H20)과 같은 수소 원자를 포함한 화합물 등이 제거되며, 그에 의해 상기 막 형성 챔버에 형성된 상기 산화물 절연층(316)에 포함된 불순물의 상기 농도는 감소될 수 있다.
상기 산화물 반도체막(316)이 형성될 때 스퍼터링 가스로서 수소, 물, 수산기, 또는 수소화물과 같은 불순물이 수 ppm의 농도 또는 수 ppb의 농도로 감소되는 고-순도 가스를 사용하는 것이 바람직하다.
다음으로, 제 2 열 처리(바람직하게는 200℃ 내지 400℃까지, 예로서, 250℃ 내지 350℃까지로)가 비활성 가스 대기 또는 산소 가스 대기 하에서 수행된다. 예를 들면, 상기 제 2 열 처리는 질소 대기 하에서 1시간 동안 250℃로 수행된다. 상기 제 2 열 처리로, 상기 산화물 반도체층이 상기 산화물 절연층(316)과 접촉하는 동안 열이 인가된다.
상기 프로세스를 통해, 탈수 또는 탈수소를 위한 열 처리가 보다 낮은 저항으로의 막 형성 후 상기 산화물 반도체막 상에서 수행되며, 그 후, 상기 산화물 반도체막의 일부가 선택적으로 산소-과잉 상태가 된다. 그 결과, 상기 게이트 전극층(311)과 중첩하는 채널 형성 영역(313)이 i-형이 되며, 상기 소스 전극층(315a)과 중첩하는 고-저항 소스 영역(314a) 및 상기 드레인 전극층(315b)과 중첩하는 고-저항 드레인 영역(314b)이 자기-정렬 방식으로 형성된다. 상술된 프로세스를 통해, 상기 트랜지스터(310)가 형성된다(도 20d 참조).
공기 대기에서 1시간 내지 30시간 동안 100℃ 내지 200℃까지의 열 처리가 추가로 수행될 수 있다. 이 실시예에서, 상기 열 처리는 10시간 동안 150℃로 수행된다. 이러한 열 처리는 고정된 가열 온도로 수행될 수 있다. 대안적으로, 상기 가열 온도에서의 다음 변화가 수 회 반복적으로 수행될 수 있다: 상기 가열 온도는 실온에서 100℃ 내지 200℃까지의 온도로 증가되고 그 후 실온으로 감소된다. 이러한 열 처리는 감소된 압력 하에서 상기 산화물 절연막의 형성 전에 수행될 수 있다. 상기 감소된 압력 하에서, 상기 열 처리 시간은 단축될 수 있다. 이러한 열 처리로, 노멀리-오프 박막 트랜지스터가 획득될 수 있다. 따라서, 상기 박막 트랜지스터의 신뢰성이 향상될 수 있다. 또한, 다수의 결함들을 포함하는 산화 실리콘층이 상기 산화물 절연층으로서 사용될 때, 상기 산화물 반도체층에 포함된 상기 불순물은 상기 열 처리에 의해 보다 효율적으로 감소될 수 있다.
상기 드레인 전극층(315b)(또는 상기 소스 전극층(315a)과 중첩하는, 상기 산화물 반도체층의 일부에서의 상기 고-저항 드레인 영역(314b)(또는 상기 고-저항 소스 영역(314a)의 형성에 의해, 상기 박막 트랜지스터의 신뢰성이 향상될 수 있다. 상세하게는, 고-저항 드레인 영역(314b)을 형성함으로써, 도전성이 상기 드레인 전극층(315b)에서 상기 고-저항 드레인 영역(314b), 및 상기 채널 형성 영역(313)으로 단계적으로 변화될 수 있는 구조가 달성될 수 있다. 따라서, 상기 트랜스터가 고 전원 전위(VDD)를 공급하기 위한 배선에 연결된 상기 드레인 전극층(315b)으로 동작하는 경우에, 상기 고-저항 드레인 영역(314b)은 버퍼로서 작용하며, 상기 트랜지스터의 파괴 전압이 개선될 수 있도록 비록 상기 높은 전계가 상기 게이트 전극층(311) 및 상기 드레인 전극층(315b) 사이에 인가될지라도 높은 전계는 국소적으로 인가되지 않는다.
또한, 상기 산화물 반도체층에서의 상기 고-저항 소스 영역 또는 상기 고-저항 드레인 영역은 상기 산화물 반도체층의 두께가 15 nm 이하인 경우에 전체 두께 방향으로 형성된다. 상기 산화물 반도체층의 상기 두께가 30 nm 내지 50 nm인 경우에, 상기 산화물 반도체층의 일부에서, 즉, 상기 소스 전극층 또는 상기 드레인 전극층 및 그 부근과 접촉하는 상기 산화물 반도체층의 영역에서, 상기 저항은 감소되고, 상기 게이트 절연막과 가까운 상기 산화물 반도체층의 영역은 i-형이 될 수 있다.
보호 절연층이 상기 산화물 절연층(316) 위에 추가로 형성될 수 있다. 예를 들면, 질화 실리콘막은 RF 스퍼터링 방법으로 형성된다. RF 스퍼터링 방법은 높은 생산성으로 인해 상기 보호 절연층의 형성 방법으로서 바람직하다. 상기 보호 절연층은 수분, 수소 이온, 및 OH-와 같은 불순물들을 포함하지 않고, 이러한 불순물들의 진입을 외부로부터 차단하는 무기 절연막을 사용하여 형성되며, 통상적으로, 질화 실리콘막, 질화 알루미늄막, 질화산화 실리콘막, 질화산화 알루미늄막 등이 사용된다. 이 실시예에서, 보호 절연층(303)은 보호 절연층으로서 질화 실리콘막을 사용하여 형성된다(도 20e 참조).
이 실시예에서, 상기 보호 절연층(303)으로서, 질화 실리콘막이 다음의 방식으로 형성된다: 상기 산화물 절연층(316)까지의 층들이 형성되는 상기 기판(300)이 100℃ 내지 400℃의 온도로 가열된다; 수소 및 수분이 제거되는 고-순도 질소를 포함한 스퍼터링 가스가 도입된다; 및 실리콘 반도체 타겟이 사용된다. 이 경우에 또한, 잔여 수분이 상기 산화물 절연층(316)의 것과 유사한 방식으로 상기 보호 절연층(303)의 형성시 상기 처리 챔버로부터 제거되는 것이 바람직하다.
또한, 평탄화를 위한 평탄화 절연층이 상기 보호 절연층(303) 위에 제공될 수 있다.
또한, 상기 산화물 반도체층과 중첩하는 도전층이 상기 보호 절연층(303) 위에(상기 평탄화 절연층이 제공되는 경우에 상기 평탄화 절연층 위에) 제공될 수 있다. 상기 도전층은 상기 트랜지스터(310)의 상기 게이트 전극층(311)의 것과 동일한 전위 또는 그것과 상이한 전위를 가질 수 있고, 제 2 게이트 전극층으로서 기능할 수 있다. 상기 도전층의 상기 전위는 GND 또는 0 V와 같은 고정된 전위일 수 있다.
상기 박막 트랜지스터(310)의 전기 특성들이 상기 도전층에 의해 제어될 수 있다.
본 발명의 일 실시예에 따른 상기 전압 조정 회로에서의 상기 용량 소자가 이 실시예에서 상기 트랜지스터와 동일한 단계들을 통해 형성될 수 있다. 상기 트랜지스터 및 상기 용량 소자가 상기 동일한 단계들을 통해 형성될 때, 단계들의 수가 감소될 수 있다.
상기 구조를 가지고, 상기 트랜지스터가 안정된 전기 특성들 및 높은 신뢰성을 가질 수 있다. 상기 트랜지스터에서 누설 전류가 작기 때문에, 상기 트랜지스터를 사용한 본 발명의 일 실시예에 따라 상기 전압 조정 회로를 형성함으로써, 원하는 전압이 전보다 빠르게 달성될 수 있다. 또한, 본 발명의 일 실시예에 따른 상기 전압 조정 회로가 상기 트랜지스터를 사용하여 형성될 때, 상기 전압 조정 회로가 안정된 전기 특성들 및 높은 신뢰성을 가질 수 있다.
이 실시예는 상기 다른 실시예들 중 임의의 것과 적절하게 결합될 수 있음을 주의하자.
(실시예 9)
이 실시예에서, 본 명세서에 개시된 상기 전압 조정 회로에 포함된 트랜지스터로서 사용될 수 있는 박막 트랜지스터의 또 다른 예가 기술된다.
이 실시예에서, 박막 트랜지스터 및 상기 박막 트랜지스터의 제조 방법의 일 실시예가 도 21a 내지 도 21d를 참조하여 기술될 것이다.
도 21a 내지 도 21d는 박막 트랜지스터의 단면 구조의 일 예를 도시한다. 도 21a 내지 도 21d에 도시된 트랜지스터(360)는 채널-보호형(채널-중지형)으로 불리우는 보텀-게이트 구조들 중 하나이며, 또한 역 스태거형 박막 트랜지스터로서 불리운다.
비록 상기 트랜지스터(360)는 단일-게이트 트랜지스터이지만, 복수의 채널 형성 영역들을 포함한 다중-게이트 트랜지스터가 이 실시예의 상기 트랜지스터로서 형성될 수 있다.
절연 표면을 가진 기판(320) 위에 상기 트랜지스터(360)의 제조 프로세스가 도 21a 내지 도 21d를 참조하여 이하에 기술된다.
먼저, 도전막이 절연 표면을 갖는 상기 기판(320) 위에 형성된 후, 게이트 전극층(361)이 제 1 포토리소그래피 단계를 통해 형성된다. 레지스트 마스크는 잉크-젯 방법으로 형성될 수 있음을 주의하자. 상기 레지스트 마스크가 잉크-젯 방법으로 형성될 때 포토마스크는 사용되지 않으며, 이는 제조 비용들의 감소를 초래한다.
상기 게이트 전극층(361)을 형성하기 위한 도전막은 몰리브덴, 티타늄, 크롬, 탄탈륨, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐과 같은 금속 재료, 또는 그것의 주요 구성요소로서 이들 재료들 중 임의의 것을 포함한 합금 재료를 사용한 단층 또는 적층 구조를 갖도록 형성될 수 있다.
다음으로, 게이트 절연층(322)이 상기 게이트 전극층(361) 위에 형성된다.
불순물의 제거에 의해 i-형 또는 실질적으로 i-형으로 이루어진 산화물 반도체(고도로 정제된 산화물 반도체)는 계면 상태 및 계면 전하에 매우 민감하여, 따라서 상기 산화물 반도체 및 게이트 절연층 간의 계면이 중요하다. 그러므로, 상기 고도로 정제된 산화물 반도체층과 접촉하는 상기 게이트 절연층(GI)은 높은 품질을 요구한다.
예를 들면, 높은 파괴 전압을 가진 밀집한 고-품질 절연막이 형성될 수 있기 때문에 마이크로파들(2.45 GHz)를 사용한 고-밀도 플라즈마 CVD가 바람직하다. 이것은 상기 고도로 정제된 산화물 반도체층이 상기 고-품질 게이트 절연층과 밀접하게 접촉할 때, 상기 계면 상태는 감소될 수 있으며, 계면 특성들이 유리해질 수 있기 때문이다. 여기에서, 고-밀도 플라즈마 장치로서, 1×1011/㎤이상의 플라즈마 밀도를 실현할 수 있는 장치가 사용될 수 있다.
예를 들면, 플라즈마는 상기 절연막이 형성되도록 3 kW 내지 6 kW의 마이크로파 전력을 인가함으로써 생성된다. 모노실란 가스(SiH4), 아산화질소(N20), 및 희가스가 상기 절연막이 유리 기판과 같이 절연 표면을 가진 기판 위에 형성되도록 10 Pa 내지 30 Pa의 압력으로 고-밀도 플라즈마를 생성하기 위해 소스 가스로서 챔버에 도입된다. 그 후, 상기 모노실란 가스의 공급이 중단되며, 아산화질소(N20) 및 희가스가 상기 공기로의 노출 없이 도입되며, 따라서 상기 절연막의 표면이 플라즈마 처리를 겪게 한다. 아산화질소(N20) 및 희가스를 도입함으로써 상기 절연막의 상기 표면상에서 수행된 상기 플라즈마 처리는 적어도 상기 절연막이 형성된 후 수행된다. 상기 챔버로 도입되는 모노실란 가스(SiH4) 대 아산화질소(N20)의 유량비는 1:10 내지 1:200의 범위에 있다. 또한, 상기 챔버로 도입되는 희가스로서, 헬륨, 아르곤, 크립톤, 크세논 등이 사용될 수 있다. 특히, 바람직하게는 비싸지 않은 아르곤이 사용된다.
말할 필요도 없이, 스퍼터링 방법 또는 플라즈마 CVD 방법과 같은 상이한 막 형성 방법이 고-품질 절연막이 상기 게이트 절연층(322)으로서 형성될 수 있는 한 사용될 수 있다. 또한, 임의의 절연막이 상기 게이트 절연막의 산화물 반도체와의 계면의 특성들 및 막 품질이 막 형성 후 수행된 열 처리에 의해 변경되는 한 사용될 수 있다. 임의의 경우에서, 임의의 절연막이 게이트 절연막으로서 막 품질이 높은 한 사용될 수 있고, 산화물 반도체를 가진 계면 상태 밀도가 감소되며, 유리한 계면이 형성될 수 있다.
12시간 동안 85℃ 및 2×106 V/㎝에서의 게이트-바이어스 열 응력 테스트(BT 테스트)에서, 불순물이 산화물 반도체에 부가된다면, 상기 불순물 및 상기 산화물 반도체의 주요 구성요소 간의 상기 결합은 높은 전계(B: 바이어스) 및 높은 온도(T: 온도)에 의해 파괴되며, 따라서 생성된 댕글링 결합이 상기 임계 전압(Vth)에 드리프트를 유도한다. 이에 대한 대책으로서, 본 발명의 일 실시예인 상기 트랜지스터에서, 상기 산화물 반도체에서의 상기 불순물, 특히, 수소, 물 등이 상기 게이트 절연층과의 계면의 특성들이 상술된 바와 같이 유리하도록 가능한 한 많이 제거된다. 따라서, 상기 BT 테스트에 대하여 안정된 박막 트랜지스터를 획득하는 것이 가능하다.
또한, 상기 게이트 절연층(322)은 산화 실리콘층, 질화 실리콘층, 산화질화 실리콘층, 질화산화 실리콘층, 또는 산화 알루미늄층 중 하나 이상을 사용한 단층 구조 또는 적층 구조로 형성될 수 있다
또한, 상기 게이트 절연층(322)으로서, 예를 들면, HfOx 등이 또한 사용될 수 있다. 상기 게이트 절연층(322)으로서, HfOx 등의 사용으로, 상기 게이트 전극을 향해 상기 산화물 반도체층 측으로부터 흐르는 누설 전류가 감소될 수 있다.
상기 게이트 절연층(322)은 산화 실리콘층 및 질화 실리콘층이 적층되는 구조를 가질 수 있다. 이 실시예에서, 100 nm의 두께를 가진 산화질화 실리콘층이 예를 들면 30 Pa의 압력 및 6 kW의 마이크로파 전력을 갖고 고-밀도 플라즈마 CVD 방법으로 형성된다. 이때, 상기 챔버로 도입되는 모노실란 가스(SiH4) 대 아산화질소(N2O)의 상기 유량비는 1:10이다.
다음으로, 2 nm 내지 200 nm까지를 포함하는 두께를 가진 상기 산화물 반도체막이 상기 게이트 절연층(322) 위에 형성된다. 그 후, 상기 산화물 반도체막은 제 2 포토리소그래피 단계를 통해 상기 섬-형상 산화물 반도체층으로 처리된다. 이 실시예에서, 상기 산화물 반도체막은 In-Ga-Zn-O 계 금속 산화물 타겟을 사용한 스퍼터링 방법으로 형성된다.
상기 경우에서, 바람직하게는 상기 산화물 반도체막이 상기 처리 챔버에 남아있는 수분을 제거하여 형성된다. 이것은 수소, 수산기, 또는 수분이 상기 산화물 반도체막에 포함되는 것으로부터 방지하기 위한 것이다.
상기 처리 챔버에 남아있는 수분을 제거하기 위해, 바람직하게는 엔트랩먼트 진공 펌프가 사용된다. 예를 들면, 바람직하게는, 크라이오펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프가 사용된다. 또한, 배기 유닛은 콜드 트랩을 갖춘 터보 펌프일 수 있다. 상기 크라이오펌프로 배출되는 상기 막 형성 챔버에서, 예를 들면, 수소 원자, 물(H20)과 같은, 수소 원자를 포함한 화합물, 등이 제거되며, 그에 의해 상기 막 형성 챔버에 형성된 상기 산화물 반도체막에서의 불순물의 농도는 감소될 수 있다.
상기 산화물 반도체막이 형성될 때 스퍼터링 가스로서 수소, 물, 수산기, 또는 수소화물과 같은 불순물이 수 ppm의 농도 또는 수 ppb의 농도로 감소되는 고-순도 가스를 사용하는 것이 바람직하다.
다음으로, 상기 산화물 반도체층은 탈수 또는 탈수소가 된다. 상기 제 1 열 처리의 상기 온도는 400℃ 이상 및 750℃ 이하, 바람직하게는 400℃ 이상 및 상기 기판의 상기 스트레인점 미만이다. 여기에서, 상기 기판은 한 종류의 열 처리 장치인 전기로에 도입되며, 열 처리는 1시간 동안 450℃에서 질소 대기 하에 상기 산화물 반도체층 상에서 수행되고, 그 후 물 및 수소가 상기 산화물 반도체층에 들어오는 것으로부터 방지된다. 이러한 방식으로, 상기 산화물 반도체층이 획득된다. 이러한 방식으로, 산화물 반도체층(332)이 획득된다(도 21a 참조).
다음으로, N20, N2, 또는 Ar과 같은 가스를 사용한 플라즈마 처리가 수행된다. 이러한 플라즈마 처리는 노출되는 상기 산화물 반도체층의 표면상에 흡수된 물 등을 제거한다. 또한, 플라즈마 처리는 산소 및 아르곤의 혼합 가스를 사용하여 수행될 수 있다.
다음으로, 산화물 절연막이 상기 게이트 절연층(322) 및 상기 산화물 반도체층(332) 위에 형성된 후, 레지스트 마스크가 제 3 포토리소그래피 단계를 통해 상기 산화물 절연막 위에 형성된다. 상기 산화물 절연막은 선택적으로 에칭되어, 산화물 절연층(366)이 형성되도록 한다. 그 후, 상기 레지스트 마스크가 제거된다.
이 실시예에서, 200nm의 두께를 가진 산화 실리콘막이 스퍼터링 방법으로 상기 산화물 절연층(366)으로서 형성된다. 막 형성시 상기 기판 온도는 실온보다 높거나 동일하고 300℃보다 낮거나 동일하며, 이 실시예에서는 100℃로 설정된다. 상기 산화 실리콘막은 희가스(통상적으로, 아르곤) 대기, 산소 대기, 또는 희가스(통상적으로, 아르곤)와 산소의 대기 하에서 스퍼터링 방법으로 형성될 수 있다. 게다가, 실리콘 산화물 타겟 또는 실리콘 타겟이 타겟으로서 사용될 수 있다. 예를 들면, 산화 실리콘막이 산소 및 질소의 대기 하에서 스퍼터링 방법으로 실리콘 타겟을 사용하여 형성될 수 있다. 산소-부족 상태에 있게 되고, 따라서 보다 낮은 저항을 갖는, 즉, n-형이 되는 영역에서 상기 산화물 반도체층과 접촉하여 형성되는 상기 산화물 반도체층(366)이 수분, 수소 이온, 및 OH-와 같은 불순물들을 포함하지 않아서, 외부로부터 그러한 불순물들의 진입을 차단하는 무기 절연막, 통상적으로, 산화 실리콘막, 산화질화 실리콘막, 알루미늄 산화막, 또는 알루미늄 산질화막을 사용하여 형성된다.
상기 경우에, 상기 산화물 절연층(366)은 바람직하게는 상기 처리 챔버에 남아있는 수분을 제거하여 형성된다. 이것은 수소, 수산기, 또는 수분이 상기 산화물 반도체층(332) 및 상기 산화물 절연층(366)에 포함되는 것으로부터 방지하기 위한 것이다.
상기 처리 챔버에 남아있는 수분을 제거하기 위해, 바람직하게는 엔트랩먼트 진공 펌프가 사용된다. 예를 들면, 바람직하게는, 크라이오펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프가 사용된다. 또한, 배기 유닛은 콜드 트랩을 갖춘 터보 펌프일 수 있다. 상기 크라이오펌프로 배기되는 막 형성 챔버에서, 예를 들면, 수소 원자, 물(H20)과 같은 수소 원자를 포함한 화합물 등이 제거되며, 그에 의해 상기 막 형성 챔버에 형성된 상기 산화물 절연층(366)에 포함된 불순물의 상기 농도는 감소될 수 있다.
상기 산화물 반도체막(366)이 형성될 때 스퍼터링 가스로서 수소, 물, 수산기, 또는 수소화물과 같은 불순물이 수 ppm의 농도 또는 수 ppb의 농도로 감소되는 고-순도 가스를 사용하는 것이 바람직하다.
다음으로, 제 2 열 처리(바람직하게는 200℃ 내지 400℃까지, 예로서, 250℃ 내지 350℃까지)가 비활성 가스 대기 또는 산소 가스 대기 하에서 수행된다. 예를 들면, 상기 제 2 열 처리는 질소 대기 하에서 1시간 동안 250℃로 수행된다. 상기 제 2 열 처리로, 상기 산화물 반도체층이 상기 산화물 절연층(366)과 접촉하는 동안 열이 인가된다.
이 실시예에서, 상기 산화물 절연층(366)이 제공되고 부분적으로 노출되는 상기 산화물 반도체층(332)은 질소 대기 또는 비활성 가스 대기 하에서 또는 감소된 압력 하에서 열 처리를 추가로 겪게 된다. 질소 대기 또는 비활성 가스 대기 하에서 또는 감소된 압력 하에서의 상기 열 처리로, 상기 산화물 절연층(366)에 의해 커버되지 않는 상기 산화물 반도체층(332)의 상기 노출된 영역의 저항은 감소될 수 있다. 예를 들면, 상기 열 처리는 질소 대기 하에서 1시간 동안 250℃로 수행된다.
질소 대기 하에서, 상기 산화물 절연층(366)이 제공된 상기 산화물 반도체층(332) 상의 상기 열 처리로, 상기 산화물 반도체층(332)의 상기 노출된 영역의 저항이 감소될 수 있고, 따라서 상이한 저항들을 갖는 영역들(도 21b에서 어두워진 영역 및 흰색 영역으로서 표시된)을 포함한 산화물 반도체층(362)이 형성된다.
다음으로, 도전막이 상기 게이트 절연층(322), 상기 산화물 반도체층(362), 및 상기 산화물 절연층(366) 위에 형성된 후, 레지스트 마스크가 제 4 포토리소그래피 단계를 통해 상기 도전막 위에 형성된다. 상기 도전막은 선택적으로 에칭되어, 소스 전극층(365a) 및 드레인 전극층(365b)이 형성되도록 한다. 그 후, 상기 레지스트 마스크가 제거된다(도 21c 참조).
상기 소스 전극층(365a) 및 상기 드레인 전극층(365b)의 재료로서, Al, Cr, Cu, Ta, Ti, Mo, 및 W로부터 선택된 하나의 원소, 그것의 구성요소로서 상기 원소들 중 임의의 것을 포함한 합금, 상기 원소들 중 임의의 것의 결합을 포함한 합금막 등이 존재한다. 상기 도전막은 단층 구조 또는 두 개 이상의 층들의 적층 구조를 가질 수 있다.
상기 프로세스를 통해, 상기 산화물 반도체층은 산소-부족 상태가 되며, 따라서 낮은 저항을 갖게 되는, 즉 탈수 또는 탈수소를 위한 열 처리가 상기 형성된 산화물 반도체막 상에서 수행될 때 n-형이 된다. 그 후, 상기 산화물 절연층은 상기 산화물 반도체층과 접촉하여 형성된다. 따라서, 상기 산화물 반도체층의 일부는 선택적으로 산소 과잉 상태가 된다. 그 결과, 상기 게이트 전극층(361)과 중첩하는 채널 형성 영역(363)은 i-형이 된다. 이때, 적어도 상기 채널 형성 영역(3630보다 높은 캐리어 농도를 갖고 상기 소스 전극층(365a)과 중첩하는 고-저항 소스 영역(364a) 및 적어도 상기 채널 형성 영역(363)보다 높은 캐리어 농도를 갖고 상기 드레이 전극층(365b)과 중첩하는 고-저항 드레인 영역(364b)이 자기-정렬 방식으로 형성된다. 상술된 프로세스를 통해, 상기 트랜지스터(360)가 형성된다.
공기 대기에서 1시간 내지 30시간 동안 100℃ 내지 200℃까지의 열 처리가 추가로 수행될 수 있다. 이 실시예에서, 이러한 열 처리는 10시간 동안 150℃로 수행된다. 이러한 열 처리는 고정된 가열 온도로 수행될 수 있다. 대안적으로, 상기 가열 온도에서의 다음의 변화들이 복수 회 반복적으로 수행될 수 있다: 상기 가열 온도는 실온에서 100℃ 내지 200℃까지의 온도로 증가되며, 그 후 실온으로 감소된다. 이러한 열 처리는 감소된 압력 하에서 상기 산화물 절연막의 형성 전에 수행될 수 있다. 상기 감소된 압력 하에서, 상기 열 처리 시간이 단축될 수 있다. 이러한 열 처리로, 수소가 상기 산화물 반도체층에서 상기 산화물 절연층으로 도입되며, 따라서 노멀리-오프 박막 트랜지스터가 획득될 수 있다. 따라서, 상기 박막 트랜지스터의 신뢰성이 향상될 수 있다.
상기 드레인 전극층(365b)(또는 상기 소스 전극층(365a))과 중첩하는, 상기 산화물 반도체층의 일부에서의 상기 고-저항 드레인 영역(364b)(또는 상기 고-저항 소스 영역(364a))의 형성에 의해, 상기 박막 트랜지스터의 신뢰성이 향상될 수 있다. 상세하게는, 고-저항 드레인 영역(364b)을 형성함으로써, 도전성이 상기 드레인 전극층(365b)에서 상기 고-저항 드레인 영역(364b), 및 상기 채널 형성 영역(363)으로 단계적으로 변화될 수 있는 구조가 달성될 수 있다. 따라서, 상기 트랜스터가 고 전원 전위(VDD)를 공급하기 위한 배선에 연결된 상기 드레인 전극층(315b)으로 동작하는 경우에, 상기 고-저항 드레인 영역(364b)은 버퍼로서 작용하며, 상기 트랜지스터의 파괴 전압이 개선될 수 있도록 비록 상기 높은 전계가 상기 게이트 전극층(361) 및 상기 드레인 전극층(365b) 사이에 인가될지라도 높은 전계는 국소적으로 인가되지 않는다.
보호 절연층(323이 상기 소스 전극층(365a), 상기 드레인 전극층(365b), 및 상기 산화물 절연층(366) 위에 형성된다. 이 실시예에서, 상기 보호 절연층(323)은 질화 실리콘막을 사용하여 형성된다(도 21d 참조).
산화물 절연층은 상기 소스 전극층(365a), 상기 드레인 전극층(365b), 및 상기 산화물 절연층(366) 위에 형성될 수 있으며, 상기 보호 절연층(323)이 상기 산화물 절연층 위에 적층될 수 있다.
상기 구조를 가지고, 상기 트랜지스터가 안정된 전기 특성들 및 높은 신뢰성을 가질 수 있다. 상기 트랜지스터에서 누설 전류가 작기 때문에, 상기 트랜지스터를 사용한 본 발명의 일 실시예에 따라 상기 전압 조정 회로를 형성함으로써, 원하는 전압이 전보다 빠르게 달성될 수 있다. 또한, 본 발명의 일 실시예에 따른 상기 전압 조정 회로가 상기 트랜지스터를 사용하여 형성될 때, 상기 전압 조정 회로가 안정된 전기 특성들 및 높은 신뢰성을 가질 수 있다.
본 발명의 일 실시예에 따른 상기 전압 조정 회로에서 상기 용량 소자는 이 실시예에서 상기 트랜지스터와 동일한 단계들을 통해 형성될 수 있다. 상기 트랜지스터 및 상기 용량 소자는 상기 동일한 단계들을 통해 형성될 때, 단계들의 수가 감소될 수 있다.
이 실시예는 상기 다른 실시예들 중 임의의 것과 적절하게 결합될 수 있다는 것을 주의하자.
(실시예 10)
이 실시예에서, 본 명세서에 개시된 상기 전압 조정 회로에 포함된 트랜지스터로서 사용될 수 있는 박막 트랜지스터의 또 다른 예가 기술된다.
이 실시예에서, 박막 트랜지스터 및 상기 박막 트랜지스터의 제조 방법의 일 실시예가 도 22a 내지 도 22d를 참조하여 기술될 것이다.
비록, 상기 트랜지스터(350)가 단일-게이트 트랜지스터이지만, 복수의 채널 형성 영역들을 포함한 다중-게이트 트랜지스터가 이 실시예의 상기 트랜지스터로서 형성될 수 있다.
절연 표면을 갖는 상기 기판(340) 위에 상기 트랜지스터(350)의 제조 프로세스가 도 22a 내지 도 22d를 참조하여 이하에 기술된다.
먼저, 도전막이 절연 표면을 갖는 상기 기판(340) 위에 형성된 후, 게이트 전극층(351)이 제 1 포토리소그래피 단계를 통해 형성된다. 이 실시예에서, 상기 게이트 전극층(351)을 형성하기 위한 도전막으로서, 150 nm의 두께를 가진 텅스텐 막이 스퍼터링 방법으로 형성된다.
다음으로, 게이트 절연층(342)이 상기 게이트 전극층(351) 위에 형성된다.
불순물의 제거에 의해 i-형 또는 실질적으로 i-형으로 이루어진 산화물 반도체(고도로 정제된 산화물 반도체)는 계면 상태 및 계면 전하에 매우 민감하여, 따라서 상기 산화물 반도체 및 게이트 절연층 간의 계면이 중요하다. 그러므로, 상기 고도로 정제된 산화물 반도체층과 접촉하는 상기 게이트 절연층(GI)은 높은 품질을 요구한다.
예를 들면, 높은 파괴 전압을 가진 밀집한 고-품질 절연막이 형성될 수 있기 때문에 마이크로파들(2.45 GHz)를 사용한 고-밀도 플라즈마 CVD가 바람직하다. 이것은 상기 고도로 정제된 산화물 반도체층이 상기 고-품질 게이트 절연층과 밀접하게 접촉할 때, 상기 계면 상태는 감소될 수 있으며, 계면 특성들이 유리해질 수 있기 때문이다. 여기에서, 고-밀도 플라즈마 장치로서, 1×1011/㎤이상의 플라즈마 밀도를 실현할 수 있는 장치가 사용될 수 있다.
예를 들면, 플라즈마는 상기 절연막이 형성되도록 3 kW 내지 6 kW의 마이크로파 전력을 인가함으로써 생성된다. 모노실란 가스(SiH4), 아산화질소(N20), 및 희가스가 상기 절연막이 유리 기판과 같이 절연 표면을 가진 기판 위에 형성되도록 10 Pa 내지 30 Pa의 압력으로 고-밀도 플라즈마를 생성하기 위해 소스 가스로서 챔버에 도입된다. 그 후, 상기 모노실란 가스의 공급이 중단되며, 아산화질소(N20) 및 희가스가 상기 공기로의 노출 없이 도입되며, 따라서 상기 절연막의 표면은 플라즈마 처리가 된다. 아산화질소(N20) 및 희가스를 도입함으로써 상기 절연막의 상기 표면상에서 수행된 상기 플라즈마 처리는 적어도 상기 절연막이 형성된 후 수행된다. 상기 챔버로 도입되는 모노실란 가스(SiH4) 대 아산화질소(N20)의 유량비는 1:10 내지 1:200의 범위에 있다. 게다가, 상기 챔버로 도입되는 희가스로서, 헬륨, 아르곤, 크립톤, 크세논 등이 사용될 수 있다. 특히, 바람직하게는 비싸지 않은 아르곤이 사용된다.
말할 필요도 없이, 스퍼터링 방법 또는 플라즈마 CVD 방법과 같은 상이한 막 형성 방법이 고-품질 절연막이 상기 게이트 절연층(342)으로서 형성될 수 있는 한 사용될 수 있다. 또한, 임의의 절연막이 상기 게이트 절연막의 산화물 반도체와의 계면의 특성들 및 막 품질이 막 형성 후 수행된 열 처리에 의해 변경되는 한 사용될 수 있다. 임의의 경우에서, 임의의 절연막이 게이트 절연막으로서 막 품질이 높은 한 사용될 수 있고, 산화물 반도체를 가진 계면 상태 밀도가 감소되며, 유리한 계면이 형성될 수 있다.
12시간 동안 85℃ 및 2×106 V/㎝에서의 게이트-바이어스 열 응력 테스트(BT 테스트)에서, 불순물이 산화물 반도체에 부가된다면, 상기 불순물 및 상기 산화물 반도체의 주요 구성요소 간의 상기 결합은 높은 전계(B: 바이어스) 및 높은 온도(T: 온도)에 의해 파괴되며, 따라서 생성된 댕글링 결합이 상기 임계 전압(Vth)에 드리프트를 유도한다. 이에 대한 대책으로서, 본 발명의 일 실시예인 상기 트랜지스터에서, 상기 산화물 반도체에서의 상기 불순물, 특히, 수소, 물 등이 상기 게이트 절연층과의 계면의 특성들이 상술된 바와 같이 유리하도록 가능한 한 많이 제거된다. 따라서, 상기 BT 테스트에 대하여 안정적인 박막 트랜지스터를 획득하는 것이 가능하다.
또한, 상기 게이트 절연층(342)은 산화 실리콘층, 질화 실리콘층, 산화질화 실리콘층, 질화산화 실리콘층, 또는 산화 알루미늄층 중 하나 이상을 사용한 단층 구조 또는 적층 구조로 형성될 수 있다
또한, 상기 게이트 절연층(342)으로서, 예를 들면, HfOx 등이 또한 사용될 수 있다. 상기 게이트 절연층(342)으로서, HfOx 등의 사용으로, 상기 게이트 전극을 향해 상기 산화물 반도체층 측으로부터 흐르는 누설 전류가 감소될 수 있다.
상기 게이트 절연층(342)은 산화 실리콘층 및 질화 실리콘층이 적층되는 구조를 가질 수 있다. 이 실시예에서, 100 nm의 두께를 가진 산화질화 실리콘층이 예를 들면 30 Pa의 압력 및 6 kW의 마이크로파 전력을 갖고 고-밀도 플라즈마 CVD 방법으로 형성된다. 이때, 상기 챔버로 도입되는 모노실란 가스(SiH4) 대 아산화질소(N2O)의 상기 유량비는 1:10이다.
다음으로, 도전막이 상기 게이트 절연층(342) 위에 형성되며, 레지스트 마스크가 제 2 포토리소그래피 단계를 통해 상기 도전막 위에 형성된다. 상기 도전막은 선택적으로 에칭되어, 소스 전극층(355a) 및 드레인 전극층(355b)이 형성되도록 한다. 그 후, 상기 레지스트 마스크가 제거된다(도 22a 참조).
다음으로, 산화물 반도체막(345)이 형성된다(도 22b 참조). 이 실시예에서, 상기 산화물 반도체막(345)이 In-Ga-Zn-O 계 금속 산화물 타겟을 사용한 스퍼터링 방법으로 형성된다. 상기 산화물 반도체막(345)이 제 3 포토리소그래피 단계를 통해 섬-형상 산화물 반도체층으로 처리된다.
상기 경우에서, 바람직하게는 상기 산화물 반도체막(345)이 상기 처리 챔버에 남아있는 수분을 제거하여 형성된다. 이것은 수소, 수산기, 또는 수분이 상기 산화물 반도체막(345)에 포함되는 것으로부터 방지하기 위한 것이다.
상기 처리 챔버에 남아있는 수분을 제거하기 위해, 바람직하게는 엔트랩먼트 진공 펌프가 사용된다. 예를 들면, 바람직하게는, 크라이오펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프가 사용된다. 또한, 배기 유닛은 콜드 트랩을 갖춘 터보 펌프일 수 있다. 상기 크라이오펌프로 배기되는 막 형성 챔버에서, 예를 들면, 수소 원자, 물(H20)과 같은 수소 원자를 포함한 화합물 등이 제거되며, 그에 의해 상기 막 형성 챔버에 형성된 상기 산화물 절연층(345)에 포함된 불순물의 상기 농도는 감소될 수 있다.
상기 산화물 반도체막(345)이 형성될 때 스퍼터링 가스로서 수소, 물, 수산기, 또는 수소화물과 같은 불순물이 수 ppm의 농도 또는 수 ppb의 농도로 감소되는 고-순도 가스를 사용하는 것이 바람직하다.
다음으로, 상기 산화물 반도체층은 탈수 또는 탈수소가 된다. 상기 제 1 열 처리의 상기 온도는 400℃ 이상 및 750℃ 이하, 바람직하게는 400℃ 이상 및 상기 기판의 상기 스트레인점 미만이다. 여기에서, 상기 기판은 한 종류의 열 처리 장치인 전기로에 도입되며, 열 처리는 1시간 동안 450℃에서 질소 대기 하에 상기 산화물 반도체층 상에서 수행되고, 그 후 물 및 수소가 상기 산화물 반도체층에 들어오는 것으로부터 방지된다. 이러한 방식으로, 상기 산화물 반도체층이 획득된다. 이러한 방식으로, 산화물 반도체층(346)이 획득된다(도 22a 참조).
또한, 상기 제 1 열 처리로서, GRTA는 다음과 같이 수행될 수 있다. 상기 기판은 이송되며, 수 분 동안 가열된 650℃ 내지 700℃의 고온으로 가열되는 비활성 가스를 집어 놓고, 이송되어 고온으로 가열되는 상기 비활성 가스 밖으로 꺼내어진다. GRTA는 단시간 동안 고-온 열 처리를 가능하게 한다.
또한, 보호 절연막으로서 작용하는 산화물 절연층(356)이 상기 산화물 반도체층(346)과 접촉하여 형성된다.
상기 산화물 절연층(356)은, 물 또는 수소와 같은 불순물이 상기 산화물 절연층(316)에 들어가지 않는 방법인 스퍼터링 방법 등을 적절하게 사용한 적어도 1 nm의 두께로 형성될 수 있다. 수소가 상기 산화물 절연층(356)에 포함될 때, 상기 산화물 반도체층으로의 상기 수소의 진입 또는 상기 수소로 상기 산화물 반도체층에서의 산소의 추출이 야기되어, 그에 의해 (n-형 도전을 갖도록) 상기 산화물 반도체층의 상기 후 채널의 저항이 낮아지게 하여, 기생 채널이 형성되도록 하는 관심사가 존재한다. 그러므로, 수소가 사용되지 않는 형성 방법이 상기 산화물 절연층(356)이 가능한 한 적은 수소를 포함하도록 이용된다는 것이 중요하다.
이 실시예에서, 200 nm의 두께를 가진 산화 실리콘막이 스퍼터링 방법으로 상기 산화물 절연층(356)으로서 형성된다. 막 형성시 상기 기판 온도는 실온 내지 300℃까지일 수 있으며, 이 실시예에서는 100℃로 설정된다. 상기 산화 실리콘막은 희가스(통상적으로, 아르곤) 대기, 산소 대기, 또는 희가스(통상적으로, 아르곤)와 산소의 대기 하에서 스퍼터링 방법으로 형성될 수 있다. 게다가, 실리콘 산화물 타겟 또는 실리콘 타겟이 타겟으로서 사용될 수 있다. 예를 들면, 산화 실리콘막이 산소 및 질소의 대기 하에서 스퍼터링 방법으로 실리콘 타겟을 사용하여 형성될 수 있다. 산소-부족 상태에 있게 되고, 따라서 보다 낮은 저항을 갖는, 즉, n-형이 되는 영역에서 상기 산화물 반도체층과 접촉하여 형성되는 상기 산화물 반도체층(356)이 수분, 수소 이온, 및 OH-와 같은 불순물들을 포함하지 않아서, 외부로부터 그러한 불순물들의 진입을 차단하는 무기 절연막, 통상적으로, 산화 실리콘막, 산화질화 실리콘막, 알루미늄 산화막, 또는 알루미늄 산질화막을 사용하여 형성된다.
상기 경우에, 상기 산화물 절연층(356)은 바람직하게는 상기 처리 챔버에 남아있는 수분을 제거하여 형성된다. 이것은 수소, 수산기, 또는 수분이 상기 산화물 반도체층(346) 및 상기 산화물 절연층(356)에 포함되는 것으로부터 방지하기 위한 것이다.
상기 처리 챔버에 남아있는 수분을 제거하기 위해, 바람직하게는 엔트랩먼트 진공 펌프가 사용된다. 예를 들면, 바람직하게는, 크라이오펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프가 사용된다. 또한, 배기 유닛은 콜드 트랩을 갖춘 터보 펌프일 수 있다. 상기 크라이오펌프로 배기되는 상기 막 형성 챔버에서, 예를 들면, 수소 원자, 물(H20)과 같은, 수소 원자를 포함한 화합물, 등이 제거되며, 그에 의해 상기 막 형성 챔버에 형성된 상기 산화물 절연층(356)에서의 불순물의 농도는 감소될 수 있다.
상기 산화물 절연층(356)이 형성될 때 스퍼터링 가스로서 수소, 물, 수산기, 또는 수소화물과 같은 불순물이 수 ppm의 농도 또는 수 ppb의 농도로 감소되는 고-순도 가스를 사용하는 것이 바람직하다.
다음으로, 제 2 열 처리(바람직하게는 200℃ 내지 400℃까지, 예로서, 250℃ 내지 350℃까지)가 비활성 가스 대기 또는 산소 가스 대기 하에서 수행된다. 예를 들면, 상기 제 2 열 처리는 질소 대기 하에서 1시간 동안 250℃로 수행된다. 상기 제 2 열 처리로, 상기 산화물 반도체층이 상기 산화물 절연층(356)과 접촉하는 동안 열이 인가된다.
상기 프로세스를 통해, 상기 산화물 반도체층은 산소-부족 상태가 되며, 따라서 낮은 저항을 갖게 되는, 즉 탈수 또는 탈수소를 위한 열 처리가 상기 형성된 산화물 반도체막 상에서 수행될 때 n-형이 된다. 그 후, 상기 산화물 절연층은 상기 산화물 반도체층과 접촉하여 형성된다. 따라서, 상기 산화물 반도체층의 일부는 선택적으로 산소 과잉 상태가 된다. 그 결과, 고-저항 i-형 산화물 반도체층(352)이 형성된다. 상술된 프로세스를 통해, 상기 트랜지스터(350)가 형성된다.
공기 대기에서 1시간 내지 30시간 동안 100℃ 내지 200℃까지의 열 처리가 추가로 수행될 수 있다. 이 실시예에서, 이러한 열 처리는 10시간 동안 150℃로 수행된다. 이러한 열 처리는 고정된 가열 온도로 수행될 수 있다. 대안적으로, 상기 가열 온도에서의 다음의 변화들이 복수 회 반복적으로 수행될 수 있다: 상기 가열 온도는 실온에서 100℃ 내지 200℃까지의 온도로 증가되며, 그 후 실온으로 감소된다. 이러한 열 처리는 감소된 압력 하에서 상기 산화물 절연막의 형성 전에 수행될 수 있다. 상기 감소된 압력 하에서, 상기 열 처리 시간이 단축될 수 있다. 이러한 열 처리로, 수소가 상기 산화물 반도체층에서 상기 산화물 절연층으로 도입되며, 따라서 노멀리-오프 박막 트랜지스터가 획득될 수 있다. 따라서, 상기 박막 트랜지스터의 신뢰성이 향상될 수 있다.
보호 절연층이 상기 산화 절연층(356) 위에 추가로 형성될 수 있다. 예를 들면, 질화 실리콘막이 RF 스퍼터링 방법으로 형성된다. 이 실시예에서, 보호 절연층(343)은 보호 절연층으로서 질화 실리콘막을 사용하여 형성된다(도 22d 참조).
또한, 평탄화를 위한 평탄화 절연층이 상기 보호 절연층(343) 위에 제공될 수 있다.
상기 구조를 가지고, 상기 트랜지스터가 안정된 전기 특성들 및 높은 신뢰성을 가질 수 있다. 상기 트랜지스터에서 누설 전류가 작기 때문에, 상기 트랜지스터를 사용한 본 발명의 일 실시예에 따라 상기 전압 조정 회로를 형성함으로써, 원하는 전압이 전보다 빠르게 달성될 수 있다. 또한, 본 발명의 일 실시예에 따른 상기 전압 조정 회로가 상기 트랜지스터를 사용하여 형성될 때, 상기 전압 조정 회로가 안정된 전기 특성들 및 높은 신뢰성을 가질 수 있다.
본 발명의 일 실시예에 따른 상기 전압 조정 회로에서 상기 용량 소자는 이 실시예에서 상기 트랜지스터와 동일한 단계들을 통해 형성될 수 있다. 상기 트랜지스터 및 상기 용량 소자는 상기 동일한 단계들을 통해 형성될 때, 단계들의 수가 감소될 수 있다.
이 실시예는 상기 다른 실시예들 중 임의의 것과 적절하게 결합될 수 있다는 것을 주의하자.
(실시예 11)
이 실시예에서, 본 명세서에 개시된 상기 전압 조정 회로에 포함된 트랜지스터로서 사용될 수 있는 박막 트랜지스터의 또 다른 예가 기술될 것이다.
이 실시예에서, 박막 트랜지스터의 상기 제조 프로세스에서 실시예 8과 상이한 일 예가 도 23을 참조하여 기술될 것이다. 도 23은 단계들의 일부를 제외하고는 도 20a 내지 도 20e와 동일하기 때문에, 상기 동일한 부분들은 상기 동일한 참조 부호들에 의해 나타내어지며 상기 동일한 부분들의 상세한 설명은 적절하게 생략된다.
먼저, 게이트 전극층(381)이 기판(370) 위에 형성되며, 제 1 게이트 절연층(372a) 및 제 2 게이트 절연층(372b)이 그 위에 적층된다. 이 실시예에서, 게이트 절연층은 질화물 절연층 및 산화물 절연층이 각각 상기 제 1 게이트 절연층(372a) 및 상기 제 2 게이트 절연층(372b)으로서 사용되는 2-층 구조를 갖는다.
상기 산화물 절연층으로서, 산화 실리콘층, 질화 실리콘층, 산화질화 실리콘층, 산화 알루미늄층, 산화질화 알루미늄층 등이 사용될 수 있다. 상기 질화물 절연층으로서, 질화 실리콘층, 질화산화 실리콘층, 질화 알루미늄층, 질화산화 알루미늄층 등이 사용될 수 있다.
게다가, 상기 제 1 게이트 절연층(372a) 또는 상기 제 2 게이트 절연층(372b)으로서, 예를 들면, HfOx 등이 또한 사용될 수 있다. 상기 제 1 게이트 절연층(372a) 또는 상기 제 2 게이트 절연층(372b)으로서, HfOx 등을 사용하여, 상기 산화물 반도체층 측으로부터 상기 게이트 전극을 향해 흐르는 누설 전류가 감소될 수 있다.
이 실시예에서, 상기 게이트 절연층이 질화 실리콘층 및 산화 실리콘층이 상기 게이트 전극층(381) 측으로부터 적층되는 구조를 가진다. 150 nm의 두께를 가진 게이트 절연층은 50 nm 내지 200 nm까지를 포함하는(이 실시예에서는 50 nm) 두께를 가진 질화 실리콘층(SiNy(y>0))이 상기 제 1 게이트 절연층(372a)으로서 스퍼터링 방법으로 형성되고 그 후 5nm 내지 300nm까지를 포함하는(이 실시예에서는 100 nm) 두께를 가진 산화 실리콘층(SiOx(x>0))이 상기 제 1 게이트 절연층(372a) 위에 상기 제 2 게이트 절연층(372b)으로서 적층되는 방식으로 형성된다.
다음으로, 상기 산화물 반도체막이 형성되며, 상기 산화물 반도체막은 포토리소그래피 단계를 통해 상기 섬-형상 산화물 반도체층으로 처리된다. 이 실시예에서, 상기 산화물 반도체막은 In-Ga-Zn-O 계 금속 산화물 타겟을 사용한 스퍼터링 방법으로 형성된다.
상기 경우에서, 바람직하게는 상기 산화물 반도체막이 상기 처리 챔버에 남아있는 수분을 제거하여 형성된다. 이것은 수소, 수산기, 또는 수분이 상기 산화물 반도체막에 포함되는 것으로부터 방지하기 위한 것이다.
상기 처리 챔버에 남아있는 수분을 제거하기 위해, 바람직하게는 엔트랩먼트 진공 펌프가 사용된다. 예를 들면, 바람직하게는, 크라이오펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프가 사용된다. 또한, 배기 유닛은 콜드 트랩을 갖춘 터보 펌프일 수 있다. 상기 크라이오펌프로 배기되는 상기 막 형성 챔버에서, 예를 들면, 수소 원자, 물(H20)과 같은, 수소 원자를 포함한 화합물 등이 제거되며, 그에 의해 상기 막 형성 챔버에 형성된 상기 산화물 반도체막에서의 불순물의 농도는 감소될 수 있다.
상기 산화물 반도체막이 형성될 때 스퍼터링 가스로서 수소, 물, 수산기, 또는 수소화물과 같은 불순물이 수 ppm의 농도 또는 수 ppb의 농도로 감소되는 고-순도 가스를 사용하는 것이 바람직하다.
다음으로, 상기 산화물 반도체층은 탈수 또는 탈수소를 겪게 된다. 상기 제 1 열 처리의 상기 온도는 400℃ 내지 750℃까지, 바람직하게는 425℃ 내지 750℃까지이다. 상기 온도가 425℃ 이상인 경우에, 상기 열 처리 시간은 1시간 이하일 수 있는 반면, 상기 온도가 425℃ 미만인 경우에, 상기 열 처리 시간은 1시간보다 길다는 것을 주의하자. 여기에서, 상기 기판은 한 종류의 열 처리 장치인 전기로에 넣고, 상기 산화물 반도체층의 열 처리는 질소 대기 하에서 수행된다. 그 후, 물 및 수소가 상기 산화물 반도체층에 들어오는 것으로부터 방지된다. 그 후, 냉각이 상기 동일한 노(furnace)로의 고-순도 산소 가스, 고-순도 N20 가스, 또는 초-건조 공기(-40℃보다 작거나 동일한, 바람직하게는 -60℃보다 작거나 동일한 이슬점을 가진)의 도입에 의해 수행된다. 물, 수소 등이 산소 가스 또는 N20 가스에 포함되지 않는 것이 바람직하다. 대안적으로, 열 처리 장치로 도입되는 산소 가스 또는 N20 가스의 상기 순도는 6N(99.9999%)보다 크거나 동일하고, 바람직하게는 7N(99.99999%)보다 크거나 동일하다(즉, 상기 산소 가스 또는 상기 N20 가스의 상기 불순물 농도는 1 ppm보다 작거나 동일하고, 바람직하게는 0.1 ppm보다 작거나 동일하다).
상기 열 처리 장치는 전기로에 제한되지 않는다는 것을 주의하자. 예를 들면, GRTA(가스 급속 열 어닐) 장치 또는 LRTA(램프 급속 열 어닐) 장치와 같은 RTA(급속 열 어닐) 장치가 사용될 수 있다. LRTA 장치는 할로겐 램프, 금속 핼라이드 램프, 크세논 아크 램프, 탄소 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프와 같은 램프로부터 방출된 광의 복사(전자기파)에 의해 처리될 물체를 가열하기 위한 장치이다. 또한, LRTA 장치 및 램프에 대한 제한 없이, 저항 가열기와 같은 가열기로부터의 열 전도 또는 열 복사에 의해 처리될 상기 제품을 가열하는 디바이스가 사용될 수 있다. GRTA 장치는 열 처리가 고-온 가스를 사용하여 수행되는 장치이다. 상기 가스로서, 질소 또는 아르곤과 같은 희가스와 같이, 열 처리에 의해 처리될 물체와 반응하지 않는 비활성 가스가 사용된다. 상기 열 처리는 RTA 방법으로 수 분 동안 600℃ 내지 750℃로 수행될 수 있다.
또한, 탈수 또는 탈수소를 위한 상기 제 1 열 처리 후, 열 처리는 산소 가스 대기 또는 N20 가스 대기 하에서, 200℃ 내지 400℃까지, 바람직하게는 200℃ 내지 300℃까지로 수행될 수 있다.
또한, 상기 산화물 반도체층의 상기 제 1 열 처리는 또한 상기 섬-형상 산화물 반도체층으로 처리되기 전에 상기 산화물 반도체막 상에서 수행될 수 있다. 상기 경우에서, 상기 기판은 상기 제 1 열처리 후 상기 가열 장치로부터 제거되고, 그 후 포토리소그래피 단계가 수행된다.
상기 프로세스를 통해, 상기 전체 산화물 반도체막은 과잉 양의 산소를 포함하게 되며, 그에 의해 상기 산화물 반도체막은 보다 높은 저항을 갖게 된다, 즉 i- 형이 된다. 따라서, 전체 영역이 i-형 도전성을 갖는 산화물 반도체층(382)이 형성된다.
다음으로, 도전막이 상기 산화물 반도체층(382) 위에 형성되며, 레지스트 마스크가 포토리소그래피 단계를 통해 형성된다. 상기 도전막은 선택적으로 에칭되어, 소스 전극층(385a) 및 드레인 전극층(385b)이 형성되도록 한다. 그 후, 산화물 절연층(386)이 스퍼터링 방법으로 형성된다.
상기 경우에, 상기 산화물 절연층(386)은 바람직하게는 상기 처리 챔버에 남아있는 수분을 제거하여 형성된다. 이것은 수소, 수산기, 또는 수분이 상기 산화물 반도체층(382) 및 상기 산화물 절연층(386)에 포함되는 것으로부터 방지하기 위한 것이다.
상기 처리 챔버에 남아있는 수분을 제거하기 위해, 바람직하게는 엔트랩먼트 진공 펌프가 사용된다. 예를 들면, 바람직하게는, 크라이오펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프가 사용된다. 또한, 배기 유닛은 콜드 트랩을 갖춘 터보 펌프일 수 있다. 상기 크라이오펌프로 배기되는 상기 막 형성 챔버에서, 예를 들면, 수소 원자, 물(H20)과 같은, 수소 원자를 포함한 화합물 등이 제거되며, 그에 의해 상기 막 형성 챔버에 형성된 상기 산화물 절연층(386)에서의 불순물의 농도는 감소될 수 있다.
상기 산화물 절연층(386)이 형성될 때 스퍼터링 가스로서 수소, 물, 수산기, 또는 수소화물과 같은 불순물이 수 ppm의 농도 또는 수 ppb의 농도로 감소되는 고-순도 가스를 사용하는 것이 바람직하다.
상술된 프로세스를 통해, 트랜지스터(380)가 형성된다.
상기 박막 트랜지스터의 전기 특성들에서의 변화를 감소시키기 위해, 열 처리(바람직하게는 150℃보다 높거나 동일하고 350℃보다 낮은)가 비활성 가스 대기 또는 질소 가스 대기 하에서 수행될 수 있다. 예를 들면, 상기 열 처리는 질소 대기 하에서 1시간 동안 250℃로 수행된다.
공기 대기에서 1시간 내지 30시간 동안 100℃ 내지 200℃까지의 열 처리가 추가로 수행될 수 있다. 이 실시예에서, 이러한 열 처리는 10시간 동안 150℃로 수행된다. 이러한 열 처리는 고정된 가열 온도로 수행될 수 있다. 대안적으로, 상기 가열 온도에서의 다음의 변화들이 복수 회 반복적으로 수행될 수 있다: 상기 가열 온도는 실온에서 100℃ 내지 200℃까지의 온도로 증가되며, 그 후 실온으로 감소된다. 상기 감소된 압력 하에서, 상기 열 처리 시간이 단축될 수 있다. 이러한 열 처리로, 수소가 상기 산화물 반도체층에서 상기 산화물 절연층으로 도입되며, 따라서 노멀리-오프 박막 트랜지스터가 획득될 수 있다. 따라서, 상기 박막 트랜지스터의 신뢰성이 향상될 수 있다.
보호 절연층(373)이 상기 산화물 절연층(386) 위에 형성된다. 이 실시예에서, 상기 보호 절연층(373)으로서, 100 nm의 두께를 가진 질화 실리콘막이 스퍼터링 방법으로 형성된다.
질화 절연층을 사용하여 각각 형성된 상기 보호 절연층(373) 및 상기 제 1 게이트 절연층(372a)은 수분, 수소, 수소화물, 수산화물과 같은 불순물들을 포함하지 않으며, 그 외부로부터 이것들의 진입을 차단하는 효과를 가진다.
그러므로, 상기 보호 절연층(373)의 형성 후 제조 프로세스에서, 그 외부로부터 수분과 같은 불순물의 진입은 방지될 수 있으며, 따라서 상기 디바이스의 장기 신뢰성이 향상될 수 있다.
또한, 질화물 절연층을 사용하여 형성된 상기 보호 절연층(373) 및 상기 제 1 게이트 절연층(372a) 사이의 상기 절연층들의 부분은 상기 보호 절연층(373) 및 상기 제 1 게이트 절연층(372a)이 서로 접촉할 수 있도록 제거될 수 있다.
따라서, 상기 산화물 반도체층에서 수분, 수소, 수소화물, 및 수산화물과 같은 불순물들은 가능한 한 많이 감소되며, 이러한 불순물들의 진입이 방지되어, 상기 산화물 반도체층에서의 불순물들의 상기 농도는 낮게 유지될 수 있다.
또한, 평탄화를 위한 평탄화 절연층이 상기 보호 절연층(373) 위에 제공될 수 있다.
또한, 상기 산화물 반도체층과 중첩하는 도전층이 상기 보호 절연층(373) 위에 제공될 수 있다. 상기 도전층은 상기 트랜지스터(380)의 상기 게이트 전극층(381)의 것과 동일한 전위 또는 그것과 상이한 전위를 가질 수 있고, 제 2 게이트 전극층으로서 기능할 수 있다. 상기 도전층의 상기 전위는 GND 또는 0 V와 같은 고정된 전위일 수 있다.
상기 트랜지스터(380)의 전기 특성들이 상기 도전층에 의해 제어될 수 있다.
상기 구조를 가지고, 상기 트랜지스터가 안정된 전기 특성들 및 높은 신뢰성을 가질 수 있다. 상기 트랜지스터에서 누설 전류가 작기 때문에, 상기 트랜지스터를 사용한 본 발명의 일 실시예에 따라 상기 전압 조정 회로를 형성함으로써, 원하는 전압이 전보다 빠르게 달성될 수 있다. 또한, 본 발명의 일 실시예에 따른 상기 전압 조정 회로가 상기 트랜지스터를 사용하여 형성될 때, 상기 전압 조정 회로가 안정된 전기 특성들 및 높은 신뢰성을 가질 수 있다.
이 실시예는 상기 다른 실시예들 중 임의의 것과 적절하게 결합될 수 있다.
(실시예 12)
이 실시예에서, 본 발명의 일 실시예인 전압 조정 회로에서의 트랜지스터 및 용량 소자의 구조가 기술될 것이다.
본 발명의 일 실시예에 적용될 수 있는, 이 실시예에서 상기 트랜지스터 및 상기 용량 소자의 상기 구조의 일 예가 도 24a 및 도 24b를 참조하여 기술될 것이다. 도 24b는 이 실시예에서 상기 트랜지스터 및 상기 용량 소자의 상기 구조의 일 에를 도시한 단면도이다. 도 20a 내지 도 20e에 도시된 상기 트랜지스터가 예로서, 도 24a 및 도 24b에 도시된 상기 트랜지스터에 적용되며, 도 20a 내지 도 20e에 도시된 상기 트랜지스터의 설명은 상기 상세한 설명으로서 그것에 적용된다는 것을 주의하자.
도 24b에 도시된 바와 같이, 상기 트랜지스터(310) 및 용량 소자(309)가 기판(301) 위에 제공된다.
상기 용량 소자(309)는 그 사이에 개재된 게이트 절연층(302)을 갖고 상기 기판(301) 위에 제공된 도전층(304) 및 상기 도전층(304) 위에 제공된 도전층(306)을 포함한다. 이때, 상기 게이트 절연층은 상기 용량 소자의 유전체로서 기능한다.
상기 도전층(304)은 상기 트랜지스터(301)의 게이트 전극층(311)과 동일한 도전막을 사용하여 형성되며, 상기 게이트 절연층(302)에 제공된 개구를 통해 드레인 전극층(315b)에 전기적으로 접속된다. 상기 도전층(304)은 상기 용량 소자(309)의 제 1 전극 및 제 2 전극 중 하나로서 기능한다.
상기 도전층(306)은 상기 트랜지스터(301)의 소스 전극층(315a) 및 드레인 전극층(315b)과 동일한 도전막을 사용하여 형성된다. 상기 도전층(306)은 상기 용량 소자(309)의 상기 제 1 전극 및 상기 제 2 전극 중 다른 하나로서 기능한다.
상술된 바와 같이, 본 발명의 일 실시예인 전압 조정 회로에서, 용량 소자가 트랜지스터의 게이트 전극, 게이트 절연층, 및 상기 트랜지스터의 소스 전극 및 드레인 전극과 동일한 도전막을 사용하여 형성되는 도전층을 사용하여 형성될 수 있다.
상술된 바와 같이, 트랜지스터 및 용량 소자가 상기 동일한 단계들을 통해 형성될 수 있으며, 이것은 단계들의 수의 증가를 억제할 수 있다.
또한, 도 24a 및 도 24b에 도시된 상기 트랜지스터의 상기 드레인 전극은 상기 게이트 절연층에 제공된 상기 개구를 통해 상기 용량 소자의 상기 전극들 중 하나에 전기적으로 접속된다. 따라서, 유리한 접촉이 획득될 수 있으며, 이는 접촉 저항에서의 감소를 이끈다. 따라서, 개구들의 수가 감소될 수 있으며, 이것은 상기 개구들에 의해 점유된 영역을 감소시킨다.
이 실시예는 상기 다른 실시예들 중 임의의 것과 적절하게 결합될 수 있다는 것을 주의하자.
(실시예 13)
이 실시예에서, 본 발명의 일 실시예에 다른 상기 전압 조정 회로가 적용될 수 있는 전자 기기의 예들이 도 25a 및 도 25b를 참조하여 기술될 것이다.
도 25a는 본체(3001), 하우징(3002), 표시부(3003), 키보드(3004) 등을 포함하는 랩탑 개인용 컴퓨터를 도시한다. 실시예 1 내지 실시예 3 중 임의의 것에 기술된 상기 전압 조정 회로는 도 25a에 도시된 상기 랩탑 개인용 컴퓨터에 공급되는 전원 전압을 생성하기 위해 사용될 수 있다.
도 25b는 두 개의 하우징들, 즉 하우징(2800) 및 하우징(2801)을 포함하는 이동 전화를 도시한다. 상기 하우징(2801)은 표시 패널(2802), 스피커(2803), 마이크로폰(2804), 포인팅 디바이스(2806), 카메라 렌즈(2807), 외부 접속 단자(2808) 등을 포함한다. 상기 하우징(2800)은 휴대용 전화의 충전을 위한 태양 전지(2810), 외부 메모리 슬롯(2811) 등을 포함한다. 또한, 안테나가 상기 하우징(2801)에 포함된다.
또한, 상기 표시 패널(2802)에 터치 패널이 제공된다. 이미지들로서 디스플레이되는 복수의 동작 키들(2805)이 도 25b에 점선들로 도시된다. 도 25b에 도시된 상기 이동 전화에서, 상기 스텝-업 회로(실시예 1 내지 실시예 3 중 임의의 것에 기술된 상기 전압 조정 회로)가 상기 태양 전지(2810)에서 각각의 회로에 필요한 전압으로 출력되는 전압을 스텝 업하기 위해 장착된다.
상술된 바와 같이, 본 발명의 일 실시예인 상기 전압 조정 회로는 다양한 전자 기기들에 적용될 수 있으며, 상기 전자 기기에 전원 전압을 효율적으로 공급할 수 있다.
이 실시예는 상기 다른 실시예들 중 임의의 것과 적절하게 결합될 수 있다는 것을 주의하자.
[예 1]
이 예에서, 2-스텝 단위 스텝-업 회로들 및 출력 회로를 포함하는 전압 조정 회로가 기술될 것이다.
이 실시예의 전압 조정 회로의 레이아웃이 도 26에 도시된다.
도 26에 도시된 상기 전압 조정 회로는 2-스텝 단위 스텝-업 회로들(유닛 스텝-업 회로(1301_1) 및 단위 스텝-업 회로(1301_2)), 출력 회로(1302), 및 링 발진기(1303)를 포함한다.
또한, 도 27은 도 26에서의 상기 단위 스텝-업 회로(1301_1)의 확대도이다.
도 27에 도시된 바와 같이, 상기 단위 스텝-업 회로(1301_1)는 트랜지스터(1401_1), 용량 소자(1402_1), 트랜지스터(1403_1), 및 트랜지스터(1404_1)를 포함한다.
상기 트랜지스터(1401_1)는 도 3에서의 상기 트랜지스터(201_1)에 대응하고, 상기 용량 소자(1402_1)는 도 3에서의 용량 소자(202_1)에 대응하고, 상기 트랜지스터(1403_1)는 도 3에서의 트랜지스터(203_1)에 대응하며, 상기 트랜지스터(1404_1)는 도 3에서의 트랜지스터(204_1)에 대응한다.
또한, 상기 트랜지스터(1401_1), 상기 트랜지스터(1403_1), 및 상기 트랜지스터(1404_1) 각각은 도 20a 내지 도 20e에 도시된 상기 트랜지스터의 상기 구조를 가진다.
게다가, 상기 트랜지스터(1401_1), 상기 트랜지스터(1403_1), 및 상기 트랜지스터(1404_1)의 각각의 상기 L/W 비는 3/50으로 설정되며, 상기 용량 소자(1402_1)의 상기 용량은 20 pF로 설정된다. 또한, 상기 출력 회로(1302)에서의 용량 소자의 상기 용량은 400 pF로 설정된다.
상기 출력 회로(1302)는 도 3에서의 상기 출력 회로(212)에 대응한다.
상기 링 발진기(1303)는 클록 신호 및 반전 클록 신호를 출력하는 발진 회로이며, 예를 들면, 복수의 로직 회로들을 사용하여 생성된다. 상기 링 발진기(1303)는 도 26에 도시된 바와 같이 상기 전압 조정 회로와 동일한 기판 위에 형성될 수 있다는 것을 주의하자. 상기 링 발진기(1303)는 상기 전압 조정 회로와 동일한 기판 위에 형성되며, 그에 의해 단자들의 수가 감소될 수 있거나 또는 배선의 길이가 짧아질 수 있다.
또한, 도 26에 도시된 상기 전압 조정 회로의 출력 전압이 측정된다. 상기 측정 결과는 도 28a 및 도 28b를 참조하여 기술된다. 도 28a 및 도 28b는 각각 도 26에 도시된 상기 전압 조정 회로의 출력 전압을 측정한 결과를 도시한 그래프이다. 측정에서, 고 전원 전압이 상기 전압 조정 회로의 입력 신호로서 인가되며, 상기 고 전원 전압의 진폭은 1.6 V이고, 펄스 전압의 펄스 사이클은 80 msec이며, 저 전원 전압은 0 V임을 주의하자.
도 28a는 상기 전압 조정 회로의 상기 입력 신호의 파형을 도시한 그래프이며, 도 28b는 상기 전압 조정 회로의 출력 신호의 파형을 도시한 그래프이다.
도 28a 및 도 28b에 도시된 바와 같이, 상기 입력 신호의 전압이 1.6 V일 때, 상기 출력 신호의 전압은 대략 4.8 V이며, 상기 전압 조정 회로의 상기 출력 전압은 상기 전압 조정 회로의 상기 입력 전압의 대략 3배로 스텝 업된다. 도 26에 도시된 상기 전압 조정 회로에서, 상기 출력 신호의 상기 전압의 논리 값은 상기 입력 신호의 상기 전압이 1.6 V일 때 4.8 V이며; 그러므로, 도 26에 도시된 상기 전압 조정 회로를 갖고, 상기 출력 신호의 상기 전압이 거의 상기 논리 값까지 스텝 업될 수 있다는 것을 발견하였다.
상술된 바와 같이, 스텝 업 후 상기 전압은 이 예에서 상기 전압 조정 회로에서의 논리 값과 거의 등가이기 때문에, 본 발명의 일 실시예인 전압 조정 회로가 낮은 누설 전류 및 높은 변환 효율성을 가진 트랜지스터를 갖는다는 것을 발견하였다.
본 발명은 그 전체 내용들이 참조로서 본 명세서에 포함되는, 2009년 10월 30일 일본 특허청으로 출원된 일본 특허 출원 번호 제2009-250396호 및 2010년 1월 22일 상기 일본 특허청으로 출원된 일본 특허 출원 번호 제2010-012618호에 기초한다.
101 : 트랜지스터 102 : 용량 소자
151, 152 : 기간 201 : 트랜지스터
202 : 용량 소자 203, 204, 205 : 트랜지스터
206 : 용량 소자 211 : 단위 스텝-업 회로
212 : 출력 회로 221, 222 : 클록 신호선
300, 301 : 기판 302 : 게이트 절연층
303 : 보호 절연층 304, 306 : 도전층
309 : 용량 소자 310 : 트랜지스터
311 : 게이트 전극층 313 : 채널 형성 영역
314a, 315a : 고-저항 소스 영역 314b, 315b : 고-저항 드레인 영역
316 : 산화물 절연층 320 : 기판
322 : 게이트 절연층 323 : 보호 절연층
330 : 산화물 반도체막 331, 332 : 산화물 반도체층
340 : 기판 342 : 게이트 절연층
343 : 보호 절연층 345 : 산화물 반도체막
346 : 산화물 반도체층 350 : 트랜지스터
351 : 게이트 전극층 352 : 산화물 반도체층
355a : 소스 전극층 355b : 드레인 전극층
356 : 산화물 절연층 360 : 트랜지스터
361 : 게이트 전극층 362 : 산화물 반도체층
363 : 채널 형성 영역 364a : 고-저항 소스 영역
364b : 고-저항 드레인 영역 365a : 소스 전극층
365b : 드레인 전극층 366 : 산화물 절연층
370 : 기판 372a, 372b : 게이트 절연층
373 : 보호 절연층 380 : 트랜지스터
381 : 게이트 전극층 382 : 산화물 반도체층
385a : 소스 전극층 385b : 드레인 전극층
386 : 산화물 절연층 390 : 트랜지스터
391 : 게이트 전극층 392 : 산화물 반도체층
393 : 산화물 반도체막 394 : 기판
395a, 395b : 소스 또는 드레인 전극층
396 : 산화물 절연층 397 : 게이트 절연층
398 : 보호 절연층 399 : 산화물 반도체층
400 : 기판 402 : 게이트 절연층
407 : 절연층 410 : 트랜지스터
411 : 게이트 전극층 412 : 산화물 반도체층
414a, 414b : 배선층 415a, 415b : 드레인 전극층
420 : 실리콘 기판 421a, 421b : 개구
422 : 절연층 423 : 개구
424 : 도전층 425 : 트랜지스터
427 : 도전층 450 : 기판
452 : 게이트 절연층 457 : 절연층
460 : 트랜지스터 461 : 게이트 전극층
462 : 산화물 반도체층 464 : 배선층
465a, 465b, 465a1, 465a2 : 드레인 전극층
468 : 배선층 501 : 트랜지스터
502 : 용량 소자 503, 504, 505 : 트랜지스터
506 : 용량 소자 511 : 단위 스텝-다운 회로
512 : 출력 회로 521, 522 : 클록 신호선
800 : 측정 시스템 802 : 용량 소자
804, 805, 806, 808 : 트랜지스터 1001 : 게이트 전극
1002 : 게이트 절연막 1003 : 산화물 반도체층
1004a : 소스 전극 1004b : 드레인 전극
1005 : 산화물 절연층 1006 : 도전층
1301 : 단위 스텝-업 회로 1032 : 출력 회로
1303 : 링 발진기 1401, 1403, 1404 : 트랜지스터
1402 : 용량 소자 2800, 2801 : 하우징
2802 : 표시 패널 2803 : 스피커
2805 : 동작 키들 2806 : 포인팅 디바이스
2807 : 카메라 렌즈 2808 : 외부 접속 단자
2810 : 태양 전지 2811 : 외부 메모리 슬롯
3001 : 본체 3002 : 하우징
3003 : 표시부 3004 : 키보드
151, 152 : 기간 201 : 트랜지스터
202 : 용량 소자 203, 204, 205 : 트랜지스터
206 : 용량 소자 211 : 단위 스텝-업 회로
212 : 출력 회로 221, 222 : 클록 신호선
300, 301 : 기판 302 : 게이트 절연층
303 : 보호 절연층 304, 306 : 도전층
309 : 용량 소자 310 : 트랜지스터
311 : 게이트 전극층 313 : 채널 형성 영역
314a, 315a : 고-저항 소스 영역 314b, 315b : 고-저항 드레인 영역
316 : 산화물 절연층 320 : 기판
322 : 게이트 절연층 323 : 보호 절연층
330 : 산화물 반도체막 331, 332 : 산화물 반도체층
340 : 기판 342 : 게이트 절연층
343 : 보호 절연층 345 : 산화물 반도체막
346 : 산화물 반도체층 350 : 트랜지스터
351 : 게이트 전극층 352 : 산화물 반도체층
355a : 소스 전극층 355b : 드레인 전극층
356 : 산화물 절연층 360 : 트랜지스터
361 : 게이트 전극층 362 : 산화물 반도체층
363 : 채널 형성 영역 364a : 고-저항 소스 영역
364b : 고-저항 드레인 영역 365a : 소스 전극층
365b : 드레인 전극층 366 : 산화물 절연층
370 : 기판 372a, 372b : 게이트 절연층
373 : 보호 절연층 380 : 트랜지스터
381 : 게이트 전극층 382 : 산화물 반도체층
385a : 소스 전극층 385b : 드레인 전극층
386 : 산화물 절연층 390 : 트랜지스터
391 : 게이트 전극층 392 : 산화물 반도체층
393 : 산화물 반도체막 394 : 기판
395a, 395b : 소스 또는 드레인 전극층
396 : 산화물 절연층 397 : 게이트 절연층
398 : 보호 절연층 399 : 산화물 반도체층
400 : 기판 402 : 게이트 절연층
407 : 절연층 410 : 트랜지스터
411 : 게이트 전극층 412 : 산화물 반도체층
414a, 414b : 배선층 415a, 415b : 드레인 전극층
420 : 실리콘 기판 421a, 421b : 개구
422 : 절연층 423 : 개구
424 : 도전층 425 : 트랜지스터
427 : 도전층 450 : 기판
452 : 게이트 절연층 457 : 절연층
460 : 트랜지스터 461 : 게이트 전극층
462 : 산화물 반도체층 464 : 배선층
465a, 465b, 465a1, 465a2 : 드레인 전극층
468 : 배선층 501 : 트랜지스터
502 : 용량 소자 503, 504, 505 : 트랜지스터
506 : 용량 소자 511 : 단위 스텝-다운 회로
512 : 출력 회로 521, 522 : 클록 신호선
800 : 측정 시스템 802 : 용량 소자
804, 805, 806, 808 : 트랜지스터 1001 : 게이트 전극
1002 : 게이트 절연막 1003 : 산화물 반도체층
1004a : 소스 전극 1004b : 드레인 전극
1005 : 산화물 절연층 1006 : 도전층
1301 : 단위 스텝-업 회로 1032 : 출력 회로
1303 : 링 발진기 1401, 1403, 1404 : 트랜지스터
1402 : 용량 소자 2800, 2801 : 하우징
2802 : 표시 패널 2803 : 스피커
2805 : 동작 키들 2806 : 포인팅 디바이스
2807 : 카메라 렌즈 2808 : 외부 접속 단자
2810 : 태양 전지 2811 : 외부 메모리 슬롯
3001 : 본체 3002 : 하우징
3003 : 표시부 3004 : 키보드
Claims (16)
- 반도체 장치에 있어서:
제 1 게이트, 제 1 소스, 및 제 1 드레인을 포함하는 제 1 트랜지스터와;
제 1 전극 및 제 2 전극을 포함하는 용량 소자로서, 상기 제 1 전극은 상기 제 1 트랜지스터의 상기 제 1 소스 및 상기 제 1 드레인 중 하나에 전기적으로 접속되는, 상기 용량 소자와;
상기 제 1 트랜지스터의 상기 제 1 게이트에 전기적으로 접속되는 제 1 배선을 포함하고,
제 1 클록 신호가 상기 제 1 배선에 공급되고,
상기 제 1 트랜지스터는:
상기 제 1 게이트 및 도전층을 포함하는 게이트 전극들, 및
산화물 반도체층을 포함하고,
상기 산화물 반도체층은 제 1 절연층을 개재하여 상기 제 1 게이트와 중첩하고 제 2 절연층을 개재하여 상기 도전층과 중첩하고,
상기 산화물 반도체층은 상기 제 1 절연층과 상기 제 2 절연층 사이에 있는, 반도체 장치. - 반도체 장치에 있어서:
제 1 단위 회로 및 제 2 단위 회로로서, 상기 제 1 단위 회로 및 상기 제 2 단위 회로의 각각은:
제 1 게이트, 제 1 소스, 및 제 1 드레인을 포함하는 제 1 트랜지스터와;
제 1 전극 및 제 2 전극을 포함하는 용량 소자로서, 상기 제 1 전극은 상기 제 1 트랜지스터의 상기 제 1 소스 및 상기 제 1 드레인 중 하나에 전기적으로 접속되는, 상기 용량 소자와;
제 2 게이트, 제 2 소스, 및 제 2 드레인을 포함하는 제 2 트랜지스터로서, 상기 제 2 소스 및 상기 제 2 드레인 중 하나는 상기 용량 소자의 상기 제 2 전극에 전기적으로 접속되는, 상기 제 2 트랜지스터와;
제 3 게이트, 제 3 소스, 및 제 3 드레인을 포함하는 제 3 트랜지스터로서, 상기 제 3 소스 및 상기 제 3 드레인 중 하나는 상기 용량 소자의 상기 제 2 전극에 전기적으로 접속되는, 상기 제 3 트랜지스터를 포함하는, 상기 제 1 단위 회로 및 상기 제 2 단위 회로와;
상기 제 1 단위 회로의 상기 제 1 게이트, 상기 제 1 단위 회로의 상기 제 3 게이트, 및 상기 제 2 단위 회로의 상기 제 3 게이트에 전기적으로 접속되는 제 1 배선과;
상기 제 1 단위 회로의 상기 제 2 게이트, 상기 제 2 단위 회로의 상기 제 1 게이트, 및 상기 제 2 단위 회로의 상기 제 2 게이트에 전기적으로 접속되는 제 2 배선을 포함하고,
제 1 클록 신호가 상기 제 1 배선에 공급되고,
상기 제 1 클록 신호의 반전 클록 신호인 제 2 클록 신호가 상기 제 2 배선에 공급되고,
상기 제 1 트랜지스터는 산화물 절연층을 개재하여 상기 제 1 게이트에 인접한 산화물 반도체층을 포함하는, 반도체 장치. - 반도체 장치에 있어서:
제 1 단위 회로 및 제 2 단위 회로로서, 상기 제 1 단위 회로 및 상기 제 2 단위 회로의 각각은,
제 1 게이트, 제 1 소스, 및 제 1 드레인을 포함하는 제 1 트랜지스터와,
제 1 전극 및 제 2 전극을 포함하는 용량 소자로서, 상기 제 1 전극은 상기 제 1 트랜지스터의 상기 제 1 소스 및 상기 제 1 드레인 중 하나에 전기적으로 접속되는, 상기 용량 소자와,
제 2 게이트, 제 2 소스, 및 제 2 드레인을 포함하는 제 2 트랜지스터로서, 상기 제 2 소스 및 상기 제 2 드레인 중 하나는 상기 용량 소자의 상기 제 2 전극에 전기적으로 접속되는, 상기 제 2 트랜지스터와,
제 3 게이트, 제 3 소스, 및 제 3 드레인을 포함하는 제 3 트랜지스터로서, 상기 제 3 소스 및 상기 제 3 드레인 중 하나는 상기 용량 소자의 상기 제 2 전극에 전기적으로 접속되는, 상기 제 3 트랜지스터를 포함하는, 상기 제 1 단위 회로 및 상기 제 2 단위 회로와;
상기 제 1 단위 회로의 상기 제 1 게이트, 상기 제 1 단위 회로의 상기 제 2 게이트, 및 상기 제 2 단위 회로의 상기 제 3 게이트에 전기적으로 접속되는 제 1 배선과;
상기 제 2 단위 회로의 상기 제 1 게이트, 상기 제 2 단위 회로의 상기 제 2 게이트, 및 상기 제 1 단위 회로의 상기 제 3 게이트에 전기적으로 접속되는 제 2 배선을 포함하고,
제 1 클록 신호가 상기 제 1 배선에 공급되고,
상기 제 1 클록 신호의 반전 클록 신호인 제 2 클록 신호가 상기 제 2 배선에 공급되고,
상기 제 1 트랜지스터는 산화물 절연층을 개재하여 상기 제 1 게이트에 인접한 산화물 반도체층을 포함하는, 반도체 장치. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하는, 반도체 장치. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 산화물 반도체층은 상기 제 1 게이트 위에 제공되는, 반도체 장치. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 제 1 게이트는 상기 산화물 반도체층 위에 제공되는, 반도체 장치. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 제 1 게이트는 상기 제 1 소스 및 상기 제 1 드레인 중 하나를 둘러싸는, 반도체 장치. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 산화물 반도체층은 상기 제 1 소스 및 상기 제 1 드레인 중 하나 위에 제공되고,
상기 제 1 소스 및 상기 제 1 드레인 중 다른 하나는 상기 산화물 반도체층 위에 제공되는, 반도체 장치. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 산화물 반도체층의 일부는 산소 과잉 상태인, 반도체 장치. - 제 2 항 또는 제 3 항에 있어서,
상기 제 2 소스 및 상기 제 2 드레인 중 다른 하나에 저 전원 전압이 인가되고,
상기 제 3 소스 및 상기 제 3 드레인 중 다른 하나에 고 전원 전압이 인가되는, 반도체 장치. - 제 2 항 또는 제 3 항에 있어서,
상기 제 2 소스 및 상기 제 2 드레인 중 다른 하나에 고 전원 전압이 인가되고,
상기 제 3 소스 및 상기 제 3 드레인 중 다른 하나에 저 전원 전압이 인가되는, 반도체 장치. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 제 1 트랜지스터의 오프 전류는 10 aA/㎛ 이하인, 반도체 장치. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 산화물 반도체층의 수소 농도는 5 × 1019 /㎤ 이하인, 반도체 장치. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 제 1 게이트와 중첩하는 도전층을 더 포함하고,
상기 산화물 반도체층은 상기 제 1 게이트와 상기 도전층 사이에 제공되는, 반도체 장치. - 삭제
- 삭제
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