JP6293818B2 - 半導体装置の作製方法 - Google Patents

Description

本発明は、半導体装置に関する。

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、表示装置、半導体回路及び電子機器は全て半導体装置である
。

近年、半導体集積回路などに代表される半導体装置の多機能化、高集積化、高速化、低消
費電力化が強く求められている。これらの要求を実現するためには、半導体装置を構成す
るトランジスタの微細化や、動作電圧の低電圧化が必要である。また、動作電圧の低電圧
化を実現するためには、トランジスタのしきい値電圧を小さくする必要があるが、同時に
しきい値電圧のばらつきも少なくする必要がある。

特許文献１には、半導体基板にバイアス用電圧を印加して、トランジスタのしきい値電圧
を変化させる方法が示されている。また、特許文献２には、トランジスタの動作時または
非動作時に異なるバイアス用電圧を半導体基板に印加して、トランジスタの動作時にしき
い値電圧を小さくし、トランジスタの非動作時にしきい値電圧を大きくする方法が示され
ている。また、特許文献３には、半導体集積回路を複数の領域に分割し、領域ごとに半導
体基板に印加するバイアス用電圧を調整する方法が示されている。

特開平７−１７６６２２号公報 特開平１１−１２２０４７号公報 米国特許第６４４８８４０号明細書

しかしながら、特許文献１に示された方法では、半導体集積回路が有するトランジスタ全
体のしきい値電圧が同様に変化するだけであり、ばらつきを低減することができない。ま
た、特許文献２に示された方法では、半導体集積回路が有する個々のトランジスタにバイ
アス用電圧を印加する必要があるため、トランジスタごとに専用の配線が必要となり、占
有面積が大きくなりやすく、高集積化が難しい。また、特許文献３に示された方法では、
分割した領域ごとにバイアス用電圧を供給するための具体的な手段について開示されてい
ない。

本発明の一態様は、トランジスタのしきい値ばらつきが低減された半導体装置を提供する
ことを目的の一とする。

本発明の一態様は、高集積化、高速化、低消費電力化が可能な半導体装置を提供すること
を目的の一とする。

半導体装置を複数のブロックに分けて構成し、ブロック内のトランジスタのボディーに、
しきい値電圧を変化させる電位を、スイッチを介してブロック毎に供給することにより、
半導体装置のしきい値電圧ばらつきを低減する。

また、動作中のブロックが有するトランジスタのしきい値電圧を小さくして半導体装置を
高速動作可能とする。すなわち、同じ動作速度であれば、動作電圧を小さくすることがで
きる。よって、動作電圧の低電圧化が可能な半導体装置を実現することが可能となる。ま
た、停止中のブロックが有するトランジスタのしきい値電圧を大きくしてオフ電流を低減
させ、半導体装置の低消費電力化を実現可能とする。

本発明の一態様は、複数のブロックにより構成される半導体装置であって、それぞれのブ
ロックに、論理回路とスイッチを有し、該スイッチはチャネルが形成される半導体層に酸
化物半導体を用いたトランジスタを有し、論理回路が有するトランジスタのボディーに電
気的に接続されていることを特徴とする。

スイッチを介して、論理回路が有するトランジスタのボディーに電位を供給し、論理回路
が有するトランジスタのしきい値電圧を変化させる。

また、論理回路が有するトランジスタのボディーに供給する電位は、スイッチに保持され
た電位に応じて行うことができる。

本発明の一態様は、複数のブロックにより構成される半導体装置であって、それぞれのブ
ロックは、論理回路と、第１のスイッチと、第２のスイッチを有し、第１のスイッチと、
第２のスイッチは、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタ
を有し、第１のスイッチは、論理回路が有する第１のトランジスタの第１のボディーに電
気的に接続され、第２のスイッチは、論理回路が有する第２のトランジスタの第２のボデ
ィーに電気的に接続されていることを特徴とする。

第１のスイッチを介して、第１のボディーに第１の電位を供給して、第１のトランジスタ
のしきい値電圧を変化させ、第２のスイッチを介して、第２のボディーに第２の電位を供
給して、第２のトランジスタのしきい値電圧を変化させる。

第１の電位の供給は、第１のスイッチに保持された電位に応じて行い、第２の電位の供給
は、第２のスイッチに保持された電位に応じて行うことができる。

また、第１のトランジスタまたは第２のトランジスタの少なくとも一方をｎ型のトランジ
スタとすることができる。また、第１のトランジスタまたは第２のトランジスタの少なく
とも一方をｐ型のトランジスタとすることができる。

本発明の一態様によれば、トランジスタのしきい値ばらつきが低減された半導体装置を提
供することができる。

本発明の一態様によれば、高集積化、高速化、低消費電力化が可能な半導体装置を提供す
ることができる。

本発明の一態様を説明するブロック図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタの電気特性を説明する図。 本発明の一態様を説明する図。 本発明の適用例を説明する図。 電子機器を説明する図。 電子機器を説明する図。 電子機器を説明する図。

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定さ
れず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し
得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の
記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において
、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、
その繰り返しの説明は省略する。

また、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同
を避けるために付すものであり、数的に限定するものではない。

また、図面等において示す各構成の、位置、大きさ、範囲などは、理解しやすくするため
、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は
、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。

また、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを
採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることが
ある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて
用いることができるものとする。

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。

また、電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の
中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。ただ
し、一般的に、ある一点における電位と基準となる電位（例えば接地電位）との電位差の
ことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い
。このため、本明細書では特に指定する場合を除き、電位を電圧と読み替えてもよいし、
電圧を電位と読み替えてもよいこととする。

トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御
するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、
ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉ
ｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）
を含む。

（実施の形態１）
本発明の一形態について、図１、図２、及び図８を用いて説明する。図１（Ａ）に集積回
路１０１の構成例を示す。集積回路１０１は複数のブロック１０２により構成される。図
１（Ａ）は、集積回路１０１がブロック１０２＿ａ乃至ブロック１０２＿ｉの９個のブロ
ックにより構成される例を示している。また、図１（Ｂ）にブロック１０２の構成例を示
す。

各ブロックには、ｎチャネル型トランジスタのボディー（ｎチャネル型トランジスタが有
する拡散層に接して形成されているウェル）に電位ＶｎＨを供給するための配線１０６ｎ
Ｈ、及び電位ＶｎＬを供給するための配線１０６ｎＬと、ｐチャネル型トランジスタのボ
ディー（ｐチャネル型トランジスタが有する拡散層に接して形成されているウェル）に電
位ＶｐＨを供給するための配線１０６ｐＨ、及びと電位ＶｐＬを供給するための配線１０
６ｐＬが接続されている。

また、配線１０８ｎ＿１及び配線１０８ｐ＿１が、ブロック１０２＿ａ乃至ブロック１０
２＿ｃに接続され、配線１０８ｎ＿２及び配線１０８ｐ＿２が、ブロック１０２＿ｄ乃至
ブロック１０２＿ｆに接続され、配線１０８ｎ＿３及び配線１０８ｐ＿３が、ブロック１
０２＿ｇ乃至ブロック１０２＿ｉに接続されている。

また、配線１０９＿１が、ブロック１０２＿ａ、ブロック１０２＿ｄ、ブロック１０２＿
ｇに接続され、また、配線１０９＿２が、ブロック１０２＿ｂ、ブロック１０２＿ｅ、ブ
ロック１０２＿ｈに接続され、また、配線１０９＿３が、ブロック１０２＿ｃ、ブロック
１０２＿ｆ、ブロック１０２＿ｉに接続されている。

また、配線１０９＿１乃至配線１０９＿３、配線１０６ｎＨ、配線１０６ｎＬ、配線１０
６ｐＨ、及び、配線１０６ｐＬは回路１３２に接続され、配線１０８ｎ＿１乃至配線１０
８ｎ＿３、配線１０８ｐ＿１乃至配線１０８ｐ＿３は回路１３１に接続されている。回路
１３１及び回路１３２は、上記の各配線を介して集積回路１０１に信号や電位を供給する
機能を有する。

図１（Ｂ）に示すブロック１０２は、論理回路１０７と、スイッチ１０５ｎＨ、スイッチ
１０５ｎＬ、スイッチ１０５ｐＨ、及びスイッチ１０５ｐＬを有する。また、図１（Ｃ）
に示すブロック１０２は、図１（Ｂ）に示したブロック１０２に、しきい値電圧検出回路
１０３を付加した構成を有する。なお、しきい値電圧検出回路１０３については、他の実
施の形態で詳述する。

続いて、図１（Ｂ）に例示したブロック１０２の構成について、図２を用いて詳細に説明
する。図２（Ａ）に示すブロック１０２は、論理回路１０７としてインバータ回路を有す
る例を示している。論理回路１０７は、インバータ回路に限らず、ＯＲ回路、ＡＮＤ回路
、ＮＯＲ回路、ＮＡＮＤ回路などの、既知の論理回路を適用することができる。また、ブ
ロック１０２は複数の論理回路１０７を有してもよい。

回路１３２から配線１０６ｎＨを介して供給される電位ＶｎＨは、スイッチ１０５ｎＨを
介して論理回路１０７が有するｎチャネル型のトランジスタのボディーへ供給される。ま
た、回路１３２から配線１０６ｎＬを介して供給される電位ＶｎＬは、スイッチ１０５ｎ
Ｌを介して論理回路１０７が有するｎチャネル型のトランジスタのボディーへ供給される
。また、回路１３２から配線１０６ｐＨを介して供給される電位ＶｐＨは、スイッチ１０
５ｐＨを介して論理回路１０７が有するｐチャネル型のトランジスタのボディーへ供給さ
れる。また、回路１３２から配線１０６ｐＬを介して供給される電位ＶｐＬは、スイッチ
１０５ｐＬを介して論理回路１０７が有するｐチャネル型のトランジスタのボディーへ供
給される。

ボディーは、ボディーに供給される電位に応じて、トランジスタのＶｔｈを変化させる機
能を有する。ここで、ボディーに供給する電位を調整して、Ｖｔｈを変化させたトランジ
スタの電気特性について、ｎチャネル型のトランジスタ３００を例示して説明しておく。
図８（Ａ）に、ｎチャネル型のトランジスタ３００の断面構成の概略図を示す。トランジ
スタ３００は、ｎ型半導体基板３０１に形成され、ｐ型ウェル３０２中に拡散層３０５ａ
、及び拡散層３０５ｂを有し、ゲート絶縁層３０３上にゲート電極３０４を有する。また
、図８（Ｂ）に、トランジスタ３００の回路記号を示す。拡散層３０５ａまたは拡散層３
０５ｂの一方がソースＳに相当し、拡散層３０５ａまたは拡散層３０５ｂの他方がドレイ
ンＤに相当する。また、ゲート電極３０４がゲートＧに相当し、ｐ型ウェル３０２がボデ
ィーＢに相当する。
図８（Ｃ）は、トランジスタ３００のゲートＧとソースＳ間の電圧（Ｖｇｓ）を変化させ
た時の、ソースＳとドレインＤ間に流れる電流（Ｉｄｓ）の変化を示している。図８（Ｃ
）の横軸は、Ｖｇｓの変化を示し、縦軸はＩｄｓの変化を対数軸で示している。曲線３１
１は、ボディーＢに供給する電位を調整して、しきい値電圧（以下、「Ｖｔｈ」ともいう
。）をＶｔｈ１としたときの特性を示し、曲線３１２は、ボディーＢに供給する電位を調
整して、しきい値電圧をＶｔｈ２としたときの特性を示している。なお、Ｖｔｈ１とＶｔ
ｈ２は、Ｖｔｈ１＜Ｖｔｈ２の関係にあるものとする。

トランジスタ３００のボディーＢに正の電圧（ソースＳの電位よりも高い電位）を印加す
ることで、Ｖｔｈを小さく（マイナス方向にシフト）することができる。また、トランジ
スタ３００のボディーに負の電圧（ソースＳの電位よりも低い電位）を印加することで、
Ｖｔｈを大きく（プラス方向にシフト）することができる。

一般に、論理回路において、Ｖｇｓが０Ｖの時にＩｄｓが多いと過渡電流が増加しやすく
、消費電力増加の一因となる。ｎチャネル型のトランジスタの場合、ボディーＢに負の電
圧を印加してＶｔｈを大きくすると、Ｖｇｓが０Ｖの時のＩｄｓを低減することができる
。また、ｐチャネル型のトランジスタの場合、ボディーＢに正の電圧を印加してＶｔｈを
大きくすると、Ｖｇｓが０Ｖの時のＩｄｓを低減することができる。

特に、Ｖｇｓ＝０Ｖがサブスレッショルド領域にかかっている場合は、Ｖｔｈを大きくす
ることでＶｇｓが０Ｖの時のＩｄｓを劇的に低減することができる（図８（Ｃ）中のＩｏ
ｆｆ１、Ｉｏｆｆ２参照）。

また、トランジスタのＶｔｈを小さくすると、同じＶｇｓでもより多くのＩｄｓを流すこ
とができるため、論理回路の動作速度を早くすることができる。このように、ボディーＢ
に印加する電圧を調整することで、論理回路の動作速度の向上と、消費電力の低減を実現
することが可能となる。

図２（Ｂ）に、スイッチ１０５ｎＨ、スイッチ１０５ｎＬに用いることができる回路構成
の一例を示す。本実施の形態に示すスイッチ１０５ｎＨ、スイッチ１０５ｎＬ、スイッチ
１０５ｐＨ、及びスイッチ１０５ｐＬは全て同様の構成とすることができる。よって、本
実施の形態では、主にスイッチ１０５ｎＨの構成について説明する。

スイッチ１０５ｎＨは、ｎチャネル型のトランジスタ１２１と、ｎチャネル型のトランジ
スタ１２２と、容量素子１２３を有する。トランジスタ１２１のゲートは配線１０８ｎＨ
に接続され、トランジスタ１２１のソースまたはドレインの一方は配線１０９に接続され
、トランジスタ１２１のソースまたはドレインの他方はノード１２０に接続される。トラ
ンジスタ１２２のゲートはノード１２０に接続され、トランジスタ１２２のソースまたは
ドレインの一方は配線１０６ｎＨに接続され、トランジスタ１２２のソースまたはドレイ
ンの他方はノード１２６に接続される。容量素子１２３の一方の電極はノード１２０に接
続され他方の電極は端子１２５に接続される。また、ノード１２６は論理回路１０７が有
するｎチャネル型のトランジスタのボディーに接続される。

なお、スイッチ１０５ｎＬは、スイッチ１０５ｎＬが有するトランジスタ１２１のゲート
が配線１０８ｎＬに接続され、トランジスタ１２２のソースまたはドレインの一方が配線
１０６ｐＬに接続されている点がスイッチ１０５ｎＨと異なり、他の構成はスイッチ１０
５ｎＨと同様とすることができる。

次に、スイッチ１０５ｎＨの動作について説明する。配線１０８ｎＨにトランジスタ１２
１をオン状態とする電位（ハイレベル電位）が供給されると、配線１０９の電位がノード
１２０に供給される。このとき、配線１０９にトランジスタ１２２をオン状態とする電位
（ハイレベル電位）が供給されていると、ノード１２０に該電位が供給され、トランジス
タ１２２がオン状態となる。トランジスタ１２２がオン状態となると、配線１０６ｎＨと
ノード１２６が導通し、スイッチ１０５ｎＨをオン状態とすることができる。スイッチ１
０５ｎＨをオン状態とすることで、配線１０６ｎＨに供給されている電位ＶｎＨを、ノー
ド１２６に供給することができる。なお、このとき、スイッチ１０５ｎＬはオフである（
すなわち、配線１０６ｎＬとノード１２６の間に十分に高い抵抗がある）ことが好ましい
。

その後、配線１０８ｎＨの電位を、トランジスタ１２１をオフ状態とする電位（ローレベ
ル電位）とすると、ノード１２０の電位がハイレベル電位のまま保持される。よって、そ
の後に配線１０９の電位が変動しても、スイッチ１０５ｎＨはオン状態を維持することが
できる。なお、容量素子１２３は、トランジスタ１２１のオフ電流に起因するノード１２
０の電位変化を抑制し、ノード１２０の電位をより確実に保持する機能を有する。

スイッチ１０５ｎＨをオフ状態とする場合は、配線１０９にトランジスタ１２２をオフ状
態とする電位（ローレベル電位）を供給し、配線１０８ｎＨにトランジスタ１２１をオン
状態とする電位を供給すればよい。すると、ノード１２０にトランジスタ１２２をオフ状
態とする電位（ローレベル電位）が供給される。その後、トランジスタ１２１をオフ状態
とすることで、ノード１２０の電位がローレベル電位のまま保持される。よって、その後
に配線１０９の電位が変動しても、スイッチ１０５ｎＨはオフ状態を維持することができ
る。

また、容量素子１２３の容量がノード１２０に接続するトランジスタのゲート容量よりも
十分に大きい場合、トランジスタ１２１をオフ状態として、ノード１２０の電位が保持さ
れた状態で、端子１２５の電位を変化させると、ノード１２０に保持された電位を変化さ
せることができる。例えば、端子１２５の電位が０Ｖの時にノード１２０に１Ｖの電位を
保持し、その後、端子１２５の電位を０．２Ｖとすると、ノード１２０の電位を１．２Ｖ
とすることができる。ノード１２０の電位が保持された状態で端子１２５の電位を調整す
ることで、ノード１２０の電位を調整することができる。

なお、本実施の形態では、トランジスタ１２１及びトランジスタ１２２をｎチャネル型の
トランジスタとして説明したが、どちらか一方または両方にｐチャネル型のトランジスタ
を用いてもよい。

また、ノード１２６の電位を電位ＶｎＨから電位ＶｎＬに、または、電位ＶｎＬから電位
ＶｎＨに切り替える場合は、一旦、スイッチ１０５ｎＨ、スイッチ１０５ｎＬともにオフ
状態としてから、一方のスイッチをオン状態とする。両スイッチをオフ状態としてから一
方のスイッチをオン状態とすることで、配線１０６ＶｎＨと配線１０６ＶｎＬの短絡を防
ぎ、消費電力の増加を抑えることができる。

なお、スイッチ１０５ｐＨ、及びスイッチ１０５ｐＬも、上記と同様に動作させることが
できる。

トランジスタ１２１及びトランジスタ１２２のチャネルが形成される半導体層には、非晶
質半導体、微結晶半導体、多結晶半導体等を用いることができる。例えば、非晶質シリコ
ンや、微結晶ゲルマニウム等を用いることができる。また、炭化シリコン、ガリウム砒素
、酸化物半導体、窒化物半導体などの化合物半導体や、有機半導体等を用いることができ
る。

なお、特に、トランジスタ１２１は、チャネルが形成される半導体層に酸化物半導体を用
いたトランジスタを適用することが好ましい。チャネルが形成される半導体層に酸化物半
導体を用いたトランジスタは、オフ電流が極めて少なく、長期間にわたってノード１２０
の電位を保持することが可能となる。よって、容量素子１２３を小さく、または省略する
ことも可能となるため、集積回路１０１の占有面積を小さくすることが可能となり、半導
体装置の高集積化が容易となる。加えて、長期間にわたってノード１２０の電位を保持す
ることが可能となるため、ノード１２０のリフレッシュ動作が不要となり、消費電力を低
減することが可能となる。

具体的には、上述のチャネルが形成される半導体層に酸化物半導体を用いたトランジスタ
は、チャネル幅１μｍあたりのオフ電流を室温下において１０ａＡ（１×１０^−１７Ａ／
μｍ）以下にすること、さらには、１ａＡ（１×１０^−１８Ａ／μｍ）以下、さらには１
ｚＡ（１×１０^−２１Ａ／μｍ）以下、さらには１ｙＡ（１×１０^−２４Ａ／μｍ）以下
にすることが可能である。

また、上述の酸化物半導体を用いたトランジスタは、オン電流の温度依存性がほとんど見
られず、オフ電流の変化も非常に小さい。

また、上述の酸化物半導体を用いたトランジスタは、バイアス−熱ストレス試験（ＢＴ試
験）前後においてもＶｔｈの変化量が低減でき、信頼性の高いトランジスタとすることが
できる。なお、トランジスタ１２２に、チャネルが形成される半導体層に酸化物半導体を
用いたトランジスタを用いてもよい。なお、本実施の形態に開示する構成において、トラ
ンジスタ１２１、トランジスタ１２２に、特段の高速動作は必要とされないが、電界効果
移動度は１ｃｍ^２／Ｖｓ以上あることが好ましい。

なお、ノード１２０に電位が保持可能という点から、スイッチ１０５ｎＨ、スイッチ１０
５ｎＬ、スイッチ１０５ｐＨ、及びスイッチ１０５ｐＬ（以下、これらを総称して単に「
スイッチ１０５」ともいう。）は記憶素子としての機能を有すると考えることができる。
長期間保持可能な記憶素子としては、例えばフラッシュメモリがあげられるが、フラッシ
ュメモリは書き換え時に高電界をかけてトンネル電流を発生させる必要があり、原理的に
書き換え回数の限界（１００００回程度）がある。一方、スイッチ１０５におけるノード
１２０への電位の書き込みは、トンネル電流による電荷の注入を用いないためフラッシュ
メモリのような劣化を生じない。また、高電界が不要であるため、昇圧回路などを設ける
必要がなく、消費電力も少ない。

各ブロック１０２が有するスイッチ１０５の設定は、集積回路１０１の起動時に予め不揮
発性メモリに記憶されたデータに基づいて行うことができる。例えば、各ブロック１０２
をマトリクス駆動で順次選択して行ってもよい。

また、電位ＶｎＨ、電位ＶｎＬ、電位ＶｐＨ、及び電位ＶｐＬは、目的に応じて決定すれ
ばよい。ここで、高電源電位Ｖｄｄ（以下、単に「Ｖｄｄ」ともいう。）とは、低電源電
位Ｖｓｓ（以下、単に「Ｖｓｓ」ともいう。）よりも高い電位の電源電位を示す。また、
低電源電位Ｖｓｓとは、高電源電位Ｖｄｄよりも低い電位の電源電位を示す。また、接地
電位をＶｄｄまたはＶｓｓとして用いることもできる。例えばＶｄｄが接地電位の場合に
は、Ｖｓｓは接地電位より低い電位であり、Ｖｓｓが接地電位の場合には、Ｖｄｄは接地
電位より高い電位である。なお、目的に応じて、電位ＶｎＨ、電位ＶｎＬ、電位ＶｐＨ、
及び電位ＶｐＬをＶｄｄより高い電位としてもよいし、Ｖｓｓより低い電位としてもよい
。

また、以上の例では、ｎチャネル型トランジスタ用、ｐチャネル型トランジスタ用として
、それぞれ、電位ＶｎＨ、電位ＶｎＬ、電位ＶｐＨ、電位ＶｐＬの２段階の電位を選択す
る例を示したが、これに限られず、一方あるいは双方が３段階以上の電位を選択できるよ
うにしてもよい。

また、以上の例では、ブロック内のｎチャネル型トランジスタ、ｐチャネル型トランジス
タのいずれもがＶｔｈを変更できる例を示したが、これに限られず、一方のみのＶｔｈを
変更できるようにしてもよい。

また、本実施の形態では、ノード１２０にハイレベル電位またはローレベル電位のどちら
かを保持するものとして説明したが、ノード１２０に保持する電位はトランジスタ１２２
をオン状態またはオフ状態とする電位であればどのような電位でもかまわない。

また、トランジスタ１２２を飽和領域で動作させて、ノード１２０に保持された電位とノ
ード１２６に出力される電位が対応するように動作させることもできる。例えば、しきい
値電圧検出回路１０３から得られた情報をもとにノード１２０に保持する電位を決定し、
該電位と対応する電位をノード１２６に出力することで、論理回路１０７が有するトラン
ジスタのＶｔｈをより精度よく制御することが可能となる。よって、集積回路１０１が有
するトランジスタのしきい値ばらつきをより少なくすることができる。

ブロック内のトランジスタのしきい値電圧の平均値が、所定の値よりずれていれば、本実
施の形態に示す方法で、補正することができる。また、ブロックの演算速度を上げたり、
下げたりすることも、本実施の形態に示す方法でしきい値電圧を操作することでおこなう
ことができる。

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。

（実施の形態２）
本実施の形態では、実施の形態１に示したスイッチ１０５の、他の構成例について説明す
る。

図３（Ａ）に示すスイッチ１４５は、実施の形態１に示したスイッチ１０５ｎＨに、ｐチ
ャネル型のトランジスタ１２４を付加した構成を有する。スイッチ１４５において、トラ
ンジスタ１２４のゲートはノード１２０に接続され、トランジスタ１２４のソースまたは
ドレインの一方は配線１０６ｎＬに接続され、ソースまたはドレインの他方はノード１２
６に接続される。スイッチ１０５ｎＨの構成に、ｐチャネル型のトランジスタ１２４を付
加することで、スイッチ１０５ｎＨとスイッチ１０５ｎＬの機能を有するスイッチ１４５
を実現することができる。

また、トランジスタ１２４のチャネルが形成される半導体層は、トランジスタ１２１また
はトランジスタ１２２と同様の材料を用いて形成することができる。

次に、スイッチ１４５の動作について説明する。トランジスタ１２１のゲートに接続する
配線１０８に、トランジスタ１２１をオン状態とする電位が供給されると、配線１０９の
電位がノード１２０に供給される。このとき、配線１０９にハイレベル電位が供給されて
いると、ノード１２０がハイレベル電位となり、トランジスタ１２２がオン状態となる。
また、トランジスタ１２４はｐチャネル型のトランジスタであるため、オフ状態となる。

また、配線１０９にローレベル電位が供給されていると、ノード１２０がローレベル電位
となり、トランジスタ１２２がオフ状態となり、トランジスタ１２４がオン状態となる。
その後、配線１０８にトランジスタ１２１をオフ状態とする電位を供給することで、ノー
ド１２０の電位が保持される。このようにして、ノード１２０に供給または保持される電
位によって、ノード１２６に供給する電位ＶｎＨと、電位ＶｎＬを選択することができる
。

スイッチ１４５を用いることで、スイッチ１０５ｎＨとスイッチ１０５ｎＬの両方を用い
る場合に比べて、スイッチの占有面積を減らすことができる。また、配線１０８ｎＨと配
線１０８ｎＬを１つの配線にまとめることができるため、集積回路１０１中の配線本数を
少なくすることができ、集積回路１０１の占有面積を小さくすることができる。よって、
半導体装置の高集積化が容易となる。

図３（Ｂ）に示すスイッチ１４６は、スイッチ１４５のノード１２６に接続する配線に容
量素子１２７を付加した構成を有する。容量素子１２７を付加することで、ノード１２６
に接続するボディーの不連続な電位変動を防止することができる。

本実施の形態では、スイッチ１０５ｎＨとスイッチ１０５ｎＬをスイッチ１４５またはス
イッチ１４６に置き換える例について説明したが、スイッチ１０５ｐＨ及びスイッチ１０
５ｐＬを、スイッチ１４５またはスイッチ１４６に置き換えることも可能である。

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。

（実施の形態３）
本実施の形態では、上記実施の形態に示したスイッチと異なる構成を有するスイッチにつ
いて説明する。

図４に示すスイッチ１４７は、実施の形態２に示したスイッチ１４５の構成に、ｐチャネ
ル型のトランジスタ１２８とｎチャネル型のトランジスタ１２９を付加した構成を有する
。スイッチ１４７において、トランジスタ１２８のゲートはノード１２０に接続され、ソ
ースまたはドレインの一方は配線１０６ｐＨに接続され、ソースまたはドレインの他方は
ノード１３６に接続される。また、トランジスタ１２９のゲートはノード１２０に接続さ
れ、ソースまたはドレインの一方は配線１０６ｐＬに接続され、ソースまたはドレインの
他方はノード１３６に接続される。ノード１２６は論理回路１０７が有するｎチャネル型
のトランジスタのボディーに接続され、ノード１３６は論理回路１０７が有するｐチャネ
ル型のトランジスタのボディーに接続される。スイッチ１４５の構成に、ｐチャネル型の
トランジスタ１２８とｎチャネル型のトランジスタ１２９を付加することで、スイッチ１
０５ｎＨ、スイッチ１０５ｎＬ、スイッチ１０５ｐＨ、及びスイッチ１０５ｐＬの機能を
有するスイッチ１４７を実現することができる。

また、トランジスタ１２８、及びトランジスタ１２９のチャネルが形成される半導体層は
、トランジスタ１２１、トランジスタ１２２、またはトランジスタ１２４と同様の材料を
用いて形成することができる。

次に、スイッチ１４７の動作について説明する。トランジスタ１２１のゲートに接続する
配線１０８に、トランジスタ１２１をオン状態とする電位が供給されると、配線１０９の
電位がノード１２０に供給される。このとき、配線１０９にハイレベル電位が供給されて
いると、ノード１２０がハイレベル電位となり、トランジスタ１２２とトランジスタ１２
９がオン状態となる。また、トランジスタ１２４とトランジスタ１２８はｐチャネル型の
トランジスタであるため、オフ状態となる。

また、配線１０９にローレベル電位が供給されていると、ノード１２０がローレベル電位
となり、トランジスタ１２２とトランジスタ１２９がオフ状態となり、トランジスタ１２
４とトランジスタ１２８がオン状態となる。その後、配線１０８にトランジスタ１２１を
オフ状態とする電位を供給することで、ノード１２０の電位が保持される。このようにし
て、ノード１２０に供給または保持される電位によって、ノード１２６に供給する電位Ｖ
ｎＨと、電位ＶｎＬを選択することができる。

スイッチ１４７を用いることで、スイッチの占有面積減らすことができる。また、配線１
０８ｎＨと配線１０８ｎＬを１つの配線にまとめることができるため、集積回路１０１中
の配線本数を少なくすることができ、集積回路１０１の占有面積を小さくすることができ
る。よって、半導体装置の高集積化が容易となる。

また、ｎチャネル型のトランジスタのＶｔｈと、ｐチャネル型のトランジスタのＶｔｈを
ほぼ同時に変化させることができる。

また、電位ＶｎＬと、電位ＶｐＨを同電位として用いる場合は、配線１０６ｎＬと配線１
０６ｐＨを一つの配線にまとめて用いることができるため、集積回路１０１の占有面積を
さらに小さくすることができる。

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。

（実施の形態４）
ブロック毎にしきい値電圧検出回路１０３を形成し、しきい値電圧検出回路１０３から得
られた情報をもとに電位ＶｎＨ、電位ＶｎＬ、電位ＶｐＨ、及び電位ＶｐＬを決定しても
よい（図１（Ｃ）参照）。例えば、基準となるＶｔｈと、しきい値電圧検出回路１０３か
ら得られたＶｔｈを比較して、電位ＶｎＨ、電位ＶｎＬ、電位ＶｐＨ、及び電位ＶｐＬを
決定すればよい。

図５（Ａ）及び図５（Ｃ）に、ｎチャネル型のトランジスタのＶｔｈを検出するしきい値
電圧検出回路１０３ａの構成例を示す。また、図５（Ｂ）及び図５（Ｄ）に、ｐチャネル
型のトランジスタのＶｔｈを検出するしきい値電圧検出回路１０３ｂの構成例を示す。

図５（Ａ）に示すしきい値電圧検出回路１０３ａは、ｎチャネル型のトランジスタ１１１
、スイッチ１１３、スイッチ１１７、負荷１１４を有する。トランジスタ１１１のドレイ
ンは高電源電位Ｖｄｄに接続され、トランジスタ１１１のソースはノード１１５に接続さ
れている。また、スイッチ１１３の一方の電極はノード１１５に接続され、スイッチ１１
３の他方の電極は負荷１１４の一方の電極に接続され、負荷１１４の他方の電極は共通配
線に接続されている。また、スイッチ１１７の一方の電極はノード１１５に接続され、ス
イッチ１１７の他方の電極は共通配線ＣＯＭに接続されている。

図５（Ｂ）に示すしきい値電圧検出回路１０３ｂは、しきい値電圧検出回路１０３ａのト
ランジスタ１１１をｐチャネル型のトランジスタ１１６に置き換えて構成される。なお、
しきい値電圧検出回路１０３ｂにおいて、トランジスタ１１６のドレインは低電源電位Ｖ
ｓｓに接続される。

しきい値電圧検出回路１０３に論理回路１０７と同等の負荷１１４を設定し、論理回路１
０７の動作中、しきい値電圧検出回路１０３のスイッチ１１７をオフ状態とし、スイッチ
１１３をオン状態とすることで、しきい値電圧検出回路１０３を論理回路１０７と同等の
動作状態とすることができる。

共通配線ＣＯＭには共通電位が供給される。本実施の形態では、Ｖｄｄは共通電位より高
い電位であり、Ｖｓｓは共通電位より低い電位である。

続いて、図５（Ａ）に示すしきい値電圧検出回路１０３ａの動作について説明する。
しきい値電圧検出回路１０３ａは、以下の手順によりトランジスタ１１１のしきい値電圧
を取得することができる。

まず、トランジスタ１１１のゲートに、トランジスタ１１１をオフ状態とする電位を供給
する。次に、スイッチ１１３をオフ状態とし、スイッチ１１７をオン状態とすると、ノー
ド１１５の電位が共通電位となる。次に、スイッチ１１７をオフ状態とすると、ノード１
１５が電気的に浮遊した状態（フローティング状態）となる。次に、トランジスタ１１１
のゲートに、トランジスタ１１１をオン状態とする電位Ｖｇｓ（以下、単に「Ｖｇｓ」と
もいう。）を供給する。なお、Ｖｇｓは、Ｖｄｄ≧Ｖｇ＞Ｖｔｈの関係を満たす電位とす
る。

トランジスタ１１１がオン状態になると、ノード１１５の電位が上昇する。ノード１１５
の電位が上昇し、ゲートソース間の電位差がＶｔｈと等しくなると、トランジスタ１１１
がオフ状態になり、ノード１１５の電位上昇が停止する。この時、ノード１１５の電位は
Ｖｇｓ−Ｖｔｈとなる。すなわち、ノード１１５の電位を測定することで、トランジスタ
１１１のＶｔｈを検出することができる。

図５（Ｂ）に示すしきい値電圧検出回路１０３ｂも同様の手順によりＶｔｈを検出するこ
とができる。ただし、トランジスタ１１６のゲートに印加するＶｇｓは、Ｖｄｄ≦Ｖｇｓ
＜Ｖｔｈの関係を満たす電位とする。

また、図５（Ａ）に示した、しきい値電圧検出回路１０３ａの構成からスイッチ１１３と
スイッチ１１７を省略し、図５（Ｃ）の構成とすることもできる。また、図５（Ｂ）に示
した、しきい値電圧検出回路１０３ａの構成からスイッチ１１３とスイッチ１１７を省略
し、図５（Ｄ）の構成とすることもできる。図５（Ｃ）及び図５（Ｄ）の構成では、スイ
ッチ１１３とスイッチ１１７有しないため消費電力が増加してしまうが、トランジスタ１
１１またはトランジスタ１１６のＶｔｈを常に検出することが可能となるため、より正確
かつ迅速にＶｔｈを検出することができる。

しきい値電圧検出回路１０３は、一つのブロック１０２に単数または複数形成することが
できる。

トランジスタ１１１及びトランジスタ１１６のＶｔｈを定期的または必要に応じて取得し
て、論理回路１０４を構成するトランジスタの特性変動を検出し、それらのＶｔｈと基準
となるＶｔｈを比較して、電位ＶｎＨ、電位ＶｎＬ、電位ＶｐＨ、及び電位ＶｐＬの電位
を設定することができる。

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。

（実施の形態５）
本実施の形態では、上記実施の形態に示したトランジスタに適用可能なトランジスタの作
製方法の一例を、図６及び図７を用いて説明する。本実施の形態では、上記実施の形態に
示した論理回路やスイッチ等に用いることができるトランジスタの一例として、チャネル
が形成される半導体層に酸化物半導体を用いるトランジスタ４４０及びトランジスタ４５
０の作製方法の一例を示す。

まず、基板４００上に、スパッタリング法、真空蒸着法、またはメッキ法を用いて１００
ｎｍ以上５００ｎｍ以下、好ましくは２００ｎｍ以上３００ｎｍ以下の厚さで導電層を形
成し、該導電膜上にフォトリソグラフィ法またはインクジェット法等によりレジストマス
クを形成し、該レジストマスクを用いて導電層をエッチングして電極４０２（これと同じ
層で形成される他の電極または配線を含む）を形成する。または、レジストマスクを用い
ずに、銅等の導電性ナノペーストをインクジェット法により基板上に吐出し、焼成するこ
とで形成することもできる。

基板４００は、ガラス基板、セラミック基板、半導体基板の他、本作製工程の処理温度に
耐えうる程度の耐熱性を有するプラスチック基板等を用いることができる。また、基板に
透光性を要しない場合には、ステンレス合金等の金属の基板の表面に絶縁層を設けたもの
を用いてもよい。ガラス基板としては、例えば、バリウムホウケイ酸ガラス、アルミノホ
ウケイ酸ガラス若しくはアルミノケイ酸ガラス等の無アルカリガラス基板を用いるとよい
。他に、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シ
リコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物
半導体基板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設け
られたものを、基板４００として用いてもよい。

なお、基板４００として、可撓性基板（フレキシブル基板）を用いてもよい。可撓性基板
を用いる場合、可撓性基板上に、トランジスタや容量素子などを直接作製してもよいし、
他の作製基板上にトランジスタや容量素子などを作製し、その後可撓性基板に剥離、転置
してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板とトラン
ジスタや容量素子などとの間に、剥離層を設けるとよい。

電極４０２となる導電層は、スパッタリング法、真空蒸着法、またはメッキ法を用いて形
成することができる。また、該導電層は、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（
Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）
、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）から選ばれた金属材料、上述した金属元素を
成分とする合金材料、上述した金属元素の窒化物材料などを用いて形成することができる
。また、マンガン（Ｍｎ）、マグネシウム（Ｍｇ）、ジルコニウム（Ｚｒ）、ベリリウム
（Ｂｅ）のいずれか一または複数から選択された金属元素を含む材料用いてもよい。また
、リン等の不純物元素を含有させた多結晶シリコンに代表される半導体、ニッケルシリサ
イドなどのシリサイドを用いてもよい。

また、電極４０２となる導電層は、単層構造でも、二層以上の積層構造としてもよい。例
えば、シリコンを含むアルミニウムを用いた単層構造、アルミニウム上にチタンを積層す
る二層構造、窒化チタン上にチタンを積層する二層構造、窒化チタン上にタングステンを
積層する二層構造、窒化タンタル上にタングステンを積層する二層構造、Ｃｕ−Ｍｇ−Ａ
ｌ合金上に銅を積層する二層構造、窒化チタン上に銅を積層し、さらにその上にタングス
テンを形成する三層構造、タングステン上に銅を積層し、さらにその上に窒化タンタルを
形成する三層構造などがある。電極４０２となる導電層に銅を用いることにより、電極４
０２の配線抵抗を低減することができる。また、銅を、タングステン、モリブデン、タン
タルなどの高融点金属や、該金属の窒化物と積層することで、銅の他の層への拡散を防止
できる。

また、電極４０２となる導電層は、インジウム錫酸化物、酸化タングステンを含むインジ
ウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウ
ム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を
添加したインジウム錫酸化物などの酸素を含む導電性材料を適用することもできる。また
、上記酸素を含む導電性材料と、上記金属元素を含む材料の積層構造とすることもできる
。

また、ノーマリーオフのスイッチング素子を実現するために、５ｅＶ（電子ボルト）、好
ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有する材料をゲート電極層として用
いて、トランジスタの電気的特性のしきい値電圧をプラスにすることが好ましい。具体的
には、Ｉｎ−Ｎ結合を有し、且つ、固有抵抗が１×１０^−１〜１×１０^−４Ω・ｃｍ、好
ましくは固有抵抗が５×１０^−２〜１×１０^−４Ω・ｃｍを有する材料をゲート電極層と
して用いる。その材料の一例としては、窒素を含むＩｎ−Ｇａ−Ｚｎ系酸化物膜や、窒素
を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ
膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮなど）などが挙げられる。導電層の
エッチングは、ドライエッチング法またはウェットエッチング法により行うことができる
。また、ドライエッチング法とウェットエッチング法の両方を組み合わせて行ってもよい
。

導電層のエッチングをドライエッチング法で行う場合は、エッチングガスとしてハロゲン
元素を含むガスを用いることができる。ハロゲン元素を含むガスの一例としては、塩素（
Ｃｌ_２）、三塩化硼素（ＢＣｌ_３）、四塩化珪素（ＳｉＣｌ_４）もしくは四塩化炭素（Ｃ
Ｃｌ_４）などを代表とする塩素系ガス、四フッ化炭素（ＣＦ_４）、六フッ化硫黄（ＳＦ_６
）、三フッ化窒素（ＮＦ_３）もしくはトリフルオロメタン（ＣＨＦ_３）などを代表とする
フッ素系ガス、臭化水素（ＨＢｒ）または酸素を適宜用いることができる。また用いるエ
ッチング用ガスに不活性気体を添加してもよい。また、ドライエッチング法としては、反
応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法を用い
ることができる。

また、プラズマ源として、容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃ
ｏｕｐｌｅｄ Ｐｌａｓｍａ）、誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ
Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）、電子サイクロトロン共鳴（ＥＣＲ：Ｅｌｅｃｔｒｏｎ
Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）プラズマ、ヘリコン波励起プラズマ（ＨＷ
Ｐ：Ｈｅｌｉｃｏｎ Ｗａｖｅ Ｐｌａｓｍａ）、マイクロ波励起表面波プラズマ（ＳＷ
Ｐ：Ｓｕｒｆａｃｅ Ｗａｖｅ Ｐｌａｓｍａ）などを用いることができる。特に、ＩＣ
Ｐ、ＥＣＲ、ＨＷＰ、及びＳＷＰは、高密度のプラズマを生成することができる。ドライ
エッチング法で行うエッチング（以下、「ドライエッチング処理」ともいう。）は、所望
の加工形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電
力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節して行う。

なお、フォトリソグラフィ法を用いて導電層や絶縁層上に任意形状のレジストマスクを形
成する工程をフォトリソグラフィ工程というが、一般にレジストマスク形成後には、エッ
チング工程とレジストマスクの剥離工程が行われることが多い。このため、特段の説明が
無い限り、本明細書でいうフォトリソグラフィ工程には、レジストマスクの形成工程と、
導電層または絶縁層のエッチング工程と、レジストマスクの剥離工程が含まれているもの
とする。

また、ゲート電極２０２の断面形状、具体的には端部の断面形状（テーパー角や膜厚など
）を工夫することにより、後に形成される層の被覆性を向上させることができる。

具体的には、電極４０２の断面形状が台形または三角形状となるように、電極４０２の端
部をテーパー形状とする。ここで、電極４０２端部のテーパー角θ（図６（Ａ）参照）を
、８０°以下、好ましくは６０°以下、さらに好ましくは４５°以下とする。なお、テー
パー角θとは、テーパー形状を有する層を、その断面（基板の表面と直交する面）方向か
ら観察した際に、当該層の側面と底面がなす当該層内の角度を示す。また、テーパー角が
９０°未満である場合を順テーパーといい、テーパー角が９０°以上である場合を逆テー
パーという。

また、電極４０２端部の断面形状を複数段の階段形状とすることで、その上に被覆する層
の被覆性を向上させることもできる。なお、電極４０２に限らず、各層の端部の断面形状
を順テーパー形状または階段形状とすることで、その上に被覆する層が途切れてしまう現
象（段切れ）を防ぎ、被覆性を良好なものとすることができる。

また、基板４０１と電極４０２の間に、絶縁層を設けてもよい。絶縁層は、スパッタリン
グ法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ ）法、ＣＶＤ（Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅ
ｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉ
ｏｎ）法、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いて形成することができる。また、μ波（例えば周
波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法などを適用することができる。ま
た、絶縁層２０１は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面
がセットされた状態で成膜を行うスパッタ装置、所謂ＣＰスパッタ装置を用いて成膜して
もよい。

また、絶縁層は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒
化アルミニウム、酸化ガリウム、窒化シリコン、酸化シリコン、窒化酸化シリコンまたは
酸化窒化シリコンから選ばれた材料を、単層でまたは積層して形成することができる。な
お、本明細書中において、窒化酸化とは、その組成として、酸素よりも窒素の含有量が多
いものであって、酸化窒化とは、その組成として、窒素よりも酸素の含有量が多いものを
示す。なお、各元素の含有量は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅ
ｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測
定することができる。

次いで、基板４００及び電極４０２上に絶縁層４０３を形成する（図６（Ａ）参照）。絶
縁層４０３は電極４０２の形状を反映した表面に凸部を有する層である。

絶縁層４０３としては、プラズマＣＶＤ法又はスパッタリング法等により、酸化シリコン
、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化
ガリウム、酸化ガリウム亜鉛、酸化亜鉛、又はこれらの混合材料を用いて形成することが
できる。絶縁層４０３は、単層でも積層でもよい。

本実施の形態では絶縁層４０３としてスパッタリング法を用いて形成する酸化シリコン膜
を用いる。また、プラズマＣＶＤ法を用いて形成する酸化窒化シリコン膜を用いてもよい
。

次いで、絶縁層４０３に対して、酸素４３１を導入する処理（酸素ドープ処理）を行い、
絶縁層４０３下面近傍及び電極４０２近傍に、酸素過剰領域４８１を形成する。これによ
って、酸素過剰領域４８１を有する絶縁層４０３が形成される（図６（Ｂ）参照）。なお
、図中において、点線で示す酸素過剰領域４８１は、導入された酸素の分布中心を模式的
に表している。

酸素４３１には、少なくとも、酸素ラジカル、酸素原子、酸素分子、オゾン、酸素イオン
（酸素分子イオン）、及び／又は酸素クラスタイオンのいずれかが含まれている。

絶縁層４０３への酸素４３１の導入は、例えば、イオン注入法、イオンドーピング法、プ
ラズマイマージョンイオンインプランテーション法、プラズマ処理等を用いることができ
る。なお、イオン注入法として、ガスクラスタイオンビームを用いてもよい。また、酸素
４３１の導入は、基板４００の全面を一度に処理してもよいし、例えば、線状のイオンビ
ームを用いてもよい。線状のイオンビームを用いる場合には、基板又はイオンビームを相
対的に移動（スキャン）させることで、絶縁層４０３の全面に酸素４３１を導入すること
ができる。

酸素４３１の供給ガスとしては、Ｏを含有するガスを用いればよく、例えば、Ｏ_２ガス、
Ｎ_２Ｏガス、ＣＯ_２ガス、ＣＯガス、ＮＯ_２ガス等を用いることができる。なお、酸素の
供給ガスに希ガス（例えばＡｒ）を含有させてもよい。

また、例えば、イオン注入法で酸素の導入を行う場合、酸素４３１のドーズ量を０．５×
１０^１６ｃｍ^−２以上５×１０^１６ｃｍ^−２（例えば、１×１０^１６ｃｍ^−２）、加速エ
ネルギーを５０ｅＶ以上７０ｅＶ（例えば、５０ｅＶ）とするのが好ましく、酸素ドープ
処理後の酸素過剰領域４８１を含む酸化物絶縁層４３６中の酸素の含有量は、酸化物絶縁
層４３６の化学量論的組成比を超える程度とするのが好ましい。なお、このような化学量
論的組成比よりも酸素を過剰に含む領域は、酸素過剰領域４８１に存在していればよい。
なお、酸素４３１の注入深さは、注入条件により適宜制御すればよい。

次いで、酸素過剰領域４８１を含む絶縁層４０３に上面の凸部を除去する平坦化処理を行
う。電極４０２上の絶縁層４０３を選択的に除去することで表面を平坦化し、平坦化した
絶縁層４０４を形成する（図６（Ｃ）参照）。

平坦化処理によって、絶縁層４０３の電極４０２と重畳する領域が選択的に除去されて薄
くなるため、電極４０２上の酸素過剰領域４８１と、絶縁層４０３上面との距離は短くな
る。一方、絶縁層４０３において、電極４０２が存在しない領域では、絶縁層４０３の除
去はほとんど行われないため、酸素過剰領域４８１は絶縁層４０３下面近傍に存在する。
よって、絶縁層４０４において、酸素過剰領域は、酸化物絶縁層上面から、電極４０２の
存在する領域ではより浅い位置に設けられ、他の領域（導電層の存在しない領域）では深
い位置に設けられる。

従って、後の工程で酸化物半導体層が設けられる、電極４０２と重なる絶縁層４０４にお
いて、酸化物半導体層に近接して酸素過剰領域４８１を設けることができるため、酸素過
剰領域４８１から酸化物半導体層へ効率よく酸素を供給することができる。また、酸素の
供給は、熱処理を行ってより促進することもできる。

さらに、絶縁層４０４において、酸素過剰領域４８１は、酸素供給が必要な酸化物半導体
層の下以外の領域では、絶縁層４０４上面から離れた、絶縁層４０４下面近傍に設けられ
ている。よって、特に熱処理を行ったときでも、絶縁層４０４上面からの不必要な酸素の
放出が抑制でき、絶縁層４０４を酸素過剰な状態に維持することができる。

なお、本実施の形態では、絶縁層４０３への酸素４３１の導入を行う例を示したが、成膜
直後に十分な酸素を含む絶縁層４０３が形成できるのであれば、絶縁層４０３への酸素４
３１の導入を省略することができる。

また、平坦化処理としては、特に限定されないが、研磨処理（例えば、化学的機械研磨法
（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ））、ドライ
エッチング処理、プラズマ処理を用いることができる。

次いで、絶縁層４０４上に酸化物半導体層４０５を形成する（図６（Ｃ）参照）。酸化物
半導体層４０５は、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｉｎ−Ｍｇ系酸化物
、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯ
とも表記する。）、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ
−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−
Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚ
ｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ
系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系
酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ
系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物などを用
いることができる。

なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、Ｉｎ、Ｇａ及びＺｎを有する酸
化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、Ｉｎ、Ｇａ及びＺｎ
以外の金属元素が含まれていてもよい。

本実施の形態において、酸化物半導体層４０５をスパッタリング法で作製するためのター
ゲットとしては、組成比として、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物タ
ーゲットを用い、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯ）を５ｎｍ以上３０ｎｍ以下の厚
さで形成する。

また、金属酸化物ターゲットの相対密度（充填率）は９０％以上１００％以下、好ましく
は９５％以上９９．９％以下である。相対密度の高い金属酸化物ターゲットを用いること
により、形成した酸化物半導体層４０５を緻密な膜とすることができる。

酸化物半導体層４０５を、形成する際に用いるスパッタリングガスは水素、水、水酸基又
は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。

まず、減圧状態に保持された成膜室内に、絶縁層４０４まで形成された基板４００を保持
する。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガス
を導入し、上記ターゲットを用いて絶縁層４０４上に酸化物半導体層４０５を形成する。
成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ
、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手
段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライ
オポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ_２Ｏ）など水素原子を含
む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で
形成した酸化物半導体層４０５に含まれる不純物の濃度を低減できる。

なお、酸化物半導体層４０５を、複数の酸化物半導体層が積層された構造としてもよい。
例えば、酸化物半導体層４０５を、第１の酸化物半導体層と第２の酸化物半導体層の積層
として、第１の酸化物半導体層と第２の酸化物半導体層に異なる組成の金属酸化物を用い
てもよい。例えば、第１の酸化物半導体層に三元系金属の酸化物を用い、第２の酸化物半
導体層に二元系金属の酸化物を用いてもよい。また、例えば、第１の酸化物半導体層と第
２の酸化物半導体層を、どちらも三元系金属の酸化物としてもよい。

また、第１の酸化物半導体層と第２の酸化物半導体層の構成元素を同一とし、両者の組成
比を異ならせてもよい。例えば、第１の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝
１：１：１とし、第２の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２とし
てもよい。また、第１の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし
、第２の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３としてもよい。

この時、第１の酸化物半導体層と第２の酸化物半導体層のうち、ゲート電極に近い側（チ
ャネル側）の酸化物半導体層のＩｎとＧａの含有率をＩｎ＞Ｇａとするとよい。またゲー
ト電極から遠い側（バックチャネル側）の酸化物半導体層のＩｎとＧａの含有率をＩｎ≦
Ｇａとするとよい。

酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率
を多くすることによりｓ軌道のオーバーラップが多くなる傾向があるため、Ｉｎ＞Ｇａの
組成となる酸化物はＩｎ≦Ｇａの組成となる酸化物と比較して高い移動度を備える。また
、ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、
Ｉｎ≦Ｇａの組成となる酸化物はＩｎ＞Ｇａの組成となる酸化物と比較して安定した特性
を備える。

チャネル側にＩｎ＞Ｇａの組成となる酸化物半導体を適用し、バックチャネル側にＩｎ≦
Ｇａの組成となる酸化物半導体を適用することで、トランジスタの移動度及び信頼性をさ
らに高めることが可能となる。

また、第１の酸化物半導体層と第２の酸化物半導体層に、結晶性の異なる酸化物半導体を
適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、非晶質酸化物半
導体、またはＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を適宜組み合わせた構成としてもよい。

ここで、ＣＡＡＣ−ＯＳについて説明しておく。ＣＡＡＣ−ＯＳは、完全な単結晶ではな
く、完全な非晶質でもない。ＣＡＡＣ−ＯＳは、非晶質相に結晶部を有する結晶−非晶質
混相構造の酸化物半導体である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内
に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓ
ｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−Ｏ
Ｓに含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ
−ＯＳには粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡ
Ｃ−ＯＳは、粒界に起因する電子移動度の低下が抑制される。

ＣＡＡＣ−ＯＳに含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳの被形成面または表面に垂直
な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有
し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列
している。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい
。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれる
こととする。

なお、ＣＡＡＣ−ＯＳにおいて、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ
−ＯＳの形成過程において、酸化物半導体層の表面側から結晶成長させる場合、被形成面
の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ
−ＯＳへ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化す
ることもある。

ＣＡＡＣ−ＯＳに含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳの被形成面または表面に垂直
な方向に揃うため、ＣＡＡＣ−ＯＳの形状（被形成面の断面形状または表面の断面形状）
によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ
−ＯＳが形成されたときの被形成面または表面に垂直な方向となる。結晶部は、成膜する
ことにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。

ＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を
低減することが可能である。よって、当該トランジスタは、信頼性が高い。

なお、酸化物半導体を構成する酸素の一部は窒素で置換されてもよい。

また、ＣＡＡＣ−ＯＳのように結晶部を有する酸化物半導体では、よりバルク内欠陥を低
減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動
度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を
形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０
．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。Ｒａは原子間
力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能で
ある。（ＣＡＡＣ−ＯＳの説明終わり。）

第１の酸化物半導体層と第２の酸化物半導体層の少なくともどちらか一方に非晶質酸化物
半導体を適用すると、酸化物半導体層２０５の内部応力や外部からの応力を緩和し、トラ
ンジスタの特性ばらつきが低減され、また、トランジスタの信頼性をさらに高めることが
可能となる。

一方で、非晶質酸化物半導体は水素などのドナーとなる不純物を吸収しやすく、また、酸
素欠損が生じやすいためｎ型化されやすい。このため、チャネル側の酸化物半導体層は、
ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物半導体を適用することが好ましい。

また、トランジスタとしてボトムゲート構造のチャネルエッチング型のトランジスタを用
いる場合、バックチャネル側に非晶質酸化物半導体を用いると、ソース電極及びドレイン
電極形成時のエッチング処理により酸素欠損が生じ、ｎ型化されやすい。このため、チャ
ネルエッチング型のトランジスタを用いる場合は、バックチャネル側の酸化物半導体層に
結晶性を有する酸化物半導体を適用することが好ましい。

また、酸化物半導体層４０５を３層以上の積層構造とし、複数層の結晶性を有する酸化物
半導体層で非晶質酸化物半導体層を挟む構造としてもよい。また、結晶性を有する酸化物
半導体層と非晶質酸化物半導体層を交互に積層する構造としてもよい。

酸化物半導体層４０５を複数層の積層構造とする場合の上記構成は、それぞれを適宜組み
合わせて用いることができる。

また、酸化物半導体層４０５を複数層の積層構造とし、各酸化物半導体層の形成後に酸素
ドープ処理を行ってもよい。各酸化物半導体層の形成毎に酸素ドープ処理を行うことで、
酸化物半導体内の酸素欠損を低減する効果を高めることができる。

続いて、フォトリソグラフィ工程により酸化物半導体層４０５の一部を選択的にエッチン
グして、島状の酸化物半導体層４０６を形成する（図６（Ｄ）参照）。酸化物半導体層４
０６を形成するためのレジストマスクはインクジェット法で形成してもよい。レジストマ
スクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減
できる。

なお、酸化物半導体層４０５のエッチングは、ドライエッチング法でもウェットエッチン
グ法でもよく、両方を用いてもよい。ウェットエッチング法により、酸化物半導体層４０
５のエッチングを行う場合は、エッチング液として、燐酸と酢酸と硝酸を混ぜた溶液や、
シュウ酸を含む溶液などを用いることができる。また、ＩＴＯ−０７Ｎ（関東化学社製）
を用いてもよい。また、ドライエッチング法で酸化物半導体層４０５のエッチングを行う
場合は、例えば、ＥＣＲまたはＩＣＰなどの高密度プラズマ源を用いたドライエッチング
法を用いることができる。

また、酸化物半導体層４０５の形成後または酸化物半導体層４０６の形成後に、酸化物半
導体層中の過剰な水素（水や水酸基を含む）を除去（脱水化または脱水素化）するための
加熱処理を行ってもよい。加熱処理の温度は、３００℃以上７００℃以下、または基板の
歪み点未満とする。加熱処理は減圧下又は窒素雰囲気下などで行うことができる。例えば
、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気
下４５０℃において１時間の加熱処理を行う。

なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱
輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒ
ａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔ
ｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅ
ａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドラ
ンプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀
ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置であ
る。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、
アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不
活性気体が用いられる。

例えば、加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を入
れ、数分間加熱した後、基板を不活性ガス中から出すＧＲＴＡを行ってもよい。

なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水
、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、またはヘ
リウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましく
は７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１
ｐｐｍ以下）とすることが好ましい。

また、加熱処理により酸化物半導体層を加熱した後、同じ炉に高純度の酸素ガス、高純度
の一酸化二窒素ガス、又は超乾燥エア（キャビティリングダウン分光法（ＣＲＤＳ：Ｃａ
ｖｉｔｙ Ｒｉｎｇ−Ｄｏｗｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いた露点計を用いて測
定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下
、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガスまたは一酸化二窒
素ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する酸
素ガスまたは一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガス
または一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）
とすることが好ましい。酸素ガス又は一酸化二窒素ガスの作用により、脱水化または脱水
素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成す
る主成分材料である酸素を供給することによって、酸化物半導体内の酸素欠損が低減され
、酸化物半導体層をｉ型（真性）または実質的にｉ型化することができる。この点、シリ
コンなどのように不純物元素を添加してのｉ型化ではないため、酸化物半導体のｉ型化は
従来にない技術思想を含むものといえる。

また、脱水化又は脱水素化のための加熱処理は、複数回行ってもよく、他の加熱処理と兼
ねてもよい。また、加熱処理により、絶縁層４０４からの酸素の供給が促進される。また
、脱水化又は脱水素化処理を行った酸化物半導体層に、酸素ドープ処理を行い、酸化物半
導体層に酸素を供給してもよい。

また、酸化物半導体層は、銅、アルミニウム、塩素などの不純物がほとんど含まれない高
純度化されたものであることが望ましい。トランジスタの製造工程において、これらの不
純物が混入または酸化物半導体層の表面に付着する恐れのない工程を適宜選択することが
好ましく、酸化物半導体層の表面に付着した場合には、シュウ酸や希フッ酸などに曝す、
またはプラズマ処理（Ｎ_２Ｏプラズマ処理など）を行うことにより、酸化物半導体層の表
面の不純物を除去することが好ましい。具体的には、酸化物半導体層中の銅濃度は１×１
０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする
。また、酸化物半導体層中のアルミニウム濃度は１×１０^１８ａｔｏｍｓ／ｃｍ^３以下と
する。また、酸化物半導体層中の塩素濃度は２×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする
。

また、酸化物半導体層中のナトリウム（Ｎａ）、リチウム（Ｌｉ）、カリウム（Ｋ）など
のアルカリ金属の濃度は、Ｎａは５×１０^１６ｃｍ^−３以下、好ましくは１×１０^１６ｃ
ｍ^−３以下、さらに好ましくは１×１０^１５ｃｍ^−３以下、Ｌｉは５×１０^１５ｃｍ^−３
以下、好ましくは１×１０^１５ｃｍ^−３以下、Ｋは５×１０^１５ｃｍ^−３以下、好ましく
は１×１０^１５ｃｍ^−３以下とする。

次いで、酸化物半導体層４０６と電気的に接続するソース電極４０７ａ、ドレイン電極４
０７ｂ（これと同じ層で形成される他の電極または配線を含む）を形成する。ソース電極
４０７ａ、ドレイン電極４０７ｂを用いて他のトランジスタや素子と接続させ、様々な回
路を構成することができる。

ソース電極４０７ａ、及びドレイン電極４０７ｂは、例えば、スパッタリング法、蒸着法
などを用いて導電層を形成し、フォトリソグラフィ工程により加工して形成することがで
きる。

ソース電極４０７ａ、及びドレイン電極４０７ｂに用いる導電層としては、例えば、Ａｌ
、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属材料、または上述した
元素を成分とする金属窒化物材料（窒化チタン、窒化モリブデン、窒化タングステン）等
を用いることができる。

本実施の形態では単層のタングステン層を用い、タングステン層上にレジストマスクを形
成し、タングステン層の厚さの半分程度を除去する第１のエッチングを行い、レジストマ
スクをアッシング処理により小さくした後、小さくしたレジストマスクを用いて第２のエ
ッチングを行い、その後レジストマスクを除去して図６（Ｄ）に示す断面形状、即ち、突
出した領域を下端部に有するソース電極４０７ａ、及び突出した領域を下端部に有するド
レイン電極４０７ｂをそれぞれ形成する。

次いで、酸化物半導体層４０６、ソース電極４０６ａ、及びドレイン電極４０６ｂを覆う
ゲート絶縁層４０８を形成する（図６（Ｅ）参照）。

ゲート絶縁層４０８の厚さは、例えば１ｎｍ以上２０ｎｍ以下とし、スパッタリング法、
ＭＢＥ法、ＣＶＤ法、ＰＬＤ法、ＡＬＤ法、ＭＯＣＶＤ法等を適宜用いることができる。
また、ゲート絶縁層４０８は、スパッタリングターゲット表面に対し、概略垂直に複数の
基板表面がセットされた状態で成膜を行うスパッタ装置、所謂ＣＰスパッタ装置を用いて
形成してもよい。

ゲート絶縁層４０８の材料としては、酸化シリコン、酸化ガリウム、酸化ガリウム亜鉛、
Ｇａ_２Ｏ_３（Ｇｄ_２Ｏ_３）、酸化亜鉛、酸化アルミニウム、窒化シリコン、酸化窒化シリ
コン、酸化窒化アルミニウム、または窒化酸化シリコンを用いて形成することができる。
また、他の材料として、絶縁性を有するＩｎ−Ｇａ−Ｚｎ系酸化物もゲート絶縁層４０８
の材料として用いることができる。絶縁性を有するＩｎ−Ｇａ−Ｚｎ系酸化物は、Ｉｎ：
Ｇａ：Ｚｎ＝１：３：２［原子数比］の酸化物ターゲットを用い、基板温度を室温とし、
スパッタリングガスにアルゴン、またはアルゴンと酸素の混合ガスを用いて形成すればよ
い。

チャネルが形成される半導体層に酸化物半導体を用いる場合、該半導体層と接する層に、
該半導体層を構成する酸化物半導体と同種の成分を含む材料を用いると好ましい。このよ
うな材料は酸化物半導体との相性が良く、これを酸化物半導体と接する層に用いることで
、半導体層と該層の界面状態を良好に保つことができるからである。ここで、「酸化物半
導体と同種の成分」とは、酸化物半導体の構成元素から選択される一または複数の元素を
含むことを意味する。例えば、酸化物半導体がＩｎ−Ｇａ−Ｚｎ系の酸化物半導体材料に
よって構成される場合、同種の成分を含む絶縁材料としては、酸化ガリウムや酸化ガリウ
ム亜鉛などがある。

また、ゲート絶縁層４０８を積層構造とする場合には、酸化物半導体と同種の成分でなる
絶縁材料でなる層ａと、層ａの成分材料とは異なる材料を含む層ｂとの積層構造としても
よい。例えば、酸化物半導体がＩｎ−Ｇａ−Ｚｎ系の酸化物半導体材料によって構成され
る場合、酸化物半導体と接する層ａを酸化ガリウムで形成し、層ｂを酸化窒化シリコンで
形成してもよい。

本実施の形態では、ゲート絶縁層４０８としてスパッタ法で形成する酸化ガリウムを用い
る。酸化ガリウムをゲート絶縁層４０８として用いると、酸化物半導体層４０６と同一構
成材料を含んでいるため、酸化物半導体層の界面状態を良好なものとすることができ、安
定な電気特性を付与することができる。

次いで、ゲート絶縁層４０８上に、スパッタリング法、蒸着法などを用いて導電層を形成
し、該導電層をエッチングして、ゲート電極４０９ａ、ゲート電極４０９ｂを形成する。

ゲート電極４０９ａ、ゲート電極４０９ｂの材料は、モリブデン、チタン、タンタル、タ
ングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこ
れらを主成分とする合金材料を用いて形成することができる。また、リン等の不純物元素
をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイドなどのシリサ
イドを用いてもよい。ゲート電極４０９ａ、ゲート電極４０９ｂは、単層構造としてもよ
いし、積層構造としてもよい。

本実施の形態では、ゲート絶縁層４０８上に接するゲート電極４０９ａとして、窒素を含
む金属酸化物（窒素を含むＩｎ−Ｇａ−Ｚｎ系酸化物）を形成し、その上にゲート電極４
０９ｂとしてタングステンを形成する。窒素を含む金属酸化物をゲート電極４０９ａとし
て用いることで、トランジスタのしきい値電圧をプラス方向にシフトさせることができる
。

以上の工程で、トランジスタ４４０を作製することができる（図７（Ａ）参照）。トラン
ジスタ４４０は、トップゲート構造のトランジスタの一例であり、図７（Ａ）は、トラン
ジスタ４４０のチャネル長方向の断面図である。

また、酸素過剰領域４８１を含む絶縁層４０４中に設けられた電極４０２は、ゲート電極
４０９ａ、ゲート電極４０９ｂとチャネル形成領域を介して重なり、トランジスタ４４０
のバックゲートとして機能することができる。なお、一般に、バックゲートは、ゲートと
バックゲートで半導体層のチャネル形成領域を挟むように配置される。バックゲートは導
電層で形成され、ゲートと同様に機能させることができる。また、バックゲートの電位を
変化させることで、トランジスタのしきい値電圧を変化させることができる。明細書に開
示するボディーも、バックゲート電極と同様の機能を有する。よって、ボディーをバック
ゲートと呼ぶことも可能である。

また、ゲート電極４０９ａ、ゲート電極４０９ｂは、ソース電極４０７ａ及びドレイン電
極４０７ｂの一部と重畳して形成される。ソース電極４０７ａの下端部に突出した領域（
またはドレイン電極４０７ｂの下端部に突出した領域）は、ゲート絶縁層４０８の被覆性
の向上が図れる形状となっているため、電界集中の緩和の効果があり、トランジスタの電
気特性の向上及び信頼性の向上に寄与する。

次いで、ゲート電極４０９ａ、ゲート電極４０９ｂを覆う絶縁層４１０を形成する（図７
（Ｂ）参照）。この絶縁層４１０、酸化物半導体層４０６またはゲート絶縁層４０８から
の酸素の放出を防止する機能が高いバリア層（保護層）として機能する。

バリア層として機能する絶縁層４１０は、酸化物半導体層４０６、またはゲート絶縁層４
０８からの水素、水分などの不純物侵入が防止できる緻密な層が好ましい。

バリア層として機能する絶縁層４１０に用いる材料としては、例えば、酸化ガリウム、酸
化ガリウム亜鉛、Ｇａ_２Ｏ_３（Ｇｄ_２Ｏ_３）、酸化シリコン、酸化窒化シリコン、酸化ア
ルミニウム、酸化窒化アルミニウム、窒化シリコン、窒化アルミニウム、窒化酸化シリコ
ン、窒化酸化アルミニウム、酸化亜鉛などの無機絶縁材料を用いることができ、単層でも
積層でもよい。バリア層として機能する絶縁層４１０は、プラズマＣＶＤ法又はスパッタ
リング法、又は成膜ガスを用いたＣＶＤ法、又はＭＢＥ法を用いて形成することができる
。

次いで、絶縁層４１０上に層間絶縁層４１１を形成する。層間絶縁層４１１は、酸化シリ
コン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化シリコン、窒
化アルミニウム、窒化酸化シリコン、窒化酸化アルミニウム、酸化ガリウム、酸化ガリウ
ム亜鉛、などの無機絶縁材料を用いることができ、単層でも積層でもよい。

そして、層間絶縁層４１１に埋め込み配線を形成した段階の断面図が図７（Ｃ）に相当す
る。層間絶縁層４１１にソース電極４０７ａに達するコンタクトホールを形成し、第１の
バリア金属層４１２を成膜し、その上に低抵抗導電層４１３を形成するための銅または銅
合金膜を成膜する。そして、平坦化するために研磨を行い、露出した低抵抗導電層４１３
を保護するため、第２のバリア金属層４１４を形成する。埋め込み配線は、第１のバリア
金属層４１２と、第２のバリア金属層４１４と、第１のバリア金属層４１２と第２のバリ
ア金属層４１４で囲まれた低抵抗導電層４１３とで構成される。

第１のバリア金属層４１２、及び第２のバリア金属層４１４は、低抵抗導電層４１３に含
まれる銅の拡散を抑える導電材料を用いればよく、例えば窒化タンタル、窒化モリブデン
、窒化タングステンなどを用いる。

以上の工程を経ることによって、トランジスタ４４０上にさらに他の半導体素子や配線な
どを形成して多層構造を有する半導体装置を形成することができる。なお、トランジスタ
４４０上に設ける他の半導体素子や配線などは、埋め込み配線と電気的に接続を行うこと
ができる。

なお、電極４０２の作製工程を省略することで、トランジスタ４５０を形成することがで
きる（図７（Ｄ）参照）。電極４０２はバックゲートとして機能させることができるが、
特に電極４０２を形成する必要が無い場合は、電極４０２の作製工程を省略することで半
導体装置の生産性を向上させることができる。

また、本実施の形態に示したトランジスタ４４０及びトランジスタ４５０の断面構造は一
例であって、ソース電極４０７ａ及びドレイン電極４０７ｂの断面形状が同じであれば、
特に限定されない。また、トランジスタ４４０としてＭＯＳＦＥＴを例示しているが、ト
ランジスタ４４０としてＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔ
ｒａｎｓｉｓｔｏｒ）、ＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉ
ｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などを用いることもできる。ただし、ト
ランジスタ４４０としてＩＧＢＴを用いる場合、ソース電極がエミッタ端子に相当し、ド
レイン電極がコレクタ端子に相当する。

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。

（実施の形態６）
本実施の形態では、上記実施の形態に開示したスイッチ１０５の構成例について説明する
。

図９（Ａ）はスイッチ１０５の回路図である。また、図９（Ｂ）は、トランジスタ１２１
としてチャネルが形成される半導体層に酸化物半導体を用いたトランジスタを用い、トラ
ンジスタ１２２として半導体基板に形成されたトランジスタを用いた、スイッチ１０５の
積層構成を説明する断面図である。

なお、トランジスタ１２１は、上記実施の形態で示すトランジスタ４５０と同様な構造を
例示する。酸化物半導体を用いたトランジスタは、その特性により長時間のノード１２０
の電荷保持を可能とする。また、半導体基板に形成されたトランジスタは、高速動作が容
易である。

トランジスタ１２２が形成される半導体基板は、シリコンや炭化シリコンなどの単結晶半
導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（
Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いることができる。

本実施の形態では、基板７００として単結晶シリコン基板を用い、基板７００にｎチャネ
ル型のトランジスタ１２２を形成する例を示す。

まず、基板７００の一部にｐ型を付与する不純物元素を添加して、ｐ型のウェル７０１を
形成する。トランジスタ１２２は、ｐ型のウェル７０１が形成された領域に設けられる。
すなわち、トランジスタ１２２のチャネル形成領域７５３は、ｐ型のウェル７０１中に形
成される。ｐ型を付与する不純物元素としては、ホウ素（Ｂ）等を用いることができる。

トランジスタ１２２は、チャネル形成領域７５３、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ
Ｄｒａｉｎ）領域やエクステンション領域として機能するｎ型不純物領域７５４、ソース
領域又はドレイン領域として機能するｎ型不純物領域７５５、ゲート絶縁層７５２、ゲー
ト電極７５１を有している。なお、ｎ型不純物領域７５５の不純物濃度は、ｎ型不純物領
域７５４よりも高い。ゲート電極７５１の側面には側壁絶縁層７５６が設けられており、
ゲート電極７５１及び側壁絶縁層７５６をマスクとして用いて、ｎ型不純物領域７５４、
ｎ型不純物領域７５５を自己整合的に形成することができる。

また、トランジスタ１２２は素子分離領域７８９により他のトランジスタと分離されてお
り、トランジスタ１２２上に絶縁層７８８、及び絶縁層６８７が積層されている。絶縁層
６８７上には、絶縁層７８８及び絶縁層６８７に形成された開口を介してｎ型不純物領域
７５５の一方に接する配線層６５７、ｎ型不純物領域７５５の他方に接する配線層６５８
、ゲート電極７５１に接する配線層６５９、を有する。

また、配線層６５８は、論理回路が有するトランジスタ１５１のｐ型不純物領域７５７に
接続されている。ｐ型不純物領域７５７はｐ型のウェル７０１よりも高い不純物濃度を有
し、配線層６５８とボディーとして機能するウェル７０１のオーミック接触を実現するこ
とができる。

また、本実施の形態の半導体装置は図９（Ｂ）に示す構成に限定されず、トランジスタ１
２２としてシリサイド（サリサイド）を有するトランジスタや、側壁絶縁層を有さないト
ランジスタを用いてもよい。シリサイド（サリサイド）を有する構造であると、ソース領
域及びドレイン領域がより低抵抗化でき、半導体装置の高速化が可能である。また、低電
圧で動作できるため、半導体装置の消費電力を低減することが可能である。

なお、本実施の形態では説明を省略するが、基板７００の一部にｎ型を付与する不純物元
素を添加してｎ型のウェルを形成し、ｎ型のウェルが形成された領域にｐ型のトランジス
タを形成することも可能である。ｎ型を付与する不純物元素としては、リン（Ｐ）、砒素
（Ａｓ）等を用いることができる。

次に、図９の半導体装置における下部のトランジスタ上に設けられる上部の素子構成を説
明する。

絶縁層６８７及び配線層６５７上に絶縁層６８４が積層され、絶縁層６８４上に配線層６
９２が形成されている。また、配線層６９２を覆う絶縁層４３４と絶縁層４０４が設けら
れ、その上に酸化物半導体層４０６が形成されている。そして、酸化物半導体層４０６上
に、突出した領域を下端部に有するソース電極４０７ａ、及び突出した領域を下端部に有
するドレイン電極４０７ｂが形成され、ソース電極４０７ａ及びドレイン電極４０７ｂ上
にゲート絶縁層４０８が設けられている。

また、容量素子１２３もトランジスタ１２１と同一の絶縁層４０４上に工程を増やすこと
なく形成しており、容量素子１２３は、ソース電極４０７ａを一方の電極とし、容量電極
６９３ａ、容量電極６９３ｂをもう一方の電極とし、それらの間に設けられたゲート絶縁
層４０８を誘電体として形成される。なお、容量電極６９３ａ、容量電極６９３ｂはゲー
ト電極４０９ａ、ゲート電極４０９ｂと同じ工程で形成される。

配線層６９２は、絶縁層６８４に形成された開口を介して配線層６５９と電気的に接続す
る。本実施の形態において、絶縁層６８４はＣＭＰ法により平坦化処理を行っている。

絶縁層４３４はトランジスタ１２１とトランジスタ１２２の間に設けられており、酸化物
半導体層４０６に電気的特性の劣化や変動を招く水素等の不純物が下層から侵入しないよ
うに、バリア層として機能する。よって、絶縁層４３４は、不純物等の遮断機能の高い緻
密な無機絶縁材料（例えば、酸化アルミニウム、窒化シリコンなど）を用いて形成するこ
とが好ましい。

ソース電極４０７ａは、絶縁層４０４、絶縁層４３４に形成された開口介して配線層６９
２と電気的に接続する。なお、トランジスタ１２１は上記実施の形態に示した作製方法に
従って作製することができる。また、さらにトランジスタ１２１の上方に他の半導体素子
や配線などを形成してもよい。

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。

（実施の形態７）
本実施の形態では、上記実施の形態に開示した構成を半導体装置に適用する一例として、
ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）について説明する。

図１０（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１０（Ａ）に示すＣ
ＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕ
ｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３
、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１
９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９
８、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）１
１８９の複数のブロックにより構成されている。基板１１９０は、半導体基板を用いる。
ＲＯＭ１１９９及びＲＯＭ Ｉ／Ｆ１１８９は、別チップに設けてもよい。もちろん、図
１０（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵは
その用途によって多種多様な構成を有している。例えば、基板１１９０上に、上記に示す
回路の１種類以上を複数有してもよい。

バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。

ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御する
ための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアド
レスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。

また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレ
ジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイ
ミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号Ｃ
ＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各
種回路に供給する。

上記ＣＰＵを構成するブロック毎に、上記実施の形態に開示した構成を適用することで、
各ブロックが有するトランジスタのＶｔｈを最適な値とすることができる。また、ＣＰＵ
を構成するトランジスタのＶｔｈばらつきを少なくし、動作を安定させることができる。
また、トランジスタのＶｔｈを適切な値とすることによって、ＣＰＵの動作速度を高める
ことや、トランジスタのオフ電流を低減させ、ＣＰＵの消費電力を低減することが可能と
なる。

図１０（Ａ）に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レ
ジスタ１１９６のメモリセルには、上記実施の形態に記載されているメモリセルを用いる
ことができる。

図１０（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１
からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジス
タ１１９６が有するメモリセルにおいて、位相反転素子によるデータの保持を行うか、容
量素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が選
択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。
容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが
行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。

電源停止に関しては、図１０（Ｂ）または図１０（Ｃ）に示すように、メモリセル群と、
電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を
設けることにより行うことができる。以下に図１０（Ｂ）及び図１０（Ｃ）の回路の説明
を行う。

図１０（Ｂ）及び図１０（Ｃ）では、メモリセルへの電源電位の供給を制御するスイッチ
ング素子に、上記実施の形態に開示したトランジスタを含む記憶回路の構成の一例を示す
。

図１０（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、メモリセル１１４２を複
数有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１４２には、
上記実施の形態に開示したメモリセルを用いることができる。メモリセル群１１４３が有
する各メモリセル１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源
電位ＶＤＤが供給されている。さらに、メモリセル群１１４３が有する各メモリセル１１
４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。

図１０（Ｂ）では、スイッチング素子１１４１として、上記実施の形態に開示したトラン
ジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによ
りスイッチングが制御される。

なお、図１０（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構
成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチン
グ素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合
、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよ
いし、直列と並列が組み合わされて接続されていてもよい。

また、図１０（Ｂ）では、スイッチング素子１１４１により、メモリセル群１１４３が有
する各メモリセル１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが
、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されてい
てもよい。

また、図１０（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、スイ
ッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装
置の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各メ
モリセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。

メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、ス
イッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合
においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具
体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置へ
の情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消
費電力を低減することができる。

メモリセル群１１４３が有するメモリセル１１４２毎に、上記実施の形態に開示した構成
を適用することで、各メモリセル１１４２が有するトランジスタのＶｔｈを最適な値とす
ることができる。また、メモリセル群１１４３を構成するトランジスタのＶｔｈばらつき
を少なくし、動作を安定させることができる。また、オン状態とするトランジスタのＶｔ
ｈを小さくすることができるため、メモリセル群１１４３の動作速度を高めることができ
る。また、オフ状態とするトランジスタのＶｔｈを大きくすることができるため、トラン
ジスタのオフ電流をさらに低減させ、メモリセル群１１４３の消費電力を低減することが
可能となる。

また、上記実施の形態に開示したスイッチ１０５は、ノード１２０に情報を記憶する記憶
素子として用いることもできるため、メモリセル１１４２にスイッチ１０５を用いること
も可能である。

本実施の形態では、ＣＰＵを例に挙げて説明したが、上記実施の形態に開示したトランジ
スタは、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳ
Ｉ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬ
ＳＩに用いることも可能である。

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。

また、スピントロニクスデバイスとして知られるスピンＭＲＡＭ（スピン注入磁化反転型
ＭＲＡＭ）と、酸化物半導体を用いたメモリの比較表を表１に示す。

酸化物半導体を用いたトランジスタとシリコンを用いたトランジスタを組み合わせるメモ
リは、表１に示したように、スピントロニクスデバイスと比べて、駆動方式、書き込み原
理、材料などが大きく異なっている。

また、酸化物半導体を用いたトランジスタとシリコンを用いたトランジスタを組み合わせ
るメモリは、表１に示したように、スピントロニクスデバイスに比べて、耐熱性、３Ｄ化
（３層以上の積層構造化）、磁界耐性など多くの点で有利である。なお、表１にあるオー
バーヘッドの電力とは、複数のプロセッサが一つのロックについてスピンする時に、これ
らのプロセッサは、ロックについて争い、バス及びシステム相互接続上で過剰なトラフィ
ックを生成することによってシステム性能を低下させる、所謂オーバーヘッドに消費され
る電力のことである。

このように、スピントロニクスデバイスに比べて有利な点の多い酸化物半導体を用いたメ
モリを利用することで、ＣＰＵの省電力化が実現可能となる。

（実施の形態８）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用すること
ができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型
或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ
Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶された静止画又は動画を再生す
る画像再生装置、ポータブルＣＤプレイヤー、ラジオ、テープレコーダ、ヘッドホンステ
レオ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、自動車電
話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力
機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱
装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食
器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷
蔵庫、ＤＮＡ保存用冷凍庫、煙感知器、放射線測定器、透析装置等の医療機器、などが挙
げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業
用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジン
や、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電気機器の
範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関
と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ
）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機
付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は大型船舶、潜水艦、ヘリ
コプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる
。これらの電子機器の具体例を図１１乃至図１３に示す。

図１１（Ａ）は、表示部を有するテーブル９０００を示している。テーブル９０００は、
筐体９００１に表示部９００３が組み込まれており、表示部９００３により映像を表示す
ることが可能である。なお、４本の脚部９００２により筐体９００１を支持した構成を示
している。また、電力供給のための電源コード９００５を筐体９００１に有している。

表示部９００３は、タッチ入力機能を有しており、テーブル９０００の表示部９００３に
表示された表示ボタン９００４を指などで触れることで、画面操作や、情報を入力するこ
とができ、また他の家電製品との通信を可能とする、又は制御を可能とすることで、画面
操作により他の家電製品をコントロールする制御装置としてもよい。例えば、イメージセ
ンサ機能を有する半導体装置を用いれば、表示部９００３にタッチ入力機能を持たせるこ
とができる。

また、筐体９００１に設けられたヒンジによって、表示部９００３の画面を床に対して垂
直に立てることもでき、テレビジョン装置としても利用できる。狭い部屋においては、大
きな画面のテレビジョン装置は設置すると自由な空間が狭くなってしまうが、テーブルに
表示部が内蔵されていれば、部屋の空間を有効に利用することができる。

上記実施の形態に開示した構成は、表示部に適用することも可能である。上記実施の形態
に開示した構成をテーブル９０００に適用することで、表示部を有するテーブル９０００
の動作を安定させ、信頼性を高めることができる。また、動作速度を高め、消費電力を低
減することができる。

図１１（Ｂ）は、携帯音楽プレイヤーであり、本体３０２１には表示部３０２３と、耳に
装着するための固定部３０２２と、スピーカ、操作ボタン３０２４、外部メモリスロット
３０２５等が設けられている。上記実施の形態に示したトランジスタ、または記憶装置を
本体３０２１に内蔵されているメモリやＣＰＵなどに適用することにより、より省電力化
された携帯音楽プレイヤー（ＰＤＡ）とすることができる。

さらに、図１１（Ｂ）に示す携帯音楽プレイヤーにアンテナやマイク機能や無線機能を持
たせ、携帯電話と連携させれば、乗用車などを運転しながらワイヤレスによるハンズフリ
ーでの会話も可能である。

上記実施の形態に開示した構成を携帯音楽プレイヤーに適用することで、携帯音楽プレイ
ヤーの動作を安定させ、信頼性を高めることができる。また、動作速度を高め、消費電力
を低減することができる。

図１１（Ｃ）はコンピュータであり、ＣＰＵを含む本体９２０１、筐体９２０２、表示部
９２０３、キーボード９２０４、外部接続ポート９２０５、ポインティングデバイス９２
０６等を含む。コンピュータは、本発明の一態様を用いて作製される半導体装置を用いる
ことにより作製される。

上記実施の形態に開示した構成をコンピュータに適用することで、コンピュータの動作を
安定させ、信頼性を高めることができる。また、動作速度を高め、消費電力を低減するこ
とができる。

図１２（Ａ）及び図１２（Ｂ）は２つ折り可能なタブレット型端末である。図１２（Ａ）
は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａと表示部
９６３１ｂを有する表示部９６３１、表示モード切り替えスイッチ９６２６、電源スイッ
チ９６２７、省電力モード切り替えスイッチ９６２５、留め具９６２９、操作スイッチ９
６２８、を有する。

上記実施の形態に開示した構成をタブレット型端末に適用することで、タブレット型端末
の動作を安定させ、信頼性を高めることができる。また、動作速度を高め、消費電力を低
減することができる。

表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示され
た操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３
１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域
がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部９６３
１ａの全ての領域がタッチパネルの機能を有する構成としても良い。例えば、表示部９６
３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示
画面として用いることができる。

また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部
をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード
表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで
表示部９６３１ｂにキーボードボタン表示することができる。

また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタ
ッチ入力することもできる。

また、表示モード切り替えスイッチ９６２６は、縦表示又は横表示などの表示の向きを切
り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイ
ッチ９６２５は、タブレット型端末に内蔵している光センサで検出される使用時の外光の
光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサ
だけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内
蔵させてもよい。

また、図１２（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示し
ているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示
の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネル
としてもよい。

図１２（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６
３３、充放電制御回路９６３４、バッテリー９６３５、ＤＣＤＣコンバータ９６３６を有
する。なお、図１２（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５
、ＤＣＤＣコンバータ９６３６を有する構成について示している。

なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態に
することができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐
久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。

また、この他にも図１２（Ａ）及び図１２（Ｂ）に示したタブレット型端末は、様々な情
報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻など
を表示部に表示する機能、表示部に表示した情報をタッチ入力操作又は編集するタッチ入
力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有するこ
とができる。

タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、
表示部、又は映像信号処理部等に供給することができる。なお、太陽電池９６３３は、筐
体９６３０の一面又は二面に効率的なバッテリー９６３５の充電を行う構成とすることが
できるため好適である。なおバッテリー９６３５としては、リチウムイオン電池を用いる
と、小型化を図れる等の利点がある。

また、図１２（Ｂ）に示す充放電制御回路９６３４の構成、及び動作について図１２（Ｃ
）にブロック図を示し説明する。図１２（Ｃ）には、太陽電池９６３３、バッテリー９６
３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３、
表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３６
、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図１２（Ｂ）に示す充放電制御回
路９６３４に対応する箇所となる。

まず外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。
太陽電池で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤＣＤ
Ｃコンバータ９６３６で昇圧又は降圧がなされる。そして、表示部９６３１の動作に太陽
電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９６
３７で表示部９６３１に必要な電圧に昇圧又は降圧をすることとなる。また、表示部９６
３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリー９６
３５の充電を行う構成とすればよい。

なお太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、圧
電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段によるバッ
テリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送受
信して充電する無接点電力電送モジュールや、また他の充電手段を組み合わせて行う構成
としてもよい。

図１３（Ａ）において、テレビジョン装置８０００は、筐体８００１に表示部８００２が
組み込まれており、表示部８００２により映像を表示し、スピーカ部８００３から音声を
出力することが可能である。

表示部８００２は、液晶表示装置、有機ＥＬ素子などの発光素子を各画素に備えた発光装
置、電気泳動表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃ
ｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの、半導体表示装置を
用いることができる。

テレビジョン装置８０００は、受信機やモデムなどを備えていてもよい。テレビジョン装
置８０００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを
介して有線又は無線による通信ネットワークに接続することにより、一方向（送信者から
受信者）又は双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行う
ことも可能である。

また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵや、メモリを備えてい
てもよい。テレビジョン装置８０００は、上記実施の形態に示す構成を用いることが可能
である。

図１３（Ａ）において、室内機８２００及び室外機８２０４を有するエアコンディショナ
ーは、上記実施の形態に示したＣＰＵを用いた電気機器の一例である。具体的に、室内機
８２００は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図１３（Ａ）
において、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、
ＣＰＵ８２０３は室外機８２０４に設けられていてもよい。或いは、室内機８２００と室
外機８２０４の両方に、ＣＰＵ８２０３が設けられていてもよい。上記実施の形態に示し
たＣＰＵを用いることにより、信頼性の高いエアコンディショナーを実現できる。

図１３（Ａ）において、電気冷凍冷蔵庫８３００は、上記実施の形態に示したＣＰＵを備
える電気機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵
室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図１３（Ａ）では、
ＣＰＵ８３０４が、筐体８３０１の内部に設けられている。

上記実施の形態に開示した構成を電気冷凍冷蔵庫に適用することで、電気冷凍冷蔵庫の動
作を安定させ、信頼性を高めることができる。また、消費電力を低減することができる。

図１３（Ｂ）及び図１３（Ｃ）において、電気機器の一例である電気自動車の例を示す。
図１３（Ｃ）は、電気自動車９７００の内部に関する図である。電気自動車９７００には
、二次電池９７０１が搭載されている。二次電池９７０１の電力は、制御回路９７０２に
より出力が調整されて、駆動装置９７０３に供給される。制御回路９７０２は、図示しな
いＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。上記実施の
形態に示したＣＰＵを電気自動車９７００のＣＰＵに用いることによって省電力化が図れ
る。

駆動装置９７０３は、直流電動機若しくは交流電動機単体、又は電動機と内燃機関と、を
組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報
（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負
荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路９
７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エ
ネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合
は、図示していないが、直流を交流に変換するインバータも内蔵される。

上記実施の形態に開示した構成を電気自動車に適用することで、電気自動車を安定して制
御することができ、信頼性を高めることができる。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。

１０１ 集積回路
１０２ ブロック
１０３ 値電圧検出回路
１０４ 論理回路
１０５ スイッチ
１０７ 論理回路
１０８ 配線
１０９ 配線
１１１ トランジスタ
１１３ スイッチ
１１４ 負荷
１１５ ノード
１１６ トランジスタ
１１７ スイッチ
１２０ ノード
１２１ トランジスタ
１２２ トランジスタ
１２３ 容量素子
１２４ トランジスタ
１２５ 端子
１２６ ノード
１２７ 容量素子
１２８ トランジスタ
１２９ トランジスタ
１３１ 回路
１３２ 回路
１３６ ノード
１４５ スイッチ
１４６ スイッチ
１４７ スイッチ
１５１ トランジスタ
２０１ 絶縁層
２０２ ゲート電極
２０５ 酸化物半導体層
３００ トランジスタ
３０１ ｎ型半導体基板
３０２ ｐ型ウェル
３０３ ゲート絶縁層
３０４ ゲート電極
３１１ 曲線
３１２ 曲線
４００ 基板
４０１ 基板
４０２ 電極
４０３ 絶縁層
４０４ 絶縁層
４０５ 酸化物半導体層
４０６ 酸化物半導体層
４０８ ゲート絶縁層
４１０ 絶縁層
４１１ 層間絶縁層
４１２ バリア金属層
４１３ 低抵抗導電層
４１４ バリア金属層
４３１ 酸素
４３４ 絶縁層
４３６ 酸化物絶縁層
４４０ トランジスタ
４５０ トランジスタ
４８１ 酸素過剰領域
６５７ 配線層
６５８ 配線層
６５９ 配線層
６８４ 絶縁層
６８７ 絶縁層
６９２ 配線層
７００ 基板
７０１ ウェル
７５１ ゲート電極
７５２ ゲート絶縁層
７５３ チャネル形成領域
７５４ ｎ型不純物領域
７５５ ｎ型不純物領域
７５６ 側壁絶縁層
７５７ ｐ型不純物領域
７８８ 絶縁層
７８９ 素子分離領域
１１４１ スイッチング素子
１１４２ メモリセル
１１４３ メモリセル群
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
３０２１ 本体
３０２２ 固定部
３０２３ 表示部
３０２４ 操作ボタン
３０２５ 外部メモリスロット
８０００ テレビジョン装置
８００１ 筐体
８００２ 表示部
８００３ スピーカ部
８２００ 室内機
８２０１ 筐体
８２０２ 送風口
８２０３ ＣＰＵ
８２０４ 室外機
８３００ 電気冷凍冷蔵庫
８３０１ 筐体
８３０２ 冷蔵室用扉
８３０３ 冷凍室用扉
８３０４ ＣＰＵ
９０００ テーブル
９００１ 筐体
９００２ 脚部
９００３ 表示部
９００４ 表示ボタン
９００５ 電源コード
９２０１ 本体
９２０２ 筐体
９２０３ 表示部
９２０４ キーボード
９２０５ 外部接続ポート
９２０６ ポインティングデバイス
９６２５ スイッチ
９６２６ スイッチ
９６２７ 電源スイッチ
９６２８ 操作スイッチ
９６２９ 具
９６３０ 筐体
９６３１ 表示部
９６３３ 太陽電池
９６３４ 充放電制御回路
９６３５ バッテリー
９６３６ ＤＣＤＣコンバータ
９６３７ コンバータ
９６３８ 操作キー
９６３９ ボタン
９７００ 電気自動車
９７０１ 二次電池
９７０２ 制御回路
９７０３ 駆動装置
９７０４ 処理装置
１０２＿ａ ブロック
１０２＿ｂ ブロック
１０２＿ｃ ブロック
１０２＿ｄ ブロック
１０２＿ｅ ブロック
１０２＿ｆ ブロック
１０２＿ｇ ブロック
１０２＿ｈ ブロック
１０２＿ｉ ブロック
１０３ａ 値電圧検出回路
１０３ｂ 値電圧検出回路
１０５ｎＨ スイッチ
１０５ｎＬ スイッチ
１０５ｐＨ スイッチ
１０５ｐＬ スイッチ
１０６ｎＨ 配線
１０６ｎＬ 配線
１０６ｐＨ 配線
１０６ｐＬ 配線
１０６ＶｎＨ 配線
１０６ＶｎＬ 配線
１０８ｎ＿１ 配線
１０８ｎ＿２ 配線
１０８ｎ＿３ 配線
１０８ｎＨ 配線
１０８ｎＬ 配線
１０８ｐ＿１ 配線
１０８ｐ＿２ 配線
１０８ｐ＿３ 配線
１０９＿１ 配線
１０９＿２ 配線
１０９＿３ 配線
３０５ａ 拡散層
３０５ｂ 拡散層
４０６ａ ソース電極
４０６ｂ ドレイン電極
４０７ａ ソース電極
４０７ｂ ドレイン電極
４０９ａ ゲート電極
４０９ｂ ゲート電極
６９３ａ 容量電極
６９３ｂ 容量電極
９６３１ａ 表示部
９６３１ｂ 表示部
９６３２ａ 領域
９６３２ｂ 領域

Claims (3)

1. 第１の導電層と、
   前記第１の導電層上方の第１の絶縁層と、
   前記第１の絶縁層上方の酸化物半導体層と、
   前記酸化物半導体層上方のソース電極またはドレイン電極と、
   前記ソース電極上方または前記ドレイン電極上方の第２の絶縁層と、
   前記第２の絶縁層上方の第２の導電層と、を有し、
   前記ソース電極または前記ドレイン電極は、第１の領域と、前記第１の領域の下端部に位置する第２の領域と、を有し、
   前記第２の領域は、前記酸化物半導体層と重なる領域と、前記酸化物半導体層と重ならない領域と、を有し、
   前記第２の領域は、前記第１の領域よりも膜厚が小さく、
   前記酸化物半導体層は、ｃ軸の方向が揃った結晶部を有する半導体装置の作製方法であって、
   前記酸化物半導体層上に第３の導電層を形成する工程と、
   第１のマスクを用いて前記第３の導電層をエッチングすることで第４の導電層及び第５の導電層を形成する工程と、
   前記第１のマスクの形状が小さくなるようアッシングすることで第２のマスクを形成する工程と、
   前記第２のマスクを用いて前記第４の導電層及び前記第５の導電層をエッチングする工程と、
   を経て前記ソース電極及び前記ドレイン電極を形成することを特徴とする半導体装置の作製方法。
2. 請求項１において、
   前記酸化物半導体層は、チャネル形成領域を有し、
   前記第１の導電層は、前記チャネル形成領域を介して前記第２の導電層と重なる領域を有することを特徴とする半導体装置の作製方法。
3. 請求項１または請求項２において、
   前記第２の導電層は、前記ソース電極または前記ドレイン電極と重なる領域を有することを特徴とする半導体装置の作製方法。

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