TWI577019B - 半導體裝置及其製造方法 - Google Patents

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磯部敦生
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半導體能源研究所股份有限公司
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Description

半導體裝置及其製造方法
本發明係關於一種半導體裝置及其製造方法。在本說明書中，半導體裝置是指半導體元件本身或者包括半導體元件的裝置，作為這種半導體元件，例如可以舉出薄膜電晶體。因此，液晶顯示裝置及記憶體裝置等也包括在半導體裝置中。
作為活性層使用形成在具有絕緣表面的基板上的半導體薄膜的電晶體被廣泛地應用於如積體電路(IC)及影像顯示裝置(顯示裝置)等的電子裝置。
習知的薄膜電晶體主要具有在平面上層疊有半導體膜、絕緣膜以及電極等的所謂的平面型結構，但是隨著製程的微型化得到進展，縮小通道寬度，由此導致通態電流(on-state current)的下降。因此，近年來，對代替習知的平面型結構的新結構的電晶體進行開發。例如，專利文獻1公開了將多晶矽膜用於活性層(在專利文獻1中記載為半導體薄膜)的鰭(fin)型結構的電晶體。
[專利文獻1]日本專利申請公開第2009-206306號公報
如專利文獻1那樣，與包括平面型結構的電晶體相比，包括鰭型結構的活性層的薄膜電晶體可以降低關態電流(off-state current)(當電晶體處於關閉狀態時在源極和汲極之間流過的電流)，從而對耗電量的降低很有效。然而，對半導體裝置的低耗電量化的要求今後進一步增高是明顯的，因此要求進行進一步抑制電晶體的關態電流的對策。
作為降低電晶體的關態電流的方法之一，已提出了將氧化物半導體材料用於活性層的電晶體。與使用矽類半導體材料的電晶體相比，將氧化物半導體材料用於活性層的電晶體具有非常低的關態電流，並可以將關態電流降至藉由一般方法測量不到的程度。
另外，為了實現電晶體的工作的高速化、電晶體的低耗電量化、高積體化、低價格化等，必須要實現電晶體的微型化。但是，在實現電晶體的微型化時，有產生臨界電壓向負方向漂移或S值(亞臨界值)劣化等的電特性的不均勻的擔憂。
鑒於上述問題，本發明的一個方式的目的之一是提供一種使用氧化物半導體材料的鰭型結構的電晶體(半導體裝置)，該電晶體(半導體裝置)可以抑制隨著微型化而 變得顯著的電特性的不均勻。本發明的另一個方式的目的之一是提供一種電晶體(半導體裝置)的製造方法。
在本發明的一個方式中，在鰭型結構電晶體中，氧化物半導體膜隔著絕緣膜夾在多個閘極電極之間。明確而言，本發明的一個方式包括：覆蓋第一閘極電極的第一閘極絕緣膜；接觸於該第一閘極絕緣膜並越過第一閘極電極的氧化物半導體膜；至少覆蓋該氧化物半導體膜的第二閘極絕緣膜；以及接觸於該第二閘極絕緣膜的一部分並越過第一閘極電極的第二閘極電極。
本發明的一個方式是一種半導體裝置，包括：第一閘極電極；覆蓋第一閘極電極的第一閘極絕緣膜；接觸於第一閘極絕緣膜並越過第一閘極電極的氧化物半導體膜；至少覆蓋氧化物半導體膜的第二閘極絕緣膜；接觸於第二閘極絕緣膜的一部分並越過第一閘極電極的第二閘極電極；以及夾著第二閘極電極的電連接於氧化物半導體膜的源極電極及汲極電極。
本發明的另一個方式是一種半導體裝置，包括：第一閘極電極；覆蓋第一閘極電極的第一閘極絕緣膜；接觸於第一閘極絕緣膜並越過第一閘極電極的氧化物半導體膜；至少覆蓋氧化物半導體膜的第二閘極絕緣膜；接觸於第二閘極絕緣膜的一部分並越過第一閘極電極的第二閘極電極；第二閘極絕緣膜及第二閘極電極上的層間膜；以及層間膜上的源極電極及汲極電極。源極電極及汲極電極藉由設置在第二閘極絕緣膜及層間膜中的開口電連接於氧化物 半導體膜。第二閘極電極位於源極電極與汲極電極之間。
在上述結構中，較佳的是，氧化物半導體膜包括通道形成區及夾著該通道形成區的一對低電阻區，通道形成區重疊於第二閘極電極，並且，源極電極及汲極電極電連接於一對低電阻區。
本發明的另一個方式是一種半導體裝置，包括：第一閘極電極；覆蓋第一閘極電極的第一閘極絕緣膜；接觸於第一閘極絕緣膜並越過第一閘極電極的氧化物半導體膜；接觸於氧化物半導體膜的一部分並越過第一閘極電極的源極電極及汲極電極；至少覆蓋氧化物半導體膜、源極電極及汲極電極的第二閘極絕緣膜；以及接觸於第二閘極絕緣膜的一部分並越過第一閘極電極的第二閘極電極。
在上述結構中，第二閘極電極也可以隔著第二閘極絕緣膜重疊於源極電極及汲極電極的一部分。
在上述結構中，包括電容元件，該電容元件包括：下部電極膜；覆蓋下部電極膜的電極間絕緣膜；以及接觸於電極間絕緣膜的一部分並以越過下部電極膜的方式設置的上部電極膜。另外，較佳的是，第一閘極電極與下部電極膜的組成相同，第一閘極絕緣膜與電極間絕緣膜的組成相同，並且，第二閘極電極與上部電極膜的組成相同。
本發明的另一個方式是一種半導體裝置的製造方法，包括如下步驟：形成第一閘極電極；形成覆蓋第一閘極電極的第一閘極絕緣膜；以接觸於第一閘極絕緣膜並越過第一閘極電極的方式形成氧化物半導體膜；形成至少覆蓋氧 化物半導體膜的第二閘極絕緣膜；以接觸於第二閘極絕緣膜的一部分並越過第一閘極電極的方式形成第二閘極電極；在第二閘極絕緣膜及第二閘極電極上形成層間膜；在第二閘極絕緣膜及層間膜中設置開口；以及在層間膜上形成電連接於氧化物半導體膜的夾著第二閘極電極的源極電極及汲極電極。
在上述製造方法中，較佳的是，在形成第二閘極電極之後，添加雜質，在氧化物半導體膜中的重疊於第二閘極電極的區域中以自對準的方式形成通道形成區，並且在氧化物半導體膜中的夾著通道形成區的區域中以自對準的方式形成一對低電阻區。
本發明的另一個方式是一種半導體裝置的製造方法，包括如下步驟：形成第一閘極電極；形成覆蓋第一閘極電極的第一閘極絕緣膜；以接觸於第一閘極絕緣膜並越過第一閘極電極的方式形成氧化物半導體膜；以接觸於氧化物半導體膜的一部分並越過第一閘極電極的方式形成源極電極及汲極電極；形成至少覆蓋氧化物半導體膜、源極電極及汲極電極的第二閘極絕緣膜；以及以接觸於第二閘極絕緣膜的一部分並越過第一閘極電極的方式形成第二閘極電極。
在上述製造方法中，第二閘極電極也可以隔著第二閘極絕緣膜重疊於源極電極及汲極電極的一部分。
另外，示出在上述製造方法中包括電容元件的半導體裝置的製造方法。明確而言，在與第一閘極電極相同的層 中形成下部電極膜；形成覆蓋下部電極膜的電極間絕緣膜；以及以接觸於電極間絕緣膜的一部分並越過下部電極膜的方式設置的上部電極膜，其中，藉由相同製程形成第一閘極電極與下部電極膜，藉由相同製程形成第一閘極絕緣膜和電極間絕緣膜，並且，藉由相同製程形成第二閘極電極和上部電極膜。
藉由採用上述結構，可以利用用作背閘極電極的第一閘極電極的電場控制不容易受用作前閘極電極的第二閘極電極的電場的影響的區域，由此可以抑制臨界電壓向負方向漂移或S值劣化等的電特性的不均勻。此外，可以利用背閘極電極的電場提高電晶體的通態電流。
另外，藉由與該電晶體相同的製程，使用電晶體的閘極電極及閘極絕緣膜形成電容元件。因此，由於可以藉由相同製程形成電晶體和電容元件，所以可以高效率地形成電容元件。此外，由於電容元件的下部電極膜為鰭型結構，所以與下部電極膜平坦的情況相比可以增大電容值。
100‧‧‧基板
102‧‧‧基底絕緣膜
104a‧‧‧閘極電極
104b‧‧‧下部電極膜
106a‧‧‧閘極絕緣膜
106b‧‧‧電極間絕緣膜
108‧‧‧氧化物半導體膜
108a‧‧‧通道形成區
108b‧‧‧低電阻區
108c‧‧‧低電阻區
110a‧‧‧閘極絕緣膜
110b‧‧‧電極間絕緣膜
112a‧‧‧閘極電極
112b‧‧‧上部電極膜
114‧‧‧層間膜
116a‧‧‧源極電極
116b‧‧‧汲極電極
120‧‧‧雜質
150‧‧‧電晶體
160‧‧‧電容元件
170‧‧‧電晶體
180‧‧‧電容元件
190‧‧‧電晶體
400‧‧‧基板
408‧‧‧閘極絕緣膜
410‧‧‧閘極電極
416‧‧‧通道形成區
420‧‧‧雜質區
424‧‧‧金屬間化合物區
428‧‧‧絕緣膜
430‧‧‧絕緣膜
442‧‧‧第一層間膜
444‧‧‧第二層間膜
446‧‧‧佈線
448‧‧‧第三層間膜
450‧‧‧第四層間膜
452‧‧‧基底絕緣膜
456‧‧‧佈線
458‧‧‧保護膜
460‧‧‧電晶體
462‧‧‧電晶體
464‧‧‧電容元件
490‧‧‧分隔壁
492‧‧‧電晶體
494‧‧‧電容元件
650‧‧‧記憶單元
651‧‧‧記憶單元陣列
651a‧‧‧記憶單元陣列
651b‧‧‧記憶單元陣列
653‧‧‧週邊電路
800‧‧‧基板
801‧‧‧電晶體
802‧‧‧電晶體
803‧‧‧電晶體
804‧‧‧電晶體
806‧‧‧元件隔離絕緣層
811‧‧‧電晶體
812‧‧‧電晶體
813‧‧‧電晶體
814‧‧‧電晶體
821‧‧‧閘極電極
825‧‧‧電極
826‧‧‧絕緣膜
828‧‧‧絕緣膜
830‧‧‧絕緣膜
831‧‧‧電極
832‧‧‧佈線
833‧‧‧絕緣膜
834‧‧‧佈線
835‧‧‧電極
836‧‧‧絕緣膜
839‧‧‧絕緣膜
841a‧‧‧閘極電極
841b‧‧‧電極
843‧‧‧閘極絕緣膜
845‧‧‧電極
1141‧‧‧切換元件
1142‧‧‧記憶單元
1143‧‧‧記憶單元群
1189‧‧‧ROM介面
1190‧‧‧基板
1191‧‧‧ALU
1192‧‧‧ALU控制器
1193‧‧‧指令解碼器
1194‧‧‧中斷控制器
1195‧‧‧時序控制器
1196‧‧‧暫存器
1197‧‧‧暫存器控制器
1198‧‧‧匯流排介面
1199‧‧‧ROM
3021‧‧‧主體
3022‧‧‧固定部
3023‧‧‧顯示部
3024‧‧‧操作按鈕
3025‧‧‧外部儲存槽
8000‧‧‧電視機
8001‧‧‧外殼
8002‧‧‧顯示部
8003‧‧‧揚聲器部
8200‧‧‧室內機
8201‧‧‧外殼
8202‧‧‧送風口
8203‧‧‧CPU
8204‧‧‧室外機
8300‧‧‧電冷藏冷凍箱
8301‧‧‧外殼
8302‧‧‧冷藏室門
8303‧‧‧冷凍室門
8304‧‧‧CPU
9000‧‧‧桌子
9001‧‧‧外殼
9002‧‧‧腳部
9003‧‧‧顯示部
9004‧‧‧顯示按鈕
9005‧‧‧電源供應線
9033‧‧‧夾子
9034‧‧‧開關
9035‧‧‧電源開關
9036‧‧‧開關
9038‧‧‧操作開關
9201‧‧‧主體
9202‧‧‧外殼
9203‧‧‧顯示部
9204‧‧‧鍵盤
9205‧‧‧外部連接埠
9206‧‧‧指向裝置
9630‧‧‧外殼
9631‧‧‧顯示部
9631a‧‧‧顯示部
9631b‧‧‧顯示部
9632a‧‧‧區域
9632b‧‧‧區域
9633‧‧‧太陽能電池
9634‧‧‧充放電控制電路
9635‧‧‧電池
9636‧‧‧DCDC轉換器
9637‧‧‧轉換器
9638‧‧‧操作鍵
9639‧‧‧按鈕
9700‧‧‧電動汽車
9701‧‧‧二次電池
9702‧‧‧控制電路
9703‧‧‧驅動裝置
9704‧‧‧處理裝置
在圖式中：圖1A至圖1C是說明半導體裝置的一個方式的俯視圖及剖面圖；圖2A至圖2D是說明半導體裝置的製造方法的一個方式的圖；圖3A至圖3D是說明半導體裝置的製造方法的一個 方式的圖；圖4A至圖4C是說明半導體裝置的一個方式的俯視圖及剖面圖；圖5A至圖5D是說明半導體裝置的製造方法的一個方式的圖；圖6是說明半導體裝置的一個方式的剖面圖；圖7A至圖7C是示出半導體裝置的一個方式的剖面圖、俯視圖及電路圖；圖8A和圖8B是示出半導體裝置的一個方式的電路圖及透視圖；圖9A和圖9B是示出半導體裝置的一個方式的剖面圖及俯視圖；圖10A至圖10C是說明半導體裝置的一個方式的方塊圖及其一部分的電路圖；圖11A至圖11C是示出使用本發明的一個方式的半導體裝置的電子裝置的圖；圖12A至圖12C是示出使用本發明的一個方式的半導體裝置的電子裝置的圖；圖13A至圖13C是示出使用本發明的一個方式的半導體裝置的電子裝置的圖；圖14A至圖14C是示出半導體裝置的一個方式的剖面圖及電路圖；圖15A和圖15B是說明電容元件的電容值的圖。
下面，參照圖式對本發明的實施方式進行詳細說明。但是，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實，就是本發明在不脫離其宗旨及其範圍的條件下，其方式及詳細內容可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅侷限在以下所示的實施方式所記載的內容中。注意，當利用圖式說明發明結構時，表示相同目標的元件符號在不同的圖式中共同使用。相同的陰影圖案應用於相似部分，並且在一些情況下，相似的部分沒有由參考標號專門表示。另外，為了方便起見，有時不在俯視圖中表示閘極絕緣膜等的絕緣膜。
注意，在本說明書等中，“上”不侷限於構成要素的位置關係為“直接在……之上”。例如，“閘極絕緣膜上的閘極電極”不排除閘極絕緣膜與閘極電極之間具有其他構成要素的情況。“下”也是同樣的。
此外，在本說明書等中，如“電極”及“佈線”的名稱不會限制組件的功能。例如，有時將“電極”用作“佈線”的一部分，反之亦然。另外，“電極”或“佈線”的名稱也可表示例如多個“電極”或“佈線”的組合等。
此外，在採用極性不同的電晶體的情況或在電路工作中電流方向發生變化的情況等下，“源極”和“汲極”的功能有時互相調換。因此，在本說明書中，“源極”和“汲極”可以互相調換。
另外，在本說明書等中，“電連接”包括藉由“具有某種電作用的元件”連接的情況。這裏，“具有某種電作用的元件”只要可以進行連接目標間的電信號的授受，就對其沒有特別的限制。
例如，“具有某種電作用的元件”包括電極和佈線等。
注意，在本說明書中，第一、第二等序數詞是為了便於說明而使用的，其並不代表對數量的限定。
注意，在本說明書中，“平行”是指在從-10°以上且10°以下的範圍中兩個直線形成的角度，因此也包括-5°以上且5°以下的角度的情況。另外，“垂直”是指在80°以上且100°以下的範圍中兩個直線形成的角度，因此也包括85°以上且95°以下的角度的情況。
實施方式1
在本實施方式中，參照圖1A至圖3D說明半導體裝置的結構及製造方法的一個方式。
〈半導體裝置的結構例〉
作為半導體裝置的一個例子，圖1A至圖1C示出包括雙閘(dual-gate)型電晶體150及電容元件160的半導體裝置的俯視圖及剖面圖。圖1A是俯視圖，圖1B是沿圖1A中的點劃線A1-B1的剖面圖，並且圖1C是沿圖1A中的點劃線C1-D1及點劃線E1-F1的剖面圖。
圖1A至圖1C所示的電晶體150包括：具有絕緣表面的基板100上的基底絕緣膜102；基底絕緣膜102上的閘極電極104a；覆蓋閘極電極104a的閘極絕緣膜106a；以接觸於閘極絕緣膜106a並越過閘極電極104a的方式設置的氧化物半導體膜108；至少覆蓋氧化物半導體膜108的閘極絕緣膜110a；以接觸於閘極絕緣膜110a的一部分並越過閘極電極104a的方式設置的閘極電極112a；閘極絕緣膜110a及閘極電極112a上的層間膜114；以及藉由設置在閘極絕緣膜110a及層間膜114中的開口電連接於酸化物半導體膜108的層間膜114上的夾著閘極電極112a的源極電極116a及汲極電極116b，其中，氧化物半導體膜108包括通道形成區108a、夾著通道形成區108a的低電阻區108b及低電阻區108c，通道形成區108a重疊於閘極電極112a，並且，源極電極116a及汲極電極116b分別電連接於低電阻區108b及低電阻區108c。
注意，如圖1A所示，當從垂直於基底絕緣膜102的表面或被形成面的方向看氧化物半導體膜108時，有時將氧化物半導體膜108的通道長度方向稱作X軸方向(或A1-B1方向)，並且將其通道寬度方向稱作Y軸方向(或E1-F1方向)。並且，有時將垂直於X-Y平面的方向稱作Z軸方向。
另外，在本實施方式中，閘極電極104a在X軸方向上延伸，閘極電極112a在Y軸方向上延伸。
本發明的一個方式的電晶體150可以利用用作背閘極 電極的閘極電極104a的電場控制不容易受用作前閘極電極的閘極電極112a的電場的影響的區域，由此可以抑制臨界電壓向負方向漂移或S值劣化等的電特性的不均勻。此外，可以利用背閘極電極的電場提高電晶體的通態電流。
另外，圖1A至圖1C所示的電容元件160包括：下部電極膜104b；上部電極膜112b；以及夾在下部電極膜104b與上部電極膜112b之間的電極間絕緣膜106b及電極間絕緣膜110b。
〈半導體裝置的製造方法〉
參照圖2A至圖3D說明圖1A至圖1C所示的半導體裝置的製程的一個例子。
首先，準備具有絕緣表面的基板100，並在該基板100上形成基底絕緣膜102(參照圖2A)。
對可用作具有絕緣表面的基板100的基板沒有大的限制，但是基板100需要至少具有能夠承受後面進行的熱處理的程度的耐熱性。例如，可以使用玻璃基板如硼矽酸鋇玻璃和硼矽酸鋁玻璃等、陶瓷基板、石英基板、藍寶石基板等。另外，只要具有絕緣表面，就也可以應用由矽或碳化矽等形成的單晶半導體基板、多晶半導體基板、由矽鍺等形成的化合物半導體基板、SOI基板等。此外，也可以在將矽等材料用作半導體材料的電晶體上使用絕緣膜等形成絕緣表面而將該絕緣膜用作基板。
另外，作為基板100，也可以使用撓性基板。在使用撓性基板時，既可以在撓性基板上直接形成包括氧化物半導體膜108的電晶體150，又可以在其他製造基板上形成包括氧化物半導體膜108的電晶體150，然後將該電晶體150從製造基板剝離並轉置到撓性基板上。另外，為了將電晶體150從製造基板剝離並轉置到撓性基板上，較佳為在製造基板與包括氧化物半導體膜108的電晶體150之間設置剝離層。
另外，較佳的是，預先以低於基板100的應變點的溫度進行加熱處理來使基板100收縮(也被稱為熱收縮)。 由此，可以抑制在電晶體150的製程中對基板進行加熱而引起的基板100的收縮的程度。從而，例如可以抑制曝光製程等所導致的遮罩的不對準。並且，藉由該加熱處理，可以去除附著在基板100表面上的水分及有機物等。
藉由電漿CVD法或濺射法使用厚度為50nm以上且2μm以下的選自氧化矽膜、氧化鎵膜、氧化鋅膜、氧化鋁膜、Ga-Zn氧化物膜、氮化矽膜、氧氮化矽膜、氧氮化鋁膜或氮氧化矽膜中的一層或它們的疊層膜來形成基底絕緣膜102。藉由形成基底絕緣膜102，可以抑制來自基板100一側的雜質的侵入。另外，不一定必須要設置基底絕緣膜102。
基底絕緣膜102較佳為使用藉由加熱處理釋放氧的絕緣膜(氧供應膜)。
“藉由熱處理放出氧”是指當利用TDS(Thermal Desorption Spectroscopy：熱脫附譜)分析時，換算為氧原子時的氧的放出量為1.0×1019atoms/cm3以上，較佳為3.0×1019atoms/cm3以上，更佳為1.0×1020atoms/cm3以上，更佳為3.0×1020atoms/cm3以上。
在此，以下對利用TDS分析來測量換算為氧原子的氧的放出量的方法進行說明。
藉由TDS分析測量的氣體的放出量與關於經過時間的光譜的積分值成比例。因此，可以根據測量的光譜的積分值與標準樣本的基準值的比算出氣體的放出量。標準樣本的基準值是指具有預定原子密度的樣本中的相對於光譜的積分值的原子密度的比率。
例如，根據作為標準樣本的包含預定密度的氫的矽晶片的TDS分析結果及絕緣膜的TDS分析結果，可以藉由算式1算出絕緣膜的氧分子的放出量(NO2)。這裏，假定藉由TDS分析得到的檢測出為質量電荷比(M/z)為32的光譜都來源於氧分子。作為M/z為32的物質，還有CH3OH，但是CH3OH存在的可能性較低，所以這裏不作考慮。此外，包含作為氧原子的同位素的M/z為17的氧原子及M/z為18的氧原子的氧分子在自然界的存在比率極微量，所以也不作考慮。
NH2是將從標準樣本脫離的氫分子換算為密度的值。SH2是對標準樣本進行TDS分析時的關於經過時間的光譜 的積分值。在此，將標準樣本的基準值設定為NH2/SH2。SO2是對絕緣膜進行TDS分析時的關於經過時間的光譜的積分值。α是在TDS分析中影響到光譜強度的係數。關於算式1的詳細說明，參照日本專利申請公開平6-275697號公報。另外，上述絕緣膜的氧的放出量藉由使用電子科學株式會社製造的熱脫附分析裝置EMD-WA1000S/W並作為標準樣本使用包含1×1016atoms/cm2的氫原子的矽晶片進行測量。
此外，在TDS分析中，氧的一部分作為氧原子被檢測出。氧分子與氧原子的比率可以從氧分子的離子化率算出。另外，因為上述α包括氧分子的離子化率，所以藉由對氧分子的放出量進行評價，能夠估算出氧原子的放出量。
另外，NO2是氧分子的放出量。換算為氧原子時的氧的放出量是氧分子的放出量的兩倍。
另外，因為當氧供應膜的氫濃度是7.2×1020atoms/cm3以上時，電晶體的初始特性的不均勻增大，關於電晶體的電特性的L長度依賴性增大，且在BT壓力測試中電晶體的電特性大幅度地劣化，所以氧供應膜的氫濃度低於7.2×1020atoms/cm3。就是說，氧化物半導體膜的氫濃度較佳為5×1019atoms/cm3以下，並且氧供應膜的氫濃度較佳低於7.2×1020atoms/cm3。
注意，在本說明書中，氧氮化矽等“氧氮化物”是指在其組成中氧含量大於氮含量的物質。
另外，在本說明書中，氮氧化矽等“氮氧化物”是指在其組成中氮含量大於氧含量的物質。
接著，在基底絕緣膜102上形成成為閘極電極104a及下部電極膜104b的導電膜，藉由光微影法等在導電膜上形成遮罩，利用該遮罩區域選擇性地去除導電膜的一部分來形成導電膜的圖案(參照圖2B)。
形成了圖案的導電膜在電晶體150中用作閘極電極104a，在電容元件160中用作下部電極膜104b。此外，可以利用用作背閘極電極的閘極電極104a的電場補充施加到如下區域的電場，該區域是不容易受後面形成的用作前閘極電極的閘極電極112a的電場的影響的區域，由此可以抑制臨界電壓的負向漂移或S值的劣化等的電特性的不均勻。此外，可以利用閘極電極104a的電場提高電晶體150的通態電流。另外，由於閘極電極104a及下部電極膜104b藉由相同製程形成圖案，所以其具有相同組成。
另外，藉由提高形成了圖案的導電膜的高寬比(在本實施方式中，高度與底邊之比)，與平坦的導電膜(底邊長)相比可以增大電容元件160的電容值。例如，如圖15A和圖15B所示，在成為電容元件的下部電極膜的導電膜的底邊與高度之比為2：1時，圖15B所示的用作下部電極膜具有鰭型結構的電容元件的電容的部分(圖中的間隔大的斜線部區域B、區域C、區域D)比圖15A所示的用作下部電極膜平坦的電容元件的電容的部分(圖中的間 隔大的斜線部區域A)大2.5倍左右。
成為閘極電極104a及下部電極膜104b的導電膜例如藉由蒸鍍法(包括真空蒸鍍法)及濺射法等物理氣相沉積法(PVD：Physical Vapor Deposition)、電漿CVD法等化學氣相沉積法(CVD：Chemical Vapor Deposition)或旋塗法等使用鉬、鈦、鉭、鎢、鋁、銅、釹、鈧等金屬材料或以這些金屬材料為主要成分的合金材料形成，即可。作為成為閘極電極104a及下部電極膜104b的導電膜，也可以使用導電金屬氧化物形成。作為導電金屬氧化物，可以採用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、銦錫氧化物(In2O3-SnO2，有時縮寫為ITO)、銦鋅氧化物(In2O3-ZnO)或者藉由使這些金屬氧化物材料含有矽或氧化矽而形成的金屬氧化物。成為閘極電極104a及下部電極膜104b的導電膜可以使用上述材料以單層或疊層形成。
此外，作為後面形成的與閘極絕緣膜106a接觸一側的導電膜的一層可以使用包含氮的金屬氧化物，明確地說，可以使用包含氮的In-Ga-Zn-O膜、包含氮的In-Sn-O膜、包含氮的In-Ga-O膜、包含氮的In-Zn-O膜、包含氮的Sn-O膜、包含氮的In-O膜以及金屬氮化膜(InN、SnN等)。由於這些膜具有5eV以上的功函數，較佳為具有5.5eV以上的功函數，所以當將該膜用作閘極電極時，可以使電晶體的臨界電壓成為正值，而可以實現所謂的常閉型(normally-off)的切換元件，所以是較佳的。
在將銅膜或鋁膜用於閘極電極104a及下部電極膜104b的一部分的情況下，較佳為設置障壁膜，以防止銅或鋁到達後面形成的氧化物半導體膜108。作為阻礙銅或鋁的移動的障壁膜，可以舉出氮化鉭膜、鎢膜、氮化鎢膜、鉬膜、氮化鉬膜、鈦膜、氮化鈦膜、鉻膜或氮化鉻膜。藉由適當地選擇上述障壁膜並將其以接觸於銅膜或鋁膜的方式設置，可以防止銅或鋁到達氧化物半導體膜108。
此外，在採用疊層結構時，例如可以層疊厚度為30nm的氮化鉭膜、厚度為200nm的銅膜及厚度為30nm的鎢膜形成閘極電極104a及下部電極膜104b。另外，也可以使用鎢膜、氮化鎢膜、氮化鉬膜或氮化鈦膜代替厚度為30nm的氮化鉭膜。另外，也可以使用鉬膜代替厚度為30nm的鎢膜。藉由使用銅膜，可以降低佈線電阻。另外，藉由在銅膜上層疊鎢膜或鉬膜，可以防止銅到達氧化物半導體膜108。另外，由於鎢膜或鉬膜的功函數較高，所以當作為閘極電極104a使用鎢膜或鉬膜時，容易使電晶體的臨界電壓向正方向漂移(就是說，容易成為常閉型電晶體)，因此是較佳的。另外，只要可以利用閘極絕緣膜106a防止銅到達氧化物半導體膜108，就不需要形成鎢膜或鉬膜。
此外，作為成為閘極電極104a及下部電極膜104b的導電膜的蝕刻，可以使用乾蝕刻和濕蝕刻中的一者或兩者。
接著，藉由以覆蓋閘極電極104a及下部電極膜104b的方式形成成為閘極絕緣膜106a及電極間絕緣膜106b的絕緣膜而進行蝕刻，形成閘極絕緣膜106a及電極間絕緣膜106b(參照圖2C)。
作為成為閘極絕緣膜106a及電極間絕緣膜106b的絕緣膜例如可以藉由使用高密度電漿的成膜處理形成絕緣材料(例如，氮化矽、氮氧化矽、氧氮化矽或氧化矽等)膜。此外，成為閘極絕緣膜106a及電極間絕緣膜106b的絕緣膜既可以以單層形成，又可以層疊多個層而形成。在此，例如採用在氮化矽層上層疊有氧氮化矽層的兩層的疊層結構。此外，由於產生高密度電漿而可以減少成為閘極絕緣膜106a及電極間絕緣膜106b的絕緣膜中的電漿損傷。因此，可以減少成為閘極絕緣膜106a及電極間絕緣膜106b的絕緣膜中的懸空鍵並降低缺損，而可以使與後面形成的氧化物半導體的介面極為良好。
成為閘極絕緣膜106a及電極間絕緣膜106b的絕緣膜較佳為使用至少在接觸於氧化物半導體膜108的部分中包含氧且藉由加熱氧的一部分脫離的絕緣氧化物形成。例如，藉由使用氧化矽形成閘極絕緣膜106a中的接觸於氧化物半導體膜108的部分，可以將氧擴散到氧化物半導體膜108中，來可以防止產生氧缺損。
此外，藉由作為成為閘極絕緣膜106a及電極間絕緣膜106b的絕緣膜使用矽酸鉿(HfSixOy(x>0，y>0))、添加有氮的矽酸鉿(HfSixOy(x>0，y>0))、添加有氮 的鋁酸鉿(HfAlxOy(x>0，y>0))、氧化鉿、氧化釔或氧化鑭等high-k材料，可以降低閘極漏電流。在此，閘極漏電流是指流過閘極電極與源極電極或汲極電極之間的洩漏電流。並且，可以層疊有利用high-k材料形成的層與利用氧化矽、氧氮化矽、氮化矽、氮氧化矽、氧化鋅、氧化鋁、Ga-Zn氧化物、氧氮化鋁及氧化鎵形成的層。但是，即使作為成為閘極絕緣膜106a及電極間絕緣膜106b的絕緣膜採用疊層結構，接觸於氧化物半導體膜108的部分也較佳為絕緣氧化物。另外，由於閘極絕緣膜106a及電極間絕緣膜106b藉由相同製程形成圖案，所以其具有相同組成。
可以將成為閘極絕緣膜106a及電極間絕緣膜106b的絕緣膜的厚度設定為1nm以上且300nm以下，較佳為設定為5nm以上且50nm以下。當將成為閘極絕緣膜106a及電極間絕緣膜106b的絕緣膜的厚度設定為5nm以上，可以尤其使閘極漏電流小。
接著，以接觸於閘極絕緣膜106a並越過閘極電極104a的方式區域選擇性地形成氧化物半導體膜108(參照圖2D)。
可以藉由使用濺射法、分子束磊晶(MBE)法、CVD法、脈衝雷射沉積法、原子層沉積(ALD)法等形成氧化物半導體膜108。此外，氧化物半導體膜108可以使用在以大致垂直於濺射靶材表面的方式設置有多個基板表面的狀態下進行成膜的濺射裝置形成。另外，氧化物半導體膜 108的厚度大於5nm且200nm以下，較佳為10nm以上且30nm以下。
為了儘量減少氧化物半導體膜108中的氧缺損，而較佳為在成膜氛圍的氣體種中氧氣體所占的比率高的狀態下形成氧化物半導體膜108，因此，較佳為使用能夠對裝置的成膜處理室內引入氧且調整氣體流量的濺射裝置。並且，較佳的是，對濺射裝置的成膜處理室內引入的氣體的90%以上為氧氣體，並且在除了氧氣體之外還使用其他氣體時該氣體為稀有氣體。
此外，當氧化物半導體膜108含有多量的氫時，該氫與氧化物半導體結合而使該氫的一部分成為施體，由此產生作為載流子的電子。其結果是，電晶體的臨界電壓向負方向漂移。因此，氧化物半導體膜108中的氫濃度低於5×1018atoms/cm3，較佳為1×1018atoms/cm3以下，更佳為5×1017atoms/cm3以下，進一步較佳為1×1016atoms/cm3以下。此外，上述氧化物半導體膜中的氫濃度是藉由使用二次離子質譜測定技術(SIMS：Secondary Ion Mass Spectrometry)而測量的。
由此，當形成氧化物半導體膜108時使用的氣體較佳為不包含諸如水、氫、羥基或氫化物等雜質。換言之，較佳為使用其純度為6N(99.9999%)以上，較佳為7N(99.99999%)以上(就是說，氣體中的雜質濃度為1ppm以下，較佳為0.1ppm以下)的氣體。
此外，當形成氧化物半導體膜108時，為了去除成膜 室中的水分(包括水、水蒸氣、氫、羥基或氫化物)，較佳為使用吸附型的真空泵，例如低溫泵、離子泵、鈦昇華泵。另外，作為排氣單元也可以使用配備有冷阱的渦輪分子泵。由於在利用低溫泵進行了排氣的成膜室中，如氫原子、水(H2O)等的含有氫原子的化合物(較佳為還包括含有碳原子的化合物)等被排出，由此可以降低在該成膜室中形成的氧化物半導體膜108所包含的氫、水分等雜質的濃度。
此外，較佳的是，在濺射裝置中使用的靶材的相對密度為90%以上且100%以下，較佳為95%以上且99.9%以下。藉由採用相對密度高的靶材，從而所形成的氧化物半導體膜108成為緻密的膜。
作為氧化物半導體膜108的材料，例如可以使用In-M-Zn-O類材料。在此，與In及Zn相比，金屬元素M是與氧的接合能量高的元素。或者，金屬元素M是抑制從In-M-Zn-O類材料脫離氧的元素。由於金屬元素M的作用，抑制發生氧化物半導體膜的氧缺陷。因此，能夠減少起因於氧缺陷的電晶體的電特性的變動，而能夠獲得可靠性高的電晶體。
明確而言，作為金屬元素M採用Al、Sc、Ti、v、Cr、Mn、Fe、Co、Ni、Ga、Y、Zr、Nb、Mo、Sn、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Hf、Ta或W即可，較佳為採用Al、Ti、Ga、Y、Zr、Ce或Hf。金屬元素M可以選擇上述元素中的一 種或兩種以上。另外，也可以使用Ge代替金屬元素M。
在此，在以In-M-Zn-O類材料表示的氧化物半導體中，In的濃度越高，載流子遷移率及載流子密度越高。其結果，在氧化物半導體中，In濃度越高，導電率越高。
在此，說明氧化物半導體膜的結構。
氧化物半導體膜大致分為單晶氧化物半導體膜和非單晶氧化物半導體膜。非單晶氧化物半導體膜包括非晶氧化物半導體膜、微晶氧化物半導體膜、多晶氧化物半導體膜及CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)膜等。
非晶氧化物半導體膜具有無序的原子排列並不具有結晶成分。其典型例子是在微小區域中也不具有結晶部而整個膜具有完全的非晶結構的氧化物半導體膜。
微晶氧化物半導體膜例如包括大於或等於1nm且小於10nm的尺寸的微晶(也稱為奈米晶)。因此，微晶氧化物半導體膜的原子排列的有序度比非晶氧化物半導體膜高。因此，微晶氧化物半導體膜的缺陷態密度低於非晶氧化物半導體膜。
CAAC-OS膜是包含多個結晶部的氧化物半導體膜之一，而大部分的結晶部的尺寸為能夠容納在一邊短於100nm的立方體的尺寸。因此，有時包括在CAAC-OS膜中的結晶部的尺寸為能夠容納在一邊短於10nm、短於5nm或短於3nm的立方體。CAAC-OS膜的缺陷態密度低於微晶氧化物半導體膜。下面，詳細說明CAAC-OS膜。
在利用透射電子顯微鏡(TEM：Transmission Electron Microscope)所得到的CAAC-OS膜的影像中，不能明確地觀察到結晶部與結晶部之間的邊界，即晶界(grain boundary)。因此，在CAAC-OS膜中，不容易產生起因於晶界的電子遷移率的降低。
由利用TEM所得到的大致平行於樣本面的方向上的CAAC-OS膜的影像(剖面TEM影像)可知，在結晶部中金屬原子排列為層狀。各金屬原子層具有反映著被形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的形狀並以平行於CAAC-OS膜的被形成面或頂面的方式排列。
另一方面，由利用TEM所得到的大致垂直於樣本面的方向上的CAAC-OS膜的影像(平面TEM影像)可知，在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間沒有金屬原子的排列的有序度。
由剖面TEM影像及平面TEM影像可知，CAAC-OS膜的結晶部具有配向性。
使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS膜進行結構分析。例如，在藉由out-of-plane法分析包括InGaZnO4的結晶的CAAC-OS膜的情況下，在繞射角度(2θ)為31°附近時出現峰值。由於該峰值歸於InGaZnO4結晶的(009)面，所以可以確認到CAAC-OS膜的結晶具有c軸配向性並且c軸在大致垂直於CAAC-OS膜的被形成面或頂面的方向上配向。
另一方面，在藉由從大致垂直於c軸的方向使X線入射到樣本的in-plane法分析CAAC-OS膜的情況下，在2θ為56°附近時出現峰值。該峰值歸於InGaZnO4結晶的(110)面。在此，在將2θ固定為56°附近的狀態下，在以樣本面的法線向量為軸(軸)旋轉樣本的同時進行分析(掃描)。在該樣本是InGaZnO4的單晶氧化物半導體膜的情況下出現六個峰值，該六個峰值歸於相等於(110)面的結晶面。另一方面，在該樣本是CAAC-OS膜的情況下，即使在將2θ固定為56°附近的狀態下進行掃描也不能明確地觀察到峰值。
由上述結果可知，在具有c軸配向的CAAC-OS膜中，雖然a軸及b軸的方向在結晶部之間不同，但是c軸在平行於被形成面或頂面的法線向量的方向上配向。因此，在上述剖面TEM影像中觀察到的排列為層狀的各金屬原子層相當於平行於結晶的ab面的面。
注意，結晶部在形成CAAC-OS膜或進行加熱處理等晶化處理時形成。如上所述，結晶的c軸在平行於CAAC-OS膜的被形成面或頂面的法線向量的方向上配向。由此，例如，在藉由蝕刻等改變CAAC-OS膜的形狀的情況下，有時結晶的c軸未必平行於CAAC-OS膜的被形成面或頂面的法線向量。
此外，CAAC-OS膜中的晶化度未必均勻。例如，在CAAC-OS膜的結晶部藉由從CAAC-OS膜的頂面近旁產生的結晶生長形成的情況下，有時頂面附近的晶化度高於被 形成面附近。另外，在對CAAC-OS膜添加雜質時，被添加雜質的區域的晶化度變化，而CAAC-OS膜的晶化度根據區域變化。
注意，在藉由out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜的情況下，除了2θ為31°附近的峰值之外，有時還觀察到2θ為36°附近的峰值。2θ為36°附近的峰值示出不具有c軸配向性的結晶包括在CAAC-OS膜的一部分中。較佳的是，在CAAC-OS膜中2θ的峰值出現於31°附近並不出現於36°附近。
在使用CAAC-OS膜的電晶體中，起因於可見光或紫外光的照射的電特性的變動小。因此，該電晶體具有高可靠性。
注意，氧化物半導體膜例如也可以是包括非晶氧化物半導體膜、微晶氧化物半導體膜和CAAC-OS膜中的兩種以上的疊層膜。
另外，在剛成膜之後，氧化物半導體膜較佳為包含多於化學計量組成的氧的過飽和的狀態。例如，當利用濺射法形成氧化物半導體膜時，較佳為在成膜氣體中氧所占的比例高的條件下進行成膜，尤其是，較佳為在氧氣氛圍(氧氣體為100%)下進行成膜。當在成膜氣體中氧所占的比例高的條件，尤其是，氧氣體為100%的氛圍下進行成膜時，即使例如將成膜溫度設定為300℃以上，也可以抑制從膜中釋放Zn。
另外，氧化物半導體膜108也可以採用層疊有多個氧 化物半導體膜的結構。例如，也可以作為氧化物半導體膜108採用第一氧化物半導體膜和第二氧化物半導體膜的疊層，並且第一氧化物半導體膜和第二氧化物半導體膜分別使用不同的組成的金屬氧化物。例如，也可以作為第一氧化物半導體膜使用三元金屬氧化物，作為第二氧化物半導體膜使用二元金屬氧化物。另外，例如也可以作為第一氧化物半導體膜和第二氧化物半導體膜都使用三元金屬氧化物。
此外，也可以使第一氧化物半導體膜和第二氧化物半導體膜的構成元素相同，並使兩者的組成不同。例如，也可以將第一氧化物半導體膜的原子數比設定為In：Ga；Zn=1：1：1，將第二氧化物半導體膜的原子數比設定為In：Ga：Zn=3：1：2。另外，也可以將第一氧化物半導體膜的原子數比設定為In：Ga：Zn=1：3：2，將第二氧化物半導體膜的原子數比設定為In：Ga：Zn=2：1：3。
在氧化物半導體中，重金屬的s軌道主要助於載流子傳導，並且藉由增加In的含量比呈現s軌道的重疊率增加的傾向，由此具有In>Ga的組成的氧化物的遷移率比具有InGa的組成的氧化物高。另外，Ga的氧缺陷的形成能量比In大而Ga不容易產生氧缺陷，由此具有InGa的組成的氧化物與具有In>Ga的組成的氧化物相比具有穩定的特性。
藉由在通道一側使用具有In>Ga的組成的氧化物半導體並在背通道一側(與通道相反一側)使用具有InGa 的組成的氧化物半導體，可以進一步提高電晶體的遷移率及可靠性。
另外，也可以作為第一氧化物半導體膜和第二氧化物半導體膜使用結晶性不同的氧化物半導體。就是說，也可以採用適當地組合單晶氧化物半導體、多晶氧化物半導體、非晶氧化物半導體或CAAC-OS的結構。此外，在作為第一氧化物半導體膜和第二氧化物半導體膜中的至少一方使用非晶氧化物半導體時，可以緩和氧化物半導體膜108的內部應力或外部應力，降低電晶體的特性不均勻，並進一步提高電晶體的可靠性。
另一方面，非晶氧化物半導體容易吸收氫等成為施體的雜質，並且，容易產生氧缺陷，而容易產生n型化。由此，通道一側的氧化物半導體膜較佳為使用具有結晶性的氧化物半導體如CAAC-OS等。
另外，作為氧化物半導體膜108也可以採用三層以上的疊層結構，在該疊層結構中非晶半導體膜夾在多個層的結晶性半導體膜之間。另外，也可以採用交替層疊結晶性半導體膜與非晶半導體膜的結構。
此外，在作為氧化物半導體膜108採用多個層的疊層結構時，上述結構可以適當地組合而使用。
另外，也可以作為氧化物半導體膜108採用多個層的疊層結構，在形成各氧化物半導體膜之後每次添加氧。作為氧的添加方法，可以使用氧氣氛圍下的熱處理、離子植入法、離子摻雜法、電漿浸沒離子植入法以及包含氧的氛 圍下的電漿處理等。
藉由在形成各氧化物半導體膜時每次添加氧，可以提高降低氧化物半導體內的氧缺陷的效果。
接著，藉由以至少覆蓋氧化物半導體膜108及電極間絕緣膜106b的方式形成成為閘極絕緣膜110a及電極間絕緣膜110b的絕緣膜而進行蝕刻，來形成閘極絕緣膜110a及電極間絕緣膜110b(參照圖3A)。
成為閘極絕緣膜110a及電極間絕緣膜110b的絕緣膜可以利用與上述成為閘極絕緣膜106a及電極間絕緣膜106b的絕緣膜相同的材料及方法形成。另外，由於閘極絕緣膜110a及電極間絕緣膜110b藉由相同製程形成圖案，所以其具有相同組成。
再者，閘極絕緣膜110a及電極間絕緣膜110b較佳為氧供應膜，並且較佳為以包圍氧化物半導體膜且配置在氧供應膜的外側的方式設置抑制氧化物半導體膜的氧的釋放的障壁膜(AlOx膜等)。
藉由由氧供應膜或障壁膜包圍氧化物半導體膜，可以實現如下狀態：在氧化物半導體膜中氧量與化學計量組成大致一致的狀態；或氧量比化學計量組成多的過飽和的狀態。例如，當氧化物半導體膜的化學計量組成為In：Ga：Zn：O=1：1：1：4[原子數比]時，包含在In-Ga-Zn-O膜中的氧的原子數比大於4。
此外，作為電極間絕緣膜，也可以只形成電極間絕緣膜106b和電極間絕緣膜110b中的一個。
接著，形成成為閘極電極112a及上部電極膜112b的導電膜，藉由光微影法等在導電膜上形成遮罩，利用該遮罩以越過閘極電極104a及下部電極膜104b的方式區域選擇性地去除導電膜的一部分來形成導電膜的圖案(參照圖3B)。
形成圖案的導電膜在電晶體150中用作閘極電極112a，在電容元件160中用作上部電極膜112b。另外，由於閘極電極112a及上部電極膜112b藉由相同製程形成圖案，所以其具有相同組成。
成為閘極電極112a及上部電極膜112b的導電膜可以利用與上述成為閘極電極104a及下部電極膜104b的導電膜相同的材料及方法形成。
藉由採用隔著閘極絕緣膜106a及閘極絕緣膜110a將氧化物半導體膜108夾在閘極電極104a與閘極電極112a之間的結構，可以從多個方向控制施加到氧化物半導體膜108的閘極電場。因此，可以控制如下電晶體的導通或關閉，即由於包括載流子濃度高如1×1017/cm3以上的氧化物半導體膜所以不能夠控制導通或關閉的電晶體。
接著，也可以藉由對氧化物半導體膜108進行添加雜質120的處理，來以自對準的方式形成通道形成區108a、低電阻區108b及低電阻區108c(參照圖3C)。
此時，由於閘極電極112a用作遮罩，所以在重疊於閘極電極112a的氧化物半導體膜108中不添加雜質120，而以自對準的方式形成通道形成區108a。
此外，在氧化物半導體膜108中的添加有雜質120的區域中結晶結構變亂，而容易成為非晶狀態。由此，在作為氧化物半導體膜108使用CAAC-OS膜等具有結晶性的膜並對該膜添加雜質120時，通道形成區108a不被添加雜質而保持具有結晶性的氧化物半導體膜的狀態，而不重疊於閘極電極112a的低電阻區108b及低電阻區108c被添加雜質而容易成為非晶狀態的氧化物半導體膜(或者，其大部分處於非晶狀態的氧化物半導體膜)。
由於非晶狀態的氧化物半導體膜(或者，其大部分處於非晶狀態的氧化物半導體膜)容易從CAAC-OS膜等具有結晶性的氧化物半導體膜吸收成為施體的雜質如氫等，所以從通道形成區108a該雜質被吸收(也可以稱為吸雜)到低電阻區108b及低電阻區108c，而可以提高電晶體150的電特性。
此外，作為雜質120，可以使用選自第15族元素(典型的是氮(N)、磷(P)、砷(As)、銻(Sb))、硼(B)、鋁(Al)、氬(Ar)、氦(He)、氖(Ne)、銦(In)、氟(F)、氯(Cl)、鈦(Ti)和鋅(Zn)中的任何一種以上的元素。另外，作為對氧化物半導體膜108添加雜質120的方法，可以使用離子摻雜法或離子植入法。
另外，也可以多次進行對氧化物半導體膜108添加雜質120的處理。在多次進行對氧化物半導體膜108添加雜質120的處理的情況下，作為雜質120，既可以在多次處 理中的每次處理中都使用相同的雜質，也可以在進行每次處理時改變雜質。
接著，在閘極電極112a、上部電極膜112b、閘極絕緣膜110a及電極間絕緣膜110b上形成層間膜114，並在層間膜114上形成藉由設置在閘極絕緣膜110a及層間膜114中的開口分別電連接於氧化物半導體膜108的低電阻區108b及低電阻區108c的源極電極116a及汲極電極116b(參照圖3D)。
層間膜114可以使用氧化矽、氧化鎵、氧化鋁、氧化鋯、氧化釔、氧化鉿、氧化鑭、氧化釹、氧化鉭、氮化矽、氧氮化矽、氧氮化鋁或氮氧化矽等形成。層間膜114可以為單層或疊層。此外，層間膜114也可以與閘極絕緣膜106a等同樣地使用藉由加熱氧的一部分脫離的絕緣氧化物形成。
作為源極電極116a及汲極電極116b，例如利用濺射法形成導電膜(例如金屬膜或添加有一導電型的雜質元素的矽膜等)，然後在該導電膜上形成蝕刻遮罩進行蝕刻來選擇性地形成，即可。或者，可以使用噴墨法等。此外，成為源極電極116a及汲極電極116b的導電膜既可以以單層形成，又可以層疊多個層而形成。例如，可以採用由Ti層夾著Al層的三層的疊層結構。
如此，可以製造電晶體150及電容元件160。
如上所述，可以利用用作背閘極電極的閘極電極104a的電場控制不容易受用作前閘極電極的閘極電極 112a的電場的影響的區域，由此可以抑制臨界電壓向負方向漂移或S值劣化等的電特性的不均勻。此外，可以利用背閘極電極的電場提高電晶體的通態電流。再者，藉由採用隔著閘極絕緣膜106a及閘極絕緣膜110a將氧化物半導體膜108夾在閘極電極104a與閘極電極112a之間的結構，可以從多個方向控制施加到氧化物半導體膜108的閘極電場。因此，可以控制如下電晶體的導通或關閉，即由於包括載流子濃度高如1×1017/cm3以上的氧化物半導體膜所以不能夠控制導通或關閉的電晶體。
因此，可以提供具有良好的電晶體特性的使用氧化物半導體的電晶體以及包括使用氧化物半導體的電晶體的可靠性高的半導體裝置。另外，由於可以藉由相同製程形成電晶體和電容元件，所以可以高效率地形成電容元件。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而實施。
實施方式2
在本實施方式中，參照圖4A至圖6說明具有與實施方式1所記載的結構不同的結構的半導體裝置的結構及製造方法的一個方式。
〈半導體裝置的結構例〉
作為半導體裝置的例子，圖4A至圖4C示出包括頂閘極型電晶體170及電容元件180的半導體裝置的俯視圖 及剖面圖的一個例子。圖4A是俯視圖，圖4B是沿圖4A中的點劃線A2-B2的剖面圖，並且圖4C是沿圖4A中的點劃線C2-D2、點劃線E2-F2及點劃線G2-H2的剖面圖。
圖4A至圖4C所示的電晶體170包括：具有絕緣表面的基板100上的基底絕緣膜102；基底絕緣膜102上的閘極電極104a；覆蓋閘極電極104a的閘極絕緣膜106a；以接觸於閘極絕緣膜106a並越過閘極電極104a的方式設置的氧化物半導體膜108；以接觸於氧化物半導體膜108並越過閘極電極104a的方式設置的源極電極116a及汲極電極116b；至少覆蓋氧化物半導體膜108、源極電極116a及汲極電極116b的閘極絕緣膜110a；以接觸於閘極絕緣膜110a的一部分並越過閘極電極104a的方式設置的閘極電極112a；以及閘極絕緣膜110a及閘極電極112a上的層間膜114，其中，閘極電極112a重疊於源極電極116a及汲極電極116b的一部分。
注意，如圖4A所示，當從垂直於基底絕緣膜102的表面或被形成面的方向看氧化物半導體膜108時，有時將氧化物半導體膜108的通道長度方向稱作X軸方向(或A2-B2方向)，並且將其通道寬度方向稱作Y軸方向(或E2-F2方向)。並且，有時將垂直於X-Y平面的方向稱作Z軸方向。
另外，在本實施方式中，閘極電極104a在X軸方向上延伸，閘極電極112a在Y軸方向上延伸。
在電晶體170中，可以利用用作背閘極電極的閘極電 極104a的電場控制不容易受用作前閘極電極的閘極電極112a的電場的影響的區域，由此可以抑制臨界電壓向負方向漂移或S值劣化等的電特性的不均勻。此外，可以利用背閘極電極的電場提高電晶體170的通態電流。另外，藉由採用閘極電極112a重疊於源極電極116a及汲極電極116b的一部分的結構，可以減小電晶體170的外部電阻，由此可以抑制通態電流下降。
另外，圖4A至圖4C所示的電容元件180包括：下部電極膜104b；上部電極膜112b；以及夾在下部電極膜104b與上部電極膜112b之間的電極間絕緣膜106b及電極間絕緣膜110b。
〈半導體裝置的製造方法〉
參照圖5A至圖5D說明圖4A至圖4C所示的半導體裝置的製程的一個例子。
首先，準備具有絕緣表面的基板100，在基板100上形成基底絕緣膜102。接著，在基底絕緣膜102上形成成為閘極電極104a及下部電極膜104b的導電膜，藉由光微影法等在導電膜上形成遮罩，利用該遮罩區域選擇性地去除導電膜的一部分來形成閘極電極104a及下部電極膜104b的圖案。接著，以覆蓋閘極電極104a及下部電極膜104b的方式形成成為閘極絕緣膜106a及電極間絕緣膜106b的絕緣膜，藉由光微影法等在絕緣膜上形成遮罩，利用該遮罩區域選擇性地去除絕緣膜的一部分來形成閘極 絕緣膜106a及電極間絕緣膜106b。接著，以接觸於閘極絕緣膜106a並越過閘極電極104a的方式形成氧化物半導體膜108(參照圖2A至圖2D)。
另外，在形成閘極電極104a及下部電極膜104b的圖案時，藉由提高形成了圖案的導電膜的高寬比(在本實施方式中，高度與底邊之比)，與平坦的導電膜(底邊長)相比可以增大電容元件180的電容值。
作為基板100、基底絕緣膜102、閘極電極104a、下部電極膜104b、閘極絕緣膜106a、電極間絕緣膜106b及氧化物半導體膜108的材料及製造方法等，可以參照實施方式1。
接著，以接觸於氧化物半導體膜108的一部分並越過閘極電極104a的方式形成源極電極116a及汲極電極116b(參照圖5A)。
作為源極電極116a及汲極電極116b的材料及製造方法等，可以參照實施方式1。
接著，藉由以至少覆蓋氧化物半導體膜108、源極電極116a、汲極電極116b及電極間絕緣膜106b的方式形成成為閘極絕緣膜110a及電極間絕緣膜110b的絕緣膜而進行蝕刻，來形成閘極絕緣膜110a及電極間絕緣膜110b(參照圖5B)。
作為閘極絕緣膜110a及電極間絕緣膜110b的材料及製造方法等，可以參照實施方式1。
接著，形成成為閘極電極112a及上部電極膜112b的 導電膜，藉由光微影法等在導電膜上形成遮罩，利用該遮罩以越過閘極電極104a及下部電極膜104b的方式區域選擇性地去除導電膜的一部分來形成導電膜的圖案(參照圖5C)。
形成了圖案的導電膜在電晶體170中用作閘極電極112a，在電容元件180中用作上部電極膜112b。閘極電極112a重疊於源極電極116a及汲極電極116b的一部分。
作為閘極電極112a及上部電極膜112b的材料及製造方法等，可以參照實施方式1。
此外，也可以使用與成為上述源極電極116a及汲極電極116b的導電膜相同的層代替上部電極膜112b，形成上部電極膜，而不設置電極間絕緣膜110b。
藉由採用隔著閘極絕緣膜106a及閘極絕緣膜110a將氧化物半導體膜108夾在閘極電極104a與閘極電極112a之間的結構，可以從多個方向控制施加到氧化物半導體膜108的閘極電場。因此，可以控制如下電晶體的導通或關閉，即由於包括載流子濃度高如1×1017/cm3以上的氧化物半導體膜所以不能夠控制導通或關閉的電晶體。
接著，在閘極電極112a、上部電極膜112b、閘極絕緣膜110a及電極間絕緣膜110b上形成層間膜114(參照圖5D)。
作為層間膜114的材料及製造方法等，可以參照實施方式1。
如此，可以製造電晶體170及電容元件180。
此外，如圖6中的電晶體190所示，藉由在圖5C中形成導電膜的圖案時以隔著閘極絕緣膜110a而不重疊於源極電極116a及汲極電極116b的方式形成閘極電極112a，可以降低閘極電極112a與源極電極116a之間以及閘極電極112a與汲極電極116b之間的寄生電容。
如上所述，可以利用用作背閘極電極的閘極電極104a的電場控制不容易受用作前閘極電極的閘極電極112a的電場的影響的區域，由此可以抑制臨界電壓向負方向漂移或S值劣化等的電特性的不均勻。此外，可以利用背閘極電極的電場提高電晶體的通態電流。再者，藉由採用隔著閘極絕緣膜106a及閘極絕緣膜110a將氧化物半導體膜108夾在閘極電極104a與閘極電極112a之間的結構，可以從多個方向控制施加到氧化物半導體膜108的閘極電場。因此，可以控制如下電晶體的導通或關閉，即由於包括載流子濃度高如1×1017/cm3以上的氧化物半導體膜所以不能夠控制導通或關閉的電晶體。
因此，可以提供具有良好的電晶體特性的使用氧化物半導體的電晶體以及包括使用氧化物半導體的電晶體的可靠性高的半導體裝置。另外，由於可以藉由相同製程形成電晶體和電容元件，所以可以高效率地形成電容元件。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而實施。
實施方式3
在本實施方式中，參照圖式對半導體裝置的一個例子進行說明，該半導體裝置使用實施方式1或2所示的半導體裝置，即使在沒有電力供應的情況下也能夠保持儲存資料，並且對寫入次數也沒有限制。
圖7A至圖7C示出半導體裝置的結構的一個例子。圖7A示出半導體裝置的剖面圖，圖7B示出半導體裝置的俯視圖，並且圖7C示出半導體裝置的電路圖。這裏，圖7A相當於沿圖7B中的A3-B3的剖面。
圖7A及圖7B所示的半導體裝置在其下層中包括使用第一半導體材料的電晶體460，並在其上層中包括使用第二半導體材料的電晶體462及藉由與電晶體462相同的製程製造的電容元件464。在本實施方式中，雖然示出作為電晶體462及電容元件464使用實施方式1的電晶體150及電容元件160的情況的例子，但是也可以應用實施方式2所示的的電晶體及電容元件的結構。
這裏，第一半導體材料和第二半導體材料較佳為具有不同的禁止帶寬度的材料。例如，可以將氧化物半導體以外的半導體材料(例如，矽類半導體材料或化合物類半導體材料)用於第二半導體材料，並且將氧化物半導體用於第一半導體材料。使用氧化物半導體以外的材料的電晶體容易進行高速工作。另一方面，使用氧化物半導體的電晶體利用其特性而可以長時間地保持電荷。
另外，雖然對上述電晶體都為n通道型電晶體的情況 進行說明，但是當然也可以使用p通道型電晶體。另外，用於半導體裝置的材料或半導體裝置的結構等半導體裝置的具體結構不侷限於在此所示的結構。
如圖7A所示，電晶體460包括：設置在包含氧化物半導體之外的半導體材料(例如，矽、鍺或者化合物半導體材料諸如GaAs、InP、SiC、ZnSe、GaN或SiGe等)的基板400中的通道形成區416；以夾著通道形成區416的方式設置的雜質區420；與雜質區420接觸的金屬間化合物區424；通道形成區416上的閘極絕緣膜408；以及閘極絕緣膜408上的閘極電極410。注意，雖然有時在圖式中沒有明顯示出源極電極或汲極電極，但是為了方便起見有時將這種結構也稱為電晶體。另外，此時，為了對電晶體的連接關係進行說明，有時將源極區或汲極區也稱為源極電極或汲極電極。也就是說，在本說明書中，源極電極的記載會包括源極區。注意，設置在具備電晶體460的層中的各半導體元件由隔壁490分離。
以覆蓋基板400上的電晶體460的方式設置有絕緣膜428及絕緣膜430。另外，在電晶體460中，也可以在閘極電極410的側面設置側壁絕緣膜，來形成包括雜質濃度不同的區域的雜質區420。
使用單晶半導體基板的電晶體460能夠進行高速工作。因此，藉由將該電晶體用作讀出用電晶體，可以高速地進行資訊的讀出。以覆蓋電晶體460的方式形成兩個絕緣膜。並且，作為在絕緣膜428及絕緣膜430上形成電晶 體462及電容元件464的預處理，對絕緣膜428及絕緣膜430進行去除處理(例如CMP處理)來使絕緣膜428及絕緣膜430平坦化並使閘極電極410的頂面露出。
作為絕緣膜428及絕緣膜430，典型地是，可以使用氧化矽膜、氧氮化矽膜、氧化鋁膜、氧氮化鋁膜、氮化矽膜、氮化鋁膜、氮氧化矽膜、氮氧化鋁膜等的無機絕緣膜。絕緣膜428及絕緣膜430可以使用電漿CVD法或濺射法等形成。
另外，可以使用聚醯亞胺樹脂、丙烯酸樹脂、苯並環丁烯類樹脂等的有機材料。此外，除了上述有機材料之外，還可以使用低介電常數材料(low-k材料)等。在使用有機材料時，也可以使用旋塗法、印刷法等濕處理形成絕緣膜428及絕緣膜430。
注意，在本實施方式中，作為絕緣膜428使用氮化矽膜，作為絕緣膜430使用氧化矽膜。
在本實施方式中，在藉由去除處理(例如CMP處理)充分進行了平坦化的絕緣膜428及絕緣膜430(較佳的是，絕緣膜428及絕緣膜430表面的平均面粗糙度為0.15nm以下)上設置有第一層間膜442及第二層間膜444。第一層間膜442及第二層間膜444可以使用與實施方式1的基底絕緣膜102相同的方法及材料形成。
此外，將藉由在第一層間膜442及第二層間膜444中形成的開口電連接於閘極電極410的佈線446設置在第二層間膜444上，並設置有第三層間膜448，該第三層間膜 448用作使在形成佈線446時產生的步階平坦的平坦化膜。佈線446可以使用與實施方式1的源極電極116a及汲極電極116b相同的方法及材料形成。另外，第三層間膜448可以使用與實施方式1的層間膜114相同的方法及材料形成。
此外，在第三層間膜448上設置有第四層間膜450，該第四層間膜450具有如下功能：在下層(包括電晶體460的層)與上層(包括電晶體462的層)之間抑制有可能對電晶體的特性有影響的雜質的移動。在第四層間膜450上設置有電晶體462的閘極電極104a及電容元件464的下部電極膜104b。再者，在第四層間膜450、閘極電極104a及下部電極膜104b上設置有基底絕緣膜452，該基底絕緣膜452具有對電晶體462的氧化物半導體膜108供應氧的功能。作為第四層間膜450較佳為設置障壁膜，以防止銅或鋁到達氧化物半導體膜108。作為阻礙銅或鋁的移動的障壁膜，可以舉出氮化鉭膜、鎢膜、氮化鎢膜、鉬膜、氮化鉬膜、鈦膜、氮化鈦膜、鉻膜或氮化鉻膜。另外，基底絕緣膜452可以使用與實施方式1的基底絕緣膜102相同的方法及材料形成。
而且，電連接於電晶體462的汲極電極116b的佈線456藉由設置在電極間絕緣膜110b、電極間絕緣膜106b、第四層間膜450及基底絕緣膜452中的開口部電連接於佈線446。此外，佈線446電連接於電容元件464的下部電極膜104b。另外，在層間膜114上設置有源極電 極116a及汲極電極116b，在源極電極116a及汲極電極116b上設置有保護膜458。保護膜458可以使用與層間膜114相同的方法及材料形成。另外，作為本實施方式的電晶體和電容元件的結構或各構成要素，可以參照實施方式1。
圖7A所示的電晶體462是將氧化物半導體材料用於通道形成區的電晶體。這裏，包括在電晶體462中的氧化物半導體膜108較佳是如上述實施方式所記載的水分及氫等雜質儘量被去除了的高度純化的層。此外，還較佳是氧缺損被充分填補的層。藉由使用這樣的氧化物半導體膜可以得到關態電流極小的電晶體462。
因為電晶體462的關態電流極小，所以藉由使用該電晶體而可以在較長期間內保持儲存資料。換言之，因為可以形成不需要更新工作或更新工作的頻率極低的半導體記憶體裝置，所以可以充分降低耗電量。
在圖7A及圖7B中，較佳的是，電晶體460與電晶體462至少部分重疊，並且電晶體460的源極區或汲極區與氧化物半導體膜108的一部分重疊。另外，電晶體460較佳為重疊於電容元件464。例如，電容元件464的下部電極膜104b及上部電極膜112b與電晶體460至少部分重疊。藉由採用這種平面佈局，可以縮小半導體裝置所占的面積，從而可以實現高積體化。
注意，在本實施方式中，雖然電晶體460的閘極電極410與電晶體462的汲極電極116b藉由佈線446及佈線 456電連接，但是也可以直接連接。另外，在本實施方式中，雖然在包括電晶體460的層與包括電晶體462的層之間存在有第一層間膜442至第四層間膜450及基底絕緣膜452，但是未必需要所有膜。鑒於半導體裝置所需要的特性、可靠性及成本等，實施者適當地選擇所形成的膜即可。
接著，圖7C示出對應於圖7A及圖7B的電路結構的一個例子。
在圖7C中，第一佈線(1st Line)與電晶體460的源極電極電連接，第二佈線(2nd Line)與電晶體460的汲極電極電連接。此外，第三佈線(3rd Line)與電晶體462的源極電極(或汲極電極)電連接，第四佈線(4th Line)與電晶體462的閘極電極電連接。再者，電晶體460的閘極電極及電晶體462的汲極電極(或源極電極)與電容元件464的電極的一個電連接，第五佈線(5th Line)與電容元件464的電極的另一個電連接。
在圖7C所示的半導體裝置中，藉由有效地利用可以保持電晶體460的閘極電極的電位的特徵，可以如下所示那樣進行資訊的寫入、保持以及讀出。注意，由於電晶體460將氧化物半導體(Oxide Semiconductor(OS))用於活性層(也稱為通道形成區)，所以在電晶體的電路符號旁邊用“OS”標注。在本說明書中使用的其他圖式中的用“OS”標注的電晶體也與此同樣。
對資訊的寫入及保持進行說明。首先，將第四佈線的 電位設定為使電晶體462成為導通狀態的電位，使電晶體462成為導通狀態。由此，第三佈線的電位施加到電晶體460的閘極電極及電容元件464。也就是說，對電晶體460的閘極電極施加規定的電荷(寫入)。這裏，施加賦予兩種不同電位位準的電荷(以下，稱為低位準電荷、高位準電荷)中的任一種。然後，藉由將第四佈線的電位設定為使電晶體462成為關閉狀態的電位，來使電晶體462成為關閉狀態，而保持施加到電晶體460的閘極電極的電荷(保持)。
因為電晶體462的關態電流極小，所以電晶體460的閘極電極的電荷被長時間地保持。
接著，對資訊的讀出進行說明。當在對第一佈線施加規定的電位(恆電位)的狀態下對第五佈線施加適當的電位(讀出電位)時，根據保持在電晶體460的閘極電極中的電荷量，第二佈線具有不同的電位。這是因為如下緣故：一般而言，在電晶體460為n通道型的情況下，對電晶體460的閘極電極施加高位準電荷時的外觀上的臨界電壓Vth_H低於對電晶體460的閘極電極施加低位準電荷時的外觀上的臨界電壓Vth_L。在此，外觀上的臨界電壓是指為了使電晶體460成為“導通狀態”所需要的第五佈線的電位。從而，藉由將第五佈線的電位設定為Vth_L與Vth_H之間的電位V0，可以辨別施加到電晶體460的閘極電極的電荷。例如，在寫入時被供應高位準電荷的情況下，如果第五佈線的電位為V0(>Vth_H)，則電晶體460 成為“導通狀態”。當被供應低位準電荷時，即使第五佈線的電位為V0(<Vth_L)，電晶體460也維持“關閉狀態”。因此，根據第二佈線的電位可以讀出所保持的資訊。
注意，當將記憶單元配置為陣列狀時，需要唯讀出所希望的記憶單元的資訊。在此情況下，當不讀出資訊時，對第五佈線施加不管閘極電極的狀態如何都使電晶體460成為“關閉狀態”的電位，即小於Vth_H的電位，即可。或者，對第五佈線施加不管閘極電極的狀態如何都使電晶體460成為“導通狀態”的電位，即大於Vth_L的電位，即可。
在本實施方式所示的半導體裝置中，藉由使用將氧化物半導體用於通道形成區的關態電流極小的電晶體，可以極長期地保持儲存資料。就是說，因為不需要進行更新工作，或者，可以將更新工作的頻率降低到極低，所以可以充分降低耗電量。另外，即使沒有電力供給(但是，較佳固定電位)，也可以在較長期間內保持儲存資料。
另外，在本實施方式所示的半導體裝置中，資訊的寫入不需要高電壓，而且也沒有元件劣化的問題。由於例如不需要如習知的非揮發性記憶體那樣地對浮動閘極注入電子或從浮動閘極抽出電子，因此完全不發生如閘極絕緣膜的劣化等的問題。就是說，在根據所公開的發明的半導體裝置中，對習知的非揮發性記憶體的問題的能夠重寫的次數沒有限制，而顯著提高可靠性。再者，根據電晶體的導 通狀態或關閉狀態而進行資訊寫入，而可以容易實現高速工作。
如上所述，可以利用用作背閘極電極的閘極電極104a的電場控制不容易受用作前閘極電極的閘極電極112a的電場的影響的區域，由此可以抑制臨界電壓向負方向漂移或S值劣化等的電特性的不均勻。此外，可以利用背閘極電極的電場提高電晶體的通態電流。再者，藉由採用隔著閘極絕緣膜106a及閘極絕緣膜110a將氧化物半導體膜108夾在閘極電極104a與閘極電極112a之間的結構，可以從多個方向控制施加到氧化物半導體膜108的閘極電場。因此，可以控制如下電晶體的導通或關閉，即由於包括載流子濃度高如1×1017/cm3以上的氧化物半導體膜所以不能夠控制導通或關閉的電晶體。
另外，能夠提供實現了微型化及高積體化且被賦予高電特性的半導體裝置以及該半導體裝置的製造方法。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而實施。
實施方式4
在本實施方式中，關於使用實施方式1或2所示的半導體裝置的半導體裝置，參照圖8A至圖9B對與實施方式3所示的結構不同的結構進行說明，該半導體裝置即使在沒有電力供應的情況下也能夠保持儲存資料，並且對寫入次數也沒有限制。
圖8A示出半導體裝置的電路結構的一個例子，圖8B是示出半導體裝置的一個例子的示意圖。首先對圖8A所示的半導體裝置進行說明，接著對圖8B所示的半導體裝置進行說明。
在圖8A所示的半導體裝置中，位元線BL與電晶體462的源極電極或汲極電極電連接，字線WL與電晶體462的閘極電極電連接，並且電晶體462的源極電極或汲極電極與電容元件464的第一端子電連接。
接著，說明對圖8A所示的半導體裝置(記憶單元650)進行資訊的寫入及保持的情況。
首先，藉由將字線WL的電位設定為電晶體462成為導通狀態的電位，使電晶體462成為導通狀態。由此，將位元線BL的電位施加到電容元件464的第一端子(寫入)。然後，藉由將字線WL的電位設定為電晶體462成為關閉狀態的電位，來使電晶體462成為關閉狀態，由此儲存電容元件464的第一端子的電位(保持)。
使用氧化物半導體的電晶體462具有關態電流極小的特徵。因此，藉由使電晶體462成為關閉狀態，可以極長時間地儲存電容元件464的第一端子的電位(或累積在電容元件464中的電荷)。
接著，對資訊的讀出進行說明。當電晶體462成為導通狀態時，處於浮動狀態的位元線BL與電容元件464導通，於是，在位元線BL與電容元件464之間電荷被再次分配。結果，位元線BL的電位變化。位元線BL的電位 的變化量根據電容元件464的第一端子的電位(或累積在電容元件464中的電荷)而取不同的值。
例如，在以V為電容元件464的第一端子的電位，以C為電容元件464的電容，以CB為位元線BL所具有的電容成分(以下也稱為位元線電容)，並且以VB0為再次分配電荷之前的位元線BL的電位的條件下，再次分配電荷之後的位元線BL的電位為(CB×VB0+C×V)/(CB+C)。因此，作為記憶單元650的狀態，當電容元件464的第一端子的電位為V1和V0(V1>V0)的兩個狀態時，保持電位V1時的位元線BL的電位(=(CB×VB0+C×V1)/(CB+C))高於保持電位V0時的位元線BL的電位(=(CB×VB0+C×V0)/(CB+C))。
並且，藉由比較位元線BL的電位與預定的電位，可以讀出資訊。
如上所述，圖8A所示的半導體裝置可以利用電晶體462的關態電流極小的特徵長期保持累積在電容元件464中的電荷。就是說，因為不需要進行更新工作，或者，可以將更新工作的頻率降低到極低，所以可以充分降低耗電量。另外，即使沒有電力供給，也可以在較長期間內保持儲存資料。
接著，對圖8B所示的半導體裝置進行說明。
圖8B所示的半導體裝置在其上部作為儲存電路包括記憶單元陣列651a及記憶單元陣列651b，該記憶單元陣列651a及記憶單元陣列651b包括多個圖8A所示的記憶 單元650，並且在其下部包括用來使記憶單元陣列651(記憶單元陣列651a及記憶單元陣列651b)工作的週邊電路653。另外，週邊電路653與記憶單元陣列651電連接。藉由採用這種結構，可以實現半導體裝置的小型化。
在設置在週邊電路653中的電晶體中，更較佳為使用與電晶體462不同的半導體材料。例如，可以使用矽、鍺、矽鍺、碳化矽或砷化鎵等，較佳為使用單晶半導體。另外，還可以使用有機半導體材料等。使用這種半導體材料的電晶體能夠進行充分的高速工作。從而，藉由利用該電晶體，能夠順利實現被要求高速工作的各種電路(邏輯電路、驅動電路等)。
另外，圖8B所示的半導體裝置示出層疊有兩個記憶單元陣列651(記憶單元陣列651a、記憶單元陣列651b)的結構，但是所層疊的記憶單元陣列的個數不侷限於此。也可以採用層疊有三個以上的記憶單元的結構。
接著，參照圖9A及圖9B對圖8A所示的記憶單元650的具體結構進行說明。
圖9A及圖9B是記憶單元650的結構的一個例子。圖9A示出記憶單元650的剖面圖，而圖9B示出記憶單元650的俯視圖。在此，圖9A相當於沿著圖9B的A4-B4的剖面。
設置在基底絕緣膜452上的電晶體462可以採用與實施方式1或實施方式3所示的結構相同的結構。
圖9A及圖9B所示的半導體裝置在上層中具備包含 第二半導體材料構成的電晶體462以及藉由與電晶體462相同的製程製造的電容元件464。另外，在下層中具備包含第一半導體材料構成的電晶體492。在本實施方式中，雖然示出作為電晶體462及電容元件464使用實施方式1的電晶體150及電容元件160的情況的例子，但是也可以應用上述其他實施方式所示的電晶體及電容元件的結構。
電晶體462的閘極電極104a藉由與電容元件464的下部電極膜104b相同的材料及製程形成，電晶體462的閘極絕緣膜106a藉由與電容元件464相同的電極間絕緣膜106b的材料及製程形成，電晶體462的閘極絕緣膜110a藉由與電容元件464的電極間絕緣膜110b相同的材料及製程形成，電晶體462的閘極電極112a藉由與電容元件464的上部電極膜112b相同的材料及製程形成。而且，電晶體462與電容元件464藉由佈線456電連接。
在電晶體462及電容元件464上設置有層間膜114，在層間膜114上設置有用來連接記憶單元650與相鄰的記憶單元650的汲極電極116b。注意，汲極電極116b相當於圖8A的電路圖中的位元線BL。
藉由採用圖9A所示的平面佈局，可以縮小半導體裝置所占的面積，從而可以實現高積體化。
如上所述，在基底絕緣膜452上形成的多個記憶單元由使用氧化物半導體的電晶體形成。由於使用氧化物半導體的電晶體的關態電流小，因此藉由使用這種電晶體，能夠長期保持儲存資料。換言之，可以使更新工作的頻率極 低，所以可以充分降低耗電量。
另外，如圖9A所示，也可以與實施方式3同樣在包括電晶體462的層下層疊包括電晶體492的層等多個層。例如，在圖9A中，在包括電晶體462的層下設置有具備將單晶半導體基板用作活性層的電晶體492及MOS結構的電容元件494的層。注意，設置在具備電晶體492及MOS結構的電容元件494的層中的各半導體元件由隔壁490分離。
如上所述，藉由將具備使用氧化物半導體以外的材料的電晶體(換言之，能夠進行充分高速的工作的電晶體)的週邊電路以及具備使用氧化物半導體的電晶體(作更廣義解釋，其關態電流充分小的電晶體)的儲存電路設置為一體，能夠實現具有新穎特徵的半導體裝置。另外，藉由採用週邊電路和儲存電路的疊層結構，可以實現半導體裝置的積體化。
如上所述，可以利用用作背閘極電極的閘極電極104a的電場控制不容易受用作前閘極電極的閘極電極112a的電場的影響的區域，由此可以抑制臨界電壓向負方向漂移或S值劣化等的電特性的不均勻。此外，可以利用背閘極電極的電場提高電晶體的通態電流。再者，藉由採用隔著閘極絕緣膜106a及閘極絕緣膜110a將氧化物半導體膜108夾在閘極電極104a與閘極電極112a之間的結構，可以從多個方向控制施加到氧化物半導體膜108的閘極電場。因此，可以控制如下電晶體的導通或關閉，即由 於包括載流子濃度高如1×1017/cm3以上的氧化物半導體膜所以不能夠控制導通或關閉的電晶體。
另外，能夠提供實現了微型化及高積體化且被賦予高電特性的半導體裝置以及該半導體裝置的製造方法。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而實施。
實施方式5
在本實施方式中，作為使用本說明書所示的電晶體的半導體裝置的其他例子，圖14A至圖14C示出作為邏輯電路的NOR型電路及NAND型電路。圖14B示出NOR型電路，圖14C示出NAND型電路。圖14A是示出圖14B的NOR型電路中的電晶體802及電晶體803的結構的剖面圖。
在圖14B和圖14C所示的NOR型電路及NAND型電路中，作為p通道型電晶體的電晶體801、電晶體802、電晶體811及電晶體814可以採用與實施方式3所示的電晶體460相同的結構。在本實施方式中，藉由將賦予p型的雜質元素如硼(B)、鋁(Al)或鎵(Ga)等引入到使用具有n型的半導體材料的基板800(例如，n型單晶矽基板)，形成包括p型雜質區的p通道型電晶體。
此外，作為n通道型電晶體的電晶體803、電晶體804、電晶體812及電晶體813，應用在具有與實施方式1所示的電晶體150相同的結構的通道形成區使用氧化物半 導體膜的電晶體。
另外，在圖14A至圖14C所示的NOR型電路及NAND型電路中，由於電晶體803、電晶體804、電晶體812及電晶體813的氧化物半導體膜的通道形成區被薄膜化，所以可以抑制該電晶體的臨界電壓向負方向漂移。此外，以隔著絕緣膜夾持氧化物半導體膜的方式設置有兩個閘極電極，將一方的閘極電極用作所謂背閘極，並且藉由適當地控制電位，例如控制為GND，可以使電晶體803、電晶體804、電晶體812及電晶體813的臨界電壓進一步向正方向漂移，而可以實現常閉型的電晶體。
注意，在本實施方式中示出如下例子：在NOR型電路中，設置在電晶體803及電晶體804中並可以用作背閘極的閘極電極彼此電連接，在NAND型電路中，設置在電晶體812及電晶體813中並可以用作背閘極的閘極電極彼此電連接。但是，本實施方式不侷限於此，也可以具有用作上述背閘極的閘極電極分別獨立地被電控制的結構。
在圖14A所示的半導體裝置中，作為基板800使用單晶矽基板，在該單晶矽基板上形成電晶體802，在電晶體802上層疊將氧化物半導體膜用於通道形成區的電晶體803的例子。在基板800上以圍繞電晶體802的方式設置有元件隔離絕緣層806。
電連接於電晶體803的閘極電極841a的電極層841b藉由設置在閘極絕緣膜843及絕緣膜839中的接觸孔電連接於設置在與電晶體803相同的層中的電極835。電極 835藉由設置在絕緣膜836及絕緣膜833中的接觸孔電連接於佈線832。雖然在圖14A中未明確地圖示，但是佈線832藉由設置在絕緣膜830、絕緣膜828及絕緣膜826中的接觸孔電連接於電晶體802的閘極電極821。由此，電晶體803的閘極電極841a電連接於電晶體802的閘極電極821。
此外，雖然在圖14A中未明確地圖示，但是電晶體802的電極825電連接於佈線834，佈線834藉由電極831電連接於電晶體803的電極845。由此，電晶體802的電極825電連接於電晶體803的電極845。
另外，電晶體802的電極(或閘極電極)與電晶體803的電極(或閘極電極)的電連接不侷限於圖14A所示的結構，可以適當地設定介於其間的電極(或佈線)及絕緣膜的結構。
如圖14A所示，藉由層疊電晶體802和電晶體803，可以減小半導體裝置所占的面積，由此可以實現高積體化。另外，由於電晶體802是能夠實現常閉型的電晶體，所以可以正確地控制邏輯電路。
如上所述，能夠提供實現了微型化及高積體化且賦予高電特性的半導體裝置以及該半導體裝置的製造方法。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而使用。
實施方式6
可以至少在其一部分中使用上述實施方式所公開的電晶體構成CPU(Central Processing Unit：中央處理單元)。
圖10A是示出CPU的具體結構的方塊圖。圖10A所示的CPU在基板1190上具有：運算電路(ALU：Arithmetic logic unit：)1191、ALU控制器1192、指令解碼器1193、中斷控制器1194、定時控制器1195、暫存器1196、暫存器控制器1197、匯流排介面(Bus I/F)1198、能夠重寫的ROM1199以及ROM介面(ROM I/F)1189。作為基板1190使用半導體基板、SOI基板、玻璃基板等。ROM1199及ROM介面1189也可以設置在不同的晶片上。當然，圖10A所示的CPU只不過是簡化其結構而所示的一個例子，所以實際的CPU根據其用途具有各種各樣的結構。
藉由匯流排介面1198輸入到CPU的指令在輸入到指令解碼器1193並被解碼之後，輸入到ALU控制器1192、中斷控制器1194、暫存器控制器1197、定時控制器1195。
ALU控制器1192、中斷控制器1194、暫存器控制器1197、定時控制器1195根據被解碼的指令進行各種控制。明確而言，ALU控制器1192生成用來控制ALU1191的工作的信號。另外，中斷控制器1194在進行CPU的程式時，根據其優先度或遮罩的狀態來判斷來自外部的輸入/輸出裝置或週邊電路的中斷要求而對該要求進行處理。 暫存器控制器1197生成暫存器1196的位址，並對應於CPU的狀態來進行暫存器1196的讀出或寫入。
另外，定時控制器1195生成用來控制ALU1191、ALU控制器1192、指令解碼器1193、中斷控制器1194以及暫存器控制器1197的工作定時的信號。例如，定時控制器1195具有根據基準時脈信號CLK1來生成內部時脈信號CLK2的內部時脈發生器，並將該內部時脈信號CLK2供應到上述各種電路。
在圖10A所示的CPU中，在暫存器1196中設置有記憶單元。作為暫存器1196的記憶單元可以使用包括上述實施方式所記載的半導體裝置的記憶單元。
在圖10A所示的CPU中，暫存器控制器1197根據ALU1191的指令進行暫存器1196中的保持工作的選擇。換言之，暫存器控制器1197在暫存器1196所具有的記憶單元中選擇由反轉理論(值)的理論元件保持資料還是由電容器保持資料。在選擇由反轉理論(值)的理論元件保持資料的情況下，對暫存器1196中的記憶元件供應電源電壓。在選擇由電容器保持資料的情況下，對電容器進行資料的重寫，而可以停止對暫存器1196中的記憶元件供應電源電壓。
如圖10B或圖10C所示，可以藉由在記憶單元群和施加有電源電位VDD或電源電位VSS的節點之間設置切換元件來進行電源的停止。以下對圖10B及圖10C的電路進行說明。
圖10B及圖10C示出用來控制對記憶單元供應電源電位的切換元件包括上述實施方式所示的電晶體的儲存電路的結構的一個例子。
圖10B所示的記憶體裝置包括切換元件1141以及具有多個記憶單元1142的記憶單元群1143。明確而言，作為各記憶單元1142可以使用在上述實施方式中記載的記憶單元。記憶單元群1143所具有的各記憶單元1142藉由切換元件1141施加有高位準的電源電位VDD。並且，記憶單元群1143所具有的各記憶單元1142施加有信號IN的電位和低位準的電源電位VSS。
在圖10B中，作為切換元件1141使用上述實施方式所公開的電晶體，並且該電晶體的開關被施加到其閘極電極的信號SigA控制。
另外，雖然圖10B中示出切換元件1141只具有一個電晶體的結構，但是對其沒有特別的限制，也可以具有多個電晶體。當切換元件1141具有多個用作切換元件的電晶體時，既可以將上述多個電晶體並聯，又可以將上述多個電晶體串聯，還可以組合並聯和串聯。
此外，在圖10B中，由於切換元件1141控制對記憶單元群1143所具有的各記憶單元1142供應高位準的電源電位VDD，但是也可以由於切換元件1141控制供應低位準的電源電位VSS。
另外，圖10C示出記憶體裝置的一個例子，其中藉由切換元件1141對記憶單元群1143所具有的各記憶單元 1142供應低位準的電源電位VSS。可以由切換元件1141控制對記憶單元群1143所具有的各記憶單元1142供應低位準的電源電位VSS。
即使在記憶單元群和施加有電源電位VDD或電源電位VSS的節點之間設置切換元件來暫時停止CPU的動作而停止供應電源電壓，也能夠保持資料，從而可以降低耗電量。明確地說，例如，在個人電腦的使用者停止對鍵盤等輸入裝置輸入資訊時，可以停止CPU的工作，由此可以降低耗電量。
在此，雖然以CPU為例子來說明，但是也可以將上述電晶體應用於DSP(Digital Signal Processor：數位信號處理器)、定製LSI、FPGA(Field Programmable Gate Array：現場可程式邏輯閘陣列)等的LSI。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而使用。
實施方式7
可以將本說明書所公開的半導體裝置應用於多種電子裝置(包括遊戲機)。作為電子裝置，可以舉出電視機、顯示器等顯示裝置、照明設備、臺式或筆記本型個人電腦、文字處理器、再現儲存在DVD(Digital Versatile Disc：數位影音光碟)等儲存介質中的靜態影像或動態影像的影像再現裝置、可攜式CD播放器、收音機、磁帶答錄機、頭戴式耳機音響、音響、無繩電話子機、步話機、 便攜無線設備、行動電話機、車載電話、可攜式遊戲機、計算器、可攜式資訊終端、電子筆記本、電子書閱讀器、電子翻譯器、聲音輸入器、攝影機、數位靜態照相機、電動剃鬚刀、微波爐等高頻加熱裝置、電鍋、洗衣機、吸塵器、空調器等空調設備、洗碗機、烘碗機、乾衣機、烘被機、電冰箱、電冷凍箱、電冷藏冷凍箱、DNA保存用冰凍器、煙探測器、輻射計數器(radiation counters)、透析裝置等醫療設備等。再者，還可以舉出工業設備諸如引導燈、信號機、傳送帶、自動扶梯、電梯、工業機器人、蓄電系統等。另外，利用使用石油的引擎或來自非水類二次電池的電力藉由電動機推進的移動體等也包括在電器設備的範疇內。作為上述移動體，例如可以舉出電動汽車(EV)、兼具內燃機和電動機的混合動力汽車(HEV)、插電式混合動力汽車(PHEV)、使用履帶代替這些的車輪的履帶式車輛、包括電動輔助自行車的電動自行車、摩托車、電動輪椅、高爾夫球車、小型或大型船舶、潛水艇、直升機、飛機、火箭、人造衛星、太空探測器、行星探測器、太空船。圖11A至圖11C示出這些電子裝置的具體例子。
圖11A示出具有顯示部的桌子9000。在桌子9000中，外殼9001組裝有顯示部9003，利用顯示部9003可以顯示影像。另外，示出利用四個腿部9002支撐外殼9001的結構。另外，外殼9001具有用於供應電力的電源供應線9005。
實施方式1或實施方式2所示的電晶體都可以用於顯示部9003，可以使電子裝置具有高可靠性。
顯示部9003具有觸屏輸入功能，而藉由用手指等接觸顯示於桌子9000的顯示部9003中的顯示按鈕9004來可以進行屏面操作或資訊輸入，並且顯示部9003也可以用作如下控制裝置，即藉由使其具有能夠與其他家電產品進行通訊的功能或能夠控制其他家電產品的功能，而藉由屏面操作控制其他家電產品。例如，藉由使用具有影像感測器功能的半導體裝置，可以使顯示部9003具有觸屏輸入功能。
另外，利用設置於外殼9001的鉸鏈也可以將顯示部9003的屏面以與地板垂直的方式立起來，從而也可以將桌子用作電視機。雖然在小房間裏設置大屏面的電視機會使自由使用的空間變小，但是若桌子安裝有顯示部則可以有效地利用房間的空間。
圖11B是可攜式音樂播放器，其主體3021設有：顯示部3023；為了掛在耳朵上的固定部3022；揚聲器；操作按鈕3024；及外部儲存槽3025等。藉由實施方式1或實施方式2所示的電晶體或實施方式3至實施方式5所示的半導體裝置用於內置在主體3021中的記憶體或CPU等，可以實現進一步低耗電量化的可攜式音樂播放器(PDA)。
再者，藉由使圖11B所示的可攜式音樂播放器具有天線、麥克風功能及無線通信功能，且與行動電話機互動， 可以實現在駕駛汽車等時利用無線通信進行免提的對話。
圖11C示出電腦，該電腦包括含有CPU的主體9201、外殼9202、顯示部9203、鍵盤9204、外部連接埠9205、指向裝置9206等。該電腦藉由將利用本發明的一個方式製造的半導體裝置用於顯示部9203來製造。藉由使用實施方式6所示的CPU，可以製造耗電量低的電腦。
圖12A及圖12B是能夠進行折疊的平板終端。圖12A是打開的狀態，並且平板終端包括外殼9630、顯示部9631a、顯示部9631b、顯示模式切換開關9034、電源開關9035、省電模式切換開關9036、卡子9033以及操作開關9038。
在圖12A及圖12B所示的可攜式設備中，作為用來暫時儲存影像資料的記憶體使用SRAM或DRAM。例如，可以將實施方式3至實施方式5所說明的半導體裝置用作記憶體。藉由將上述實施方式所說明的半導體裝置用於記憶體，能夠以高速進行資訊的寫入和讀出，能夠長期保持儲存資料，還能夠充分降低耗電量。
另外，在顯示部9631a中，可以將其一部分用作觸摸屏的區域9632a，並且可以藉由按觸所顯示的操作鍵9638來輸入資料。此外，作為一個例子，示出顯示部9631a的一半只具有顯示的功能，而另一半具有觸摸屏的功能的結構，但是不侷限於該結構。也可以採用使顯示部9631a的所有區域具有觸摸屏的功能的結構。例如，可以使顯示部9631a的整個面顯示鍵盤按鈕來將其用作觸摸屏，並且將 顯示部9631b用作顯示幕面。
此外，在顯示部9631b中與顯示部9631a同樣也可以將其一部分用作觸摸屏的區域9632b。此外，藉由使用手指或觸控筆等按觸觸摸屏上的顯示鍵盤顯示切換按鈕9639的位置，可以在顯示部9631b上顯示鍵盤按鈕。
此外，也可以對觸摸屏的區域9632a和觸摸屏的區域9632b同時進行觸摸輸入。
另外，顯示模式切換開關9034能夠切換豎屏顯示和橫屏顯示等顯示的方向並選擇黑白顯示或彩色顯示等的切換。根據藉由平板終端所內置的光感測器檢測到的使用時的外光的光量，省電模式切換開關9036可以使顯示的亮度設定為最適合的亮度。平板終端除了光感測器以外還可以內置陀螺儀和加速度感測器等檢測傾斜度的感測器等的其他檢測裝置。
此外，圖12A示出顯示部9631b的顯示面積與顯示部9631a的顯示面積相同的例子，但是不侷限於此，既可以使一方的尺寸和另一方的尺寸不同又可以使它們的顯示品質有差異。例如顯示部9631a和顯示部9631b中的一方與另一方相比可以進行高精細的顯示。
圖12B是合上的狀態，並且平板終端包括外殼9630、太陽能電池9633、充放電控制電路9634、電池9635以及DCDC轉換器9636。此外，在圖12B中，作為充放電控制電路9634的一個例子示出具有電池9635和DCDC轉換器9636的結構。
此外，平板終端能夠進行折疊，因此不使用時可以合上外殼9630。因此，可以保護顯示部9631a和顯示部9631b，而可以提供一種具有良好的耐久性且從長期使用的觀點來看具有良好的可靠性的平板終端。
此外，圖12A及圖12B所示的平板終端還可以具有如下功能：顯示各種各樣的資訊(靜態影像、動態影像、文字影像等)；將日曆、日期或時刻等顯示在顯示部上；對顯示在顯示部上的資訊進行操作或編輯的觸摸輸入；藉由各種各樣的軟體(程式)控制處理等。
藉由利用安裝在平板終端的表面上的太陽能電池9633，可以將電力供應到觸摸屏、顯示部或影像信號處理部等。另外，可以藉由將太陽能電池9633設置在外殼9630的單面或雙面，來高效地對電池9635進行充電。另外，當作為電池9635使用鋰離子電池時，有可以實現小型化等的優點。
另外，參照圖12C所示的方塊圖對圖12B所示的充放電控制電路9634的結構和工作進行說明。圖12C示出太陽能電池9633、電池9635、DCDC轉換器9636、轉換器9637、開關SW1至開關SW3以及顯示部9631，電池9635、DCDC轉換器9636、轉換器9637、開關SW1至開關SW3對應圖12B所示的充放電控制電路9634。
首先，說明在利用外光使太陽能電池9633發電時的工作的例子。使用DCDC轉換器9636對太陽能電池所產生的電力進行升壓或降壓以使它成為用來對電池9635進 行充電的電壓。並且，當利用來自太陽能電池9633的電力使顯示部9631工作時使開關SW1導通，並且，利用轉換器9637將其升壓或降壓到顯示部9631所需要的電壓。另外，當不進行顯示部9631中的顯示時，可以採用使開關SW1關閉且使開關SW2導通來對電池9635進行充電的結構。
注意，作為發電單元的一個例子示出太陽能電池9633，但是不侷限於此，也可以使用壓電元件(piezoelectric element)或熱電轉換元件(珀耳帖元件(Peltier element))等其他發電單元進行電池9635的充電。例如，也可以使用以無線(不接觸)的方式能夠收發電力來進行充電的無線電力傳輸模組或組合其他充電方法進行充電。
在圖13A的電視機8000中，外殼8001組裝有顯示部8002，利用顯示部8002可以顯示影像，並且從揚聲器部8003可以輸出聲音。可以將實施方式1或實施方式2所示的電晶體用於顯示部8002。
作為顯示部8002，可以使用液晶顯示裝置、在各個像素中具備有機EL元件等發光元件的發光裝置、電泳顯示裝置、DMD(Digital Micromirror Device：數位微鏡裝置)、PDP(Plasma Display Panel：電漿顯示面板)等半導體顯示裝置。
電視機8000也可以具備接收機及數據機等。電視機8000可以藉由利用接收機，接收一般的電視廣播。再 者，藉由數據機連接到有線或無線方式的通信網路，也可以進行單向(從發送者到接收者)或雙向(發送者和接收者之間或接收者之間等)的資訊通信。
此外，電視機8000也可以具備用來進行資訊通信的CPU、記憶體等。電視機8000也可以使用實施方式3至實施方式6中的任一個所示的記憶體及CPU。
在圖13A中，具有室內機8200和室外機8204的空調器是使用實施方式6的CPU的電氣設備的一個例子。明確地說，室內機8200具有外殼8201、送風口8202、CPU8203等。在圖13A中，例示出CPU8203設置在室內機8200中的情況，但是CPU8203也可以設置在室外機8204中。或者，在室內機8200和室外機8204的兩者中設置CPU8203。因為實施方式6所示的CPU是使用氧化物半導體的CPU，而具有良好的耐熱性，所以可以實現可靠性高的空調器。
在圖13A中，電冷藏冷凍箱8300是具備使用氧化物半導體的CPU的電氣設備的一個例子。明確地說，電冷藏冷凍箱8300包括外殼8301、冷藏室門8302、冷凍室門8303及CPU8304等。在圖13A中，CPU8304設置在外殼8301的內部。藉由將實施方式6所示的CPU用於電冷藏冷凍箱8300的CPU8304，可以實現低耗電量化。
在圖13B和圖13C中，示出電氣設備的一個例子的電動汽車的例子。電動汽車9700安裝有二次電池9701。二次電池9701的電力由控制電路9702調整輸出而供應到 驅動裝置9703。控制電路9702由具有未圖示的ROM、RAM、CPU等的處理裝置9704控制。藉由將實施方式6所示的CPU用於電動汽車9700的CPU，可以實現低耗電量化。
驅動裝置9703是利用直流電動機或交流電動機，或者將電動機和內燃機組合而構成。處理裝置9704根據電動汽車9700的駕駛員的操作資訊(加速、減速、停止等)、行車資訊(爬坡、下坡等資訊或者行車中的車輪受到的負載等)等的輸入資訊，向控制電路9702輸出控制信號。控制電路9702利用處理裝置9704的控制信號調整從二次電池9701供應的電能控制驅動裝置9703的輸出。當安裝有交流電動機時，雖然未圖示，但是還安裝有將直流轉換為交流的反相器。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而使用。
100‧‧‧基板
102‧‧‧基底絕緣膜
104a‧‧‧閘極電極
104b‧‧‧下部電極膜
106a‧‧‧閘極絕緣膜
106b‧‧‧電極間絕緣膜
108‧‧‧氧化物半導體膜
108a‧‧‧通道形成區
108b‧‧‧低電阻區
108c‧‧‧低電阻區
110a‧‧‧閘極絕緣膜
110b‧‧‧電極間絕緣膜
112a‧‧‧閘極電極
112b‧‧‧上部電極膜
114‧‧‧層間膜
116a‧‧‧源極電極
116b‧‧‧汲極電極
150‧‧‧電晶體
160‧‧‧電容元件

Claims (15)

  1. 一種半導體裝置，包括：在第一方向上延伸的第一閘極電極；覆蓋該第一閘極電極的頂面及側面的第一閘極絕緣膜；氧化物半導體膜，該氧化物半導體膜隔著該第一閘極電極的該頂面與該氧化物半導體膜之間及該第一閘極電極的該側面與該氧化物半導體膜之間的該第一閘極絕緣膜覆蓋該第一閘極電極；覆蓋該氧化物半導體膜的第二閘極絕緣膜；以及該第二閘極絕緣膜上的第二閘極電極，該第二閘極電極在垂直於該第一方向的第二方向上延伸。
  2. 根據申請專利範圍第1項之半導體裝置，還包括藉由該第二閘極絕緣膜中的開口電連接於該氧化物半導體膜的源極電極及汲極電極。
  3. 根據申請專利範圍第1項之半導體裝置，其中，該氧化物半導體膜包括通道形成區及一對低電阻區，並且，該第二閘極電極重疊於該通道形成區。
  4. 一種半導體裝置，包括：在第一方向上延伸的第一閘極電極；覆蓋該第一閘極電極的頂面及側面的第一閘極絕緣膜；氧化物半導體膜，該氧化物半導體膜隔著該第一閘極 電極的該頂面與該氧化物半導體膜之間及該第一閘極電極的該側面與該氧化物半導體膜之間的該第一閘極絕緣膜覆蓋該第一閘極電極；覆蓋該氧化物半導體膜的一部分的源極電極及汲極電極；覆蓋該氧化物半導體膜的一部分、該源極電極及該汲極電極的第二閘極絕緣膜；以及該第二閘極絕緣膜上的第二閘極電極，該第二閘極電極在垂直於該第一方向的第二方向上延伸。
  5. 根據申請專利範圍第4項之半導體裝置，其中該第二閘極電極設置在該源極電極與該汲極電極之間。
  6. 根據申請專利範圍第1或4項之半導體裝置，還包括該第二閘極絕緣膜及該第二閘極電極上的絕緣膜。
  7. 根據申請專利範圍第1或4項之半導體裝置，還包括電容元件，該電容元件包括：包含與該第一閘極電極相同的材料的下部電極膜；以及包含與該第二閘極電極相同的材料的上部電極膜。
  8. 根據申請專利範圍第7項之半導體裝置，其中，該電容元件在該下部電極膜與該上部電極膜之間包括絕緣膜，並且，該絕緣膜包含與該第一閘極絕緣膜或該第二閘極絕緣膜相同的材料。
  9. 根據申請專利範圍第7項之半導體裝置，其中該下 部電極膜的高度大於該下部電極膜的寬度。
  10. 一種半導體裝置的製造方法，包括如下步驟：在第一方向上形成第一閘極電極；形成覆蓋該第一閘極電極的頂面及側面的第一閘極絕緣膜；形成氧化物半導體膜，該氧化物半導體膜隔著該第一閘極電極的該頂面與該氧化物半導體膜之間及該第一閘極電極的該側面與該氧化物半導體膜之間的該第一閘極絕緣膜覆蓋該第一閘極電極；形成覆蓋該氧化物半導體膜的第二閘極絕緣膜；以及形成該第二閘極絕緣膜上的第二閘極電極，該第二閘極電極在垂直於該第一方向的第二方向上延伸。
  11. 根據申請專利範圍第10項之半導體裝置的製造方法，還包括形成藉由該第二閘極絕緣膜中的開口電連接於該氧化物半導體膜的源極電極及汲極電極的步驟。
  12. 根據申請專利範圍第10項之半導體裝置的製造方法，還包括形成源極電極及汲極電極的步驟，其中該第二閘極電極設置在該源極電極與該汲極電極之間。
  13. 根據申請專利範圍第10項之半導體裝置的製造方法，其中，該半導體裝置包括具有下部電極膜及上部電極膜的電容元件，該下部電極膜藉由與形成該第一閘極電極的步驟相同的步驟形成， 並且，該上部電極膜藉由與形成該第二閘極電極的步驟相同的步驟形成。
  14. 根據申請專利範圍第13項之半導體裝置的製造方法，其中，該電容元件在該下部電極膜與該上部電極膜之間包括絕緣膜，並且，該絕緣膜包含與該第一閘極絕緣膜或該第二閘極絕緣膜相同的材料。
  15. 根據申請專利範圍第13項之半導體裝置的製造方法，其中該下部電極膜的高度大於該下部電極膜的寬度。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102103913B1 (ko) 2012-01-10 2020-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US9029863B2 (en) 2012-04-20 2015-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI644433B (zh) 2013-03-13 2018-12-11 半導體能源研究所股份有限公司 半導體裝置
KR102234236B1 (ko) 2013-09-13 2021-04-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9455349B2 (en) * 2013-10-22 2016-09-27 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor thin film transistor with reduced impurity diffusion
US9401432B2 (en) * 2014-01-16 2016-07-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US9761730B2 (en) * 2014-10-29 2017-09-12 Semiconductor Energy Laboratory Co., Ltd. Imaging device and electronic device
US10186618B2 (en) 2015-03-18 2019-01-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6369366B2 (ja) * 2015-03-26 2018-08-08 豊田合成株式会社 半導体装置の製造方法
US20180307451A1 (en) * 2015-04-30 2018-10-25 Semiconductor Energy Laboratory Co., Ltd. Electronic device
US10985278B2 (en) * 2015-07-21 2021-04-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2017038110A1 (ja) * 2015-08-28 2017-03-09 日立化成株式会社 半導体装置及びその製造方法
US9978879B2 (en) * 2016-08-31 2018-05-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10930535B2 (en) * 2016-12-02 2021-02-23 Applied Materials, Inc. RFID part authentication and tracking of processing components
KR20220066173A (ko) * 2017-08-31 2022-05-23 마이크론 테크놀로지, 인크 반도체 장치, 하이브리드 트랜지스터 및 관련 방법
JP7124059B2 (ja) 2017-08-31 2022-08-23 マイクロン テクノロジー，インク． 半導体デバイス、トランジスタ、および金属酸化物半導体デバイスを接触させるための関連する方法
US10580768B1 (en) * 2018-09-28 2020-03-03 Win Semiconductors Corp. Gallium arsenide cell
CN111033728A (zh) 2019-04-15 2020-04-17 长江存储科技有限责任公司 具有可编程逻辑器件和动态随机存取存储器的键合半导体器件及其形成方法
EP3891784A4 (en) * 2019-04-15 2022-08-17 Yangtze Memory Technologies Co., Ltd. INTEGRATION OF NON-AND THREE-DIMENSIONAL MEMORY DEVICES WITH MULTIPLE FUNCTIONAL CHIPS
JP7311615B2 (ja) 2019-04-30 2023-07-19 長江存儲科技有限責任公司 プロセッサおよびｎａｎｄフラッシュメモリを有する接合半導体デバイスならびにそれを形成する方法
CN110870062A (zh) 2019-04-30 2020-03-06 长江存储科技有限责任公司 具有可编程逻辑器件和nand闪存的键合半导体器件及其形成方法
KR20210009000A (ko) * 2019-07-16 2021-01-26 삼성전자주식회사 반도체 장치
KR20210047119A (ko) * 2019-10-21 2021-04-29 삼성전자주식회사 금속 질화막 제조방법 및 금속 질화막을 포함하는 전자 소자

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060214233A1 (en) * 2005-03-22 2006-09-28 Ananthanarayanan Hari P FinFET semiconductor device
US20100066653A1 (en) * 2005-05-20 2010-03-18 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US20110193077A1 (en) * 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20110297928A1 (en) * 2010-06-04 2011-12-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20120063209A1 (en) * 2010-09-14 2012-03-15 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device

Family Cites Families (129)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3173760B2 (ja) * 1994-11-11 2001-06-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
KR0179175B1 (ko) 1995-10-05 1999-03-20 문정환 반도체 메모리 장치 및 제조방법
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US6579761B1 (en) * 2002-08-20 2003-06-17 Taiwan Semiconductor Manufacturing Company Method to improve the coupling ratio of top gate to floating gate in flash
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US8222680B2 (en) * 2002-10-22 2012-07-17 Advanced Micro Devices, Inc. Double and triple gate MOSFET devices and methods for making same
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
KR101078483B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 Lcd 또는 유기 el 디스플레이의 스위칭 소자
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
CA2585063C (en) 2004-11-10 2013-01-15 Canon Kabushiki Kaisha Light-emitting device
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
KR100939998B1 (ko) 2004-11-10 2010-02-03 캐논 가부시끼가이샤 비정질 산화물 및 전계 효과 트랜지스터
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
JP5118812B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI390735B (zh) 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4963021B2 (ja) * 2005-09-06 2012-06-27 独立行政法人産業技術総合研究所 半導体構造
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
KR100655691B1 (ko) * 2005-09-21 2006-12-08 삼성전자주식회사 커패시터 및 이의 제조 방법.
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577293B (zh) 2005-11-15 2012-09-19 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP2009206306A (ja) 2008-02-28 2009-09-10 Seiko Epson Corp 半導体装置の製造方法及び電気光学装置の製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
US8106400B2 (en) * 2008-10-24 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101547326B1 (ko) 2008-12-04 2015-08-26 삼성전자주식회사 트랜지스터 및 그 제조방법
JP4905442B2 (ja) * 2008-12-05 2012-03-28 ソニー株式会社 半導体装置およびその製造方法
EP2515337B1 (en) 2008-12-24 2016-02-24 Semiconductor Energy Laboratory Co., Ltd. Driver circuit and semiconductor device
JP5645368B2 (ja) * 2009-04-14 2014-12-24 株式会社日立製作所 半導体装置およびその製造方法
KR101842182B1 (ko) 2009-05-01 2018-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP5796760B2 (ja) 2009-07-29 2015-10-21 Ｎｌｔテクノロジー株式会社 トランジスタ回路
WO2011027705A1 (ja) * 2009-09-01 2011-03-10 シャープ株式会社 半導体装置、アクティブマトリクス基板、及び表示装置
KR20110037220A (ko) 2009-10-06 2011-04-13 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 유기전계발광 표시 장치
KR101862808B1 (ko) 2010-06-18 2018-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101108176B1 (ko) 2010-07-07 2012-01-31 삼성모바일디스플레이주식회사 더블 게이트형 박막 트랜지스터 및 이를 구비한 유기 발광 표시 장치
US8603841B2 (en) * 2010-08-27 2013-12-10 Semiconductor Energy Laboratory Co., Ltd. Manufacturing methods of semiconductor device and light-emitting display device
US8835917B2 (en) * 2010-09-13 2014-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, power diode, and rectifier
US9099437B2 (en) 2011-03-08 2015-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8817434B2 (en) * 2011-10-11 2014-08-26 United Microelectronics Corporation Electrostatic discharge (ESD) protection device
CN102368499B (zh) 2011-10-27 2014-04-16 深圳市华星光电技术有限公司 Tft阵列基板及液晶面板
TWI569446B (zh) 2011-12-23 2017-02-01 半導體能源研究所股份有限公司 半導體元件、半導體元件的製造方法、及包含半導體元件的半導體裝置
KR102103913B1 (ko) 2012-01-10 2020-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US8969867B2 (en) 2012-01-18 2015-03-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20130187150A1 (en) 2012-01-20 2013-07-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9029863B2 (en) 2012-04-20 2015-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060214233A1 (en) * 2005-03-22 2006-09-28 Ananthanarayanan Hari P FinFET semiconductor device
US20100066653A1 (en) * 2005-05-20 2010-03-18 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US20110193077A1 (en) * 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20110297928A1 (en) * 2010-06-04 2011-12-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20120063209A1 (en) * 2010-09-14 2012-03-15 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device

Also Published As

Publication number Publication date
KR20150010732A (ko) 2015-01-28
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WO2013157619A1 (en) 2013-10-24
US20150236138A1 (en) 2015-08-20

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