CN104247030B - 半导体装置及其制造方法 - Google Patents

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Abstract

在使用氧化物半导体材料的鳍型结构晶体管中抑制阈值电压向负方向漂移或S值增高等的电特性的不均匀。氧化物半导体膜隔着绝缘膜夹在多个栅电极之间。具体而言，覆盖第一栅电极的第一栅极绝缘膜；接触于该第一栅极绝缘膜并越过第一栅电极的氧化物半导体膜；至少覆盖该氧化物半导体膜的第二栅极绝缘膜；以及接触于该第二栅极绝缘膜的一部分并越过第一栅电极的第二栅电极。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置及其制造方法。在本说明书中，半导体装置是指半导体元件本身或者包括半导体元件的装置，作为这种半导体元件，例如可以举出薄膜晶体管。因此，液晶显示装置及存储装置等也包括在半导体装置中。
背景技术
作为活性层使用形成在具有绝缘表面的衬底上的半导体薄膜的晶体管被广泛地应用于如集成电路(IC)及图像显示装置(显示装置)等的电子设备。
现有的薄膜晶体管主要具有在平面上层叠有半导体膜、绝缘膜以及电极等的所谓的平面型结构，但是随着制造工序中的晶体管等的微型化得到进展，缩小沟道宽度，由此导致导通态电流(on-state current)的下降。因此，近年来，对代替现有的平面型结构的新结构的晶体管进行开发。例如，专利文献1公开了将多晶硅膜用于活性层(在专利文献1中记载为半导体薄膜)的鳍(fin)型结构的晶体管。
[专利文献1]日本专利申请公开2009-206306号公报。
发明内容
如专利文献1那样，与包括平面型结构的晶体管相比，包括鳍型结构的活性层的晶体管可以降低截止态电流(off-state current)(当晶体管处于截止状态时在源极和漏极之间流过的电流)，从而对耗电量的降低很有效。然而，对半导体装置的低耗电量化的要求今后进一步增高是明显的，因此要求进行进一步抑制晶体管的截止态电流的对策。
作为降低晶体管的截止态电流的方法之一，已提出了将氧化物半导体材料用于活性层的晶体管。与使用硅类半导体材料的晶体管相比，将氧化物半导体材料用于活性层的晶体管具有非常低的截止态电流，并可以将截止态电流降至通过一般方法测量不到的程度。
另外，为了实现晶体管的工作的高速化、晶体管的低耗电量化、高集成化、低价格化等，必须要实现晶体管的微型化。但是，在实现晶体管的微型化时，有产生阈值电压向负方向漂移或S值(亚阈值)增高等的电特性的不均匀的担忧。
鉴于上述问题，本发明的一个方式的目的之一是提供一种使用氧化物半导体材料的鳍型结构的晶体管(半导体装置)，该晶体管(半导体装置)可以抑制随着微型化而变得显著的电特性的不均匀。本发明的一个方式的目的之另一是提供一种晶体管(半导体装置)的制造方法。
在本发明的一个方式中，在鳍型结构晶体管中，氧化物半导体膜隔着绝缘膜夹在多个栅电极之间。具体而言，本发明的一个方式包括：覆盖第一栅电极的第一栅极绝缘膜；接触于该第一栅极绝缘膜并越过第一栅电极的氧化物半导体膜；至少覆盖该氧化物半导体膜的第二栅极绝缘膜；以及接触于该第二栅极绝缘膜的一部分并越过第一栅电极的第二栅电极。
本发明的一个方式是一种半导体装置，包括：第一栅电极；覆盖第一栅电极的第一栅极绝缘膜；接触于第一栅极绝缘膜并越过第一栅电极的氧化物半导体膜；至少覆盖氧化物半导体膜的第二栅极绝缘膜；接触于第二栅极绝缘膜的一部分并越过第一栅电极的第二栅电极；以及夹着第二栅电极的电连接于氧化物半导体膜的源电极及漏电极。
本发明的另一个方式是一种半导体装置，包括：第一栅电极；覆盖第一栅电极的第一栅极绝缘膜；接触于第一栅极绝缘膜并越过第一栅电极的氧化物半导体膜；至少覆盖氧化物半导体膜的第二栅极绝缘膜；接触于第二栅极绝缘膜的一部分并越过第一栅电极的第二栅电极；第二栅极绝缘膜及第二栅电极上的层间膜；以及层间膜上的源电极及漏电极。源电极及漏电极通过设置在第二栅极绝缘膜及层间膜中的开口电连接于氧化物半导体膜。第二栅电极位于源电极与漏电极之间。
在上述结构中，优选的是，氧化物半导体膜包括沟道形成区及夹着该沟道形成区的一对低电阻区，沟道形成区重叠于第二栅电极，并且，源电极及漏电极电连接于一对低电阻区。
本发明的另一个方式是一种半导体装置，包括：第一栅电极；覆盖第一栅电极的第一栅极绝缘膜；接触于第一栅极绝缘膜并越过第一栅电极的氧化物半导体膜；接触于氧化物半导体膜的一部分并越过第一栅电极的源电极及漏电极；至少覆盖氧化物半导体膜、源电极及漏电极的第二栅极绝缘膜；以及接触于第二栅极绝缘膜的一部分并越过第一栅电极的第二栅电极。
在上述结构中，第二栅电极也可以隔着第二栅极绝缘膜重叠于源电极及漏电极的一部分。
在上述结构中，包括电容元件，该电容元件包括：下部电极膜；覆盖下部电极膜的电极间绝缘膜；以及接触于电极间绝缘膜的一部分并以越过下部电极膜的方式设置的上部电极膜。另外，优选的是，第一栅电极与下部电极膜的组成相同，第一栅极绝缘膜与电极间绝缘膜的组成相同，并且，第二栅电极与上部电极膜的组成相同。
本发明的另一个方式是一种半导体装置的制造方法，包括如下步骤：形成第一栅电极；形成覆盖第一栅电极的第一栅极绝缘膜；以接触于第一栅极绝缘膜并越过第一栅电极的方式形成氧化物半导体膜；形成至少覆盖氧化物半导体膜的第二栅极绝缘膜；以接触于第二栅极绝缘膜的一部分并越过第一栅电极的方式形成第二栅电极；在第二栅极绝缘膜及第二栅电极上形成层间膜；在第二栅极绝缘膜及层间膜中设置开口；以及在层间膜上形成电连接于氧化物半导体膜的夹着第二栅电极的源电极及漏电极。第二栅电极位于源电极与漏电极之间。
在上述制造方法中，优选的是，在形成第二栅电极之后，添加杂质，在氧化物半导体膜中，以自对准的方式形成重叠于第二栅电极的沟道形成区，并且以自对准的方式形成夹着沟道形成区的一对低电阻区。
本发明的另一个方式是一种半导体装置的制造方法，包括如下步骤：形成第一栅电极；形成覆盖第一栅电极的第一栅极绝缘膜；以接触于第一栅极绝缘膜并越过第一栅电极的方式形成氧化物半导体膜；以接触于氧化物半导体膜的一部分并越过第一栅电极的方式形成源电极及漏电极；形成至少覆盖氧化物半导体膜、源电极及漏电极的第二栅极绝缘膜；以及以接触于第二栅极绝缘膜的一部分并越过第一栅电极的方式形成第二栅电极。
在上述制造方法中，第二栅电极也可以隔着第二栅极绝缘膜重叠于源电极及漏电极的一部分。
另外，示出在上述制造方法中包括电容元件的半导体装置的制造方法。具体而言，在与第一栅电极相同的层中形成下部电极膜；形成覆盖下部电极膜的电极间绝缘膜；以及以接触于电极间绝缘膜的一部分并越过下部电极膜的方式设置的上部电极膜，其中，通过同一工序形成第一栅电极与下部电极膜，通过同一工序形成第一栅极绝缘膜和电极间绝缘膜，并且，通过同一工序形成第二栅电极和上部电极膜。
通过采用上述结构，可以利用用作背栅电极的第一栅电极的电场控制不容易受用作前栅电极的第二栅电极的电场的影响的区域，由此可以抑制阈值电压向负方向漂移或S值增高等的电特性的不均匀。此外，可以利用背栅电极的电场提高晶体管的导通态电流。
另外，通过与该晶体管相同的工序，使用晶体管的栅电极及栅极绝缘膜形成电容元件。因此，由于可以通过同一工序形成晶体管和电容元件，所以可以高效率地形成电容元件。此外，由于电容元件的下部电极膜为鳍型结构，所以与下部电极膜平坦的情况相比可以增大电容值。
附图说明
图1A至图1C是说明半导体装置的一个方式的俯视图及截面图；
图2A至图2D是说明半导体装置的制造方法的一个方式的图；
图3A至图3D是说明半导体装置的制造方法的一个方式的图；
图4A至图4C是说明半导体装置的一个方式的俯视图及截面图；
图5A至图5D是说明半导体装置的制造方法的一个方式的图；
图6是说明半导体装置的一个方式的截面图；
图7A至图7C是示出半导体装置的一个方式的截面图、俯视图及电路图；
图8A和图8B是示出半导体装置的一个方式的电路图及透视图；
图9A和图9B是示出半导体装置的一个方式的截面图及俯视图；
图10A至图10C是说明半导体装置的一个方式的方框图及其一部分的电路图；
图11A至图11C是示出使用本发明的一个方式的半导体装置的电子设备的图；
图12A至图12C是示出使用本发明的一个方式的半导体装置的电子设备的图；
图13A至图13C是示出使用本发明的一个方式的半导体装置的电子设备的图；
图14A至图14C是示出半导体装置的一个方式的截面图及电路图；
图15A和图15B是说明电容元件的电容值的图。
具体实施方式
下面，参照附图对本发明的实施方式进行详细说明。注意，本发明不局限于以下说明，所属技术领域的普通技术人员可以很容易地理解一个事实，就是本发明在不脱离其宗旨及其范围的条件下，其方式及详细内容可以被变换为或被修改为各种各样的形式。因此，本发明不应该被解释为仅局限在以下所示的实施方式所记载的内容中。当利用附图说明发明结构时，表示相同对象的附图标记在不同的附图中共同使用。相同的阴影图案应用于相似部分，并且在一些情况下，相似的部分没有由附图标记专门表示。另外，为了方便起见，有时不在俯视图中表示栅极绝缘膜等的绝缘膜。
注意，在本说明书等中，“上”不局限于构成要素的位置关系为“直接在……之上”。例如，“栅极绝缘膜上的栅电极”不排除栅极绝缘膜与栅电极之间具有其它构成要素的情况。“下”也是同样的。
此外，在本说明书等中，如“电极”及“布线”的名称不会限制组件的功能。例如，有时将“电极”用作“布线”的一部分，反之亦然。另外，“电极”或“布线”的名称也可表示例如多个“电极”或“布线”的组合等。
此外，在采用极性相反的晶体管的情况或在电路工作中电流方向发生变化的情况等下，“源极”和“漏极”的功能有时互相调换。因此，在本说明书中，“源极”和“漏极”可以互相调换。
另外，在本说明书等中，“电连接”包括通过“具有某种电作用的元件”连接的情况。这里，“具有某种电作用的元件”只要可以进行连接对象间的电信号的授受，就对其没有特别的限制。
例如，“具有某种电作用的元件”包括电极和布线等。
注意，在本说明书中，第一、第二等序数词是为了便于说明而使用的，其并不代表对数量的限定。
注意，在本说明书中，“平行”是指两个直线形成的角度为-10°以上且10°以下的情况，因此也包括-5°以上且5°以下的角度的情况。另外，“垂直”是指两个直线形成的角度为80°以上且100°以下的情况，因此也包括85°以上且95°以下的角度的情况。
实施方式1
在本实施方式中，参照图1A至图3D说明半导体装置的结构及制造方法的一个方式。
<半导体装置的结构例>
作为半导体装置的一个例子，图1A至图1C示出包括双栅(dual-gate)型晶体管150及电容元件160的半导体装置的俯视图及截面图。图1A是俯视图，图1B是沿图1A中的点划线A1-B1的截面图，并且图1C是沿图1A中的点划线C1-D1及点划线E1-F1的截面图。
图1A至图1C所示的晶体管150包括：具有绝缘表面的衬底100上的基底绝缘膜102；基底绝缘膜102上的栅电极104a；覆盖栅电极104a的栅极绝缘膜106a；以接触于栅极绝缘膜106a并越过栅电极104a的方式设置的氧化物半导体膜108；至少覆盖氧化物半导体膜108的栅极绝缘膜110a；以接触于栅极绝缘膜110a的一部分并越过栅电极104a的方式设置的栅电极112a；栅极绝缘膜110a及栅电极112a上的层间膜114；以及通过设置在栅极绝缘膜110a及层间膜114中的开口电连接于氧化物半导体膜108的层间膜114上的夹着栅电极112a的源电极116a及漏电极116b，其中，氧化物半导体膜108包括沟道形成区108a、夹着沟道形成区108a的低电阻区108b及低电阻区108c，沟道形成区108a重叠于栅电极112a，并且，源电极116a及漏电极116b分别电连接于低电阻区108b及低电阻区108c。
如图1A所示，当从垂直于基底绝缘膜102的表面或被形成面的方向看氧化物半导体膜108时，可以将氧化物半导体膜108的沟道长度方向称作X轴方向(或A1-B1方向)，并且将其沟道宽度方向称作Y轴方向(或E1-F1方向)。并且，可以将垂直于X-Y平面的方向称作Z轴方向。
在本实施方式中，栅电极104a在X轴方向上延伸，栅电极112a在Y轴方向上延伸。
本发明的一个方式的晶体管150可以利用用作背栅电极的栅电极104a的电场控制不容易受用作前栅电极的栅电极112a的电场的影响的区域，由此可以抑制阈值电压向负方向漂移或S值增高等的电特性的不均匀。此外，可以利用背栅电极的电场提高晶体管的导通态电流。
另外，图1A至图1C所示的电容元件160包括：下部电极膜104b；上部电极膜112b；以及夹在下部电极膜104b与上部电极膜112b之间的电极间绝缘膜106b及电极间绝缘膜110b。
〈半导体装置的制造方法〉
参照图2A至图3D说明图1A至图1C所示的半导体装置的制造工序的一个例子。
首先，准备具有绝缘表面的衬底100，并在该衬底100上形成基底绝缘膜102(参照图2A)。
对可用作具有绝缘表面的衬底100的衬底没有大的限制，但是衬底100需要至少具有能够承受后面进行的热处理的程度的耐热性。例如，可以使用玻璃衬底如硼硅酸钡玻璃和硼硅酸铝玻璃等、陶瓷衬底、石英衬底、蓝宝石衬底等。另外，只要具有绝缘表面，就也可以应用由硅或碳化硅等形成的单晶半导体衬底、多晶半导体衬底、由硅锗等形成的化合物半导体衬底、SOI衬底等。此外，也可以在将硅等材料用作半导体材料的晶体管上使用绝缘膜等形成绝缘表面而将该绝缘膜用作衬底。
另外，作为衬底100，也可以使用挠性衬底。在使用挠性衬底时，既可以在挠性衬底上直接形成包括氧化物半导体膜108的晶体管150，又可以在其他制造衬底上形成包括氧化物半导体膜108的晶体管150，然后将该晶体管150从制造衬底剥离并转置到挠性衬底上。另外，为了将晶体管150从制造衬底剥离并转置到挠性衬底上，优选在制造衬底与包括氧化物半导体膜108的晶体管150之间设置剥离层。
另外，优选的是，预先以低于衬底100的应变点的温度进行加热处理来使衬底100收缩(也被称为热收缩)。由此，可以抑制在晶体管150的制造工序中对衬底进行加热而引起的衬底100的收缩的程度。从而，例如可以抑制曝光工序等所导致的掩模的未对准。并且，通过该加热处理，可以去除附着在衬底100表面上的水分及有机物等。
通过等离子体CVD法或溅射法使用选自氧化硅膜、氧化镓膜、氧化锌膜、氧化铝膜、Ga-Zn氧化物膜、氮化硅膜、氧氮化硅膜、氧氮化铝膜或氮氧化硅膜中的一层或它们的叠层膜来形成厚度为50nm以上且2μm以下的基底绝缘膜102。通过形成基底绝缘膜102，可以抑制来自衬底100一侧的杂质的侵入。另外，不一定必须要设置基底绝缘膜102。
基底绝缘膜102优选使用通过加热处理释放氧的绝缘膜(氧供应膜)。
“通过热处理释放氧”是指当利用TDS(Thermal Desorption Spectroscopy：热脱附谱)分析时，换算为氧原子时的氧的释放量为1.0×1019atoms/cm3以上，优选为3.0×1019atoms/cm3以上，更优选为1.0×1020atoms/cm3以上，进一步优选为3.0×1020atoms/cm3以上。
在此，以下对利用TDS分析来测量换算为氧原子的氧的释放量的方法进行说明。
通过TDS分析测量的气体的释放量与关于经过时间的谱的积分值成比例。因此，可以根据测量的谱的积分值与标准样品的基准值的比算出气体的释放量。标准样品的基准值是指包含在样品中的预定原子的密度相对于谱的积分值的比率。
例如，根据作为标准样品的以预定密度包含氢的硅片的TDS分析结果及绝缘膜的TDS分析结果，可以通过算式1算出绝缘膜的氧分子的释放量(NO2)。这里，假定通过TDS分析得到的检测出为质量电荷比(M/z)为32的谱都来源于氧分子。作为M/z为32的气体，还有CH3OH，但是CH3OH存在的可能性较低，所以这里不作考虑。此外，包含作为氧原子的同位素的M/z为17或18的氧原子的氧分子在自然界的存在比率极微量，所以也不作考虑。
[算式1]
NH2是将从标准样品脱离的氢分子换算为密度的值。SH2是对标准样品进行TDS分析时的关于经过时间的谱的积分值。在此，将标准样品的基准值设定为NH2/SH2。SO2是对绝缘膜进行TDS分析时的关于经过时间的谱的积分值。α是在TDS分析中影响到谱强度的系数。关于算式1的详细说明，参照日本专利申请公开平6-275697号公报。另外，上述绝缘膜的氧的释放量通过使用电子科学株式会社制造的热脱附分析装置EMD-WA1000S/W并作为标准样品使用包含1×1016atoms/cm2的氢原子的硅片进行测量。
此外，在TDS分析中，氧的一部分作为氧原子被检测出。氧分子与氧原子的比率可以从氧分子的离子化率算出。另外，因为上述α包括氧分子的离子化率，所以通过对氧分子的释放量进行评价，能够估算出氧原子的释放量。
另外，NO2是氧分子的释放量。换算为氧原子时的氧的释放量是氧分子的释放量的两倍。
另外，因为当氧供应膜的氢浓度是7.2×1020atoms/cm3以上时，晶体管的初始特性的不均匀增大，关于晶体管的电特性的沟道长度依赖性增大，且在BT压力测试中晶体管的电特性大幅度地劣化，所以氧供应膜的氢浓度低于7.2×1020atoms/cm3。就是说，氧化物半导体膜的氢浓度优选为5×1019atoms/cm3以下，并且氧供应膜的氢浓度优选低于7.2×1020atoms/cm3。
注意，在本说明书中，氧氮化硅等“氧氮化物”是指在其组成中氧含量大于氮含量的物质。
另外，在本说明书中，氮氧化硅等“氮氧化物”是指在其组成中氮含量大于氧含量的物质。
接着，在基底绝缘膜102上形成成为栅电极104a及下部电极膜104b的导电膜，通过光刻法等在导电膜上形成掩模，利用该掩模区域选择性地去除导电膜的一部分来形成导电膜的图案(参照图2B)。
形成了图案的导电膜在晶体管150中用作栅电极104a，在电容元件160中用作下部电极膜104b。此外，可以利用用作背栅电极的栅电极104a的电场补充施加到如下区域的电场，该区域是不容易受后面形成的用作前栅电极的栅电极112a的电场的影响的区域，由此可以抑制阈值电压的负向漂移或S值的增高等的电特性的不均匀。此外，可以利用栅电极104a的电场提高晶体管150的导通态电流。另外，由于栅电极104a及下部电极膜104b通过同一工序形成图案，所以其具有相同组成。
另外，通过提高形成了图案的导电膜的高宽比(在本实施方式中，高度与底边之比)，与平坦的导电膜(底边长)相比可以增大电容元件160的电容值。例如，如图15A和图15B所示，在成为电容元件的下部电极膜的导电膜的底边与高度之比为2：1时，图15B所示的下部电极膜具有鳍型结构的电容元件的电容的部分(图中的间隔大的斜线部区域B、区域C、区域D)比图15A所示的下部电极膜平坦的电容元件的电容的部分(图中的间隔大的斜线部区域A)大2.5倍左右。
成为栅电极104a及下部电极膜104b的导电膜例如通过蒸镀法(包括真空蒸镀法)及溅射法等物理气相沉积法(PVD:Physical Vapor Deposition)、等离子体CVD法等化学气相沉积法(CVD:Chemical Vapor Deposition)或旋涂法等使用钼、钛、钽、钨、铝、铜、钕、钪等金属材料或以这些金属材料为主要成分的合金材料形成，即可。作为成为栅电极104a及下部电极膜104b的导电膜，也可以使用导电金属氧化物形成。作为导电金属氧化物，可以采用氧化铟(In2O3)、氧化锡(SnO2)、氧化锌(ZnO)、铟锡氧化物(In2O3-SnO2，有时缩写为ITO)、铟锌氧化物(In2O3-ZnO)或者通过使这些金属氧化物材料含有硅或氧化硅而形成的金属氧化物。成为栅电极104a及下部电极膜104b的导电膜可以使用上述材料以单层或叠层形成。
此外，作为与后面形成的栅极绝缘膜106a接触一侧的导电膜的一层可以使用包含氮的金属氧化物，具体地说，可以使用包含氮的In-Ga-Zn-O膜、包含氮的In-Sn-O膜、包含氮的In-Ga-O膜、包含氮的In-Zn-O膜、包含氮的Sn-O膜、包含氮的In-O膜以及金属氮化膜(InN、SnN等)。由于这些膜具有5eV以上的功函数，优选具有5.5eV以上的功函数，所以当将该膜用作栅电极时，可以使晶体管的阈值电压成为正值，而可以实现所谓的常关型(normally-off)的开关元件，所以是优选的。
在将铜膜或铝膜用于栅电极104a及下部电极膜104b的一部分的情况下，优选设置阻挡膜，以防止铜或铝到达后面形成的氧化物半导体膜108。作为阻碍铜或铝的移动的阻挡膜，可以举出氮化钽膜、钨膜、氮化钨膜、钼膜、氮化钼膜、钛膜、氮化钛膜、铬膜或氮化铬膜。通过适当地选择上述阻挡膜并将其以接触于铜膜或铝膜的方式设置，可以防止铜或铝到达氧化物半导体膜108。
此外，在采用叠层结构时，例如可以层叠厚度为30nm的氮化钽膜、厚度为200nm的铜膜及厚度为30nm的钨膜形成栅电极104a及下部电极膜104b。另外，也可以使用钨膜、氮化钨膜、氮化钼膜或氮化钛膜代替厚度为30nm的氮化钽膜。另外，也可以使用钼膜代替厚度为30nm的钨膜。通过使用铜膜，可以降低布线电阻。另外，通过在铜膜上层叠钨膜或钼膜，可以防止铜到达氧化物半导体膜108。另外，由于钨膜或钼膜的功函数较高，所以当作为栅电极104a使用钨膜或钼膜时，容易使晶体管的阈值电压向正方向漂移(就是说，容易成为常关型晶体管)，因此是优选的。另外，只要可以利用栅极绝缘膜106a防止铜到达氧化物半导体膜108，就不需要形成钨膜或钼膜。
此外，作为成为栅电极104a及下部电极膜104b的导电膜的蚀刻，可以使用干蚀刻和湿蚀刻中的一方或双方。
接着，通过以覆盖栅电极104a及下部电极膜104b的方式形成成为栅极绝缘膜106a及电极间绝缘膜106b的绝缘膜而进行蚀刻，形成栅极绝缘膜106a及电极间绝缘膜106b(参照图2C)。
作为成为栅极绝缘膜106a及电极间绝缘膜106b的绝缘膜例如可以通过使用高密度等离子体的成膜处理形成绝缘材料(例如，氮化硅、氮氧化硅、氧氮化硅或氧化硅等)膜。此外，成为栅极绝缘膜106a及电极间绝缘膜106b的绝缘膜既可以以单层形成，又可以层叠多个层而形成。在此，例如采用在氮化硅层上层叠有氧氮化硅层的两层的叠层结构。此外，由于产生高密度等离子体而可以减少成为栅极绝缘膜106a及电极间绝缘膜106b的绝缘膜中的等离子体损伤。因此，可以减少成为栅极绝缘膜106a及电极间绝缘膜106b的绝缘膜中的悬空键并降低缺损，而可以使与后面形成的氧化物半导体的界面极为良好。
成为栅极绝缘膜106a及电极间绝缘膜106b的绝缘膜优选至少在接触于氧化物半导体膜108的部分中包含氧，具体地说，至少接触于氧化物半导体膜108的部分优选使用通过加热氧的一部分脱离的绝缘氧化物形成。例如，通过使用氧化硅形成栅极绝缘膜106a中的接触于氧化物半导体膜108的部分，可以将氧扩散到氧化物半导体膜108中，来可以防止产生氧空位。
此外，通过作为成为栅极绝缘膜106a及电极间绝缘膜106b的绝缘膜使用硅酸铪(HfSixOy(x>0，y>0))、添加有氮的硅酸铪(HfSixOy(x>0，y>0))、添加有氮的铝酸铪(HfAlxOy(x>0，y>0))、氧化铪、氧化钇或氧化镧等high-k(高k)材料，可以降低栅极泄漏电流。在此，栅极泄漏电流是指流过栅电极与源电极或漏电极之间的泄漏电流。并且，可以层叠有利用high-k材料形成的层与利用氧化硅、氧氮化硅、氮化硅、氮氧化硅、氧化锌、氧化铝、Ga-Zn氧化物、氧氮化铝及氧化镓形成的层。但是，即使作为成为栅极绝缘膜106a及电极间绝缘膜106b的绝缘膜采用叠层结构，接触于氧化物半导体膜108的部分也优选为绝缘氧化物。另外，由于栅极绝缘膜106a及电极间绝缘膜106b通过同一工序形成图案，所以其具有相同组成。
可以将成为栅极绝缘膜106a及电极间绝缘膜106b的绝缘膜的厚度设定为1nm以上且300nm以下，优选设定为5nm以上且50nm以下。当将成为栅极绝缘膜106a及电极间绝缘膜106b的绝缘膜的厚度设定为5nm以上，可以尤其使栅极泄漏电流小。
接着，以接触于栅极绝缘膜106a并越过栅电极104a的方式区域选择性地形成氧化物半导体膜108(参照图2D)。
可以通过使用溅射法、分子束外延(MBE)法、CVD法、脉冲激光沉积法、原子层沉积(ALD)法等形成氧化物半导体膜108。此外，氧化物半导体膜108可以使用在以大致垂直于溅射靶材表面的方式设置有多个衬底表面的状态下进行成膜的溅射装置形成。另外，氧化物半导体膜108的厚度大于5nm且200nm以下，优选为10nm以上且30nm以下。
为了尽量减少氧化物半导体膜108中的氧空位，而优选在成膜气氛中氧气体所占的比率高的状态下形成氧化物半导体膜108，因此，优选使用能够对装置的成膜处理室内引入氧且调整气体流量的溅射装置。并且，优选的是，对溅射装置的成膜处理室内引入的气体的90％以上为氧气体，并且在除了氧气体之外还使用其它气体时该气体为稀有气体。
此外，当氧化物半导体膜108含有多量的氢时，该氢与氧化物半导体结合而使该氢的一部分成为供体，由此产生作为载流子的电子。其结果是，晶体管的阈值电压向负方向漂移。因此，氧化物半导体膜108中的氢浓度低于5×1018atoms/cm3，优选为1×1018atoms/cm3以下，更优选为5×1017atoms/cm3以下，进一步优选为1×1016atoms/cm3以下。此外，上述氧化物半导体膜中的氢浓度是通过使用二次离子质谱分析技术(SIMS：Secondary Ion MassSpectrometry)而测量的。
由此，当形成氧化物半导体膜108时使用的气体优选不包含诸如水、氢、羟基或氢化物等杂质。换言之，优选使用其纯度为6N(99.9999％)以上，优选为7N(99.99999％)以上(就是说，气体中的杂质浓度为1ppm以下，优选为0.1ppm以下)的气体。
此外，当形成氧化物半导体膜108时，为了去除成膜室中的水分(包括水、水蒸气、氢、羟基或氢化物)，优选使用吸附型的真空泵，例如低温泵、离子泵、钛升华泵。另外，作为排气单元也可以使用配备有冷阱的涡轮分子泵。由于在利用低温泵进行了排气的成膜室中，如氢原子、水(H2O)等的含有氢原子的化合物(优选还包括含有碳原子的化合物)等被排出，由此可以降低在该成膜室中形成的氧化物半导体膜108所包含的氢、水分等杂质的浓度。
此外，优选的是，在溅射装置中使用的靶材的相对密度为90％以上且100％以下，优选为95％以上且99.9％以下。通过采用相对密度高的靶材，从而所形成的氧化物半导体膜108成为致密的膜。
作为氧化物半导体膜108的材料，例如可以使用In-M-Zn-O类材料。在此，与In及Zn相比，金属元素M是与氧的键合能量高的元素。或者，金属元素M是抑制从In-M-Zn-O类材料脱离氧的元素。由于金属元素M的作用，抑制发生氧化物半导体膜的氧空位。因此，能够减少起因于氧空位的晶体管的电特性的变动，而能够获得可靠性高的晶体管。
具体而言，作为金属元素M采用Al、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Ga、Y、Zr、Nb、Mo、Sn、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Hf、Ta或W即可，优选采用Al、Ti、Ga、Y、Zr、Ce或Hf。金属元素M可以选择上述元素中的一种或两种以上。另外，也可以使用Ge代替金属元素M。
在此，在以In-M-Zn-O类材料表示的氧化物半导体中，In的浓度越高，载流子迁移率及载流子密度越高。其结果，在氧化物半导体中，In浓度越高，导电率越高。
在此，说明氧化物半导体膜的结构。
氧化物半导体膜大致分为单晶氧化物半导体膜和非单晶氧化物半导体膜。非单晶氧化物半导体膜包括非晶氧化物半导体膜、微晶氧化物半导体膜、多晶氧化物半导体膜及CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c轴取向结晶氧化物半导体)膜等。
非晶氧化物半导体膜具有无序的原子排列并不具有结晶成分。其典型例子是在微小区域中也不具有结晶部而整个膜具有完全的非晶结构的氧化物半导体膜。
微晶氧化物半导体膜例如包括大于或等于1nm且小于10nm的尺寸的微晶(也称为纳米晶)。因此，微晶氧化物半导体膜的原子排列的有序度比非晶氧化物半导体膜高。因此，微晶氧化物半导体膜的缺陷态密度低于非晶氧化物半导体膜。
CAAC-OS膜是包含多个结晶部的氧化物半导体膜之一，而大部分的结晶部的尺寸为能够容纳在一边短于100nm的立方体的尺寸。因此，有时包括在CAAC-OS膜中的结晶部的尺寸为能够容纳在一边短于10nm、短于5nm或短于3nm的立方体。CAAC-OS膜的缺陷态密度低于微晶氧化物半导体膜。下面，详细说明CAAC-OS膜。
在利用透射电子显微镜(TEM：Transmission Electron Microscope)所得到的CAAC-OS膜的图像中，不能明确地观察到结晶部与结晶部之间的边界，即晶界(grainboundary)。因此，在CAAC-OS膜中，不容易产生起因于晶界的电子迁移率的降低。
由利用TEM所得到的大致平行于样品面的方向上的CAAC-OS膜的图像(截面TEM图像)可知，在结晶部中金属原子排列为层状。各金属原子层具有反映着被形成CAAC-OS膜的面(也称为被形成面)或CAAC-OS膜的顶面的形状并以平行于CAAC-OS膜的被形成面或顶面的方式排列。
另一方面，由利用TEM所得到的大致垂直于样品面的方向上的CAAC-OS膜的图像(平面TEM图像)可知，在结晶部中金属原子排列为三角形状或六角形状。但是，在不同的结晶部之间没有金属原子的排列的有序度。
由截面TEM图像及平面TEM图像可知，CAAC-OS膜的结晶部具有取向性。
使用X射线衍射(XRD:X-Ray Diffraction)装置对CAAC-OS膜进行结构分析。例如，在通过out-of-plane(面外)法分析包括InGaZnO4的结晶的CAAC-OS膜的情况下，在衍射角度(2θ)为31°附近时常出现峰值。由于该峰值归于InGaZnO4结晶的(009)面，所以可以确认到CAAC-OS膜的结晶具有c轴取向性并且c轴在大致垂直于CAAC-OS膜的被形成面或顶面的方向上取向。
另一方面，在通过从垂直于c轴的方向使X线入射到样品的in-plane(面内)法分析CAAC-OS膜的情况下，在2θ为56°附近时常出现峰值。该峰值归于InGaZnO4结晶的(110)面。在此，在将2θ固定为56°附近的状态下，在以样品面的法线向量为轴(φ轴)旋转样品的同时进行分析(φ扫描)。在该样品是InGaZnO4的单晶氧化物半导体膜的情况下出现六个峰值，该六个峰值归于相等于(110)面的结晶面。另一方面，在该样品是CAAC-OS膜的情况下，即使在将2θ固定为56°附近的状态下进行φ扫描也不能明确地观察到峰值。
由上述结果可知，在具有c轴取向的CAAC-OS膜中，虽然a轴及b轴的方向在结晶部之间不同，但是c轴在平行于被形成面或顶面的法线向量的方向上取向。因此，在上述截面TEM图像中观察到的排列为层状的各金属原子层相当于平行于结晶的ab面的面。
注意，结晶部在形成CAAC-OS膜的同时形成或者通过进行加热处理等晶化处理形成。如上所述，结晶的c轴在平行于CAAC-OS膜的被形成面或顶面的法线向量的方向上取向。由此，例如，在通过蚀刻等改变CAAC-OS膜的形状的情况下，有时结晶的c轴未必平行于CAAC-OS膜的被形成面或顶面的法线向量。
此外，CAAC-OS膜中的结晶度未必均匀。例如，在CAAC-OS膜的结晶部通过从CAAC-OS膜的顶面近旁产生的结晶生长形成的情况下，有时顶面附近的结晶度高于被形成面附近。另外，在对CAAC-OS膜添加杂质时，被添加杂质的区域的结晶度变化，而CAAC-OS膜的结晶度根据区域变化。
注意，在通过out-of-plane法分析包括InGaZnO4结晶的CAAC-OS膜的情况下，除了2θ为31°附近的峰值之外，有时还观察到2θ为36°附近的峰值。2θ为36°附近的峰值示出不具有c轴取向性的结晶包括在CAAC-OS膜的一部分中。优选的是，在CAAC-OS膜中2θ的峰值出现于31°附近并不出现于36°附近。
在使用CAAC-OS膜的晶体管中，起因于可见光或紫外光的照射的电特性的变动小。因此，该晶体管具有高可靠性。
注意，氧化物半导体膜例如也可以是包括非晶氧化物半导体膜、微晶氧化物半导体膜和CAAC-OS膜中的两种以上的叠层膜。
另外，在刚成膜之后，氧化物半导体膜优选为包含多于化学计量组成的氧的过饱和的状态。例如，当利用溅射法形成氧化物半导体膜时，优选在成膜气体中氧所占的比例高的条件下进行成膜，尤其是，优选在氧气气氛(氧气体为100％)下进行成膜。当在成膜气体中氧所占的比例高的条件，尤其是，氧气体为100％的气氛下进行成膜时，即使例如将成膜温度设定为300℃以上，也可以抑制从膜中释放Zn。
另外，氧化物半导体膜108也可以采用层叠有多个氧化物半导体膜的结构。例如，也可以作为氧化物半导体膜108采用第一氧化物半导体膜和第二氧化物半导体膜的叠层，并且第一氧化物半导体膜和第二氧化物半导体膜分别使用不同的组成的金属氧化物。例如，也可以作为第一氧化物半导体膜使用三元金属氧化物，作为第二氧化物半导体膜使用二元金属氧化物。另外，例如也可以作为第一氧化物半导体膜和第二氧化物半导体膜都使用三元金属氧化物。
此外，也可以使第一氧化物半导体膜和第二氧化物半导体膜的构成元素相同，并使两者的组成不同。例如，也可以将第一氧化物半导体膜的原子数比设定为In：Ga：Zn＝1：1：1，将第二氧化物半导体膜的原子数比设定为In：Ga：Zn＝3：1：2。另外，也可以将第一氧化物半导体膜的原子数比设定为In：Ga：Zn＝1：3：2，将第二氧化物半导体膜的原子数比设定为In：Ga：Zn＝2：1：3。
在氧化物半导体中，重金属的s轨道主要助于载流子传导，并且通过增加In的含量比呈现s轨道的重叠率增加的倾向，由此具有In＞Ga的组成的氧化物的迁移率比具有In≤Ga的组成的氧化物高。另外，Ga的氧空位的形成能量比In大而Ga不容易产生氧空位，由此具有In≤Ga的组成的氧化物与具有In＞Ga的组成的氧化物相比具有稳定的特性。
通过在沟道一侧使用具有In＞Ga的组成的氧化物半导体并在背沟道一侧(与沟道相反一侧)使用具有In≤Ga的组成的氧化物半导体，可以进一步提高晶体管的迁移率及可靠性。
另外，也可以作为第一氧化物半导体膜和第二氧化物半导体膜使用结晶性不同的氧化物半导体。就是说，也可以采用适当地组合单晶氧化物半导体、多晶氧化物半导体、非晶氧化物半导体以及CAAC-OS中的两种的结构。此外，在作为第一氧化物半导体膜和第二氧化物半导体膜中的至少一方使用非晶氧化物半导体时，可以缓和氧化物半导体膜108的内部应力或外部应力，降低晶体管的特性不均匀，并进一步提高晶体管的可靠性。
另一方面，非晶氧化物半导体容易吸收氢等成为供体的杂质，并且，容易产生氧空位，而容易产生n型化。由此，沟道一侧的氧化物半导体膜优选使用具有结晶性的氧化物半导体如CAAC-OS等。
另外，作为氧化物半导体膜108也可以采用三层以上的叠层结构，在该叠层结构中非晶半导体膜夹在多个层的结晶性半导体膜之间。另外，也可以采用交替层叠结晶性半导体膜与非晶半导体膜的结构。
此外，在作为氧化物半导体膜108采用多个层的叠层结构时，上述结构可以适当地组合而使用。
另外，也可以作为氧化物半导体膜108采用多个层的叠层结构，在形成各氧化物半导体膜之后每次添加氧。作为氧的添加方法，可以使用氧气气氛下的热处理、离子注入法、离子掺杂法、等离子体浸没离子注入法以及包含氧的气氛下的等离子体处理等。
通过在形成各氧化物半导体膜时每次添加氧，可以提高降低氧化物半导体内的氧空位的效果。
接着，通过以至少覆盖氧化物半导体膜108及电极间绝缘膜106b的方式形成成为栅极绝缘膜110a及电极间绝缘膜110b的绝缘膜而进行蚀刻，来形成栅极绝缘膜110a及电极间绝缘膜110b(参照图3A)。
成为栅极绝缘膜110a及电极间绝缘膜110b的绝缘膜可以利用与上述成为栅极绝缘膜106a及电极间绝缘膜106b的绝缘膜相同的材料及方法形成。另外，由于栅极绝缘膜110a及电极间绝缘膜110b通过同一工序形成图案，所以其具有相同组成。
再者，栅极绝缘膜110a及电极间绝缘膜110b优选为氧供应膜，并且优选以包围氧化物半导体膜且配置在氧供应膜的外侧的方式设置抑制氧化物半导体膜的氧的释放的阻挡膜(AlOx膜等)。
通过由氧供应膜或阻挡膜包围氧化物半导体膜，可以实现如下状态：在氧化物半导体膜中氧量与化学计量组成大致一致的状态；或氧量比化学计量组成多的过饱和的状态。例如，当氧化物半导体膜的化学计量组成为In:Ga:Zn:O＝1:1:1:4[原子数比]时，包含在In-Ga-Zn-O膜中的氧的原子数比大于4。
此外，作为电极间绝缘膜，也可以只形成电极间绝缘膜106b和电极间绝缘膜110b中的一个。
接着，形成成为栅电极112a及上部电极膜112b的导电膜，通过光刻法等在导电膜上形成掩模，利用该掩模以越过栅电极104a及下部电极膜104b的方式区域选择性地去除导电膜的一部分来形成导电膜的图案(参照图3B)。
形成图案的导电膜在晶体管150中用作栅电极112a，在电容元件160中用作上部电极膜112b。另外，由于栅电极112a及上部电极膜112b通过同一工序形成图案，所以其具有相同组成。
成为栅电极112a及上部电极膜112b的导电膜可以利用与上述成为栅电极104a及下部电极膜104b的导电膜相同的材料及方法形成。
通过采用隔着栅极绝缘膜106a及栅极绝缘膜110a将氧化物半导体膜108夹在栅电极104a与栅电极112a之间的结构，可以从多个方向控制施加到氧化物半导体膜108的栅极电场。因此，可以控制如下晶体管的导通或截止，即由于包括载流子浓度高如1×1017/cm3以上的氧化物半导体膜所以不能够控制导通或截止的晶体管。
接着，也可以通过对氧化物半导体膜108进行添加杂质120的处理，来以自对准的方式形成沟道形成区108a、低电阻区108b及低电阻区108c(参照图3C)。
此时，由于栅电极112a用作掩模，所以在重叠于栅电极112a的氧化物半导体膜108中不添加杂质120，而以自对准的方式形成沟道形成区108a。
此外，在氧化物半导体膜108中的添加有杂质120的区域中结晶结构变乱，而容易成为非晶状态。由此，在作为氧化物半导体膜108使用CAAC-OS膜等具有结晶性的膜并对该膜添加杂质120时，沟道形成区108a不被添加杂质而保持具有结晶性的氧化物半导体膜的状态，而不重叠于栅电极112a的低电阻区108b及低电阻区108c被添加杂质而容易成为非晶状态的氧化物半导体膜(或者，其大部分处于非晶状态的氧化物半导体膜)。
由于非晶状态的氧化物半导体膜(或者，其大部分处于非晶状态的氧化物半导体膜)容易从CAAC-OS膜等具有结晶性的氧化物半导体膜吸收成为供体的杂质如氢等，所以从沟道形成区108a该杂质被吸收(也可以称为吸杂)到低电阻区108b及低电阻区108c，而可以提高晶体管150的电特性。
此外，作为杂质120，可以使用选自第15族元素(典型的是氮(N)、磷(P)、砷(As)、锑(Sb))、硼(B)、铝(Al)、氩(Ar)、氦(He)、氖(Ne)、铟(In)、氟(F)、氯(Cl)、钛(Ti)和锌(Zn)中的任何一种以上的元素。另外，作为对氧化物半导体膜108添加杂质120的方法，可以使用离子掺杂法或离子注入法。
另外，也可以多次进行对氧化物半导体膜108添加杂质120的处理。在多次进行对氧化物半导体膜108添加杂质120的处理的情况下，作为杂质120，既可以在多次处理中的每次处理中都使用相同的杂质，也可以在进行每次处理时改变杂质。
接着，在栅电极112a、上部电极膜112b、栅极绝缘膜110a及电极间绝缘膜110b上形成层间膜114，并在层间膜114上形成通过设置在栅极绝缘膜110a及层间膜114中的开口分别电连接于氧化物半导体膜108的低电阻区108b及低电阻区108c的源电极116a及漏电极116b(参照图3D)。
层间膜114可以使用氧化硅、氧化镓、氧化铝、氧化锆、氧化钇、氧化铪、氧化镧、氧化钕、氧化钽、氮化硅、氧氮化硅、氧氮化铝或氮氧化硅等形成。层间膜114可以为单层或叠层。此外，层间膜114也可以与栅极绝缘膜106a等同样地使用通过加热氧的一部分脱离的绝缘氧化物形成。
作为源电极116a及漏电极116b，例如利用溅射法形成导电膜(例如金属膜或添加有一导电型的杂质元素的硅膜等)，然后在该导电膜上形成蚀刻掩模进行蚀刻来区域选择性地形成，即可。或者，可以使用喷墨法等。此外，成为源电极116a及漏电极116b的导电膜既可以以单层形成，又可以层叠多个层而形成。例如，可以采用由Ti层夹着Al层的三层的叠层结构。
如此，可以制造晶体管150及电容元件160。
如上所述，可以利用用作背栅电极的栅电极104a的电场控制不容易受用作前栅电极的栅电极112a的电场的影响的区域，由此可以抑制阈值电压向负方向漂移或S值增高等的电特性的不均匀。此外，可以利用背栅电极的电场提高晶体管的导通态电流。再者，通过采用隔着栅极绝缘膜106a及栅极绝缘膜110a将氧化物半导体膜108夹在栅电极104a与栅电极112a之间的结构，可以从多个方向控制施加到氧化物半导体膜108的栅极电场。因此，可以控制如下晶体管的导通或截止，即由于包括载流子浓度高如1×1017/cm3以上的氧化物半导体膜所以不能够控制导通或截止的晶体管。
因此，可以提供具有良好的晶体管特性的使用氧化物半导体的晶体管以及包括使用氧化物半导体的晶体管的可靠性高的半导体装置。另外，由于可以通过同一工序形成晶体管和电容元件，所以可以高效率地形成电容元件。
本实施方式所示的结构、方法等可以与其他实施方式所示的结构、方法等适当地组合。
实施方式2
在本实施方式中，参照图4A至图6说明具有与实施方式1所记载的结构不同的结构的半导体装置的结构及制造方法的一个方式。
<半导体装置的结构例>
作为半导体装置的例子，图4A至图4C示出包括顶栅型晶体管170及电容元件180的半导体装置的俯视图及截面图的一个例子。图4A是俯视图，图4B是沿图4A中的点划线A2-B2的截面图，并且图4C是沿图4A中的点划线C2-D2、点划线E2-F2及点划线G2-H2的截面图。
图4A至图4C所示的晶体管170包括：具有绝缘表面的衬底100上的基底绝缘膜102；基底绝缘膜102上的栅电极104a；覆盖栅电极104a的栅极绝缘膜106a；以接触于栅极绝缘膜106a并越过栅电极104a的方式设置的氧化物半导体膜108；以接触于氧化物半导体膜108并越过栅电极104a的方式设置的源电极116a及漏电极116b；至少覆盖氧化物半导体膜108、源电极116a及漏电极116b的栅极绝缘膜110a；以接触于栅极绝缘膜110a的一部分并越过栅电极104a的方式设置的栅电极112a；以及栅极绝缘膜110a及栅电极112a上的层间膜114，其中，栅电极112a重叠于源电极116a及漏电极116b的一部分。
如图4A所示，当从垂直于基底绝缘膜102的表面或被形成面的方向看氧化物半导体膜108时，可以将氧化物半导体膜108的沟道长度方向称作X轴方向(或A2-B2方向)，并且将其沟道宽度方向称作Y轴方向(或E2-F2方向)。并且，可以将垂直于X-Y平面的方向称作Z轴方向。
在本实施方式中，栅电极104a在X轴方向上延伸，栅电极112a在Y轴方向上延伸。
在晶体管170中，可以利用用作背栅电极的栅电极104a的电场控制不容易受用作前栅电极的栅电极112a的电场的影响的区域，由此可以抑制阈值电压向负方向漂移或S值增高等的电特性的不均匀。此外，可以利用背栅电极的电场提高晶体管170的导通态电流。另外，通过采用栅电极112a重叠于源电极116a及漏电极116b的一部分的结构，可以减小晶体管170的外部电阻，由此可以抑制导通态电流下降。
另外，图4A至图4C所示的电容元件180包括：下部电极膜104b；上部电极膜112b；以及夹在下部电极膜104b与上部电极膜112b之间的电极间绝缘膜106b及电极间绝缘膜110b。
<半导体装置的制造方法>
参照图5A至图5D说明图4A至图4C所示的半导体装置的制造工序的一个例子。
首先，准备具有绝缘表面的衬底100，在衬底100上形成基底绝缘膜102。接着，在基底绝缘膜102上形成成为栅电极104a及下部电极膜104b的导电膜，通过光刻法等在导电膜上形成掩模，利用该掩模区域选择性地去除导电膜的一部分来形成栅电极104a及下部电极膜104b的图案。接着，以覆盖栅电极104a及下部电极膜104b的方式形成成为栅极绝缘膜106a及电极间绝缘膜106b的绝缘膜，通过光刻法等在绝缘膜上形成掩模，利用该掩模区域选择性地去除绝缘膜的一部分来形成栅极绝缘膜106a及电极间绝缘膜106b。接着，以接触于栅极绝缘膜106a并越过栅电极104a的方式形成氧化物半导体膜108(参照图2A至图2D)。
另外，在形成栅电极104a及下部电极膜104b的图案时，通过提高形成了图案的导电膜的高宽比(在本实施方式中，高度与底边之比)，与平坦的导电膜(底边长)相比可以增大电容元件180的电容值。
作为衬底100、基底绝缘膜102、栅电极104a、下部电极膜104b、栅极绝缘膜106a、电极间绝缘膜106b及氧化物半导体膜108的材料及制造方法等，可以参照实施方式1。
接着，以接触于氧化物半导体膜108的一部分并越过栅电极104a的方式形成源电极116a及漏电极116b(参照图5A)。
作为源电极116a及漏电极116b的材料及制造方法等，可以参照实施方式1。
接着，通过以至少覆盖氧化物半导体膜108、源电极116a、漏电极116b及电极间绝缘膜106b的方式形成成为栅极绝缘膜110a及电极间绝缘膜110b的绝缘膜而进行蚀刻，来形成栅极绝缘膜110a及电极间绝缘膜110b(参照图5B)。
作为栅极绝缘膜110a及电极间绝缘膜110b的材料及制造方法等，可以参照实施方式1。
接着，形成成为栅电极112a及上部电极膜112b的导电膜，通过光刻法等在导电膜上形成掩模，利用该掩模以越过栅电极104a及下部电极膜104b的方式区域选择性地去除导电膜的一部分来形成导电膜的图案(参照图5C)。
形成了图案的导电膜在晶体管170中用作栅电极112a，在电容元件180中用作上部电极膜112b。栅电极112a重叠于源电极116a及漏电极116b的一部分。
作为栅电极112a及上部电极膜112b的材料及制造方法等，可以参照实施方式1。
此外，也可以使用与成为上述源电极116a及漏电极116b的导电膜相同的层代替上部电极膜112b，形成上部电极膜，而不设置电极间绝缘膜110b。
通过采用隔着栅极绝缘膜106a及栅极绝缘膜110a将氧化物半导体膜108夹在栅电极104a与栅电极112a之间的结构，可以从多个方向控制施加到氧化物半导体膜108的栅极电场。因此，可以控制如下晶体管的导通或截止，即由于包括载流子浓度高如1×1017/cm3以上的氧化物半导体膜所以不能够控制导通或截止的晶体管。
接着，在栅电极112a、上部电极膜112b、栅极绝缘膜110a及电极间绝缘膜110b上形成层间膜114(参照图5D)。
作为层间膜114的材料及制造方法等，可以参照实施方式1。
如此，可以制造晶体管170及电容元件180。
此外，如图6中的晶体管190所示，通过在图5C中形成导电膜的图案时以隔着栅极绝缘膜110a而不重叠于源电极116a及漏电极116b的方式形成栅电极112a，可以降低栅电极112a与源电极116a之间以及栅电极112a与漏电极116b之间的寄生电容。
如上所述，可以利用用作背栅电极的栅电极104a的电场控制不容易受用作前栅电极的栅电极112a的电场的影响的区域，由此可以抑制阈值电压向负方向漂移或S值增高等的电特性的不均匀。此外，可以利用背栅电极的电场提高晶体管的导通态电流。再者，通过采用隔着栅极绝缘膜106a及栅极绝缘膜110a将氧化物半导体膜108夹在栅电极104a与栅电极112a之间的结构，可以从多个方向控制施加到氧化物半导体膜108的栅极电场。因此，可以控制如下晶体管的导通或截止，即由于包括载流子浓度高如1×1017/cm3以上的氧化物半导体膜所以不能够控制导通或截止的晶体管。
因此，可以提供具有良好的晶体管特性的使用氧化物半导体的晶体管以及包括使用氧化物半导体的晶体管的可靠性高的半导体装置。另外，由于可以通过同一工序形成晶体管和电容元件，所以可以高效率地形成电容元件。
本实施方式所示的结构、方法等可以与其他实施方式所示的结构、方法等适当地组合。
实施方式3
在本实施方式中，参照附图对半导体装置的一个例子进行说明，该半导体装置使用实施方式1或2所示的半导体装置，即使在没有电力供应的情况下也能够保持存储数据，并且对写入次数也没有限制。
图7A至图7C示出半导体装置的结构的一个例子。图7A示出半导体装置的截面图，图7B示出半导体装置的俯视图，并且图7C示出半导体装置的电路图。这里，图7A相当于沿图7B中的A3-B3的截面。
图7A及图7B所示的半导体装置在其下层中包括使用第一半导体材料的晶体管460，并在其上层中包括使用第二半导体材料的晶体管462及通过与晶体管462相同的工序制造的电容元件464。在本实施方式中，虽然示出作为晶体管462及电容元件464使用实施方式1的晶体管150及电容元件160的情况的例子，但是也可以应用实施方式2所示的晶体管及电容元件的结构。
这里，第一半导体材料和第二半导体材料优选为具有不同的禁带宽度的材料。例如，可以将氧化物半导体以外的半导体材料(例如，硅类半导体材料或化合物类半导体材料)用于第二半导体材料，并且将氧化物半导体用于第一半导体材料。使用氧化物半导体以外的材料的晶体管容易进行高速工作。另一方面，使用氧化物半导体的晶体管利用其特性而可以长时间地保持电荷。
另外，虽然对上述晶体管都为n沟道型晶体管的情况进行说明，但是当然也可以使用p沟道型晶体管。另外，用于半导体装置的材料或半导体装置的结构等半导体装置的具体结构不局限于在此所示的结构。
如图7A所示，晶体管460包括：设置在包含氧化物半导体之外的半导体材料(例如，硅、锗或者化合物半导体材料诸如GaAs、InP、SiC、ZnSe、GaN或SiGe等)的衬底400中的沟道形成区416；以夹着沟道形成区416的方式设置的杂质区420；与杂质区420接触的金属间化合物区424；沟道形成区416上的栅极绝缘膜408；以及栅极绝缘膜408上的栅电极410。注意，虽然有时在附图中没有明显示出源电极或漏电极，但是为了方便起见有时将这种结构也称为晶体管。另外，此时，为了对晶体管的连接关系进行说明，有时将源区和源电极总称为源电极，将漏区和漏电极总称为源电极。也就是说，在本说明书中，源电极的记载会包括源区。注意，设置在具备晶体管460的层中的各半导体元件由隔壁490分离。
以覆盖衬底400上的晶体管460的方式设置有绝缘膜428及绝缘膜430。另外，在晶体管460中，也可以在栅电极410的侧面设置侧壁绝缘膜，来形成包括杂质浓度不同的区域的杂质区420。
使用单晶半导体衬底的晶体管460能够进行高速工作。因此，通过将该晶体管用作读出用晶体管，可以高速地进行数据的读出。以覆盖晶体管460的方式形成两个绝缘膜。并且，作为在绝缘膜428及绝缘膜430上形成晶体管462及电容元件464的预处理，对绝缘膜428及绝缘膜430进行去除处理(例如CMP处理)来使绝缘膜428及绝缘膜430平坦化并使栅电极410的顶面露出。
作为绝缘膜428及绝缘膜430，典型地是，可以使用氧化硅膜、氧氮化硅膜、氧化铝膜、氧氮化铝膜、氮化硅膜、氮化铝膜、氮氧化硅膜、氮氧化铝膜等的无机绝缘膜。绝缘膜428及绝缘膜430可以使用等离子体CVD法或溅射法等形成。
另外，可以使用聚酰亚胺树脂、丙烯酸树脂、苯并环丁烯类树脂等的有机材料。此外，除了上述有机材料之外，还可以使用低介电常数材料(low-k(低k)材料)等。在使用有机材料时，也可以使用旋涂法、印刷法等湿法形成绝缘膜428及绝缘膜430。
注意，在本实施方式中，作为绝缘膜428使用氮化硅膜，作为绝缘膜430使用氧化硅膜。
在本实施方式中，在通过去除处理(例如CMP处理)充分进行了平坦化的绝缘膜428及绝缘膜430(优选的是，绝缘膜428及绝缘膜430表面的平均面粗糙度为0.15nm以下)上设置有第一层间膜442及第二层间膜444。第一层间膜442及第二层间膜444可以使用与实施方式1的基底绝缘膜102相同的方法及材料形成。
此外，将通过在第一层间膜442及第二层间膜444中形成的开口电连接于栅电极410的布线446设置在第二层间膜444上，并设置有第三层间膜448，该第三层间膜448用作使在形成布线446时产生的台阶平坦的平坦化膜。布线446可以使用与实施方式1的源电极116a及漏电极116b相同的方法及材料形成。另外，第三层间膜448可以使用与实施方式1的层间膜114相同的方法及材料形成。
此外，在第三层间膜448上设置有第四层间膜450，该第四层间膜450具有如下功能：在下层(包括晶体管460的层)与上层(包括晶体管462的层)之间抑制有可能对晶体管的特性有影响的杂质的移动。在第四层间膜450上设置有晶体管462的栅电极104a及电容元件464的下部电极膜104b。再者，在第四层间膜450、栅电极104a及下部电极膜104b上设置有基底绝缘膜452，该基底绝缘膜452具有对晶体管462的氧化物半导体膜108供应氧的功能。作为第四层间膜450优选设置阻挡膜，以防止铜或铝到达氧化物半导体膜108。作为阻碍铜或铝的移动的阻挡膜，可以举出氮化钽膜、钨膜、氮化钨膜、钼膜、氮化钼膜、钛膜、氮化钛膜、铬膜或氮化铬膜。另外，基底绝缘膜452可以使用与实施方式1的基底绝缘膜102相同的方法及材料形成。
而且，电连接于晶体管462的漏电极116b的布线456通过设置在电极间绝缘膜110b、电极间绝缘膜106b、第四层间膜450及基底绝缘膜452中的开口部电连接于布线446。此外，布线446电连接于电容元件464的下部电极膜104b。另外，在层间膜114上设置有源电极116a及漏电极116b，在源电极116a及漏电极116b上设置有保护膜458。保护膜458可以使用与层间膜114相同的方法及材料形成。另外，作为本实施方式的晶体管和电容元件的结构或各构成要素，可以参照实施方式1。
图7A所示的晶体管462是将氧化物半导体材料用于沟道形成区的晶体管。这里，包括在晶体管462中的氧化物半导体膜108优选是如上述实施方式所记载的水分及氢等杂质尽量被去除了的高纯度化的膜。此外，还优选是氧空位被充分填补的膜。通过使用这样的氧化物半导体膜可以得到截止态电流极小的晶体管462。
因为晶体管462的截止态电流极小，所以通过使用该晶体管而可以在较长期间内保持存储数据。换言之，因为可以形成不需要刷新工作或刷新工作的频度极低的半导体存储装置，所以可以充分降低耗电量。
在图7A及图7B中，优选的是，晶体管460与晶体管462至少部分重叠，并且晶体管460的源区或漏区与氧化物半导体膜108的一部分重叠。另外，晶体管460优选重叠于电容元件464。例如，电容元件464的下部电极膜104b及上部电极膜112b与晶体管460至少部分重叠。通过采用这种平面布局，可以缩小半导体装置所占的面积，从而可以实现高集成化。
注意，在本实施方式中，虽然晶体管460的栅电极410与晶体管462的漏电极116b通过布线446及布线456电连接，但是也可以直接连接。另外，在本实施方式中，虽然在包括晶体管460的层与包括晶体管462的层之间存在有第一层间膜442至第四层间膜450及基底绝缘膜452，但是未必需要所有膜。鉴于半导体装置所需要的特性、可靠性及成本等，实施者适当地选择所形成的膜即可。
接着，图7C示出对应于图7A及图7B的电路结构的一个例子。
在图7C中，第一布线(1st Line)与晶体管460的源电极电连接，第二布线(2ndLine)与晶体管460的漏电极电连接。此外，第三布线(3rd Line)与晶体管462的源电极(或漏电极)电连接，第四布线(4th Line)与晶体管462的栅电极电连接。再者，晶体管460的栅电极及晶体管462的漏电极(或源电极)与电容元件464的电极的一个电连接，第五布线(5th Line)与电容元件464的电极的另一个电连接。
在图7C所示的半导体装置中，通过有效地利用可以保持晶体管460的栅电极的电位的特征，可以如下所示那样进行数据的写入、保持以及读出。注意，由于晶体管460将氧化物半导体(Oxide Semiconductor(OS))用于活性层(也称为沟道形成区)，所以在晶体管的电路符号旁边用“OS”标注。在本说明书中使用的其它附图中的用“OS”标注的晶体管也与此同样。
对数据的写入及保持进行说明。首先，将第四布线的电位设定为使晶体管462成为导通状态的电位，使晶体管462成为导通状态。由此，第三布线的电位施加到晶体管460的栅电极及电容元件464。也就是说，对晶体管460的栅电极施加规定的电荷(写入)。这里，施加赋予两种不同电位电平的电荷(以下，称为低电平电荷、高电平电荷)中的任一种。然后，通过将第四布线的电位设定为使晶体管462成为截止状态的电位，来使晶体管462成为截止状态，而保持施加到晶体管460的栅电极的电荷(保持)。
因为晶体管462的截止态电流极小，所以晶体管460的栅电极的电荷被长时间地保持。
接着，对数据的读出进行说明。当在对第一布线施加规定的电位(恒电位)的状态下对第五布线施加适当的电位(读出电位)时，根据保持在晶体管460的栅电极中的电荷量，第二布线具有不同的电位。这是因为如下缘故：一般而言，在晶体管460为n沟道型的情况下，对晶体管460的栅电极施加高电平电荷时的外观上的阈值电压Vth_H低于对晶体管460的栅电极施加低电平电荷时的外观上的阈值电压Vth_L。在此，外观上的阈值电压是指为了使晶体管460成为“导通状态”所需要的第五布线的电位。从而，通过将第五布线的电位设定为Vth_L与Vth_H之间的电位V0，可以辨别施加到晶体管460的栅电极的电荷。例如，在写入时被供应高电平电荷的情况下，如果第五布线的电位为V0(＞Vth_H)，则晶体管460成为“导通状态”。在写入时被供应低电平电荷的情况下，即使第五布线的电位为V0(＜Vth_L)，晶体管460也维持“截止状态”。因此，根据第二布线的电位可以读出所保持的数据。
注意，当将存储单元配置为阵列状时，需要只读出所希望的存储单元的数据。在此情况下，当不读出数据时，对第五布线施加不管栅电极的状态如何都使晶体管460成为“截止状态”的电位，即小于Vth_H的电位，即可。或者，对第五布线施加不管栅电极的状态如何都使晶体管460成为“导通状态”的电位，即大于Vth_L的电位，即可。
在本实施方式所示的半导体装置中，通过使用将氧化物半导体用于沟道形成区的截止态电流极小的晶体管，可以极长期地保持存储数据。就是说，因为不需要进行刷新工作，或者，可以将刷新工作的频度降低到极低，所以可以充分降低耗电量。另外，即使没有电力供给(但是，优选固定电位)，也可以在较长期间内保持存储数据。
另外，在本实施方式所示的半导体装置中，数据的写入不需要高电压，而且也没有元件劣化的问题。由于例如不需要如现有的非易失性存储器那样地对浮动栅极注入电子或从浮动栅极抽出电子，因此完全不发生如栅极绝缘膜的劣化等的问题。就是说，在根据所公开的发明的半导体装置中，对现有的非易失性存储器的问题的能够重写的次数没有限制，而显著提高可靠性。再者，根据晶体管的导通状态或截止状态而进行数据写入，而可以容易实现高速工作。
如上所述，可以利用用作背栅电极的栅电极104a的电场控制不容易受用作前栅电极的栅电极112a的电场的影响的区域，由此可以抑制阈值电压向负方向漂移或S值增高等的电特性的不均匀。此外，可以利用背栅电极的电场提高晶体管的导通态电流。再者，通过采用隔着栅极绝缘膜106a及栅极绝缘膜110a将氧化物半导体膜108夹在栅电极104a与栅电极112a之间的结构，可以从多个方向控制施加到氧化物半导体膜108的栅极电场。因此，可以控制如下晶体管的导通或截止，即由于包括载流子浓度高如1×1017/cm3以上的氧化物半导体膜所以不能够控制导通或截止的晶体管。
另外，能够提供实现了微型化及高集成化且被赋予高电特性的半导体装置以及该半导体装置的制造方法。
本实施方式所示的结构、方法等可以与其他实施方式所示的结构、方法等适当地组合。
实施方式4
在本实施方式中，关于使用实施方式1或2所示的半导体装置的半导体装置，参照图8A至图9B对与实施方式3所示的结构不同的结构进行说明，该半导体装置即使在没有电力供应的情况下也能够保持存储数据，并且对写入次数也没有限制。
图8A示出半导体装置的电路结构的一个例子，图8B是示出半导体装置的一个例子的示意图。首先对图8A所示的半导体装置进行说明，接着对图8B所示的半导体装置进行说明。
在图8A所示的半导体装置中，位线BL与晶体管462的源电极或漏电极电连接，字线WL与晶体管462的栅电极电连接，并且晶体管462的源电极或漏电极与电容元件464的第一端子电连接。
接着，说明对图8A所示的半导体装置(存储单元650)进行数据的写入及保持的情况。为再次分配电荷之前的位线BL的电位的条件下
首先，通过将字线WL的电位设定为晶体管462成为导通状态的电位，使晶体管462成为导通状态。由此，将位线BL的电位施加到电容元件464的第一端子(写入)。然后，通过将字线WL的电位设定为晶体管462成为截止状态的电位，来使晶体管462成为截止状态，由此保持电容元件464的第一端子的电位(保持)。
使用氧化物半导体的晶体管462具有截止态电流极小的特征。因此，通过使晶体管462成为截止状态，可以极长时间地保持电容元件464的第一端子的电位(或累积在电容元件464中的电荷)。
接着，对数据的读出进行说明。当晶体管462成为导通状态时，处于浮动状态的位线BL与电容元件464电连接，于是，在位线BL与电容元件464之间电荷被再次分配。结果，位线BL的电位变化。位线BL的电位的变化量根据电容元件464的第一端子的电位(或累积在电容元件464中的电荷)而取不同的值。
例如，在以V为电容元件464的第一端子的电位，以C为电容元件464的电容值，以CB为位线BL的电容值(以下也称为位线电容值)，并且以VB0为再次分配电荷之前的位线BL的电位的条件下，再次分配电荷之后的位线BL的电位为(CB×VB0+C×V)/(CB+C)。因此，作为存储单元650的状态，当电容元件464的第一端子的电位为V1和V0(V1＞V0)的两个状态时，保持电位V1时的位线BL的电位(＝(CB×VB0+C×V1)/(CB+C))高于保持电位V0时的位线BL的电位(＝(CB×VB0+C×V0)/(CB+C))。
并且，通过比较位线BL的电位与预定的电位，可以读出数据。
如上所述，图8A所示的半导体装置可以利用晶体管462的截止态电流极小的特征长期保持累积在电容元件464中的电荷。就是说，因为不需要进行刷新工作，或者，可以将刷新工作的频度降低到极低，所以可以充分降低耗电量。另外，即使没有电力供给，也可以在较长期间内保持存储数据。
接着，对图8B所示的半导体装置进行说明。
图8B所示的半导体装置在其上部作为存储电路包括存储单元阵列651a及存储单元阵列651b，该存储单元阵列651a及存储单元阵列651b包括多个图8A所示的存储单元650，并且在其下部包括用来使存储单元阵列651(存储单元阵列651a及存储单元阵列651b)工作的外围电路653。另外，外围电路653与存储单元阵列651电连接。通过采用这种结构，可以实现半导体装置的小型化。
在设置在外围电路653中的晶体管中，更优选使用与晶体管462不同的半导体材料。例如，可以使用硅、锗、硅锗、碳化硅或砷化镓等，优选使用单晶半导体。另外，还可以使用有机半导体材料等。使用这种半导体材料的晶体管能够进行充分的高速工作。从而，通过利用该晶体管，能够顺利实现被要求高速工作的各种电路(逻辑电路、驱动电路等)。
另外，图8B所示的半导体装置示出层叠有两个存储单元阵列651(存储单元阵列651a、存储单元阵列651b)的结构，但是所层叠的存储单元阵列的个数不局限于此。也可以采用层叠有三个以上的存储单元的结构。
接着，参照图9A及图9B对图8A所示的存储单元650的具体结构进行说明。
图9A及图9B是存储单元650的结构的一个例子。图9A示出存储单元650的截面图，而图9B示出存储单元650的俯视图。在此，图9A相当于沿着图9B的A4-B4的截面。
设置在基底绝缘膜452上的晶体管462可以采用与实施方式1或实施方式3所示的结构相同的结构。
图9A及图9B所示的半导体装置在上层中具备包含第二半导体材料构成的晶体管462以及通过与晶体管462相同的工序制造的电容元件464。另外，在下层中具备包含第一半导体材料构成的晶体管492。在本实施方式中，虽然示出作为晶体管462及电容元件464使用实施方式1的晶体管150及电容元件160的情况的例子，但是也可以应用任一其它实施方式所示的晶体管及电容元件的结构。
晶体管462的栅电极104a通过与电容元件464的下部电极膜104b相同的材料及工序形成，晶体管462的栅极绝缘膜106a通过与电容元件464的电极间绝缘膜106b相同的材料及工序形成，晶体管462的栅极绝缘膜110a通过与电容元件464的电极间绝缘膜110b相同的材料及工序形成，晶体管462的栅电极112a通过与电容元件464的上部电极膜112b相同的材料及工序形成。而且，晶体管462与电容元件464通过布线456电连接。
在晶体管462及电容元件464上设置有层间膜114，在层间膜114上设置有用来连接存储单元650与相邻的存储单元650的漏电极116b。注意，漏电极116b相当于图8A的电路图中的位线BL。
通过采用图9A所示的平面布局，可以缩小半导体装置所占的面积，从而可以实现高集成化。
如上所述，在基底绝缘膜452上形成的多个存储单元由使用氧化物半导体的晶体管形成。由于使用氧化物半导体的晶体管的截止态电流小，因此通过使用这种晶体管，能够长期保持存储数据。换言之，可以使刷新工作的频度极低，所以可以充分降低耗电量。
另外，如图9A所示，也可以与实施方式3同样在包括晶体管462的层下层叠包括晶体管492的层等多个层。例如，在图9A中，在包括晶体管462的层下设置有具备将单晶半导体衬底用作活性层的晶体管492及MOS结构的电容元件494的层。注意，设置在具备晶体管492及MOS结构的电容元件494的层中的各半导体元件由隔壁490分离。
如上所述，通过将具备使用氧化物半导体以外的材料的晶体管(换言之，能够进行充分高速的工作的晶体管)的外围电路以及具备使用氧化物半导体的晶体管(作更广义解释，其截止态电流充分小的晶体管)的存储电路设置为一体，能够实现具有新颖特征的半导体装置。另外，通过采用外围电路和存储电路的叠层结构，可以提高半导体装置的集成度。
如上所述，可以利用用作背栅电极的栅电极104a的电场控制不容易受用作前栅电极的栅电极112a的电场的影响的区域，由此可以抑制阈值电压向负方向漂移或S值增高等的电特性的不均匀。此外，可以利用背栅电极的电场提高晶体管的导通态电流。再者，通过采用隔着栅极绝缘膜106a及栅极绝缘膜110a将氧化物半导体膜108夹在栅电极104a与栅电极112a之间的结构，可以从多个方向控制施加到氧化物半导体膜108的栅极电场。因此，可以控制如下晶体管的导通或截止，即由于包括载流子浓度高如1×1017/cm3以上的氧化物半导体膜所以不能够控制导通或截止的晶体管。
另外，能够提供实现了微型化及高集成化且被赋予高电特性的半导体装置以及该半导体装置的制造方法。
本实施方式所示的结构、方法等可以与其他实施方式所示的结构、方法等适当地组合。
实施方式5
在本实施方式中，作为使用本说明书所示的晶体管的半导体装置的其它例子，图14A至图14C示出作为逻辑电路的NOR型电路及NAND型电路。图14B示出NOR型电路，图14C示出NAND型电路。图14A是示出图14B的NOR型电路中的晶体管802及晶体管803的结构的截面图。
在图14B和图14C所示的NOR型电路及NAND型电路中，作为p沟道型晶体管的晶体管801、晶体管802、晶体管811及晶体管814可以采用与实施方式3所示的晶体管460相同的结构。在本实施方式中，通过将赋予p型的杂质元素如硼(B)、铝(Al)或镓(Ga)等引入到使用具有n型的半导体材料的衬底800(例如，n型单晶硅衬底)，形成包括p型杂质区的p沟道型晶体管。
此外，作为n沟道型晶体管的晶体管803、晶体管804、晶体管812及晶体管813，应用具有与实施方式1所示的晶体管150相同的结构的在沟道形成区使用氧化物半导体膜的晶体管。
另外，在图14A至图14C所示的NOR型电路及NAND型电路中，由于晶体管803、晶体管804、晶体管812及晶体管813的氧化物半导体膜的沟道形成区被薄膜化，所以可以抑制该晶体管的阈值电压向负方向漂移。此外，以隔着绝缘膜夹持氧化物半导体膜的方式设置有两个栅电极，将一方的栅电极用作所谓背栅极，并且通过适当地控制背栅极的电位，例如控制为GND，可以使晶体管803、晶体管804、晶体管812及晶体管813的阈值电压进一步向正方向漂移，而可以实现常关型的晶体管。
注意，在本实施方式中示出如下例子：在NOR型电路中，设置在晶体管803及晶体管804中并可以用作背栅极的栅电极彼此电连接，在NAND型电路中，设置在晶体管812及晶体管813中并可以用作背栅极的栅电极彼此电连接。但是，本实施方式不局限于此，也可以具有用作上述背栅极的栅电极分别独立地被电控制的结构。
在图14A所示的半导体装置中，示出作为衬底800使用单晶硅衬底，使用该单晶硅衬底形成晶体管802，在晶体管802上层叠将氧化物半导体膜用于沟道形成区的晶体管803的例子。在衬底800上以围绕晶体管802的方式设置有元件分离绝缘层806。
电连接于晶体管803的栅电极841a的电极层841b通过设置在栅极绝缘膜843及绝缘膜839中的接触孔电连接于设置在与晶体管803相同的层中的电极835。电极835通过设置在绝缘膜836及绝缘膜833中的接触孔电连接于布线832。虽然在图14A中未明确地图示，但是布线832通过设置在绝缘膜830、绝缘膜828及绝缘膜826中的接触孔电连接于晶体管802的栅电极821。由此，晶体管803的栅电极841a电连接于晶体管802的栅电极821。
此外，虽然在图14A中未明确地图示，但是晶体管802的电极825电连接于布线834，布线834通过电极831电连接于晶体管803的电极845。由此，晶体管802的电极825电连接于晶体管803的电极845。
另外，晶体管802的电极(或栅电极)与晶体管803的电极(或栅电极)的电连接不局限于图14A所示的结构，可以适当地设定介于其间的电极(或布线)及绝缘膜的结构。
如图14A所示，通过层叠晶体管802和晶体管803，可以减小半导体装置所占的面积，由此可以实现更高集成化。另外，由于晶体管802是能够实现常关型的晶体管，所以可以正确地控制逻辑电路。
如上所述，能够提供实现了微型化及高集成化且赋予高电特性的半导体装置以及该半导体装置的制造方法。
本实施方式所示的结构、方法等可以与其他实施方式所示的结构、方法等适当地组合。
实施方式6
可以至少在其一部分中使用上述实施方式所公开的晶体管构成CPU(CentralProcessing Unit：中央处理单元)。
图10A是示出CPU的具体结构的方框图。图10A所示的CPU在衬底1190上具有：运算电路(ALU：Arithmetic logic unit：)1191、ALU控制器1192、指令译码器1193、中断控制器1194、定时控制器1195、寄存器1196、寄存器控制器1197、总线接口(Bus I/F)1198、能够重写的ROM1199以及ROM接口(ROM I/F)1189。作为衬底1190使用半导体衬底、SOI衬底、玻璃衬底等。ROM1199及ROM接口1189也可以设置在不同的芯片上。当然，图10A所示的CPU只不过是简化其结构而所示的一个例子，所以实际的CPU根据其用途具有各种各样的结构。
通过总线接口1198输入到CPU的指令在输入到指令译码器1193并被译码之后，输入到ALU控制器1192、中断控制器1194、寄存器控制器1197、定时控制器1195。
ALU控制器1192、中断控制器1194、寄存器控制器1197、定时控制器1195根据被译码的指令进行各种控制。具体而言，ALU控制器1192生成用来控制ALU1191的工作的信号。另外，中断控制器1194在进行CPU的程序时，根据其优先度或掩码状态来对来自外部的输入/输出装置或外围电路的中断要求进行处理。寄存器控制器1197生成寄存器1196的地址，并对应于CPU的状态来进行寄存器1196的读出或写入。
另外，定时控制器1195生成用来控制ALU1191、ALU控制器1192、指令译码器1193、中断控制器1194以及寄存器控制器1197的工作定时的信号。例如，定时控制器1195具有根据基准时钟信号CLK1来生成内部时钟信号CLK2的内部时钟发生器，并将该内部时钟信号CLK2供应到上述各种电路。
在图10A所示的CPU中，在寄存器1196中设置有存储单元。作为寄存器1196的存储单元可以使用包括上述实施方式所记载的半导体装置的存储单元。
在图10A所示的CPU中，寄存器控制器1197根据ALU1191的指令进行寄存器1196中的保持工作的选择。换言之，寄存器控制器1197在寄存器1196所具有的存储单元中选择由反转逻辑(值)的逻辑元件保持数据还是由电容器保持数据。在选择由反转逻辑(值)的逻辑元件保持数据的情况下，对寄存器1196中的存储元件供应电源电压。在选择由电容器保持数据的情况下，对电容器进行数据的重写，而可以停止对寄存器1196中的存储元件供应电源电压。
如图10B或图10C所示，可以通过在存储单元群和施加有电源电位VDD或电源电位VSS的节点之间设置开关元件来进行电源的停止。以下对图10B及图10C的电路进行说明。
图10B及图10C示出作为用来控制对存储单元供应电源电位的开关元件包括上述实施方式所示的晶体管的存储电路的结构的一个例子。
图10B所示的存储装置包括开关元件1141以及具有多个存储单元1142的存储单元群1143。具体而言，作为各存储单元1142可以使用在上述实施方式中记载的存储单元。存储单元群1143所具有的各存储单元1142通过开关元件1141施加有高电平的电源电位VDD。并且，存储单元群1143所具有的各存储单元1142施加有信号IN的电位和低电平的电源电位VSS。
在图10B中，作为开关元件1141使用上述实施方式所公开的晶体管，并且该晶体管的开关被施加到其栅电极的信号SigA控制。
另外，虽然图10B中示出开关元件1141只具有一个晶体管的结构，但是对其没有特别的限制，也可以具有多个晶体管。当开关元件1141具有多个用作开关元件的晶体管时，既可以将上述多个晶体管并联，又可以将上述多个晶体管串联，还可以组合并联和串联。
此外，在图10B中，由于开关元件1141控制对存储单元群1143所具有的各存储单元1142供应高电平的电源电位VDD，但是也可以由于开关元件1141控制供应低电平的电源电位VSS。
另外，图10C示出存储装置的一个例子，其中通过开关元件1141对存储单元群1143所具有的各存储单元1142供应低电平的电源电位VSS。可以由开关元件1141控制对存储单元群1143所具有的各存储单元1142供应低电平的电源电位VSS。
即使在存储单元群和施加有电源电位VDD或电源电位VSS的节点之间设置开关元件来暂时停止CPU的动作而停止供应电源电压，也能够保持数据，从而可以降低耗电量。具体地说，例如，在个人计算机的使用者停止对键盘等输入装置输入数据时，可以停止CPU的工作，由此可以降低耗电量。
在此，虽然以CPU为例子来说明，但是也可以将上述晶体管应用于DSP(DigitalSignal Processor：数字信号处理器)、定制LSI、FPGA(Field Programmable Gate Array：现场可编程门阵列)等的LSI。
本实施方式所示的结构、方法等可以与其他实施方式所示的结构、方法等适当地组合。
实施方式7
可以将本说明书所公开的半导体装置应用于多种电子设备(包括游戏机)。作为电子设备，可以举出电视机、显示器等显示装置、照明装置、台式或笔记本型个人计算机、文字处理机、再现存储在DVD(Digital Versatile Disc：数字通用光盘)等记录介质中的静态图像或动态图像的图像再现装置、便携式CD播放器、收音机、磁带录音机、头戴式耳机音响、音响、无绳电话子机、步话机、便携无线设备、移动电话机、车载电话、便携式游戏机、计算器、便携式信息终端、电子笔记本、电子书阅读器、电子翻译器、声音输入器、摄像机、数字静态照相机、电动剃须刀、微波炉等高频加热装置、电饭煲、洗衣机、吸尘器、空调器等空调设备、洗碗机、烘碗机、干衣机、烘被机、电冰箱、电冷冻箱、电冷藏冷冻箱、DNA保存用冷冻器、烟探测器、辐射计数器(radiation counters)、透析装置等医疗设备等。再者，还可以举出工业设备诸如引导灯、信号机、传送带、自动扶梯、电梯、工业机器人、蓄电系统等。另外，使用石油的引擎、利用来自非水类二次电池的电力通过电动机推进的移动体等也包括在电器设备的范畴内。作为上述移动体，例如可以举出电动汽车(EV)、兼具内燃机和电动机的混合动力汽车(HEV)、插电式混合动力汽车(PHEV)、使用履带代替这些的车轮的履带式车辆、包括电动辅助自行车的电动自行车、摩托车、电动轮椅、高尔夫球车、小型或大型船舶、潜水艇、直升机、飞机、火箭、人造卫星、太空探测器、行星探测器、宇宙飞船。图11A至图11C示出这些电子设备的具体例子。
图11A示出具有显示部的桌子9000。在桌子9000中，框体9001组装有显示部9003，利用显示部9003可以显示影像。另外，示出利用四个腿部9002支撑框体9001的结构。另外，框体9001具有用于供应电力的电源供应线9005。
实施方式1或实施方式2所示的晶体管都可以用于显示部9003，可以使电子设备具有高可靠性。
显示部9003具有触屏输入功能，而通过使用者用手指等接触显示于桌子9000的显示部9003中的显示按钮9004来可以进行屏面操作或信息输入，并且显示部9003也可以用作如下控制装置，即通过使其具有能够与其他家电产品进行通讯的功能或能够控制其他家电产品的功能，而通过屏面操作控制其他家电产品。例如，通过使用具有图像传感器功能的半导体装置，可以使显示部9003具有触屏输入功能。
另外，利用设置于框体9001的铰链也可以将显示部9003的屏面以与地板垂直的方式立起来，从而也可以将桌子9000用作电视装置。虽然在小房间里设置大屏面的电视装置会使自由使用的空间变小，但是若桌子安装有显示部则可以有效地利用房间的空间。
图11B是便携式音乐播放器，其主体3021设有：显示部3023；为了挂在耳朵上的固定部3022；扬声器；操作按钮3024；及外部储存槽3025等。通过实施方式1或实施方式2所示的晶体管或实施方式3至实施方式5所示的半导体装置用于内置在主体3021中的存储器或CPU等，可以实现低耗电量化的便携式音乐播放器(PDA)。
再者，通过使图11B所示的便携式音乐播放器具有天线、麦克风功能及无线通信功能，且与移动电话机互动，可以实现在驾驶汽车等时利用无线通信进行免提的对话。
图11C示出计算机，该计算机包括含有CPU的主体9201、框体9202、显示部9203、键盘9204、外部连接端口9205、指向装置9206等。该计算机通过将利用本发明的一个方式制造的半导体装置用于显示部9203来制造。通过使用实施方式6所示的CPU，可以制造耗电量低的计算机。
图12A及图12B是能够进行折叠的平板终端。图12A是打开的状态，并且平板终端包括框体9630、显示部9631a、显示部9631b、显示模式切换开关9034、电源开关9035、省电模式切换开关9036、卡子9033以及操作开关9038。
在图12A及图12B所示的便携式设备中，作为用来暂时储存图像数据的存储器使用SRAM或DRAM。例如，可以将实施方式3至实施方式5所说明的半导体装置用作存储器。通过将上述实施方式所说明的半导体装置用于存储器，能够以高速进行数据的写入和读出，能够长期保持存储数据，还能够充分降低耗电量。
另外，在显示部9631a中，可以将其一部分用作触摸屏的区域9632a，并且可以通过按触所显示的操作键9638来输入数据。此外，作为一个例子，示出显示部9631a的一半只具有显示的功能，而另一半具有触摸屏的功能的结构，但是不局限于该结构。也可以采用使显示部9631a的所有区域具有触摸屏的功能的结构。例如，可以使显示部9631a的整个面显示键盘来将其用作触摸屏，并且将显示部9631b用作显示屏面。
此外，在显示部9631b中与显示部9631a同样也可以将其一部分用作触摸屏的区域9632b。此外，通过使用手指或触屏笔等按触触摸屏上的显示键盘显示切换按钮9639的位置，可以在显示部9631b上显示键盘。
此外，也可以对触摸屏的区域9632a和触摸屏的区域9632b同时进行触摸输入。
另外，显示模式切换开关9034能够切换竖屏显示和横屏显示等并能够切换黑白显示和彩色显示等。根据通过平板终端所内置的光传感器检测到的使用时的外光的光量，省电模式切换开关9036可以控制显示的亮度。平板终端除了光传感器以外还可以内置陀螺仪和加速度传感器等检测倾斜度的传感器等的其他检测装置。
此外，图12A示出显示部9631b的显示面积与显示部9631a的显示面积相同的例子，但是不局限于此，既可以使一方的尺寸和另一方的尺寸不同又可以使它们的显示质量有差异。例如显示部9631a和显示部9631b中的一方与另一方相比可以进行高精细的显示。
图12B是合上的状态，并且平板终端包括框体9630、太阳能电池9633、充放电控制电路9634、电池9635以及DCDC转换器9636。此外，在图12B中，作为充放电控制电路9634的一个例子示出具有电池9635和DCDC转换器9636的结构。
此外，平板终端能够进行折叠，因此不使用时可以合上框体9630。因此，可以保护显示部9631a和显示部9631b，而可以提供一种具有良好的耐久性且从长期使用的观点来看具有良好的可靠性的平板终端。
此外，图12A及图12B所示的平板终端还可以具有如下功能：显示各种各样的数据(静态图像、动态图像、文字图像等)；将日历、日期或时刻等显示在显示部上；对显示在显示部上的数据进行操作或编辑的触摸输入；通过各种各样的软件(程序)控制处理等。
通过利用安装在平板终端的表面上的太阳能电池9633，可以将电力供应到触摸屏、显示部或图像信号处理部等。另外，可以通过将太阳能电池9633设置在框体9630的单面或双面，来高效地对电池9635进行充电。另外，当作为电池9635使用锂离子电池时，有可以实现小型化等的优点。
另外，参照图12C所示的方框图对图12B所示的充放电控制电路9634的结构和工作进行说明。图12C示出太阳能电池9633、电池9635、DCDC转换器9636、转换器9637、开关SW1至开关SW3以及显示部9631，电池9635、DCDC转换器9636、转换器9637、开关SW1至开关SW3对应图12B所示的充放电控制电路9634。
首先，说明在利用外光使太阳能电池9633发电时的工作的例子。使用DCDC转换器9636对太阳能电池所产生的电力进行升压或降压以使它成为用来对电池9635进行充电的电压。并且，当利用来自太阳能电池9633的电力使显示部9631工作时使开关SW1导通，并且，利用转换器9637将其升压或降压到显示部9631所需要的电压。另外，当不进行显示部9631中的显示时，可以采用使开关SW1截止且使开关SW2导通来对电池9635进行充电的结构。
注意，作为发电单元的一个例子示出太阳能电池9633，但是不局限于此，也可以使用压电元件(piezoelectric element)或热电转换元件(珀耳帖元件(Peltier element))等其他发电单元进行电池9635的充电。例如，也可以使用以无线(不接触)的方式能够收发电力来对电池9635进行充电的无线电力传输模块或组合太阳能电池9633和其他充电方法。
在图13A的电视装置8000中，框体8001组装有显示部8002，利用显示部8002可以显示影像，并且从扬声器部8003可以输出声音。可以将实施方式1或实施方式2所示的晶体管用于显示部8002。
作为显示部8002，可以使用液晶显示装置、在各个像素中具备有机EL元件等发光元件的发光装置、电泳显示装置、DMD(Digital Micromirror Device：数字微镜装置)、PDP(Plasma Display Panel：等离子体显示面板)等半导体显示装置。
电视装置8000也可以具备接收机及调制解调器等。电视装置8000可以通过利用接收机，接收一般的电视广播。再者，通过调制解调器连接到有线或无线方式的通信网络，也可以进行单向(从发送者到接收者)或双向(发送者和接收者之间或接收者之间等)的数据通信。
此外，电视装置8000也可以具备用来进行信息通信的CPU、存储器等。电视装置8000也可以使用实施方式3至实施方式6中的任一个所示的存储器及CPU。
在图13A中，具有室内机8200和室外机8204的空调器是使用实施方式6的CPU的电气设备的一个例子。具体地说，室内机8200具有框体8201、送风口8202、CPU8203等。在图13A中，例示出CPU8203设置在室内机8200中的情况，但是CPU8203也可以设置在室外机8204中。或者，在室内机8200和室外机8204的双方中设置CPU8203。因为实施方式6所示的CPU是使用氧化物半导体的CPU，所以可以实现具有良好的耐热性且可靠性高的空调器。
在图13A中，电冷藏冷冻箱8300是具备使用氧化物半导体的CPU的电气设备的一个例子。具体地说，电冷藏冷冻箱8300包括框体8301、冷藏室门8302、冷冻室门8303及CPU8304等。在图13A中，CPU8304设置在框体8301的内部。通过将实施方式6所示的CPU用于电冷藏冷冻箱8300的CPU8304，可以实现低耗电量化。
在图13B和图13C中，示出电气设备的一个例子的电动汽车的例子。电动汽车9700安装有二次电池9701。二次电池9701的电力由控制电路9702调整输出而供应到驱动装置9703。控制电路9702由具有未图示的ROM、RAM、CPU等的处理装置9704控制。通过将实施方式6所示的CPU用于电动汽车9700的CPU，可以实现低耗电量化。
驱动装置9703是利用直流电动机或交流电动机，或者将电动机和内燃机组合而构成。处理装置9704根据电动汽车9700的驾驶员的操作数据(加速、减速、停止等)、行车数据(爬坡、下坡等数据或者行车中的车轮受到的负荷等)等的输入数据，向控制电路9702输出控制信号。控制电路9702利用处理装置9704的控制信号调整从二次电池9701供应的电能控制驱动装置9703的输出。当安装有交流电动机时，虽然未图示，但是还安装有将直流转换为交流的反相器。
本实施方式所示的结构、方法等可以与其他实施方式所示的结构、方法等适当地组合。
符号说明
100：衬底，102：基底绝缘膜，104a：栅电极，104b：下部电极膜，106a：栅极绝缘膜，106b：电极间绝缘膜，108：氧化物半导体膜，108a：沟道形成区，108b：低电阻区，108c：低电阻区，110a：栅极绝缘膜，110b：电极间绝缘膜，112a：栅电极，112b：上部电极膜，114：层间膜，116a：源电极，116b：漏电极，120：杂质，150：晶体管，160：电容元件，170：晶体管，180：电容元件，190：晶体管，400：衬底，408：栅极绝缘膜，410：栅电极，416：沟道形成区，420：杂质区，424：金属间化合物区，428：绝缘膜，430：绝缘膜，442：第一层间膜，444：第二层间膜，446：布线，448：第三层间膜，450：第四层间膜，452：基底绝缘膜，456：布线，458：保护膜，460：晶体管，462：晶体管，464：电容元件，490：分隔壁，492：晶体管，494：电容元件，650：存储单元，651：存储单元阵列，651a：存储单元阵列，651b：存储单元阵列，653：外围电路，800：衬底，801：晶体管，802：晶体管，803：晶体管，804：晶体管，806：元件分离绝缘层，811：晶体管，812：晶体管，813：晶体管，814：晶体管，821：栅电极，825：电极，826：绝缘膜，828：绝缘膜，830：绝缘膜，831：电极，832：布线，833：绝缘膜，834：布线，835：电极，836：绝缘膜，839：绝缘膜，841a：栅电极，841b：电极，843：栅极绝缘膜，845：电极，1141：开关元件，1142：存储单元，1143：存储单元群，1189：ROM接口，1190：衬底，1191：ALU，1192：ALU控制器，1193：指令译码器，1194：中断控制器，1195：时序控制器，1196：寄存器，1197：寄存器控制器，1198：总线接口，1199：ROM，3021：主体，3022：固定部，3023：显示部，3024：操作按钮，3025：外部储存槽，8000：电视装置，8001：框体，8002：显示部，8003：扬声器部，8200：室内机，8201：框体，8202：送风口，8203：CPU，8204：室外机，8300：电冷藏冷冻箱，8301：框体，8302：冷藏室门，8303：冷冻室门，8304：CPU，9000：桌子，9001：框体，9002：脚部，9003：显示部，9004：显示按钮，9005：电源供应线，9033：夹子，9034：开关，9035：电源开关，9036：开关，9038：操作开关，9201：主体，9202：框体，9203：显示部，9204：键盘，9205：外部连接端口，9206：指向装置，9630：框体，9631：显示部，9631a：显示部，9631b：显示部，9632a：区域，9632b：区域，9633：太阳能电池，9634：充放电控制电路，9635：电池，9636：DCDC转换器，9637：转换器，9638：操作键，9639：按钮，9700：电动汽车，9701：二次电池，9702：控制电路，9703：驱动装置，9704：处理装置
本申请基于2012年4月20日提交到日本专利局的日本专利申请No.2012-096443，通过引用将其完整内容并入在此。

Claims (23)

1.一种半导体装置，包括：
衬底的表面上的第一栅电极，所述第一栅电极在平行于所述衬底的所述表面的第一方向上延伸；
覆盖所述第一栅电极的顶面及侧面的第一栅极绝缘膜；
覆盖所述第一栅电极的氧化物半导体膜，所述第一栅极绝缘膜夹在所述第一栅电极的所述顶面与所述氧化物半导体膜之间以及所述第一栅电极的所述侧面与所述氧化物半导体膜之间；
覆盖所述氧化物半导体膜的第二栅极绝缘膜；以及
所述第二栅极绝缘膜上的第二栅电极，该第二栅电极在平行于所述衬底的所述表面的第二方向上延伸，
其中所述第二方向大致垂直于所述第一方向。
2.根据权利要求1所述的半导体装置，还包括所述第二栅极绝缘膜及所述第二栅电极上的绝缘膜。
3.根据权利要求1所述的半导体装置，还包括电容元件，该电容元件包括：
包含与所述第一栅电极相同的材料的下部电极膜；以及
包含与所述第二栅电极相同的材料的上部电极膜。
4.根据权利要求3所述的半导体装置，
其中，所述电容元件在所述下部电极膜与所述上部电极膜之间包括绝缘膜，
并且，所述绝缘膜包含与所述第一栅极绝缘膜或所述第二栅极绝缘膜相同的材料。
5.根据权利要求3所述的半导体装置，其中所述下部电极膜的高度大于所述下部电极膜的宽度。
6.一种半导体装置，包括：
衬底的表面上的第一栅电极，所述第一栅电极在平行于所述衬底的所述表面的第一方向上延伸；
覆盖所述第一栅电极的顶面及侧面的第一栅极绝缘膜；
覆盖所述第一栅电极的氧化物半导体膜，所述第一栅极绝缘膜夹在所述第一栅电极的所述顶面与所述氧化物半导体膜之间以及所述第一栅电极的所述侧面与所述氧化物半导体膜之间；
电连接于所述氧化物半导体膜的源电极及漏电极；
覆盖所述氧化物半导体膜、所述源电极及所述漏电极的第二栅极绝缘膜；以及
所述第二栅极绝缘膜上的第二栅电极，该第二栅电极在平行于所述衬底的所述表面的第二方向上延伸，
其中所述第二方向大致垂直于所述第一方向。
7.根据权利要求6所述的半导体装置，其中所述第二栅电极设置在所述源电极与所述漏电极之间。
8.根据权利要求6所述的半导体装置，还包括所述第二栅极绝缘膜及所述第二栅电极上的绝缘膜。
9.根据权利要求6所述的半导体装置，还包括电容元件，该电容元件包括：
包含与所述第一栅电极相同的材料的下部电极膜；以及
包含与所述第二栅电极相同的材料的上部电极膜。
10.根据权利要求9所述的半导体装置，
其中，所述电容元件在所述下部电极膜与所述上部电极膜之间包括绝缘膜，
并且，所述绝缘膜包含与所述第一栅极绝缘膜或所述第二栅极绝缘膜相同的材料。
11.根据权利要求9所述的半导体装置，其中所述下部电极膜的高度大于所述下部电极膜的宽度。
12.一种包括晶体管的半导体装置的制造方法，所述方法包括如下步骤：
形成在第一方向上延伸的第一栅电极；
形成覆盖所述第一栅电极的顶面及侧面的第一栅极绝缘膜；
形成覆盖所述第一栅电极的氧化物半导体膜，所述第一栅极绝缘膜夹在所述第一栅电极与所述氧化物半导体膜之间；
形成覆盖所述氧化物半导体膜的第二栅极绝缘膜；以及
形成所述第二栅极绝缘膜上的第二栅电极，该第二栅电极在垂直于所述第一方向的第二方向上延伸，
其中，所述第一方向是所述晶体管的沟道长度方向，并且所述第二方向是所述晶体管的沟道宽度方向。
13.根据权利要求12所述的半导体装置的制造方法，还包括形成通过所述第二栅极绝缘膜中的开口电连接于所述氧化物半导体膜的源电极及漏电极的步骤。
14.根据权利要求12所述的半导体装置的制造方法，还包括形成源电极及漏电极的步骤，其中所述第二栅电极设置在所述源电极与所述漏电极之间。
15.根据权利要求12所述的半导体装置的制造方法，
其中，所述半导体装置包括具有下部电极膜及上部电极膜的电容元件，
其中，所述下部电极膜通过与形成所述第一栅电极的步骤相同的步骤形成，并且
其中，所述上部电极膜通过与形成所述第二栅电极的步骤相同的步骤形成。
16.根据权利要求15所述的半导体装置的制造方法，
其中，所述电容元件在所述下部电极膜与所述上部电极膜之间包括绝缘膜，并且
其中，所述绝缘膜包含与所述第一栅极绝缘膜或所述第二栅极绝缘膜相同的材料。
17.根据权利要求15所述的半导体装置的制造方法，其中所述下部电极膜的高度大于所述下部电极膜的宽度。
18.一种半导体装置，包括：
衬底的表面上的第一栅电极，所述第一栅电极在平行于所述衬底的所述表面的第一方向上延伸；
覆盖所述第一栅电极的顶面与侧面的氧化物半导体膜，所述氧化物半导体膜在作为沟道长度方向的所述第一方向上延伸；
电连接于所述氧化物半导体膜的源电极及漏电极；以及
所述氧化物半导体膜上的第二栅电极，所述第二栅电极在平行于所述衬底的所述表面的第二方向上延伸，
其中所述第二方向大致垂直于所述第一方向。
19.根据权利要求18所述的半导体装置，还包括所述第二栅电极上的绝缘膜。
20.根据权利要求18所述的半导体装置，还包括电容元件，所述电容元件包括：
包含与所述第一栅电极相同的材料的下部电极膜；以及
包含与所述第二栅电极相同的材料的上部电极膜。
21.根据权利要求20所述的半导体装置，
其中，所述电容元件在所述下部电极膜与所述上部电极膜之间包括绝缘膜。
22.根据权利要求20所述的半导体装置，其中所述下部电极膜的高度大于所述下部电极膜的宽度。
23.根据权利要求18所述的半导体装置，其中所述第二方向是沟道宽度方向。
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